WO2005098912A1 - 半導体ウェーハの製造方法及びその方法で製造された半導体ウェーハ - Google Patents

半導体ウェーハの製造方法及びその方法で製造された半導体ウェーハ Download PDF

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Syouji Nogami
Yukichi Horioka
Shoichi Yamauchi
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Sumitomo Mitsubishi Silicon Corporation
Denso Corporation
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    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures

Definitions

  • the present invention relates to a method for manufacturing a semiconductor wafer by forming an epitaxial layer on the surface of a wafer having a trench structure and inside the trench by a vapor phase growth method.
  • the present invention also relates to a semiconductor wafer manufactured by this method.
  • an epitaxy film is formed on a semiconductor substrate including the inside of a trench by an epitaxy growth method, and a portion of the epitaxy film is subjected to an etching process and an epitaxy.
  • a method of manufacturing a semiconductor substrate in which film formation processing is repeated a plurality of times and embedded in an epitaxial film in which trenches are stacked (for example, see Patent Document 1) is disclosed.
  • an opening in the trench is widened by etching a part of the epitaxial film, so that when the epitaxial film is formed in this state, the opening of the trench is reduced. Can be blocked. As a result, it is possible to suppress the occurrence of poor embedding (cavity) in the trench!
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2001-196573 (Claim 4, Specification [0015], Specification [001 6])
  • Patent Document 1 In the conventional method of manufacturing a semiconductor substrate disclosed in Patent Document 1, it is necessary to perform epitaxy at a low initial layer force for autodoping control. There was a problem that the throughput was slow and the throughput was poor.
  • a first object of the present invention is to reduce the amount of impurities diffused from the semiconductor to the epitaxial layer inside the trench in a stepwise manner, thereby reducing the resistivity of the epitaxial layer inside the trench in a stepwise manner.
  • An object of the present invention is to provide a wafer manufactured by such a method.
  • a second object of the present invention is to remove the natural oxide film and organic substances formed on the inner surface of the trench and on the surface of the epitaxial layer inside the trench, thereby stably forming the epitaxial layer inside the trench by a vapor phase growth method.
  • An object of the present invention is to provide a method for manufacturing a semiconductor wafer and a wafer manufactured by the method, which can be formed homogeneously.
  • a third object of the present invention is to provide a method for manufacturing a semiconductor wafer, which can reduce the occurrence of voids which are likely to be formed near the center of a trench and can smooth the surface of an epitaxial layer formed inside the trench. And a wafer manufactured by the method.
  • a fourth object of the present invention is to manufacture a semiconductor wafer by growing an epitaxial layer by a vapor phase growth method at a relatively low temperature, whereby the amount of autodoping from the semiconductor to the epitaxial layer itself can be reduced.
  • An object of the present invention is to provide a method and a wafer manufactured by the method.
  • the invention according to claim 1 uses a vapor deposition method while supplying a silane gas as a source gas into a trench 16 of a semiconductor wafer 10 having a trench structure.
  • Growing the epitaxial layer 17 stepwise in a temperature range of ⁇ 1150 ° C, or at a predetermined rate after the stepwise temperature reduction. This is a method for manufacturing a semiconductor wafer in which the epitaxial layer 17 is filled in the trench 16.
  • the temperature for forming the epitaxial layer 17 inside the trench 16 by the vapor phase growth method is reduced by a stepwise force or stepwise. Since it is lowered at a predetermined speed after the reduction, the amount of impurities diffused from the semiconductor wafer 10 to the epitaxial layer 17 decreases stepwise.
  • the invention according to claim 2 is the invention according to claim 1, and further includes a trench of the semiconductor wafer 10 at a first temperature in a range of 900 to 1150 ° C., as shown in FIGS. 16) forming a first layer 11 on the inner surface by a vapor phase growth method, and forming a vapor phase on the surface of the first layer 11 in the trench 16 at a second temperature in the range of 850 to 1100 ° C lower than the first temperature. Forming a second layer 12 by a growth method, and forming a third layer on the surface of the second layer 12 in the trench 16 by a vapor phase growth method at a third temperature lower than the second temperature in a range of 800 to 50 ° C. Forming a trench 13 and filling the inside of the trench 16 with an epitaxy layer 17 composed of a first layer 11, a second layer 12 and a third layer 13.
  • the second temperature lower than the first temperature is formed. Since the second layer 12 was formed on the surface of the first layer 11 in the trench 16 by a vapor phase growth method at a temperature, the diffusion amount of impurities from the semiconductor wafer 10 to the first layer 11 and the first layer 11 The amount of diffusion of impurities from the second layer 12 into the second layer 12 is smaller when the second layer 12 is formed than when the first layer 11 is formed.
  • the inside of the trench 16 is formed by vapor phase growth at a third temperature lower than the second temperature. Since the third layer 13 was formed on the surface of the second layer 12, the amount of impurity diffusion from the semiconductor wafer 10 to the first layer 11, the amount of impurity diffusion from the first layer 11 to the second layer 12, The diffusion amount of impurities from the second layer 12 to the third layer 13 is smaller when the third layer 13 is formed than when the second layer 12 is formed.
  • the invention according to claim 8 is the invention according to any one of claims 2 to 7, and further includes a state in which a trench 16 is formed in the semiconductor substrate 10 as shown in FIG. 6
  • the inner surface of the trench 16 is alkalined at an etching rate of 0.1 to lnmZ.
  • water After washing with a mixed solution of a solution and hydrogen peroxide solution, it is characterized by being immersed in hydrofluoric acid for 0.1 to 60 minutes for washing.
  • each of the layers 11 to 13 of the epitaxial layer 17 is stably and uniformly formed by a vapor phase growth method. Can be formed.
  • the invention according to claim 9 is the invention according to claim 8, and further includes a third layer 13 or a third layer 13 for completely filling the inside of the trench 16 of the semiconductor wafer 10, as shown in FIG.
  • the trench 16 is widened by immersion in an acid-based or alkaline-based etchant having an etching rate of 0.1 to 1 mZ for 0.1 to 10 minutes.
  • the third layer 13 or the fourth layer for completely filling the inside of the trench 16 grows rapidly inside the widened trench 16, so that the trench Epitaxial layer 17 can be filled inside trench 16 without forming a void near the center of 16.
  • the invention according to claim 10 is the invention according to claim 1, wherein a preferable temperature for growing the epitaxial layer by a vapor phase growth method is in a range of 650 to 950 ° C. .
  • the invention according to claim 11 is the invention according to claim 1, wherein a further preferable temperature for growing the epitaxial layer by a vapor phase growth method is in a range of 400 ° C to 650 ° C.
  • the temperature for growing the epitaxial layer by the vapor phase growth method is low, the amount of auto-doping from the semiconductor to the epitaxial layer is further reduced. That is, impurities contained in semiconductor wafers It becomes more difficult to diffuse into the taxi layer.
  • the invention according to claim 12 is, as shown in FIG. 1, a semiconductor wafer 10 manufactured by the method according to any one of claims 1 to 11.
  • the semiconductor wafer 10 according to the twelfth aspect does not generate voids near the center of the trench 16 and has desired electrical characteristics.
  • a silane gas is supplied as a source gas into a trench of a semiconductor wafer having a trench structure at a temperature of 400 to 1150 ° C by a vapor phase epitaxy method.
  • a vapor phase epitaxy method By growing the epitaxy layer while gradually lowering the temperature or decreasing the temperature at a predetermined rate after the temperature is gradually lowered, the inside of the trench is filled with the epitaxy layer.
  • the amount of impurities diffused into the epitaxial layer decreases stepwise.
  • the resistivity of the epitaxial layer inside the trench can be changed stepwise, and the effect of autodoping from the semiconductor can be suppressed, so that desired electrical characteristics can be obtained.
  • the present invention reduces the initial growth temperature. As a result, the epitaxial growth can be performed efficiently.
  • the present invention provides, in comparison with the conventional method of manufacturing a semiconductor substrate in which the trench filling property is poor, As the epitaxial growth progresses and the trench width becomes narrower, the temperature is set to a low temperature at which the trench is easily buried, so that the trench burying property can be improved.
  • a first layer is formed on the inner surface of the trench of the semiconductor wafer by a vapor deposition method, and at a second temperature lower than the first temperature, the first layer surface in the trench is formed by the vapor deposition method.
  • a second layer is formed, and a third layer is formed on the surface of the second layer in the trench at a third temperature lower than the second temperature by a vapor phase epitaxy method. If the semiconductor layer is filled with the epitaxial layer composed of the third layer, the diffusion amount of the impurities contained in the semiconductor wafer into the epitaxial layer is increased in a stepwise manner as the force of the first layer moves toward the third layer via the second layer.
  • the present invention is particularly effective when an epitaxial layer is grown inside a trench by a vapor phase growth method using a low resistivity semiconductor wafer containing a large amount of impurities.
  • the inner surface of the trench is reduced to 0.
  • Cleaning with an aqueous solution of alkaline solution and aqueous hydrogen peroxide at an etching rate of l to lnmZ and then cleaning with hydrofluoric acid removes the natural oxide film and organic substances covering the inner surface of the trench.
  • Each layer can be formed stably and homogeneously by the vapor deposition method.
  • the third or fourth layer Before forming the third or fourth layer to completely fill the inside of the trench of the semiconductor wafer, use an acid-based or alkaline-based etchant having an etching rate of 0.1 to 1 ⁇ mZ for 0.1 to 1 ⁇ mZ. : If the trench is widened by immersion for LO minutes, the third or fourth layer force to completely fill the inside of the trench will grow rapidly inside the widened trench. As a result, the inside of the trench can be filled with the epitaxial layer without forming a void near the center of the trench.
  • the temperature at which the epitaxial layer is grown by vapor phase growth is in the range of 650 ° C to 950 ° C or 400 ° C to 650 ° C, the temperature at which the epitaxial layer is grown by vapor phase growth is Since it is low, the amount of auto-doping in the semiconductor-epitaxial layer is reduced. As a result, desired electrical characteristics of the semiconductor wafer can be obtained.
  • FIG. 1 is a fragmentary cross-sectional view showing the inside of a trench of a semiconductor wafer according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing temperature conditions for manufacturing the semiconductor wafer.
  • FIG. 3 is a fragmentary cross-sectional view showing the inside of a trench of a semiconductor wafer according to a second embodiment of the present invention.
  • FIG. 4 is a diagram showing temperature conditions for manufacturing the semiconductor wafer.
  • FIG. 5 is a cross-sectional view of a main part showing the inside of a trench of a semiconductor wafer according to a third embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of a principal part showing the inside of a trench of a semiconductor wafer according to a fourth embodiment of the present invention.
  • [ 8 ] is a diagram showing temperature conditions for manufacturing the semiconductor wafer. Explanation of reference numerals
  • a silane gas is supplied as a source gas to the surface of the wafer 10 and the inside of the trench 16 while the vapor phase is formed.
  • the epitaxy layer 17 is grown by gradually lowering the temperature in a temperature range of 400 to 1150 ° C. by a growth method.
  • the surface of the wafer 10 is covered with the epitaxial layer 17, and the inside of the trench 16 is filled with the epitaxial layer 17.
  • the entire temperature range for growing the epitaxial layer 17 by the vapor phase growth method was limited to the range of 400 to 1150 ° C.
  • the wafer 10 is placed in a reactor, and the surface of the wafer 10 and the trench are heated at a first temperature in the range of 900 to 1150 ° C., preferably 950 to 100 ° C.
  • the first layer 11 is formed on the inner surface 16 by a vapor growth method.
  • the reason why the first temperature was limited to the range of 900 to 1150 ° C was that if the temperature was lower than 900 ° C, there was a problem that polycrystallization and defects increased, and if the temperature exceeded 1150 ° C, the profile deteriorated due to autodoping. This is a car that has a problem that the problem occurs.
  • Examples of the vapor phase growth method include a chemical vapor deposition method (CVD method) and a physical vapor deposition method (PVD method), but the crystallinity, mass productivity, simplicity of equipment, It is preferable to grow the epitaxial layer 17 by the CVD method from the viewpoint of ease of forming the device structure.
  • the reactor when growing Epitakisharu layer 17 by the CVD method also, so that the pressure in the furnace is 1. 3 X 10 one 5 ⁇ 1. OX 10 _ 1 MPa , a silane gas Monoshira Ngasu ( SiH), disilane gas (SiH), trichlorosilane gas (SiHCl), dichlorosilane
  • SiH C1 monochlorosilane gas
  • SiCl silicon tetrachloride gas
  • silicon is deposited on the surface of the wafer 10 and the inner surface of the trench 16 to form an epitaxial layer 17.
  • the thickness w of the first layer 11 is (WZ20) ⁇ w ⁇ (W / l 0), preferably (WZ15) ⁇ w ⁇ (WZ12).
  • the reason why the thickness w of the first layer 11 is limited to the range of (WZ20) ⁇ w ⁇ (WZlO) is that if the thickness is less than WZ20, defects increase due to wafer surface properties. Beyond that, there is a problem that the profile is deteriorated due to auto-doping.
  • the thickness of the first layer 11 is determined by the temperature and pressure in the reactor, the flow rate of the source gas introduced into the reactor, the reaction time of the wafer 10 with the source gas, and the like.
  • the growth of the first layer 11 is stopped, and the temperature in the reaction furnace is lowered to a second temperature in the range of 850 to 1100 ° C, preferably 900 to 1,050 ° C, lower than the first temperature.
  • a second layer 12 is formed on the surface of the first layer 11 on the wafer 10 and on the surface of the first layer 11 in the trench 16 by vapor phase epitaxy.
  • the second layer 12 is preferably formed by the same method as the first layer 11 described above.
  • the reason why the second temperature was limited to the range of 850 to: L 100 ° C is that if the temperature is lower than 850 ° C, there is a problem such as polycrystallization and the number of defects increases.
  • the thickness w of the second layer 12 is (WZ10) ⁇ w ⁇ (W / 5), preferably (WZ8) ⁇ w ⁇ (W / 6).
  • the growth of the second layer 12 is stopped, and the temperature in the reactor is lowered to a third temperature in the range of 800 to 50 ° C, preferably 850 to 1000 ° C, which is lower than the second temperature.
  • a third layer 13 is formed on the surface of the second layer 12 on the wafer 10 and the surface of the second layer 12 in the trench 16 by a vapor phase growth method. It is filled with an epitaxal layer 17 consisting of 12 and a third layer 13.
  • the third layer 13 is preferably formed by the same method as the first layer 11 and the second layer 12.
  • the etching rate is 0.1 to 11117 minutes, preferably 0.2 minute.
  • the trench 16 is widened by being immersed in an acid-based or alkaline-based etching solution having a content of 0.5 mZ for 0.1 to 10 minutes, preferably 5 to 8 minutes.
  • the third layer 13 for completely filling the inside of the trench 16 grows rapidly inside the widened trench 16, so that the void is not formed near the center of the trench 16, and the inside of the trench 16 is not formed.
  • the epitaxial layer 17 can be filled.
  • the reason why the etching rate is limited to the range of 0.1 to 1 ⁇ mZ is that if it is less than 0.1 mZ, there is a problem that the etching processing time is increased, and if it exceeds ⁇ , the control in wet etching is performed. This is because there is a problem that it becomes difficult.
  • the reason why the immersion time in the acid-based or alkali-based etchant is limited to the range of 0.1 to: LO minutes is that the trench is not sufficiently opened in less than 0.1 minute, and exceeds 10 minutes. This is because there is a problem that the trench shape is broken.
  • the trench 16 After cleaning the inner surface with a mixture of aqueous alkali solution and aqueous hydrogen peroxide at an etching rate of 0.1 to 1 nmZ, preferably 0.3 to 0.8 nmZ, 0.1 to 60 minutes by hydrofluoric acid Wash by immersion for about 2 to 4 minutes.
  • the reason why the immersion time in hydrofluoric acid is limited to the range of 0.1 to 60 minutes is that the surface of the wafer 10 and the inner surface of the trench 16 are covered with a natural oxide film or an organic substance by the above-mentioned leaving, so that these natural oxide films are used. This is because the first to third layers 11 to 13 of the epitaxial layer 17 can be formed stably and uniformly by removing organic substances.
  • the reason why the etching rate is limited to the range of 0.1 to Lnm / min is that 0.1. If the amount is less than InmZ, there is a problem that the etching process is prolonged, and if the amount exceeds InmZ, generation of particles and surface roughness are caused. This is because there is a defect.
  • the silicon wafer 10 In the silicon wafer 10 manufactured as described above, after forming the first layer 11 on the surface of the wafer 10 and the inner surface of the trench 16 by the vapor phase growth method at the first temperature, the silicon wafer 10 having the first temperature lower than the first temperature is formed. Since the second layer 12 was formed on the surface of the first layer 11 on the wafer 10 and the surface of the first layer 11 in the trench 16 by the vapor phase growth method at a temperature of 2, diffusion of impurities from the wafer 10 to the first layer 11 was performed. The amount and the amount of diffusion of impurities from the first layer 11 to the second layer 12 are smaller when the second layer 12 is formed than when the first layer 11 is formed.
  • the third temperature lower than the second temperature is obtained. Since the third layer 13 was formed on the surface of the second layer 12 on the wafer 10 and the surface of the second layer 12 in the trench 16 by the vapor phase growth method, the diffusion amount of impurities from the wafer 10 to the first layer 11 was The amount of impurity diffusion from the first layer 11 to the second layer 12 and the amount of impurity diffusion to the third layer 13 also increase when the third layer 13 is formed. Less than an hour.
  • the amount of diffusion of impurities contained in the wafer 10 into the epitaxial layer 17 decreases stepwise from the first layer 11 to the third layer 13 via the second layer 12, so that the amount of impurities diffused from the wafer 10 becomes smaller.
  • the effect of autodoping on the epitaxial layer 17 can be suppressed, and desired electrical characteristics can be obtained.
  • the present invention is particularly effective when the epitaxial layer 17 is grown on the surface of the wafer 10 and inside the trench 16 by vapor phase growth using the low resistivity wafer 10 doped with a large amount of impurities such as boron. It is.
  • the first to fourth layers 21 to 24 are formed on the surface of the silicon substrate 20 and the inner surface of the trench 26 by vapor deposition while supplying silane gas as a source gas.
  • the first to third layers 21 to 23 are formed in the same manner as the first to third layers of the first embodiment. Concretely, first, the ENO 20 is placed in a reactor at 900-1150 ° C., preferably at a first temperature in the range of 950-1100 ° C., and the surface and trench of the wafer 20 are removed. 26.
  • the first layer 21 is formed on the inner surface by vapor phase epitaxy.
  • the thickness w of the first layer 21 is set in the range of (W / 20) ⁇ w ⁇ (WZ10), preferably (WZl5) ⁇ w ⁇ (WZ12) .
  • the growth of the first layer 21 is stopped, and the temperature in the reaction furnace is reduced to 850 to lower than the first temperature: L100 ° C, preferably to the second temperature in the range of 900 to 1,050 ° C.
  • a second layer 22 is formed on the surface of the first layer 21 on the wafer 20 and on the surface of the first layer 21 in the trench 26 by a vapor deposition method.
  • the thickness w of this second layer 22 is (WZ10) ⁇ w ⁇ (WZ5), preferably
  • the growth of the second layer 22 is stopped, and the temperature in the reactor is lowered to a third temperature in the range of 800 to 50 ° C, preferably 850 to 1000 ° C, which is lower than the second temperature.
  • a third layer 23 is formed on the surface of the second layer 22 on the wafer 20 and on the surface of the second layer 22 in the trench 26 by a vapor deposition method.
  • the thickness w of this third layer 23 is (WZlO) ⁇ w ⁇ (WZ5), preferably (WZ8
  • the thickness w of the third layer 23 is set to (WZlO) ⁇ w ⁇ (W / 6) ⁇ w ⁇ (W / 6).
  • the thickness w of the third layer 23 is set to (WZlO) ⁇ w ⁇ (W / 6)
  • the reason for limiting to the range of 5) is that there is a defect that defects are increased below WZlO, and that there is a problem that the profile is deteriorated due to autodoping above WZ5.
  • the growth of the third layer 23 is stopped, and the temperature in the reactor is lowered to 750 to 100 ° C lower than the third temperature, preferably to a fourth temperature in the range of 800 to 950 ° C.
  • the fourth layer 24 is formed on the surface of the third layer 23 on the wafer 20 and the surface of the third layer 23 in the trench 26 by a vapor phase growth method, so that the inside of the trench 26 is formed by the first layer 21, the second layer 22, It is filled with an epitaxial layer 27 consisting of a third layer and a fourth layer 24.
  • the fourth layer 24 is preferably formed by the same method as the first to third layers 21 to 23.
  • the reason why the fourth temperature was limited to the range of 750 to 1000 ° C was that, when the temperature was lower than 750 ° C, there was a problem such as polycrystallization and an increase in defects. Because there is.
  • the configuration is the same as that of the first embodiment.
  • the etching rate is 0.1 to 11117 minutes, preferably 0.2.
  • the trench 26 is widened by being immersed in an acid-based or alkaline-based etching solution having a content of 0.5 mZ for 0.1 to 10 minutes, preferably 5 to 8 minutes.
  • the fourth layer 24 for completely filling the inside of the trench 26 grows quickly inside the widened trench 26, so that no void is formed near the center of the trench 26.
  • the epitaxial layer 27 can be filled.
  • the inner surface of the trench 26 is washed with a mixed solution of an alkaline aqueous solution and a hydrogen peroxide solution at an etching rate of 0.1 to LnmZ, preferably 0.5 to 0.8 nmZ, and then washed with hydrofluoric acid.
  • the surface of the wafer 20 and the inner surface of the trench 26 are covered with the natural oxide film and the organic material by the above-mentioned leaving, and by removing the natural oxide film and the organic material, the first layer 27 of the epitaxial layer 27 is removed.
  • the fourth layers 21 to 24 stably and uniformly.
  • the silicon wafer 20 manufactured as described above, after the first layer 21 is formed on the surface of the wafer 20 and the inner surface of the trench 26 by the vapor phase growth method at the first temperature, the silicon wafer 20 having the first temperature lower than the first temperature is formed. Since the second layer 22 was formed on the surface of the first layer 21 on the wafer 20 and the surface of the first layer 21 in the trench 26 by the vapor phase growth method at a temperature of 2, diffusion of impurities from the wafer 20 to the first layer 21 was performed. The amount and the amount of impurity diffusion from the first layer 21 to the second layer 22 are smaller when the second layer 22 is formed than when the first layer 21 is formed.
  • the third temperature lower than the second temperature is applied. Since the third layer 23 was formed on the surface of the second layer 22 on the wafer 20 and the surface of the second layer 22 in the torch 26 by the vapor phase growth method, the amount of impurity diffusion from the wafer 20 to the first layer 21 was determined. The amount of impurity diffusion from the first layer 21 to the second layer 22 and the amount of impurity diffusion from the second layer 22 to the third layer 23 are larger when the third layer 23 is formed than when the second layer 22 is formed. Less than time.
  • the diffusion amount of impurities contained in the wafer 20 into the epitaxial layer 27 decreases stepwise from the first layer 21 to the fourth layer 24 via the second layer 22 and the third layer 23.
  • the effect of autodoping on the epitaxial layer 27 from the wafer 20 can be further suppressed as compared with the first embodiment, and desired electrical characteristics can be obtained.
  • the present invention is particularly effective when the epitaxial layer 27 is grown on the surface of the wafer 20 and the inside of the trench 26 by vapor phase growth using a low resistivity wafer 20 doped with a large amount of impurities such as boron. It is.
  • FIG. 5 and FIG. 6 show a third embodiment of the present invention.
  • the first to third layers 31 to 33 are formed on the surface of the silicon wafer 30 and the inner surface of the trench 36 by vapor phase growth while supplying silane gas as a source gas.
  • the first and second layers 31, 32 are formed similarly to the first and second layers of the first embodiment. Specifically, first, the wafer 30 is placed in a reactor, and vapor phase growth is performed on the surface of the wafer 30 and the inner surface of the trench 36 at a first temperature in the range of 900 to 1150 ° C., preferably 950 to 100 ° C.
  • a first layer 31 is formed by a method.
  • the thickness w of the first layer 31 is set in the range of (WZ20) ⁇ w ⁇ (WZ10), preferably (WZl5) ⁇ w ⁇ (WZ12).
  • the growth of the first layer 31 is stopped, and the temperature in the reactor is lowered from the first temperature to 850 to: L100 ° C, preferably to the second temperature in the range of 900 to 1,050 ° C.
  • a second layer 32 is formed on the surface of the first layer 31 on the wafer 30 and on the surface of the first layer 31 in the trench 36 by a vapor deposition method.
  • the thickness w of the second layer 32 is (WZ10) ⁇ w ⁇ (WZ5), preferably
  • the growth of the second layer 32 is stopped, and the temperature is lowered at a rate of 1 to LOO ° CZ, preferably 6 to 10 ° CZ from the second temperature until the temperature reaches 800 ° C. , @Aha 30 Second Layer 32 Table
  • a third layer 33 is formed on the surface and the surface of the second layer 32 in the trench 36 by vapor phase epitaxy, and the inside of the trench 36 is an epitaxy layer composed of the first layer 31, the second layer 32 and the third layer 33. Fill with 37.
  • the reason why the cooling rate at the time of forming the third layer 33 is limited to the range of 1 to: LOO ° CZ is that if the temperature is less than 1 ° CZ, the growth time is prolonged.
  • the minimum temperature when forming the third layer 33 is limited to 800 ° C. is that the epitaxial layer 37 does not grow on the surface of the wafer 30 and the inner surface of the trench 36 at a temperature lower than 800 ° C.
  • the thickness of the third layer 33 is w, 2w
  • the third layer 33 has better characteristics than the third layer of the first embodiment in terms of the uniformity of the profile. Operations other than those described above are substantially the same as the operations in the first embodiment, and thus, repeated description will be omitted.
  • the first to fourth layers 41 to 44 are formed on the surface of the silicon wafer 40 and the inner surface of the trench 46 by vapor phase growth while supplying silane gas as a source gas.
  • the first to third layers 41 to 43 are formed in the same manner as the first to third layers of the second embodiment.
  • the ENO 40 is placed in a reactor at 900-1150 ° C., preferably at a first temperature in the range of 950-1100 ° C. and the surface of the wafer 40 and the trench.
  • the first layer 41 is formed on the inner surface of the substrate 46 by a vapor growth method.
  • the thickness w of the first layer 41 is set in the range of (W / 20) ⁇ w ⁇ (WZlO), preferably (WZ15) ⁇ w ⁇ (WZ12).
  • the growth of the first layer 41 is stopped, and the temperature in the reactor is reduced to a second temperature in the range of 850 to 1050 ° C, preferably 900 to 1000 ° C, which is lower than the first temperature.
  • a second layer 42 is formed on the surface of the first layer 41 on the wafer 40 and on the surface of the first layer 41 in the trench 46 by a vapor deposition method.
  • the thickness w of this second layer 42 is (WZlO) ⁇ w ⁇ (WZ5), preferably
  • the growth of the second layer 42 is stopped, and the temperature in the reactor is lowered to a third temperature in the range of 800 to 1000 ° C., preferably 850 to 950 ° C. lower than the second temperature.
  • a third layer 43 is formed on the surface of the second layer 42 on the wafer 40 and on the surface of the second layer 42 in the trench 46 by vapor phase epitaxy.
  • the thickness w of this third layer 43 is (WZlO) ⁇ w ⁇ (WZ5), preferably (WZ8)
  • a fourth layer 44 is formed by a method, and the inside of the trench 46 is filled with an epitaxial layer 47 including a first layer 41, a second layer 42, a third layer 43, and a fourth layer 44.
  • the reason why the temperature lowering rate at the time of forming the fourth layer 44 is limited to the range of 1 to 100 ° CZ is that if the temperature is less than 1 ° CZ, the growth time is prolonged. If it exceeds, there is a problem that the number of defects increases.
  • the configuration is the same as that of the second embodiment.
  • the fourth layer 44 has characteristics superior to the fourth layer of the third embodiment in terms of the dopant profile.
  • the operation other than the above is substantially the same as the operation of the second embodiment, and thus the description thereof will not be repeated.
  • the entire temperature range when growing an epitaxial layer inside the trench of a semiconductor wafer by vapor phase growth is 750 to 1150 ° C. 650-950 ° C.
  • the first temperature is set to 850 to 950 ° C
  • the second temperature is set to be lower than the first temperature.
  • the third temperature is lower than the second temperature, 650-750 ° C.
  • the first temperature is set to 850 to 950 ° C
  • the second temperature is set to be lower than the first temperature.
  • the third temperature is 750-850 ° C. lower than the second temperature
  • the fourth temperature is 650-800 ° C. lower than the third temperature.
  • the entire temperature range when growing the epitaxial layer inside the trench of the semiconductor wafer by the vapor phase growth method is 750 to 1150 ° C.
  • the force may be 400-650 ° C.
  • the first temperature is set to 500 to 650 ° C
  • the second temperature is set lower than the first temperature.
  • the third temperature is lower than the second temperature! ⁇ 400-550 ° C.
  • the first temperature is set to 550 to 650 ° C
  • the second temperature is set to be lower than the first temperature.
  • the third temperature is 450-550 ° C. lower than the second temperature
  • the fourth temperature is 400-500 ° C. lower than the third temperature. In these cases, the temperature at which the epitaxial layer is grown by the vapor phase growth method is lower, and the autodoping from the semiconductor wafer to the epitaxial layer is further reduced, so that better electric characteristics can be obtained.
  • the silicon wafer is described as the semiconductor wafer.
  • a GaAs wafer, an InP wafer, a ZnS wafer, or a ZnSe wafer may be used.
  • first and third embodiments three epitaxy layers are formed inside the trench, and in the second and fourth embodiments, four epitaxy layers are formed inside the trench. Two or five or more epitaxy layers may be formed inside the trench.
  • the present invention is applied to obtain desired electrical characteristics of the semiconductor wafer by changing the resistivity of the epitaxial layer inside the trench in a stepwise manner and suppressing the influence of autodoping on the semiconductor wafer. It can.
  • the present invention is effective when a low resistivity semiconductor wafer doped with a large amount of impurities such as boron is used to grow an epitaxial layer on the surface of the semiconductor wafer and inside the trench by a vapor phase growth method. It is.

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Abstract

　半導体ウェーハからトレンチ内部のエピタキシャル層に拡散される不純物量を階段状に少なくすることにより、トレンチ内部のエピタキシャル層の抵抗率を階段状に変化させ、半導体ウェーハからのオートドープの影響を抑制する。 　トレンチ構造を有する半導体ウェーハ１０のトレンチ１６内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００～１１５０°Cの温度範囲で段階的に温度を下げて、エピタキシャル層１７を成長させることにより、トレンチ１６内部にエピタキシャル層１７を充填する。

Description

半導体ゥ ーハの製造方法及びその方法で製造された半導体ゥ ーハ 技術分野
[0001] 本発明は、トレンチ構造を有するゥエーハの表面及びトレンチ内部に、気相成長法 にてェピタキシャル層を形成することにより、半導体ゥヱーハを製造する方法に関す る。また本発明は、この方法で製造された半導体ゥ ーハに関するものである。 背景技術
[0002] 従来、この種の半導体ゥヱーハの製造方法として、ェピタキシャル成長法によりトレ ンチ内を含めた半導体基板上にェピタキシャル膜を形成し、このェピタキシャル膜の 一部のエッチング処理とェピタキシャル膜の成膜処理とを複数回繰返して、トレンチ 内を重ねたェピタキシャル膜で埋込む半導体基板の製造方法 (例えば、特許文献 1 参照。）が開示されている。
このような方法で製造された半導体基板では、ェピタキシャル膜の一部をエツチン グ処理することにより、トレンチでの開口部が広がるので、この状態でェピタキシャル 膜を成膜すると、トレンチの開口部の塞がりを阻止することができる。この結果、トレン チ内に埋込不良（空洞）が発生するのを抑制できるようになって!/、る。
特許文献 1 :特開 2001— 196573号公報 (請求項 4、明細書 [0015]、明細書 [001 6])
発明の開示
発明が解決しょうとする課題
[0003] しかし、上記従来の特許文献 1に示された半導体基板の製造方法では、各ェピタ キシャル膜の形成時の温度が同一であるため、半導体基板が低抵抗であると、半導 体基板からェピタキシャル膜へのオートドープにより、トレンチ内のェピタキシャル膜 の抵抗率が影響を受け、半導体基板の電気的特性が所望の特性とは異なる特性に 変化してしまう不具合があった。
また、上記従来の特許文献 1に示された半導体基板の製造方法では、オートドープ 制御のため、初期の層力 低い温度でェピタキシャル成長を行う必要があり、成長レ ートが遅くスループットが悪い問題点があった。
更に、上記従来の特許文献 1に示された半導体基板の製造方法では、初期の層か ら最終の層まで同一の成長温度であるため、この成長温度が高いと、トレンチ成長が 進んでトレンチ幅が狭くなるに従いトレンチを埋込み難くなり、トレンチの埋込み性が 悪ィ匕する問題点もあった。
[0004] 本発明の第 1の目的は、半導体ゥエーノ、からトレンチ内部のェピタキシャル層に拡 散される不純物量を階段状に少なくすることにより、トレンチ内部のェピタキシャル層 の抵抗率を階段状に変化させることができ、半導体ゥェーノ、からのオートドープの影 響を抑制でき、更にェピタキシャル層を効率良く成長させることができるとともに、トレ ンチの埋込み性を向上できる、半導体ゥエーハの製造方法及びその方法で製造され たゥエーハを提供することにある。
本発明の第 2の目的は、トレンチ内表面やトレンチ内部のェピタキシャノレ層表面に 形成された自然酸化膜や有機物を除去することにより、気相成長法によりトレンチ内 部にェピタキシャル層を安定的にかつ均質に形成できる、半導体ゥヱーハの製造方 法及びその方法で製造されたゥエーハを提供することにある。
本発明の第 3の目的は、トレンチの中心近傍に形成され易いボイドの発生を低減で きるとともに、トレンチ内部に形成されるェピタキシャル層の表面を平滑にすることが できる、半導体ゥエーハの製造方法及びその方法で製造されたゥエーハを提供する ことにある。
本発明の第 4の目的は、比較的低温で気相成長法にてェピタキシャル層を成長さ せることにより、半導体ゥエーノ、からェピタキシャル層へのオートドープ量自体を低減 できる、半導体ゥエーハの製造方法及びその方法で製造されたゥエーハを提供する ことにある。
課題を解決するための手段
[0005] 請求項 1に係る発明は、図 1及び図 2に示すように、トレンチ構造を有する半導体ゥ エーハ 10のトレンチ 16内部に、原料ガスとしてシランガスを供給しながら、気相成長 法により 400〜1150°Cの温度範囲で段階的に温度を下げて、或いは段階的に温度 を下げた後に所定の速度で温度を下げながら、ェピタキシャル層 17を成長させること により、トレンチ 16内部にェピタキシャル層 17を充填する半導体ゥエーハの製造方 法である。
この請求項 1に記載された半導体ゥ ーハの製造方法では、気相成長法によりトレ ンチ 16内部にェピタキシャル層 17を形成するときの温度を、段階的に下げる力、或 いは段階的に下げた後に所定の速度で下げたので、半導体ゥヱーハ 10からェピタ キシャル層 17に拡散される不純物量が階段状に少なくなる。
[0006] 請求項 2に係る発明は、請求項 1に係る発明であって、更に図 1及び図 2に示すよう に、 900〜1150°Cの範囲の第 1の温度で半導体ゥエーハ 10のトレンチ 16内面に気 相成長法により第 1層 11を形成する工程と、第 1の温度より低い 850〜1100°Cの範 囲の第 2の温度でトレンチ 16内の第 1層 11表面に気相成長法により第 2層 12を形成 する工程と、第 2の温度より低い 800〜1050°Cの範囲の第 3の温度でトレンチ 16内 の第 2層 12表面に気相成長法により第 3層 13を形成してトレンチ 16内部を第 1層 11 、第 2層 12及び第 3層 13からなるェピタキシャル層 17で充填する工程とを含むことを 特徴とする。
この請求項 2に記載された半導体ゥ ーハの製造方法では、第 1の温度で気相成 長法によりトレンチ 16内面に第 1層 11を形成した後に、第 1の温度より低い第 2の温 度で気相成長法によりトレンチ 16内の第 1層 11表面に第 2層 12を形成したので、半 導体ゥ ーハ 10から第 1層 11への不純物の拡散量、及び第 1層 11から第 2層 12へ の不純物の拡散量は、第 2層 12の形成時の方が第 1層 11の形成時より少なくなる。 また第 2の温度で気相成長法によりトレンチ 16内の第 1層 11表面に第 2層 12を形成 した後に、第 2の温度より低い第 3の温度で気相成長法によりトレンチ 16内の第 2層 1 2表面に第 3層 13を形成したので、半導体ゥエーハ 10から第 1層 11への不純物の拡 散量、第 1層 11から第 2層 12への不純物の拡散量、及び第 2層 12から第 3層 13へ の不純物の拡散量は、第 3層 13の形成時の方が第 2層 12の形成時より少なくなる。
[0007] 請求項 8に係る発明は、請求項 2ないし 7いずれか 1項に係る発明であって、更に 図 1に示すように、半導体ゥエーノ、 10にトレンチ 16を形成した状態、或いはトレンチ 1 6内面に第 1層 11、第 2層 12又は第 3層 13を形成した状態で空気中に 8時間以上放 置されたとき、トレンチ 16内表面を 0. l〜lnmZ分のエッチングレートでアルカリ水 溶液及び過酸化水素水の混合液により洗浄した後に、フッ酸に 0. 1〜60分間浸漬 して洗浄することを特徴とする。
この請求項 8に記載された半導体ゥ ーハの製造方法では、空気中に 8時間以上 放置することによりトレンチ 16内面、或いはトレンチ 16内の第 1層 11表面、第 2層 12 表面又は第 3層 13表面が自然酸化膜や有機物により被覆されるけれども、これら自 然酸ィ匕膜や有機物を除去したので、上記ェピタキシャル層 17の各層 11〜 13を気相 成長法により安定的にかつ均質に形成できる。
[0008] 請求項 9に係る発明は、請求項 8に係る発明であって、更に図 1に示すように、半導 体ゥエーハ 10のトレンチ 16内部を完全に埋めるための第 3層 13又は第 4層を形成す る前に、エッチングレートが 0. 1〜1 mZ分である酸系又はアルカリ系エッチング液 に 0. 1〜10分間浸漬してトレンチ 16を拡幅することを特徴とする。
この請求項 9に記載された半導体ゥエーハの製造方法では、トレンチ 16内部を完 全に埋めるための第 3層 13又は第 4層が、上記拡幅されたトレンチ 16内部で速やか に成長するので、トレンチ 16の中心近傍にボイドが形成されることなぐトレンチ 16内 部にェピタキシャル層 17を充填できる。
[0009] 請求項 10に係る発明は、請求項 1に係る発明であって、更に気相成長法によりェ ピタキシャル層を成長させる好ましい温度が 650〜950°Cの範囲であることを特徴と する。
この請求項 10に記載された半導体ゥ ーハの製造方法では、気相成長法によりェ ピタキシャル層を成長させる温度が低 、ため、半導体ゥエーノ、からェピタキシャル層 へのオートドープ量が少なくなる、即ち半導体ゥヱーハに含まれる不純物がェピタキ シャル層に拡散し難くなる。
[0010] 請求項 11に係る発明は、請求項 1に係る発明であって、更に気相成長法によりェ ピタキシャル層を成長させる更に好ましい温度が 400°C〜650°Cの範囲であることを 特徴とする。
この請求項 11に記載された半導体ゥ ーハの製造方法では、気相成長法によりェ ピタキシャル層を成長させる温度が低 、ため、半導体ゥエーノ、からェピタキシャル層 へのオートドープ量が更に少なくなる、即ち半導体ゥヱーハに含まれる不純物がェピ タキシャル層に更に拡散し難くなる。
[0011] 請求項 12に係る発明は、図 1に示すように、請求項 1ないし 11いずれか 1項に記載 の方法により製造された半導体ゥ ーハ 10である。
この請求項 12に記載された半導体ゥエーハ 10は、トレンチ 16の中心近傍にボイド が発生せず、かつ所望の電気的特性を有する。
発明の効果
[0012] 以上述べたように、本発明によれば、トレンチ構造を有する半導体ゥエーハのトレン チ内部に、原料ガスとしてシランガスを供給しながら、気相成長法により 400〜1150 °Cの温度範囲で段階的に温度を下げて、或いは段階的に温度を下げた後に所定の 速度で温度を下げながら、ェピタキシャル層を成長させることにより、トレンチ内部に ェピタキシャル層を充填したので、半導体ゥエーノ、からェピタキシャル層に拡散され る不純物量が階段状に少なくなる。この結果、トレンチ内部のェピタキシャル層の抵 抗率を階段状に変化させることができ、半導体ゥエーノ、からのオートドープの影響を 抑制できるので、所望の電気的特性が得られる。
またオートドープ制御のため、初期の層力 低 、温度でェピタキシャル成長を行 ヽ 、成長レートが遅くスループットが悪い従来の半導体基板の製造方法と比較して、本 発明では、初期の成長温度を高くすることができるため、結果として効率良くェピタキ シャル成長を行うことができる。また初期の層から最終の層まで同一の成長温度であ るため、この成長温度が高いと、トレンチの埋込み性が悪ィ匕する従来の半導体基板 の製造方法と比較して、本発明では、ェピタキシャル成長が進んでトレンチ幅が狭く なるに従い、トレンチを埋込み易くなる低温の温度条件となるため、トレンチの埋込み 性を向上できる。
また第 1の温度で半導体ゥ ーハのトレンチ内面に気相成長法により第 1層を形成 し、第 1の温度より低い第 2の温度でトレンチ内の第 1層表面に気相成長法により第 2 層を形成し、第 2の温度より低い第 3の温度でトレンチ内の第 2層表面に気相成長法 により第 3層を形成して、トレンチ内部を第 1層、第 2層及び第 3層からなるェピタキシ ャル層で充填すれば、半導体ゥヱーハに含まれる不純物のェピタキシャル層への拡 散量が第 1層力も第 2層を介して第 3層に向うに従って、階段状に少なくなるので、半 導体ゥエーノ、からェピタキシャル層へのオートドープの影響を抑制でき、所望の電気 的特性が得られる。本発明は、不純物を多く含む低抵抗率の半導体ゥエーハを用い て、トレンチ内部に気相成長法によりェピタキシャル層を成長させる場合に、特に有 効である。
[0013] また半導体ゥヱーハにトレンチを形成した状態、或いはトレンチ内面に第 1層、第 2 層又は第 3層を形成した状態で空気中に 8時間以上放置されたとき、トレンチ内表面 を 0. l〜lnmZ分のエッチングレートでアルカリ水溶液及び過酸化水素水の混合液 により洗浄した後に、フッ酸により洗浄すれば、トレンチ内面を被覆する自然酸化膜 や有機物が除去されるので、ェピタキシャル層の各層を気相成長法により安定的に かつ均質に形成できる。
また半導体ゥエーハのトレンチ内部を完全に埋めるための第 3層又は第 4層を形成 する前に、エッチングレートが 0. 1〜1 μ mZ分である酸系又はアルカリ系エッチング 液に 0. 1〜： LO分間浸漬してトレンチを拡幅すれば、トレンチ内部を完全に埋めるた めの第 3層又は第 4層力 上記拡幅されたトレンチ内部で速やかに成長する。この結 果、トレンチの中心近傍にボイドが形成されることなぐトレンチ内部にェピタキシャル 層を充填できる。
また気相成長法によりェピタキシャル層を成長させる温度が 650°C〜950°C又は 4 00°C〜650°Cの範囲であれば、気相成長法によりェピタキシャル層を成長させる温 度が低いため、半導体ゥエーハカ ェピタキシャル層へのオートドープ量が少なくな る。この結果、半導体ゥヱーハの所望の電気的特性を得ることができる。
更に上記方法により製造された半導体ゥヱーハでは、トレンチの中心近傍にボイド が発生せず、かつ所望の電気的特性を有する。
図面の簡単な説明
[0014] [図 1]本発明第 1実施形態の半導体ゥ ーハのトレンチ内部を示す要部断面図であ る。
[図 2]その半導体ゥ ーハを製造するための温度条件を示す図である。
[図 3]本発明第 2実施形態の半導体ゥ ーハのトレンチ内部を示す要部断面図であ る。 圆 4]その半導体ゥ ーハを製造するための温度条件を示す図である。
[図 5]本発明第 3実施形態の半導体ゥ ーハのトレンチ内部を示す要部断面図であ る。
圆 6]その半導体ゥ ーハを製造するための温度条件を示す図である。
[図 7]本発明第 4実施形態の半導体ゥ ーハのトレンチ内部を示す要部断面図であ る。
圆 8]その半導体ゥ ーハを製造するための温度条件を示す図である。 符号の説明
[0015] 10, 20, 30, 40 シリコンゥエーハ
11, 21, 31, 41 第 1層
12, 22, 32, 42 第 2層
13, 23, 33, 43 第 3層
24, 44 第 4層
16, 26, 36, 46 トレンチ
17, 27, 37, 47 ェピタキシャル層
発明を実施するための最良の形態
[0016] 次に本発明を実施するための最良の形態を図面に基づいて説明する。
<第 1の実施の形態 >
図 1及び図 2に示すように、シリコンゥエーハ 10表面にフォトエッチング法によりトレ ンチ 16を形成した後に、このゥエーハ 10表面及びトレンチ 16内部に、原料ガスとし てシランガスを供給しながら、気相成長法により 400〜1150°Cの温度範囲で段階的 に温度を下げて、ェピタキシャル層 17を成長させる。これによりゥエーハ 10表面をェ ピタキシャル層 17で被覆し、トレンチ 16内部にェピタキシャル層 17を充填する。ここ で、気相成長法によりェピタキシャル層 17を成長させるときの全体の温度範囲を 400 〜1150°Cの範囲に限定したのは、 400°C未満では多結晶化や欠陥増加という不具 合があり、 1150°Cを越えるとオートドープによるプロファイル劣化が起こるという不具 合がある力もである。具体的には、先ずゥヱーハ 10を反応炉に入れて、 900〜1150 °C、好ましくは 950〜： L100°Cの範囲の第 1の温度でゥエーハ 10の表面及びトレンチ 16内面に気相成長法により第 1層 11を形成する。ここで、第 1の温度を 900〜1150 °Cの範囲に限定したのは、 900°C未満では、多結晶化や欠陥増加という不具合があ り、 1150°Cを越えるとオートドープによるプロファイル劣化が起こるという不具合があ るカゝらである。
[0017] 気相成長法としては、化学気相成長法 (CVD法)や物理気相成長法 (PVD法)な どが挙げられるけれども、その結晶性、量産性、装置の簡便さ、種々のデバイス構造 形成の容易さなどの観点から CVD法によりェピタキシャル層 17を成長させることが 好ましい。また CVD法によりェピタキシャル層 17を成長させるときの反応炉内には、 炉内の圧力が 1. 3 X 10一5〜 1. O X 10_ 1MPaとなるように、シランガスであるモノシラ ンガス（SiH )、ジシランガス（Si H )、トリクロロシランガス（SiHCl )、ジクロロシラン
4 2 6 3
ガス（SiH C1 )、モノクロロシランガス（SiH C1)又は四塩化シリコンガス（SiCl )が水
2 2 3 4 素ガス (H )とともに導入される。これにより上記原料ガスが熱分解し或いは還元され
2
、ゥエーハ 10表面及びトレンチ 16内面にシリコンが析出してェピタキシャル層 17が 形成される。
[0018] またトレンチ 16の幅を Wとするとき、第 1層 11の厚さ wは（WZ20)≤w≤ (W/l 0)、好ましくは (WZ 15)≤w≤ (WZ 12)の範囲に設定される。ここで、第 1層 11の 厚さ wを (WZ20)≤w≤ (WZlO)の範囲に限定したのは、 WZ20未満ではゥヱ ーハ表面性状に起因する欠陥増加という不具合があり、 wZioを越えるとオートドー プによるプロファイル劣化が起こるという不具合がある力 である。なお、第 1層 11の 厚さは、上記反応炉内の温度及び圧力、反応炉に導入される原料ガスの流量、ゥェ ーハ 10の原料ガスとの反応時間等により決定される。
[0019] 次いで第 1層 11の成長を停止して、反応炉内の温度を第 1の温度より低い 850〜1 100°C、好ましくは 900〜1050°Cの範囲の第 2の温度に下げた状態で、ゥエーハ 10 上の第 1層 11表面及びトレンチ 16内の第 1層 11表面に気相成長法により第 2層 12 を形成する。第 2層 12は上記第 1層 11と同一の方法で形成することが好ましい。ここ で、第 2の温度を 850〜： L 100°Cの範囲に限定したのは、 850°C未満では、多結晶 化や欠陥増加という不具合があり、 1100°Cを越えるとオートドープによるプロファイル 劣化が起こるという不具合がある力もである。また、第 2層 12の厚さ wは (WZ10)≤ w ≤ (W/5)、好ましくは (WZ8)≤w≤ (W/6)に設定される。ここで、第 2層 12
2 2
の厚さ wを (WZlO)≤w ≤ (WZ5)の範囲に限定したのは、 wZio未満では欠陥
2 2
増加という不具合があり、 WZ5を越えるとオートドープによるプロファイル劣化が起こ ると 、う不具合があるからである。
[0020] 更に第 2層 12の成長を停止して、反応炉内の温度を第 2の温度より低い 800〜10 50°C、好ましくは 850〜1000°Cの範囲の第 3の温度に下げた状態で、ゥエーハ 10 上の第 2層 12表面及びトレンチ 16内の第 2層 12表面に気相成長法により第 3層 13 を形成して、トレンチ 16内部を第 1層 11、第 2層 12及び第 3層 13からなるェピタキシ ャル層 17で充填する。第 3層 13は上記第 1層 11及び第 2層 12と同一の方法で形成 することが好ましい。ここで、第 3の温度を 800〜1050°Cの範囲に限定したのは、 80 0°C未満では、多結晶化や欠陥増加という不具合があり、 1050°Cを越えるとオートド ープによるプロファイル劣化が起こるという不具合があるからである。上記第 3層 13の 厚さを wとするとき、 2w =W- 2 (w +w )となる。
3 3 1 2
[0021] なお、ゥエーハ 10表面及びトレンチ 16内部に第 2層 12を形成した後であって第 3 層 13を形成する前に、エッチングレートが 0. 1〜1 1117分、好ましくは0. 2〜0. 5 mZ分である酸系又はアルカリ系エッチング液に 0. 1〜10分間、好ましくは 5〜8 分間浸漬してトレンチ 16を拡幅する。これにより、トレンチ 16内部を完全に埋めるた めの第 3層 13が、上記拡幅されたトレンチ 16内部で速やかに成長するので、トレンチ 16の中心近傍にボイドが形成されることなぐトレンチ 16内部にェピタキシャル層 17 を充填できる。ここで、エッチングレートを 0. 1〜1 μ mZ分の範囲に限定したのは、 0. 1 mZ分未満ではエッチング処理時間の増加という不具合があり、 Ι μ ΐηΖ分を 越えるとウエットエッチングにおける制御が困難になるという不具合があるからである。 また酸系又はアルカリ系エッチング液への浸漬時間を 0. 1〜： LO分間の範囲に限定 したのは、 0. 1分間未満ではトレンチが十分に開口しないという不具合があり、 10分 間を越えるとトレンチ形状が崩れるという不具合があるからである。
[0022] また、ゥエーハ 10にトレンチ 16を形成した後であって第 1層 11を形成する前、第 1 層 11を形成した後であって第 2層 12を形成する前、或いは第 2層 12を形成した後で あって第 3層 13を形成する前の状態で空気中に 8時間以上放置されたとき、トレンチ 16内表面を 0. l〜lnmZ分、好ましくは 0. 3〜0. 8nmZ分のエッチングレートでァ ルカリ水溶液及び過酸化水素水の混合液により洗浄した後に、フッ酸に 0. 1〜60分 間、好ましくは 2〜4分間浸漬して洗浄する。このフッ酸への浸漬時間を 0. 1〜60分 間の範囲に限定したのは、上記放置によりゥエーハ 10表面やトレンチ 16内面が自然 酸化膜や有機物により被覆されるため、これらの自然酸化膜や有機物を除去するこ とにより、上記ェピタキシャル層 17の第 1〜第 3層 11〜 13を安定的にかつ均質に形 成するためである。ここで、エッチングレートを 0. 1〜： Lnm/分の範囲に限定したの は、 0. InmZ分未満ではエッチング処理の長時間化という不具合があり、 InmZ分 を越えるとパーティクルの発生や表面あれという不具合があるからである。
[0023] このように製造されたシリコンゥヱーハ 10では、第 1の温度で気相成長法によりゥヱ ーハ 10表面及びトレンチ 16内面に第 1層 11を形成した後に、第 1の温度より低い第 2の温度で気相成長法によりゥエーハ 10上の第 1層 11表面及びトレンチ 16内の第 1 層 11表面に第 2層 12を形成したので、ゥエーハ 10から第 1層 11への不純物の拡散 量、及び第 1層 11から第 2層 12への不純物の拡散量は、第 2層 12の形成時の方が 第 1層 11の形成時より少なくなる。また第 2の温度で気相成長法によりゥヱーハ 10上 の第 1層 11表面及びトレンチ 16内の第 1層 11表面に第 2層 12を形成した後に、第 2 の温度より低い第 3の温度で気相成長法によりゥヱーハ 10上の第 2層 12表面及びト レンチ 16内の第 2層 12表面に第 3層 13を形成したので、ゥエーハ 10から第 1層 11 への不純物の拡散量、第 1層 11から第 2層 12への不純物の拡散量、及び第 2層 12 力も第 3層 13への不純物の拡散量は、第 3層 13の形成時の方が第 2層 12の形成時 より少なくなる。この結果、ゥエーハ 10に含まれる不純物のェピタキシャル層 17への 拡散量が第 1層 11から第 2層 12を介して第 3層 13に向うに従って、階段状に少なく なるので、ゥエーハ 10からェピタキシャル層 17へのオートドープの影響を抑制でき、 所望の電気的特性が得られる。本発明は、ボロン等の不純物が多量にドープされた 低抵抗率のゥエーハ 10を用 、て、ゥエーハ 10表面及びトレンチ 16内部に気相成長 法によりェピタキシャル層 17を成長させる場合に、特に有効である。
[0024] <第 2の実施の形態 >
図 3及び図 4は本発明の第 2の実施の形態を示す。 この実施の形態では、シリコンゥエーノ、 20の表面及びトレンチ 26内面に、原料ガス としてシランガスを供給しながら、気相成長法により第 1〜第 4層 21〜24が形成され る。第 1〜第 3層 21〜23は第 1の実施の形態の第 1〜第 3層と同様に形成される。具 体的【こ ίま、先ずゥエーノヽ 20を反応炉【こ人れて、 900〜1150oC、好ましく ίま 950〜1 100°Cの範囲の第 1の温度でゥヱーハ 20の表面及びトレンチ 26内面に気相成長法 により第 1層 21を形成する。この第 1層 21の厚さ wは、トレンチ 26の幅を Wとするとき 、 (W/20)≤w≤(WZ10)、好ましくは（WZl5)≤w≤(WZ12)の範囲に設定 される。次いで第 1層 21の成長を停止して、反応炉内の温度を第 1の温度より低い 8 50〜： L100°C、好ましくは 900〜1050°Cの範囲の第 2の温度に下げた状態で、ゥェ ーハ 20上の第 1層 21表面及びトレンチ 26内の第 1層 21表面に気相成長法により第 2層 22を形成する。この第 2層 22の厚さ wは (WZ10)≤w≤ (WZ5)、好ましくは（
2 2
W/8)≤w≤ (W/6)に設定される。
2
次に第 2層 22の成長を停止して、反応炉内の温度を第 2の温度より低い 800〜10 50°C、好ましくは 850〜1000°Cの範囲の第 3の温度に下げた状態で、ゥエーハ 20 上の第 2層 22表面及びトレンチ 26内の第 2層 22表面に気相成長法により第 3層 23 を形成する。この第 3層 23の厚さ wは (WZlO)≤w < (WZ5)、好ましくは（WZ8
3 3
)≤w≤ (W/6)に設定される。ここで、第 3層 23の厚さ wを (WZlO)≤w < (W/
3 3 3
5)の範囲に限定したのは、 WZlO未満では欠陥増加という不具合があり、 WZ5以 上ではオートドープによるプロファイル劣化が起こるという不具合があるからである。 更に第 3層 23の成長を停止して、反応炉内の温度を第 3の温度より低い 750〜100 0°C、好ましくは 800〜950°Cの範囲の第 4の温度に下げた状態で、ゥエーハ 20上の 第 3層 23表面及びトレンチ 26内の第 3層 23表面に気相成長法により第 4層 24を形 成して、トレンチ 26内部を第 1層 21、第 2層 22、第 3層及び第 4層 24からなるェピタ キシャル層 27で充填する。第 4層 24は上記第 1〜第 3層 21〜23と同一の方法で形 成することが好ましい。ここで、第 4の温度を 750〜1000°Cの範囲に限定したのは、 750°C未満では、多結晶化や欠陥増加という不具合があり、 1000°Cを越えるとォー トドープという不具合があるからである。上記第 4層 24の厚さを wとするとき、 2w =
4 4
W-2 (w +w +w )となる。上記以外は第 1の実施の形態と同一に構成される。 [0026] なお、ゥエーハ 20表面及びトレンチ 16内部に第 3層 23を形成した後であって第 4 層 24を形成する前に、エッチングレートが 0. 1〜1 1117分、好ましくは0. 2〜0. 5 mZ分である酸系又はアルカリ系エッチング液に 0. 1〜10分間、好ましくは 5〜8 分間浸漬してトレンチ 26を拡幅する。これにより、トレンチ 26内部を完全に埋めるた めの第 4層 24が、上記拡幅されたトレンチ 26内部で速やかに成長するので、トレンチ 26の中心近傍にボイドが形成されることなぐトレンチ 26内部にェピタキシャル層 27 を充填できる。
[0027] また、ゥエーハ 20にトレンチ 26を形成した後であって第 1層 21を形成する前、第 1 層 21を形成した後であって第 2層 22を形成する前、第 2層 22を形成した後であって 第 3層 23を形成する前、或 、は第 3層 23を形成した後であって第 4層 24を形成する 前の状態で空気中に 8時間以上放置されたとき、トレンチ 26内表面を 0. 1〜： LnmZ 分、好ましくは 0. 5〜0. 8nmZ分のエッチングレートでアルカリ水溶液及び過酸化 水素水の混合液により洗浄した後に、フッ酸により洗浄する。これは、上記放置により ゥエーハ 20表面やトレンチ 26内面が自然酸ィ匕膜や有機物により被覆されるため、こ れらの自然酸化膜や有機物を除去することにより、上記ェピタキシャル層 27の第 1〜 第 4層 21〜24を安定的にかつ均質に形成するためである。
[0028] このように製造されたシリコンゥヱーハ 20では、第 1の温度で気相成長法によりゥヱ ーハ 20表面及びトレンチ 26内面に第 1層 21を形成した後に、第 1の温度より低い第 2の温度で気相成長法によりゥエーハ 20上の第 1層 21表面及びトレンチ 26内の第 1 層 21表面に第 2層 22を形成したので、ゥエーハ 20から第 1層 21への不純物の拡散 量、及び第 1層 21から第 2層 22への不純物の拡散量は、第 2層 22の形成時の方が 第 1層 21の形成時より少なくなる。また第 2の温度で気相成長法によりゥエーハ 20上 の第 1層 21表面及びトレンチ内の第 1層 21表面に第 2層 22を形成した後に、第 2の 温度より低い第 3の温度で気相成長法によりゥヱーハ 20上の第 2層 22表面及びトレ ンチ 26内の第 2層 22表面に第 3層 23を形成したので、ゥエーハ 20から第 1層 21へ の不純物の拡散量、第 1層 21から第 2層 22への不純物の拡散量、及び第 2層 22か ら第 3層 23への不純物の拡散量は、第 3層 23の形成時の方が第 2層 22の形成時よ り少なくなる。更に第 3の温度で気相成長法によりゥエーハ上の第 2層 22表面及びト レンチ 26内の第 2層 22表面に第 3層 23を形成した後に、第 4の温度より低い第 4の 温度で気相成長法によりゥエーハ 20上の第 3層 23表面及びトレンチ 26内の第 3層 2 3表面に第 4層 24を形成したので、ゥエーハ 20から第 1層 21への不純物の拡散量、 第 1層 21から第 2層 22への不純物の拡散量、第 2層 22から第 3層 23への不純物の 拡散量、及び第 3層 23から第 4層 24への不純物の拡散量は、第 4層 24の形成時の 方が第 3層 23の形成時より少なくなる。この結果、ゥヱーハ 20に含まれる不純物のェ ピタキシャル層 27への拡散量が第 1層 21から第 2層 22及び第 3層 23を介して第 4層 24に向うに従って、階段状に少なくなるので、ゥヱーハ 20からェピタキシャル層 27へ のオートドープの影響を第 1の実施の形態より更に抑制でき、所望の電気的特性が 得られる。本発明は、ボロン等の不純物が多量にドープされた低抵抗率のゥエーハ 2 0を用いて、ゥエーハ 20表面及びトレンチ 26内部に気相成長法によりェピタキシャル 層 27を成長させる場合に、特に有効である。
[0029] <第 3の実施の形態 >
図 5及び図 6は本発明の第 3の実施の形態を示す。
この実施の形態では、シリコンゥエーハ 30の表面及びトレンチ 36内面に、原料ガス としてシランガスを供給しながら、気相成長法により第 1〜第 3層 31〜33が形成され る。第 1及び第 2層 31, 32は第 1の実施の形態の第 1及び第 2層と同様に形成される 。具体的には、先ずゥエーハ 30を反応炉に入れて、 900〜1150°C、好ましくは 950 〜： L100°Cの範囲の第 1の温度でゥヱーハ 30の表面及びトレンチ 36内面に気相成 長法により第 1層 31を形成する。この第 1層 31の厚さ wは、トレンチ 36の幅を Wとす るとき、（WZ20)≤w≤(WZ10)、好ましくは（WZl5)≤w≤(WZ12)の範囲に 設定される。次に第 1層 31の成長を停止して、反応炉内の温度を第 1の温度より低い 850〜： L100°C、好ましくは 900〜1050°Cの範囲の第 2の温度に下げた状態で、ゥ エーハ 30上の第 1層 31表面及びトレンチ 36内の第 1層 31表面に気相成長法により 第 2層 32を形成する。この第 2層 32の厚さ wは (WZ10)≤w≤ (WZ5)、好ましく
2 2
は（WZ8)≤w≤ (W/6)に設定される。
2
[0030] 更に第 2層 32の成長を停止して、第 2の温度から 1〜： LOO°CZ分、好ましくは 6〜1 0°CZ分の速度で温度を下げながら 800°Cになるまで、ゥエーハ 30上の第 2層 32表 面及びトレンチ 36内の第 2層 32表面に気相成長法により第 3層 33を形成して、トレ ンチ 36内部を第 1層 31、第 2層 32及び第 3層 33からなるェピタキシャル層 37で充填 する。ここで、第 3層 33の形成時の降温速度を 1〜： LOO°CZ分の範囲に限定したの は、 1°CZ分未満では成長時間の長時間化という不具合があり、 100°Cを越えると欠 陥の発生という不具合があるからである。また、第 3層 33を形成するときの最低温度 を 800°Cに限定したのは、 800°C未満ではゥエーハ 30表面及びトレンチ 36内面にェ ピタキシャル層 37が成長しないからである。上記第 3層 33の厚さを wとするとき、 2w
3
=W-2 (w +w )となる。上記以外は第 1の実施の形態と同一に構成される。
3 1 2
[0031] このように製造されたシリコンゥエーハ 30では、第 3層 33がプロファイルの均一性と いう点で第 1の実施の形態の第 3層より優れた特性を有する。上記以外の動作は、第 1の実施の形態の動作と略同様であるので、繰返しの説明を省略する。
[0032] <第 4の実施の形態 >
図 7及び図 8は本発明の第 4の実施の形態を示す。
この実施の形態では、シリコンゥエーハ 40の表面及びトレンチ 46内面に、原料ガス としてシランガスを供給しながら、気相成長法により第 1〜第 4層 41〜44が形成され る。第 1〜第 3層 41〜43は第 2の実施の形態の第 1〜第 3層と同様に形成される。具 体的【こ ίま、先ずゥエーノヽ 40を反応炉【こ人れて、 900〜1150oC、好ましく ίま 950〜1 100°Cの範囲の第 1の温度でゥヱーハ 40の表面及びトレンチ 46内面に気相成長法 により第 1層 41を形成する。この第 1層 41の厚さ wは、トレンチの幅を Wとするとき、 ( W/20)≤w≤ (WZlO)、好ましくは (WZ15)≤w≤ (WZ12)の範囲に設定さ れる。次に第 1層 41の成長を停止して、反応炉内の温度を第 1の温度より低い 850 〜1050°C、好ましくは 900〜1000°Cの範囲の第 2の温度に下げた状態で、ゥエー ハ 40上の第 1層 41表面及びトレンチ 46内の第 1層 41表面に気相成長法により第 2 層 42を形成する。この第 2層 42の厚さ wは (WZlO)≤w≤ (WZ5)、好ましくは（
2 2
W/8)≤w≤ (W/6)に設定される。
2
[0033] 次に第 2層 42の成長を停止して、反応炉内の温度を第 2の温度より低い 800〜10 00°C、好ましくは 850〜950°Cの範囲の第 3の温度に下げた状態で、ゥエーハ 40上 の第 2層 42表面及びトレンチ 46内の第 2層 42表面に気相成長法により第 3層 43を 形成する。この第 3層 43の厚さ wは (WZlO)≤w < (WZ5)、好ましくは (WZ8)
3 3
≤w≤ (W/6)に設定される。更に第 3層 43の成長を停止して、第 3の温度から 1〜
3
100°CZ分、好ましくは 6〜10°CZ分の速度で温度を下げながら 750°Cになるまで、 ゥエーハ 40上の第 3層 43表面及びトレンチ 46内の第 3層 43表面に気相成長法によ り第 4層 44を形成して、トレンチ 46内部を第 1層 41、第 2層 42、第 3層 43及び第 4層 44からなるェピタキシャル層 47で充填する。ここで、第 4層 44の形成時の降温速度 を 1〜100°CZ分の範囲に限定したのは、 1°CZ分未満では成長時間の長時間化と いう不具合があり、 100°Cを越えると欠陥増加という不具合があるからである。また、 第 4層 44を形成するときの最低温度を 750°Cに限定したのは、 750°C未満ではゥェ ーハ 40表面及びトレンチ 46内面にェピタキシャル層 47が成長しないからである。上 記第 4層 44の厚さを wとするとき、 2w =W-2 (w +w +w )となる。上記以外は
4 3 1 2 3
第 2の実施の形態と同一に構成される。
[0034] このように製造されたシリコンゥエーハ 40では、第 4層 44がドーパントプロファイルの 点で第 3の実施の形態の第 4層より優れた特性を有する。上記以外の動作は、第 2の 実施の形態の動作と略同様であるので、繰返しの説明を省略する。
[0035] なお、上記第 1〜第 4の実施の形態では、気相成長法により半導体ゥエーハのトレ ンチ内部にェピタキシャル層を成長させるときの全体の温度範囲を 750〜1150°Cと したが、 650〜950°Cでもよい。具体的には、第 1層、第 2層及び第 3層からなるェピ タキシャル層を形成する場合、第 1の温度を 850〜950°Cとし、第 2の温度を第 1の温 度より低 、750〜850°Cとし、第 3の温度を第 2の温度より低!、650〜750°Cとする。 また第 1層、第 2層、第 3層及び第 4層からなるェピタキシャル層を形成する場合、第 1の温度を 850〜950°Cとし、第 2の温度を第 1の温度より低い 800〜900°Cとし、第 3の温度を第 2の温度より低い 750〜850°Cとし、第 4の温度を第 3の温度より低い 65 0〜800°Cとする。これらの場合、気相成長法によりェピタキシャル層を成長させる温 度が低いため、半導体ゥエーハカ ェピタキシャル層へのオートドープが少なくなる ので、良好な電気的特性を得ることができる。
[0036] また、上記第 1〜第 4の実施の形態では、気相成長法により半導体ゥ ーハのトレン チ内部にェピタキシャル層を成長させるときの全体の温度範囲を 750〜 1150°Cとし た力 400〜650°Cでもよい。具体的には、第 1層、第 2層及び第 3層からなるェピタ キシャル層を形成する場合、第 1の温度を 500〜650°Cとし、第 2の温度を第 1の温 度より低 ヽ 450〜600°Cとし、第 3の温度を第 2の温度より低!ヽ 400〜550°Cとする。 また第 1層、第 2層、第 3層及び第 4層からなるェピタキシャル層を形成する場合、第 1の温度を 550〜650°Cとし、第 2の温度を第 1の温度より低い 500〜600°Cとし、第 3の温度を第 2の温度より低い 450〜550°Cとし、第 4の温度を第 3の温度より低い 40 0〜500°Cとする。これらの場合、気相成長法によりェピタキシャル層を成長させる温 度が更に低いため、半導体ゥヱーハからェピタキシャル層へのオートドープが更に少 なくなるので、更に良好な電気的特性を得ることができる。
[0037] また、上記第 1〜第 4の実施の形態では、半導体ゥヱーハとしてシリコンゥヱーハを 挙げたが、 GaAsゥエーノヽ、 InPゥエーノヽ、 ZnSゥエーノヽ、或いは ZnSeゥエーハでもよ い。
更に、上記第 1及び第 3の実施の形態では、トレンチ内部に 3層のェピタキシャル層 を形成し、上記第 2及び第 4の実施の形態では、トレンチ内部に 4層のェピタキシャル 層を形成した力 トレンチ内部に 2層又は 5層以上のェピタキシャル層を形成してもよ い。
産業上の利用可能性
[0038] トレンチ内部のェピタキシャル層の抵抗率を階段状に変化させ、半導体ゥヱーハに 対するオートドープの影響を抑制することにより、半導体ゥエーハの所望の電気的特 性を得るために本発明を適用できる。特に、本発明はボロン等の不純物が多量にド ープされた低抵抗率の半導体ゥヱーハを用いて、この半導体ゥヱーハ表面及びトレ ンチ内部に気相成長法によりェピタキシャル層を成長させる場合に有効である。

Claims

請求の範囲
[1] トレンチ構造を有する半導体ゥ ーハ (10,20,30,40)のトレンチ (16,26,36,46)内部に 、原料ガスとしてシランガスを供給しながら、気相成長法により 400〜1150°Cの温度 範囲で段階的に温度を下げて、或いは段階的に温度を下げた後に所定の速度で温 度を下げながら、ェピタキシャル層 (17,27,37,47)を成長させることにより、前記トレンチ (16,26,36,46)内部に前記ェピタキシャル層 (17,27,37,47)を充填する半導体ゥ ーハ の製造方法。
[2] 900〜1150°Cの範囲の第 1の温度で半導体ゥエーハ (10)のトレンチ (16)内面に気 相成長法により第 1層 (11)を形成する工程と、
前記第 1の温度より低い 850〜： L100°Cの範囲の第 2の温度で前記トレンチ (16)内 の第 1層 (11)表面に気相成長法により第 2層 (12)を形成する工程と、
前記第 2の温度より低い 800〜1050°Cの範囲の第 3の温度で前記トレンチ (16)内 の第 2層 (12)表面に気相成長法により第 3層 (13)を形成して前記トレンチ (16)内部を 前記第 1層 (11)、前記第 2層 (12)及び前記第 3層 (13)からなるェピタキシャル層 (17)で 充填する工程と
を含む請求項 1記載の半導体ゥエーハの製造方法。
[3] 900〜1150°Cの範囲の第 1の温度で半導体ゥエーハ (20)のトレンチ (26)内面に気 相成長法により第 1層 (21)を形成する工程と、
前記第 1の温度より低い 850〜： L100°Cの範囲の第 2の温度で前記トレンチ (26)内 の第 1層 (21)表面に気相成長法により第 2層 (22)を形成する工程と、
前記第 2の温度より低い 800〜1050°Cの範囲の第 3の温度で前記トレンチ (26)内 の第 2層 (22)表面に気相成長法により第 3層 (23)を形成する工程と、
前記第 3の温度より低い 750〜1000°Cの範囲の第 4の温度で前記トレンチ (26)内 の第 3層 (23)表面に気相成長法により第 4層 (24)を形成して前記トレンチ (26)内部を 前記第 1層 (21)、前記第 2層 (22)、前記第 3層 (23)及び前記第 4層 (24)力 なるェピタ キシャル層 (27)で充填する工程と
を含む請求項 1記載の半導体ゥエーハの製造方法。
[4] 900〜1150°Cの範囲の第 1の温度で半導体ゥエーハ (30)のトレンチ (36)内面に気 相成長法により第 1層 (31)を形成する工程と、
前記第 1の温度より低い 850〜： L100°Cの範囲の第 2の温度で前記トレンチ (36)内 の第 1層 (31)表面に気相成長法により第 2層 (32)を形成する工程と、
前記第 2の温度から 1〜100°CZ分の速度で温度を下げながら前記トレンチ (36)内 の第 2層 (32)表面に気相成長法により第 3層 (33)を形成して前記トレンチ (36)内部を 前記第 1層 (31)、前記第 2層 (33)及び前記第 3層 (33)からなるェピタキシャル層 (37)で 充填する工程と
を含む請求項 1記載の半導体ゥエーハの製造方法。
[5] 900〜1150°Cの範囲の第 1の温度で半導体ゥエーハ (40)のトレンチ (46)内面に気 相成長法により第 1層 (41)を形成する工程と、
前記第 1の温度より低い 850〜： L100°Cの範囲の第 2の温度で前記トレンチ (46)内 の第 1層 (41)表面に気相成長法により第 2層 (42)を形成する工程と、
前記第 2の温度より低い 800〜1050°Cの範囲の第 3の温度で前記トレンチ (46)内 の第 2層 (42)表面に気相成長法により第 3層 (43)を形成する工程と、
前記第 3の温度から 1〜100°CZ分の速度で温度を下げながら前記トレンチ (46)内 の第 3層 (43)表面に気相成長法により第 4層 (44)を形成して前記トレンチ (46)内部を 前記第 1層 (41)、前記第 2層 (42)、前記第 3層 (43)及び第 4層 (44)からなるェピタキシャ ル層 (47)で充填する工程と
を含む請求項 1記載の半導体ゥエーハの製造方法。
[6] トレンチ (16,36)の幅を Wとするとき、第 1層 (11,31)の厚さ wを (WZ20)≤w≤ (W ZlO)とし、第 2層 (12,32)の厚さ wを (WZlO)≤w≤ (W/5)とし、残りを第 3層
2 2
(13,33)とする請求項 2又は 4記載の半導体ゥ ーハの製造方法。
[7] トレンチ (26,46)の幅を Wとするとき、第 1層 (21,41)の厚さ wを (WZ20)≤w≤ (W ZlO)とし、第 2層 (22,42)の厚さ wを (WZlO)≤w≤ (WZ5)とし、第 3層 (23,43)の
2 2
厚さ wを (WZlO)≤w < (WZ5)とし、残りを第 4層 (24,44)とする請求項 3又は 5記
3 3
載の半導体ゥエーハの製造方法。
[8] 半導体ゥ ーノ、 (10,20,30,40)にトレンチ (16,26,36,46)を形成した状態、或いは前記 トレンチ (16,26,36,46)内面に第 1層 (11,21,31,41)、第 2層 (12,22,32,42)又は第 3層 (13,23,33,43)を形成した状態で空気中に 8時間以上放置されたとき、エッチングレー トが 0. 1〜： LnmZ分であるアルカリ水溶液及び過酸ィ匕水素水の混合液に前記半導 体ゥヱーハ (10,20,30,40)を 1〜10分間浸漬して洗浄した後に、フッ酸に 0. 1〜60分 間浸漬して洗浄する請求項 2な 、し 7 、ずれ力 1項に記載の半導体ゥ ーハの製造 方法。
[9] 半導体ゥエーハ (10,20,30,40)のトレンチ (16,26,36,46)内部を完全に埋めるための第
3層 (13,33)又は第 4層 (24,44)を形成する前に、エッチングレートが 0. 1〜1 /ζ πιΖ分 である酸系又はアルカリ系エッチング液に 0. 1〜： LO分間浸漬して前記トレンチ (16,26,36,46)を拡幅する請求項 8記載の半導体ゥ ーハの製造方法。
[10] 気相成長法によりェピタキシャル層を成長させる温度が 650〜950°Cの範囲である 請求項 1記載の半導体ゥエーハの製造方法。
[11] 気相成長法によりェピタキシャル層を成長させる温度力 00°C〜650°Cの範囲で ある請求項 1記載の半導体ゥエーハの製造方法。
[12] 請求項 1な!、し 1 IV、ずれか 1項に記載の方法により製造された半導体ゥ ーハ。
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