WO2004077447A1 - フラッシュメモリ及びメモリ制御方法 - Google Patents

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WO2004077447A1
WO2004077447A1 PCT/JP2003/002404 JP0302404W WO2004077447A1 WO 2004077447 A1 WO2004077447 A1 WO 2004077447A1 JP 0302404 W JP0302404 W JP 0302404W WO 2004077447 A1 WO2004077447 A1 WO 2004077447A1
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flash memory
ratio
data
state
notification information
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PCT/JP2003/002404
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English (en)
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Inventor
Osamu Nagano
Isamu Nakajima
Original Assignee
Fujitsu Limited
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    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals

Definitions

  • the present invention relates to a flash memory and a memory control method for controlling the operation of the flash memory. More particularly, the present invention relates to a memory cell array including a plurality of user areas for storing data and a plurality of flag areas indicating a state of a user area. The present invention relates to a flash memory and a memory control method for controlling such a flash memory. Background art
  • Flash memory is electrically erasable (rewritable) non-volatile memory, and is mounted on various electronic products.
  • FRAM Ferroelectric Random Access Memory
  • MRAM Magnetoresistive Random Access Memory
  • UM Ovonics Unified Memory
  • flash memory is still dominant in terms of cost, especially for camera-equipped mobile phones and digital cameras.
  • FIG. 18 is a flowchart showing the flow of processing when rewriting data using a conventional flash memory.
  • the following processing is performed under the control of a central processing unit (CPU) installed outside the flash memory.
  • CPU central processing unit
  • This problem can be solved by executing the flash memory data rewriting process and the garbage collection process at different timings. For that purpose, it is necessary to obtain the timing to execute the garbage collection process.
  • Patent Document 1
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a flash memory capable of notifying an external device of an evening which erases unnecessary data such as a garbage collection. .
  • a flash area 10 having a memory cell array 11 composed of fn. f2, f3,... ⁇ Refers to fn to generate the status notification information for notifying the information corresponding to the status of the user regions ul, u2, u3,..., un to the outside.
  • Notification information A flash memory 10 characterized by having a report generation unit 12 and an output unit 13 for outputting status notification information is provided.
  • the status notification information generation unit 12 refers to the flag areas f1, f2, f3,..., Fn, and refers to the user areas u1 u2, u3, '
  • the output unit 13 generates status notification information for notifying the information corresponding to the statuses of the flash memory and the external device to the outside, and the output unit 13 outputs the status notification information to the outside, thereby externally storing the flash memory 10 in the flash memory 10. Notify the status.
  • FIG. 1 is a principle configuration diagram for explaining the principle of the flash memory of the present invention.
  • FIG. 2 is a configuration diagram showing a flash memory according to the first embodiment of the present invention and circuits arranged outside the flash memory.
  • FIG. 3 is a timing chart when writing data to the flash memory.
  • Figure 4 shows a timing chart for invalidating (or deleting) data in the flash memory.
  • FIG. 5 is a timing chart when an interrupt signal is output to the outside.
  • FIG. 6 is a timing chart when the ratio is rewritten.
  • FIG. 7 is a flowchart showing a processing flow when rewriting data in the flash memory.
  • FIG. 8 is a flowchart showing a flow of processing at the time of a write operation.
  • FIG. 9 is a flowchart showing the invalidation processing.
  • FIG. 10 is a flowchart showing the flow of a process for erasing data.
  • FIG. 11 is a flowchart showing the flow of processing in the flash memory when an interrupt signal is output.
  • FIG. 12 is a flowchart showing the flow of the garbage collection process.
  • FIG. 13 shows the flash memory according to the second embodiment of the present invention and the external arrangement thereof.
  • 1 is a configuration diagram showing a circuit to be performed.
  • FIG. 14 is a timing chart when the ratio is output after the writing process.
  • FIG. 15 is a timing chart when the ratio is output after the invalidation processing.
  • C FIG. 16 is a flowchart showing a processing flow in the configuration of the second embodiment.
  • FIG. 17 is a timing chart when the ratio is output according to the ratio command.
  • FIG. 18 is a flowchart showing the flow of processing when rewriting data using a conventional flash memory.
  • FIG. 1 is a principle configuration diagram for explaining the principle of the flash memory of the present invention.
  • the flash memory 10 has a plurality of user areas u1, u2, u3,..., Un in which data is stored, and a plurality of flag areas indicating states of the user areas ul, u2, u3,.
  • the memory cell array 11 composed of f1, f2, f3,..., fn, and the flag regions fl, f2, f3,..., fn
  • the user regions u1, u2, u3 ,..., And un comprise a status notification information generating unit 12 for generating status notification information for notifying the information to the outside, and an output unit 13 for outputting the status notification information.
  • the flag area ⁇ y corresponding to the user area ux has a value indicating validity, and when the data is invalidated, the flag area fy has a value indicating nullity. It becomes.
  • the state notification information generation unit 12 refers to the value of the flag area ⁇ y, and notifies the external according to the information corresponding to the state of the user area ux corresponding thereto, for example, the user area uX is invalid. Is Generate a ratio (see below for details). After that, the output unit 13 outputs the status notification information to the outside of the flash memory 10.
  • a control unit such as a CPU disposed outside the flash memory 10 for performing garbage collection is in a state within the flash memory (such as a ratio of the user area ux in an invalid state). Can be easily known, and it can be determined whether or not garbage collection processing is currently required.
  • FIG. 2 is a configuration diagram showing a flash memory according to the first embodiment of the present invention and circuits arranged outside the flash memory.
  • the flash memory 20 includes a memory cell array 21, a ratio storage unit 22, a comparison unit 23, a time management unit 24, and a control unit 25.
  • the memory cell array 21 includes a plurality of user areas ux and a plurality of flag areas fy as shown in FIG.
  • the flag area i y has two bits of information for each user area u x. When the flag area f y is “0 0”, it indicates that the data of the user area ux corresponding to the flag area f y has been deleted. If the flag area ⁇ y is “01”, it indicates that the data of the user area u X corresponding to the flag area f y is valid.
  • the flag area f y When the flag area f y is “1 1”, it indicates that the data of the user area u X corresponding to the flag area f y is invalid. In the memory cell array 21 of the flash memory 20 before use, data has not been written to the entire area of the user area uX. Further, a value “0 0” indicating that data has been erased is written in the entire area of the flag area f y of the memory cell array 21.
  • the ratio storage unit 22 stores a predetermined ratio in advance. For example, "80%" is stored.
  • the comparison unit 23 determines the state of the flag area fy of the memory cell array 21, calculates the ratio at which the user area ux is invalid, and then calculates the ratio stored in the ratio storage unit 22. Compare with
  • the time management unit 24 sends a signal to the control unit 25 at certain time intervals, for example, at intervals of 60 seconds.
  • the control unit 25 controls each unit of the flash memory 20, and transmits and receives information to and from the outside.
  • the control unit 25 is connected to the CPU 50 by an interrupt signal line 101 and a control signal line 102. Furthermore, it is connected to the data bus 60 and the address bus 70.
  • the CPU 50 is connected to a data bus 60 and an address bus 70, and the data path is connected to an address bus 70 via a RAM (Random Access Memory) 80.
  • the CPU 50 reads and writes data in the flash memory 20 and the RAM 80 using the data bus 60 and the address path 70, and executes a program written in the RAM 80.
  • the function of the state notification information generation unit 12 in FIG. 1 is included in the comparison unit 23, and the function of the output unit 13 is included in the control unit 25.
  • FIG. 3 is a timing chart when writing data to the flash memory.
  • FIG. 3 shows the state of signals on an address bus 70, a control signal line 102, an interrupt signal line 101, and a data bus 60 in a data write process.
  • the CPU 50 When writing the data written in the RAM 80 to the flash memory 20, the CPU 50 sets the signal level of the control signal line 102 to “H” (high level) and simultaneously writes the data via the data bus 60. The command is sent to the control unit 25. After that, the control signal line 102 is returned to "L” (low level). Further, the CPU 50 sends the data read from the RAM 80 via the data bus 60 to the control unit 25. Further, the CPU 50 sends the write destination address to the control unit 25 via the address bus 70.
  • the control unit 25 of the flash memory 20 receives a data write command from the data bus 60 when the control signal line 102 becomes "H" as shown in FIG. Next, data is received from the data path 60, an address is received from the address bus 70, and the data is written to the user area uX of the memory cell array 21 specified by the address. No. Further, the control unit 25 writes a value “01” indicating that the data is valid to the flag area fy corresponding to the user area uX.
  • Figure 4 is an evening chart when invalidating (or deleting) flash memory data.
  • the figure shows the state of the signals on the address bus 70, the control signal line 102, the interrupt signal line 101, and the data bus 60 at the time of invalidating (or deleting) data.
  • the CPU 50 sets the control signal line 102 to "H” and simultaneously transfers the data via the data bus 60.
  • the instruction to invalidate is sent to the control unit 25 of the flash memory 20. After that, the control signal line 102 is returned to "L”. Further, the CPU 50 sends the address of the data to be invalidated to the control unit 25 via the address bus 70.
  • the control unit 25 of the flash memory 20 receives an invalidation (or deletion) instruction from the data bus 60 when the control signal line 102 becomes "H" as shown in FIG. Next, a value “1 1” indicating that data is invalid is written to the flag area f y corresponding to the user area ux of the memory cell array 21 specified by the address received from the address bus 70. In the case of data deletion, the data in the user area ux of the memory cell array 21 specified by the received address is deleted, and the flag area corresponding to the deleted user area uX and the data in fy are deleted. Write the value "0 0" indicating that the
  • the time management unit 24 sends a signal to the control unit 25 at a certain time interval, for example, at an interval of 60 seconds.
  • the control unit 25 that has received the signal from the time management unit 24 reads the data in the flag area fy, and sends the read data to the comparison unit 23.
  • the comparing section 23 Upon receiving the data of the flag area fy, the comparing section 23 counts the number of data indicating that the data is invalid, and calculates the ratio of invalid data in the user area uX. Further, the comparison unit 23 compares the ratio stored in the ratio storage unit 22 in advance with, for example, “80%”. As a result of the comparison, the ratio at which the data in the user area ux is invalid is smaller than the ratio stored in the ratio storage unit 22 in advance. If it is also large, a signal is sent to the control unit 25.
  • the control unit 25 that has received the signal from the comparison unit 23 transmits the interrupt signal to the CPU 50 using the interrupt signal line 101.
  • FIG. 5 is a timing chart when an interrupt signal is output to the outside.
  • the figure shows the state of signals on the address bus 70, the control signal line 102, the interrupt signal line 101, and the data bus 60 when outputting an interrupt signal.
  • This interrupt signal is a signal that notifies the outside that the flash memory 20 needs garbage collection processing.
  • the CPU 50 Upon receiving the interrupt signal, the CPU 50 executes a garbage collection program stored in the RAM 80. As a result, unnecessary data in the flash memory 20 is erased, and garbage collection for increasing free space is executed.
  • FIG. 6 is a timing chart when the ratio is rewritten.
  • the figure shows the state of signals on the address bus 70, the control signal line 102, the interrupt signal line 101, and the data path 60 in the process of rewriting the ratio.
  • the CPU 50 When rewriting the ratio stored in the ratio storage unit 22 of the flash memory 20, the CPU 50 first sets the control signal line 102 to “H” as shown in FIG. A ratio storing instruction is transmitted to the control unit 25 of the flash memory 20 via the bus 60. After that, the control signal line 102 is returned to "L”. Next, the data of the rewriting ratio stored in the RAM 80, for example, is transmitted to the control unit 25 via the data path 60.
  • control unit 25 When the control signal line 102 becomes “H”, the control unit 25 receives the ratio storing instruction from the data bus 60, and then receives the data of the rewriting ratio from the data path 60. The control unit 25 sends the received data of the rewriting ratio to the ratio storage unit 22, and the ratio storage unit 22 stores the received ratio data.
  • FIG. 7 is a flowchart showing a processing flow when rewriting data in the flash memory.
  • the CPU 50 determines whether the data processing to be executed is data writing processing or data invalidation processing. The process proceeds to step S11 in the case of the writing process of the night, and proceeds to step S12 in the case of the invalidation process of the night.
  • step S10 it is determined that the data write process is to be performed, so the data write process is performed.
  • step S10 it is determined that data invalidation processing is to be performed, so data invalidation processing is performed.
  • step S11 or step S12 ends, the CPU 50 ends the processing for rewriting the data in the flash memory 20.
  • FIG. 8 is a flowchart showing a flow of processing at the time of a write operation.
  • control unit 25 of the flash memory 20 writes data to the specified address of the user area ux of the memory cell array 21 at the timing shown in FIG.
  • control unit 25 sets the value “01” indicating that the data is valid to the flag area fy corresponding to the user area uX in which the data is written. Write.
  • FIG. 9 is a flowchart showing the invalidation processing.
  • FIG. 10 is a flowchart showing the flow of a process for erasing data.
  • control unit 25 of the flash memory 20 erases the data at the specified address in the user area uX of the memory cell array 21 at the timing shown in FIG.
  • the control unit 25 writes “00”, a value indicating that data has been erased, to the flag area f y corresponding to the erased user area u X, and ends the data erasing process.
  • FIG. 11 is a flowchart showing the flow of processing in the flash memory when an interrupt signal is output.
  • the J control unit 25 receives a signal output at a predetermined time interval from the time management unit 24, and determines whether a predetermined time (for example, 60 seconds) has elapsed. Here, if it is determined that the predetermined time has elapsed, the process proceeds to step S51. When it is determined that the predetermined time has not elapsed, that is, when the signal from the time management unit 24 is not received, step S50 is repeated.
  • a predetermined time for example, 60 seconds
  • the control unit 25 causes the comparing unit 23 to calculate the ratio of the data “11” in the flag area f y indicating that the data in the corresponding user area ux is invalid.
  • control unit 25 takes out a predetermined ratio stored in the ratio storage unit 22 in advance and sends it to the comparison unit 23, where it is compared with the ratio calculated in the process of step S51.
  • a predetermined ratio stored in advance for example, 80%
  • the process proceeds to step S53, and if not, the process returns to step S50.
  • the control unit 25 outputs an interrupt signal to the outside and requests garbage collection processing because the ratio of invalidity is large. Then, repeat the processing from step S50. Return.
  • FIG. 12 is a flowchart showing the flow of the garbage collection process. S60: Determines whether an interrupt signal has been received
  • the CPU 50 determines whether or not an interrupt signal requesting execution of the garbage collection process has been received from the control unit 25 of the flash memory 20. Proceed to 1 and if not received, repeat step S60.
  • the CPU 50 performs a garbage collection process on the flash memory 20.
  • the garbage collection process is a process of erasing invalid data in the user area uX and combining valid areas into a continuous area, thereby increasing the usable area.
  • the program for rewriting the data in the flash memory 20 executed by the CPU 50 and the garbage collection program are independent programs. It can be executed as Further, according to the flash memory 20 of the first embodiment, the timing for executing the garbage collection program can be notified to the outside as an interrupt signal.
  • FIG. 13 is a configuration diagram showing a flash memory according to the second embodiment of the present invention and circuits arranged outside the flash memory.
  • the flash memory 30 includes a memory cell array 31, a ratio calculator 32, and a controller 33.
  • the memory cell array 31 includes a plurality of user areas UX and corresponding flag areas fy.
  • the ratio calculation unit 32 determines the state of the flag area fy of the memory cell array 31, calculates a ratio at which the user area ux is invalid, and sends the calculated ratio to the control unit 33.
  • the control unit 33 controls each unit of the flash memory 30 and transmits and receives information to and from the outside. I do.
  • the control unit 33 is connected to the CPU 50 by a control signal line 102. In addition, it is connected to the overnight bus 60 and the address bus 70. Further, the control unit 33 receives the ratio calculated by the ratio calculation unit 32, and outputs this to the outside immediately after the data write operation or the invalidation process.
  • the configuration of the external circuit of the flash memory 30 is the same as that of the first embodiment, so the same reference numerals are used and the description is omitted.
  • the function of the state notification information generation unit 12 in FIG. 1 is included in the ratio calculation unit 32, and the function of the output unit 13 is included in the control unit 33.
  • the flash memory 30 according to the second embodiment of the present invention differs from the flash memory 20 according to the first embodiment in that the ratio itself calculated by the ratio calculator 32 is externally controlled by the controller 33. The output point is different. Another difference is that the time management unit 24 is omitted, and the data is output to the outside immediately after the data writing operation or the invalidation processing.
  • FIG. 14 is a timing chart when the ratio is output after the writing process.
  • the figure shows the state of the signals on the address bus 70, the control signal line 102, and the data bus 60 when the ratio is output after the write processing.
  • the control unit 33 of the flash memory 30 receives a write command from the data bus 60 when the control signal 102 becomes "H" as shown in FIG. Next, the data received via the data bus 60 is written to the user area tl x of the memory cell array 31 specified by the address received from the address bus 70. Further, a value “01” indicating that the data is valid is written to the corresponding flag area f y. Then, the ratio calculation unit 32 determines the state of the flag area f y to calculate a ratio at which the user area u X is invalid. The control unit 33 receives the ratio calculated by the ratio calculation unit 32, outputs this to the data bus 60, and notifies the outside.
  • FIG. 15 is a timing chart when the ratio is output after the invalidation processing.
  • the figure shows the state of the signals on the address bus 70, the control signal line 102, and the data bus 60 when the ratio is output after the invalidation processing.
  • the control section 33 of the flash memory 30 has a control signal line 102 as shown in FIG.
  • an invalidation instruction is received from the data bus 60.
  • the value "1 1" indicating that the data is invalid is stored in the flag area fy corresponding to the user area u X of the memory cell array 31 specified by the address received from the address bus 70.
  • the ratio calculation unit 32 determines the state of the flag area fy and calculates a ratio at which the user area ux is invalid.
  • the control unit 33 receives the ratio calculated by the ratio calculation unit 32 and outputs it to the data bus 60 to notify the outside.
  • FIG. 16 is a flowchart showing the flow of processing in the configuration of the second embodiment.
  • the CPU 50 determines whether the data processing to be executed is a data write processing or a data invalidation processing. In the case of data write processing, the flow proceeds to step S71, and in the case of data invalidation processing, the flow proceeds to step S72.
  • step S70 it is determined that data write processing is to be performed, so data write processing is performed.
  • step S70 it is determined that data invalidation processing is to be performed, so data invalidation processing is performed.
  • the CPU 50 reads the ratio calculated and output by the flash memory 30 immediately after the writing or invalidating processing via the data bus 60.
  • the CPU 50 determines whether or not the calculated ratio is larger than a predetermined ratio (for example, 80%) stored in the RAM 80. If the calculated ratio is larger, the process proceeds to step S75. If it is, the process ends.
  • a predetermined ratio for example, 80%
  • the CPU 50 determines that garbage collection processing is necessary and performs garbage collection processing.
  • the flash memory 20 outputs the ratio immediately after data writing or data invalidation processing, so that the interrupt signal line 101 becomes unnecessary.
  • the configuration of the third embodiment is the same as the configuration diagram of the second embodiment shown in FIG.
  • the third embodiment is different from the second embodiment in that the CPU 50 transmits a ratio output command requesting a ratio to the flash memory 20.
  • FIG. 17 is a timing chart when the ratio is output according to the ratio output command.
  • the figure shows the state of the signals on the address bus 70, the control signal line 102, and the data bus 60 at that time.
  • the control unit 33 of the flash memory 30 receives the ratio output command from the data bus 60 when the control signal line 102 becomes "H" as shown in FIG. In response to this, the ratio calculation unit 32 determines the state of the flag area i y and calculates the ratio at which the user area u x is invalid. The control unit 33 receives the ratio calculated by the ratio calculation unit 32, outputs this to the data bus 60, and notifies the external device.
  • the ratio is obtained when the ratio output command is transmitted to the flash memory 20, so that the ratio can be obtained at an arbitrary timing.
  • the ratio at which the user area ux is invalid is calculated at regular time intervals, and the calculated ratio is compared with the predetermined ratio stored in advance in the flash memory 20. In comparison, when the calculated ratio is large, an interrupt signal requesting garbage collection processing is output.
  • the calculated ratio itself is output immediately after the write operation or the invalidation processing.
  • the present invention is not limited to this, and the calculated ratio itself may be output at regular time intervals, or may be stored in advance with the calculated ratio immediately after the write operation or the invalidation process. If the calculated ratio is higher than the specified ratio, an interrupt signal requesting garbage collection processing Signal may be output.
  • the ratio at which the user area ux is invalid is output in response to a ratio output command from the outside.
  • an interrupt signal requesting a garbage collection process may be output.
  • the value of the flag area f y is described as “0 0” in the erased state, “01” in the valid state, and “1 1” in the invalid state, but is not limited to this.
  • the status notification information for notifying the information corresponding to the status of the user area to the outside is generated and the status notification information is output to the outside, so outside the flash memory, the You can easily know the status and determine whether garbage collection is currently required.

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Abstract

　フラッシュメモリ内の状態を外部に通知し、ガーベジコレクションを支援する。状態通知情報生成部（１２）は、フラグ領域ｆ１、ｆ２、ｆ３、…、ｆｎを参照して、ユーザ領域ｕ１、ｕ２、ｕ３、…、ｕｎの状態に応じた情報を外部に通知するための状態通知情報を生成し、出力部（１３）は、このような状態通知情報を外部に出力することで、外部にフラッシュメモリ（１０）内の状態を通知する。

Description

明 細 書 フラッシュメモリ及びメモリ制御方法 技術分野
本発明はフラッシュメモリ及びフラッシュメモリの動作を制御するメモリ制御 方法に関し、 特に、 データが記憶される複数のュ一ザ領域と、 ユーザ領域の状態 を示す複数のフラグ領域からなるメモリセルァレイを有するフラッシュメモリ及 び、 そのようなフラッシュメモリを制御するメモリ制御方法に関する。 背景技術
フラッシュメモリは、 電気的に消去 （書き換え） 可能な不揮発性メモリであり、 様々な電気製品に搭載されている。 近年には、 高速、 低消費電力の F e R AM ( Ferroelectric Random Access Memory) 、 M R AM (Magnetoresistive Ran dom Access Memory) 、 〇UM (Ovonics Unified Memory) などの新型メモ リが次々と登場している。 しかし、 コストの面では、 依然フラッシュメモリが優 位にたっており、 特に、 カメラ付き携帯電話機やデジタルカメラなどにおいては、 そのほとんどをフラッシュメモリが独占している。
一方、 上記の長所とは逆に、 次のような短所を有している。 すなわち、 フラッ シュメモリは、 データの書き込みの際に上書きができないため、 データの書き込 みや削除を繰り返すと分断された不要な領域が消去されずに残る。 そのため、 こ の不要な領域を消去し、 使用している領域を連続した領域にまとめ、 その結果使 用できる領域を増やす処理 （以下ガーベジコレクションと呼ぶ） を実行する必要 がある （例えば、 特許文献 1参照。 ） 。
図 1 8は、 従来のフラッシュメモリを用いたデータ書き換え時の処理の流れを 示すフローチヤ一トである。
以下の処理は、 フラッシュメモリの外部に設置された C P U (Central Proce ssing Unit) の制御のもと行われる。
処理が開始すると、 まず、 C P Uはデータ処理が書き込みか、 それとも無効化 P T/JP2003/002404
2 処理かを判断し （S 100) 、 書き込みであればデータ書き込み処理を行い （S 101) 、 無効化であればデー夕無効化処理を行う (S 102) 。 次に管理デ一 夕の更新を行い (S 103) 、 フラッシュメモリ内の領域使用率を計算する (S 104) 。 次に、 領域使用率の計算の結果に応じてガ一ベジコレクションの必要 があるか否かを判断し （S 105) 、 必要があればガーベジコレクション処理を 行い (S 106) 、 必要がなければそのまま処理を終了する。
しかし、 上記のように、 フラッシュメモリのデータ書き換え処理の後に、 処理 時間が長いガーべジコレクション処理を実行するので、 携帯電話機などの装置全 体の処理時間を長くしてしまうという問題があつた。
この問題はフラッシュメモリのデータ書き換え処理とガーべジコレクション処 理を異なるタイミングで実行させることにより解決できるが、 そのためには、 ガ 一ベジコレクション処理を実行するタイミングを得ることが必要である。
特許文献 1
特開 2000— 278730 (段落番号 〔0023〕 〜 〔0027〕 , 第 1図） 発明の開示
本発明はこのような点に鑑みてなされたものであり、 ガ一ベジコレクションの ように不要なデー夕を消去する夕イミングを、 外部に通知可能なフラッシュメモ リを提供することを目的とする。
また、 本発明の他の目的は、 ガーベジコレクションのように不要なデータを消 去するタイミングを、 外部に通知可能なフラッシュメモリを制御するメモリ制御 方法を提供することである。
本発明では上記課題を解決するために、 図 1に示すような、 データが記憶され る複数のユーザ領域 u 1、 u 2、 u 3、 ···、 unと、 ユーザ領域 u 1、 u 2、 u 3、 ···、 unの状態を示す複数のフラグ領域 f 1、 f 2、 f 3, ···、 ： f nからな るメモリセルアレイ 11を有するフラッシュメモリ 10において、 フラグ領域 f 1、 f 2、 f 3、 …ゝ f nを参照して、 ュ一ザ領域 u l、 u2、 u 3、 ···、 un の状態に応じた情報を外部に通知するための状態通知情報を生成する状態通知情 報生成部 1 2と、 状態通知情報を出力する出力部 1 3と、 を有することを特徴と するフラッシュメモリ 1 0が提供される。
上記の構成によれば、 状態通知情報生成部 1 2は、 フラグ領域 f 1、 f 2、 f 3、 ···、 f nを参照して、 ユーザ領域 u 1 u 2 , u 3、 '··、 u nの状態に応じ た情報を外部に通知するための状態通知情報を生成し、 出力部 1 3は、 このよう な状態通知情報を外部に出力することで、 外部にフラッシュメモリ 1 0内の状態 を通知する。
本発明の上記おょぴ他の目的、 特徵および利点は本発明の例として好ましい実 施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。 図面の簡単な説明
図 1は、 本発明のフラッシュメモリの原理を説明する原理構成図である。 図 2は、 本発明の第 1の実施の形態のフラッシュメモリ及びその外部に配置さ れる回路を示した構成図である。
図 3は、 フラッシュメモリにデータを書き込む場合のタイミングチャートであ る。
図 4は、 フラッシュメモリのデータを無効化 （または削除） する場合のタイミ ングチヤ一卜である。
図 5は、 割り込み信号を外部に出力する際のタイミングチヤ一卜である。 図 6は、 比率を書き換える際のタイミングチャートである。
図 7は、 フラッシュメモリのデータを書き換える際の処理の流れを示すフロー チヤ一卜である。
図 8は、 書き込み動作の際の処理の流れを示すフローチャートである。
図 9は、 無効化処理を示すフローチヤ一トである。
図 1 0は、 データを消去する処理の流れを示すフローチャートである。
図 1 1は、 割り込み信号出力の際の、 フラッシュメモリ内での処理の流れを示 すフローチヤ一トである。
図 1 2は、 ガーべジコレクション処理の流れを示すフローチヤ一トである。 図 1 3は、 本発明の第 2の実施の形態のフラッシュメモリ及びその外部に配置 される回路を示した構成図である。
図 14は、 書き込み処理の後に比率を出力する場合のタイミングチヤ一トであ る。
図 15は、 無効化処理の後に比率を出力する場合のタイミングチャートである c 図 16は、 第 2の実施の形態の構成における処理の流れを示すフローチヤ一ト である。
図 17は、 比率命令に応じて比率を出力する際のタイミングチャートである。 図 18は、 従来のフラッシュメモリを用いたデータ書き換え時の処理の流れを 示すフロ一チヤ一トである。 発明を実施するための最良の形態
以下本発明の実施の形態を図面を参照して説明する。
図 1は、 本発明のフラッシュメモリの原理を説明する原理構成図である。
フラッシュメモリ 10は、 データが記憶される複数のユーザ領域 u 1、 u 2、 u3、 ···、 unと、 ユーザ領域 ul、 u2、 u3、 ···、 unの状態を示す複数の フラグ領域 f 1、 f 2、 f 3、 ···、 f nからなるメモリセルアレイ 11と、 フラ グ領域 f l、 f 2、 f 3、 ···、 f nを参照して、 ユーザ領域 u 1、 u2、 u3、 ···、 u nの状態に応じた情報を外部に通知するための状態通知情報を生成する状 態通知情報生成部 12と、 状態通知情報を出力する出力部 13と、 から構成され る。
以下では、 複数のユーザ領域 ul、 u2、 u3、 ···、 unをユーザ領域 ux ( x=l、 2、 3、 ···、 n) と記し、 複数のフラグ領域 f 1、 f 2、 ί 3、 ···、 f nをフラグ領域 f y (y=l、 2、 3、 ···、 n) と記すことにする。
フラッシュメモリ 10の動作を説明する。
メモリセルアレイ 11において、 ユーザ領域 u Xにデータを書き込まれると、 ユーザ領域 uxに対応したフラグ領域 ί yは有効を示す値となり、 データが無効 化されると、 フラグ領域 f yは無劲を示す値となる。 状態通知情報生成部 12は、 フラグ領域 ί yの値を参照して、 これに対応したユーザ領域 uxの状態に応じた 情報を外部に通知するための状態通知情報、 例えばユーザ領域 u Xが無効である 比率 （詳しくは後述） を生成する。 その後、 出力部 1 3は状態通知情報をフラッ シュメモリ 1 0の外部に出力する。
これにより、 例えば、 ガーべジコレクシヨンを行うフラッシュメモリ 1 0の外 部に配置される C P Uなどの制御部 （図示せず） は、 フラッシュメモリ内の状態 (無効状態のユーザ領域 u xの比率など） を簡単に知ることができ、 現在ガーべ ジコレクション処理を行う必要があるか否かを判断することができる。
以下、 本発明の実施の形態の詳細を説明する。
まず本発明の第 1の実施の形態のフラッシュメモリを説明する。
図 2は、 本発明の第 1の実施の形態のフラッシュメモリ及びその外部に配置さ れる回路を示した構成図である。
本発明の第 1の実施の形態のフラッシュメモリ 2 0は、 メモリセルアレイ 2 1、 比率記憶部 2 2、 比較部 2 3、 時間管理部 2 4、 制御部 2 5から構成される。 メモリセルアレイ 2 1は、 前述の図 1のように複数のユーザ領域 u xと、 複数 のフラグ領域 f yからなる。 フラグ領域 i yは、 各ユーザ領域 u xに対して 2ビ ットの情報を持つ。 フラグ領域 f yが " 0 0 " の場合は、 そのフラグ領域 f yに 対応するユーザ領域 u xのデータは消去されていることを示す。 フラグ領域 ί y が " 0 1 " の場合は、 そのフラグ領域 f yに対応するユーザ領域 u Xのデータは 有効であることを示す。 フラグ領域 f yが " 1 1 " の場合は、 そのフラグ領域 f yに対応するユーザ領域 u Xのデータは無効であることを示す。 使用前のフラッ シュメモリ 2 0のメモリセルアレイ 2 1は、 ユーザ領域 u Xの全領域にデータが 書き込まれていない。 さらにメモリセルアレイ 2 1のフラグ領域 f yの全領域に はデータが消去されていることを示す値 " 0 0 " が書き込まれている。
比率記憶部 2 2には、 あらかじめ所定の比率が記憶されている。 例えば、 " 8 0 %" などと記憶されている。
比較部 2 3は、 メモリセルァレイ 2 1のフラグ領域 f yの状態を判定して、 ュ 一ザ領域 u xが無効である比率を算出し、 その後、 比率記憶部 2 2に格納されて いる比率と比較する。
時間管理部 2 4は、 ある一定の時間間隔、 例えば 6 0秒間隔で制御部 2 5に信 号を送る。 制御部 25は、 フラッシュメモリ 20の各部を制御し、 外部との情報の送受信 を行う。 制御部 25は、 割り込み信号線 101、 制御信号線 102によって CP U 50と接続されている。 さらにデータバス 60、 ァドレスバス 70と接続され る。
CPU 50はデータバス 60、 アドレスバス 70と接続されており、 デ一タパ' スは RAM (Random Access Memory) 80を介してァドレスバス 70と接続 される。 CPU 50はデータバス 60とアドレスパス 70を使用してフラッシュ メモリ 20と RAM 80のデータの読み書きを行い、 RAM 80に書き込まれた プログラムを実行する。
なお、 第 1の実施の形態において、 図 1の状態通知情報生成部 12の機能は比 較部 23に含まれ、 出力部 13の機能は制御部 25に含まれる。
以下、 図 1の動作を説明するとともに、 本発明の第 1の実施の形態のフラッシ ュメモリ 20の動作を説明する。
まず、 書き込み動作を説明する。
図 3は、 フラッシュメモリにデータを書き込む場合のタイミングチャートであ る。
データの書き込み処理の際の、 アドレスバス 70、 制御信号線 102、 割り込 み信号線 101、 データバス 60の信号の様子を示している。
RAM 80に書き込まれているデ一夕をフラッシュメモリ 20に書き込む場合、 CPU 50は、 制御信号線 102の信号のレベルを "H" (ハイレベル） にする と同時に、 データバス 60を介して書き込み命令を制御部 25に送る。 その後、 制御信号線 102を " L" (ローレベル） に戻す。 さらに CPU50は、 データ バス 60を介して RAM80から読み込んだデータを制御部 25に送る。 また、 CPU 50は、 アドレスバス 70を介して、 書き込み先のアドレスを制御部 25 に送る。
フラッシュメモリ 20の制御部 25は、 図 3のように制御信号線 102が "H " になったときに、 デ一夕バス 60からデータの書き込み命令を受信する。 次に、 データパス 60からデータを受信し、 アドレスバス 70からァドレスを受信し、 データをァドレスで指定されたメモリセルァレイ 21のユーザ領域 u Xへ書き込 む。 さらに制御部 2 5は、 ユーザ領域 u Xに対応するフラグ領域 f yにデータが 有効であることを示す値 " 0 1 " を書き込む。
次に無効化処理及びデータの削除時の動作を説明する。
図 4は、 フラッシュメモリのデータを無効化 （または削除） する場合の夕イミ ングチャートである。
データの無効化 （または削除） 処理の際の、 アドレスバス 7 0、 制御信号線 1 0 2、 割り込み信号線 1 0 1、 データバス 6 0の信号の様子を示している。
フラッシュメモリ 2 0に書き込まれているデータを無効化 (または削除) する 場合は、 C P U 5 0は、 制御信号線 1 0 2を "H" にすると同時に、 データバス 6 0を介して、 データを無効にする命令をフラッシュメモリ 2 0の制御部 2 5に 送る。 その後、 制御信号線 1 0 2を "L " に戻す。 さらに C P U 5 0は、 ァドレ スバス 7 0を介して、 無効にするデータのアドレスを制御部 2 5に送る。
フラッシュメモリ 2 0の制御部 2 5は、 図 4のように、 制御信号線 1 0 2が " H" になったときに、 データバス 6 0から無効化 （または削除） 命令を受け取る。 次に、 アドレスバス 7 0から受け取ったアドレスで指定されたメモリセルアレイ 2 1のュ一ザ領域 u xに対応するフラグ領域 f yにデータが無効であることを示 す値 " 1 1 " を書き込む。 データの削除の場合は、 受け取ったアドレスで指定さ れたメモリセルアレイ 2 1のユーザ領域 u xのデータを削除し、 削除したユーザ 領域 u Xに対応するフラグ領域, f yにデ一夕が消去されていることを示す値 " 0 0 " を書き込む。
次に本実施の形態の特徴部分の動作を説明する。
フラッシュメモリ 2 0内において、 前述のように時間管理部 2 4は、 ある一定 の時間間隔、 例えば 6 0秒間隔で制御部 2 5に信号を送る。 時間管理部 2 4から 信号を受信した制御部 2 5は、 フラグ領域 f yのデータを読み込み、 読み込んだ データを比較部 2 3に送る。 フラグ領域 f yのデ一夕を受け取つた比較部 2 3は、 無効であることを示すデ一夕の個数を数え上げ、 ユーザ領域 u Xのデータが無効 である比率を算出する。 さらに比較部 2 3は、 比率記憶部 2 2にあらかじめ格納 してあった比率、 例えば " 8 0 %" と比較する。 比較の結果、 ユーザ領域 u xの デ一夕が無効である比率が比率記憶部 2 2にあらかじめ格納してあった比率より も大きい場合は、 制御部 2 5に信号を送る。
比較部 2 3から信号を受け取った制御部 2 5は、 割り込み信号線 1 0 1を用い て、 割り込み信号を C P U 5 0に送信する。
図 5は、 割り込み信号を外部に出力する際のタイミングチヤ一トである。
図では、 割り込み信号を出力する際の、 アドレスバス 7 0、 制御信号線 1 0 2、 割り込み信号線 1 0 1、 データバス 6 0の信号の様子を示している。
図のように割り込み信号線 1 0 1を "H" とし、 割り込み信号を C P U 5 0に 送信する。 この割り込み信号は、 フラッシュメモリ 2 0が、 ガーべジコレクショ ン処理を必要としていることを外部に通知する信号である。
割り込み信号を受け取った C P U 5 0は、 R AM 8 0に格納されているガーべ ジコレクションを行うプログラムを実行する。 これによつて、 フラッシュメモリ 2 0内の不要なデータを消去し、 空き領域を増やすガーベジコレクションを実行 する。
なお、 あらかじめ比率記憶部 2 2に格納された比率は書き換えることが可能で ある。
図 6は、 比率を書き換える際のタイミングチャートである。
図では、 比率を書き換える処理の際の、 アドレスバス 7 0、 制御信号線 1 0 2、 割り込み信号線 1 0 1、 データパス 6 0の信号の様子を示している。
フラッシュメモリ 2 0の比率記憶部 2 2に記憶されている比率を書き換える場 合は、 図 6のように、 C P U 5 0はまず、 制御信号線 1 0 2を "H" にすると同 時に、 データバス 6 0を介して比率格納命令を、 フラッシュメモリ 2 0の制御部 2 5に送信する。 その後、 制御信号線 1 0 2を "L " に戻す。 次に、 データパス 6 0を介して、 例えば R AM 8 0に格納された、 書き換え用の比率のデータを制 御部 2 5に送信する。
制御部 2 5は、 制御信号線 1 0 2が "H" になったとき、 データバス 6 0から 比率格納命令を受信し、 次にデータパス 6 0から書き換える比率のデータを受信 する。 制御部 2 5は受信した書き換える比率のデ一タを比率記憶部 2 2に送り、 比率記憶部 2 2は受け取った比率のデー夕を記憶する。
以上の第 1の実施の形態の動作の流れをフローチャートでまとめる。 図 7は、 フラッシュメモリのデータを書き換える際の処理の流れを示すフロー チヤ一トである。
S 10 ：書き込みか無効化かの判断
処理が開始すると、 CPU 50は、 実行するデ一夕処理が、 データの書き込み 処理なのか、 データの無効化処理なのかを判断する。 デ一夕の書き込み処理の場 合はステップ S 1 1に進み、 デ一夕の無効化処理の場合はステップ S 12に進む。
S 11 ：データ書き込み処理
ステップ S 10で、 データの書き込み処理を行なうと判断されたので、 データ 書き込み処理を実行する。
S 12 ：データ無効化処理
ステップ S 10で、 データの無効化処理を行なうと判断されたので、 データの 無効化処理を実行する。
ステップ S 11または、 ステップ S 12の処理が終了すると、 CPU50はフ ラッシュメモリ 20のデータを書き換える処理を終了する。
図 8は、 書き込み動作の際の処理の流れを示すフローチャートである。
S 20 ：ユーザ領域へのデータ書き込み
書き込み処理が開始すると、 フラッシュメモリ 20の制御部 25は、 図 3で示 したようなタイミングで、 メモリセルアレイ 21のユーザ領域 uxの指定された アドレスへデータを書き込む。
S 21 ：フラグ領域への "01" の書き込み
ステツプ S 20でユーザ領域 u Xへの書き込み処理が行われると、 制御部 25 はデータを書き込んだユーザ領域 u Xに対応するフラグ領域 f yへ、 データが有 効であることを示す値 "01" を書き込む。
図 9は、 無効化処理を示すフローチャートである。
S 30 ：フラグ領域への "11" の書き込み
無効化処理が開始すると フラッシュメモリ 20の制御部 25は、 図 4で示し たようなタイミングで、 メモリセルアレイ 21の、 無効化するユーザ領域 u Xに 対応するフラグ領域 f yへ、 データが無効であることを示す値 "11" を書き込 む。 その後、 無効化処理を終了する。 図 1 0は、 データを消去する処理の流れを示すフローチャートである。
S 4 0 ：ユーザ領域のデータ消去
データを消去する処理が開始すると、 フラッシュメモリ 2 0の制御部 2 5は、 図 4で示したようなタイミングで、 メモリセルアレイ 2 1のユーザ領域 u Xの指 定アドレスのデータを消去する。
S 4 1 ：フラグ領域への " 0 0 " の書き込み
制御部 2 5は、 消去したユーザ領域 u Xに対応するフラグ領域 f yへ、 データ が消去されていることを示す値、 " 0 0 " を書き込み、 データの消去処理を終了 する。
図 1 1は、 割り込み信号出力の際の、 フラッシュメモリ内での処理の流れを示 すフローチヤ一トである。
S 5 0 ：所定時間が経過したか否かの判定
J御部 2 5は、 時間管理部 2 4から、 所定時間間隔で出力される信号を受信し、 所定時間 （例えば、 6 0秒） 経過したか否かを判定する。 ここで、 所定時間が経 過したと判定された場合には、 ステップ S 5 1に進み。 所定時間経過していない と判定された場合、 すなわち、 時間管理部 2 4からの信号を受信しない場合は、 ステップ S 5 0を繰り返す。
S 5 1 ：フラグ領域のデータが " 1 1 " である比率を算出
制御部 2 5は、 比較部 2 3に、 対応するユーザ領域 u xのデータが無効である ことを示すフラグ領域 f yのデータ " 1 1 " の比率を算出させる。
S 5 2 ：算出した比率が所定の比率より大きいか否かの判定
次に制御部 2 5は、 比率記憶部 2 2にあらかじめ格納された所定の比率を取り 出し、 比較部 2 3に送り、 そこで、 ステップ S 5 1の処理で算出した比率と比較 させる。 ここで、 算出した比率があらかじめ格納された所定の比率 （例えば 8 0 %) より大きい場合は、 ステップ S 5 3に進み、 そうではない場合はステップ S 5 0に戻る。
S 5 3 ：割り込み信号を出力
制御部 2 5は、 無効である比率が大きいので、 外部に割り込み信号を出力し、 ガーベジコレクション処理を要求する。 その後、 ステップ S 5 0からの処理を繰 り返す。
図 1 2は、 ガーベジコレクション処理の流れを示すフローチヤ一トである。 S 6 0 ：割り込み信号を受信したか否かの判定
C P U 5 0は、 フラッシュメモリ 2 0の制御部 2 5より、 ガーべジコレクショ ン処理の実行を要求する割り込み信号を受信したか否かを判定し、 受信したと判 定した場合はステップ S 6 1に進み、 受信しない場合はステップ S 6 0を繰り返 す。
S 6 1 ：ガーべジコレクション処理
C P U 5 0は、 フラッシュメモリ 2 0に対してガーべジコレクション処理を実 行する。
ガーべジコレクション処理は、 ユーザ領域 u Xの無効なデ一夕を消去して、 有 効な領域を連続した領域にまとめ、 その結果、 使用できる領域を増やす処理であ る。
このように、 第 1の実施の形態のフラッシュメモリ 2 0を用いることで、 C P U 5 0が実行するフラッシュメモリ 2 0内のデ一夕を書き換えるプログラムと、 ガーベジコレクションのプログラムが、 それぞれ独立したプログラムとして実行 することができる。 さらに、 第 1の実施の形態のフラッシュメモリ 2 0によれば、 ガーベジコレクションのプログラムを実行するタイミングを、 割り込み信号とし て外部に通知することができる。
次に本発明の第 2の実施の形態のフラッシュメモリを説明する。
図 1 3は、 本発明の第 2の実施の形態のフラッシュメモリ及びその外部に配置 される回路を示した構成図である。
本発明の第 2の実施の形態のフラッシュメモリ 3 0は、 メモリセルアレイ 3 1、 比率計算部 3 2、 制御部 3 3から構成される。
メモリセルアレイ 3 1は、 第 1の実施の形態と同様に、 複数のユーザ領域 U X と、 それに対応したフラグ領域 f yとからなる。
比率計算部 3 2は-. メモリセルアレイ 3 1のフラグ領域 f yの状態を判定して、 ユーザ領域 u xが無効である比率を算出し、 算出した比率を制御部 3 3に送る。 制御部 3 3は、 フラッシュメモリ 3 0の各部を制御し、 外部との情報の送受信 を行う。 制御部 3 3は、 制御信号線 1 0 2によって C P U 5 0と接続されている。 さらにデ一夕パス 6 0、 ァドレスバス 7 0と接続される。 また、 制御部 3 3は、 比率計算部 3 2で算出された比率を受信し、 これを、 データの書き込み動作また は無効化処理の直後に外部に出力する。
フラッシュメモリ 3 0の外部の回路の構成については、 第 1の実施の形態と同 様であるので同符号とし、 説明を省略する。
なお、 第 2の実施の形態において、 図 1の状態通知情報生成部 1 2の機能は比 率計算部 3 2に含まれ、 出力部 1 3の機能は制御部 3 3に含まれる。
本発明の第 2の実施の形態のフラッシュメモリ 3 0は、 第 1の実施の形態のフ ラッシュメモリ 2 0と異なり、 比率計算部 3 2で計算した比率そのものを、 制御 部 3 3で外部に出力する点が異なる。 また時間管理部 2 4を省略し、 データの書 き込み動作または無効化処理の直後に外部に出力した点が異なる。
以下、 第 2の実施の形態の動作を説明する。
図 1 4は、 書き込み処理の後に比率を出力する場合のタイミングチャートであ る。
図では、 書き込み処理の後に比率を出力する際の、 アドレスバス 7 0、 制御信 号線 1 0 2、 デ一夕バス 6 0の信号の様子を示している。
フラッシュメモリ 3 0の制御部 3 3は、 図 1 4のように、 制御信号泉 1 0 2が "H" になったときに、 データバス 6 0から書き込み命令を受け取る。 次に、 ァ ドレスバス 7 0から受け取ったアドレスで指定されたメモリセルアレイ 3 1のュ 一ザ領域 tl xに、 データバス 6 0を介して受信したデータを書き込む。 さらに、 対応するフラグ領域 f yに、 データが有効であることを示す値 " 0 1 " を書き込 む。 その後、 比率計算部 3 2で、 フラグ領域 f yの状態を判定してユーザ領域 u Xが無効である比率を算出させる。 制御部 3 3は、 比率計算部 3 2で算出された 比率を受け取り、 これをデ一夕バス 6 0に出力して外部に通知する。
図 1 5は、 無効化処理の後に比率を出力する場合のタイミングチャートである。 図では、 無効化処理の後に比率を出力する際の、 アドレスバス 7 0、 制御信号 線 1 0 2、 データバス 6 0の信号の様子を示している。
フラッシュメモリ 3 0の制御部 3 3は、 図 1 5のように、 制御信号線 1 0 2が "H" になったときに、 データバス 6 0から無効化命令を受け取る。 次に、 アド レスバス 7 0から受け取つたァドレスで指定されたメモリセルァレイ 3 1のュ一 ザ領域 u Xに対応するフラグ領域 f yに、 データが無効であることを示す値 " 1 1 " を書き込む。 その後、 比率計算部 3 2で、 フラグ領域 f yの状態を判定して ュ一ザ領域 u xが無効である比率を算出させる。 制御部 3 3は、 比率計算部 3 2 で算出された比率を受け取り これをデータバス 6 0に出力して外部に通知する。 図 1 6は、 第 2の実施の形態の構成における処理の流れを示すフローチャート である。
S 7 0 ：書き込みか無効化かの判断
処理が開始すると、 C P U 5 0は、 実行するデータ処理が、 データの書き込み 処理なのか、 データの無効化処理なのかを判断する。 データの書き込み処理の場 合はステップ S 7 1に進み、 データの無効化処理の場合はステップ S 7 2に進む。
S 7 1 ：デ一夕書き込み処理
ステップ S 7 0で、 データの書き込み処理を行なうと判断されたので、 データ 書き込み処理を実行する。
S 7 2 ：データ無効化処理
ステップ S 7 0で、 データの無効化処理を行なうと判断されたので、 データの 無効化処理を実行する。
S 7 3 ：算出した比率の読み込み
C P U 5 0は、 デ一夕バス 6 0を介して、 書き込みまたは無効化処理の直後に フラッシュメモリ 3 0で算出され出力される比率を読み込む。
S 7 4 ：算出した比率が所定の比率より大きいか否かの判定
次に、 C P U 5 0は、 算出した比率が、 RAM 8 0に格納された所定の比率 ( 例えば 8 0 %) より大きいか否かを判定し、 大きければステップ S 7 5に進み、 そうでなければ処理を終了する。
S 7 5 ：ガ一ベジコレクション処理
フラッシュメモリ 3 0より通知された比率が、 所定の比率を上回った場合は、 C P U 5 0は、 ガーベジコレクション処理が必要であるとみなし、 ガーべジコレ クション処理を行う。 このように、 第 2の実施の形態のフラッシュメモリ 2 0は、 データ書き込み、 またはデータ無効化処理の直後に比率を出力するようにしたので、 割り込み信号 線 1 0 1が不要になる。
次に本発明の第 3の実施の形態を説明する。
第 3の実施の形態の構成は、 図 1 3で示した第 2の実施の形態の構成図と同様 になるので省略する。
第 3の実施の形態では、 C P U 5 0がフラッシュメモリ 2 0に対して., 比率を 要求する比率出力命令を送信する点が第 2の実施の形態と異なる。
図 1 7は、 比率出力命令に応じて比率を出力する際のタイミングチャートであ る。
図では、 その際のァドレスバス 7 0、 制御信号線 1 0 2、 データバス 6 0の信 号の様子を示している。
フラッシュメモリ 3 0の制御部 3 3は、 図 1 7のように、 制御信号線 1 0 2が "H" になったときに、 データバス 6 0から比率出力命令を受け取る。 これに応 じて、 比率計算部 3 2で、 フラグ領域 i yの状態を判定してユーザ領域 u xが無 効である比率を算出させる。 制御部 3 3は、 比率計算部 3 2で算出された比率を 受け取り、 これをデータバス 6 0に出力して外部に通知する。
このように、 第 3の実施の形態では、 フラッシュメモリ 2 0に比率出力命令を 送信するときに比率を取得するので、 任意のタイミングで比率を取得することが 可能である。
なお、 上記の第 1の実施の形態では、 一定時間間隔で、 ユーザ領域 u xが無効 である比率を計算して、 フラッシュメモリ 2 0内で、 算出した比率とあらかじめ 格納していた所定の比率と比較して、 算出した比率が大きい場合は、 ガーべジコ レクシヨン処理を要求する割り込み信号を出力する場合についてした。 一方、 第 2の実施の形態では、 書き込み動作または無効化処理の直後に、 算出した比率そ のものを出力する場合にした。 し力 ^し、 これに限定されず、 一定時間間隔で、 算 出した比率そのものを出力するようにしてもよいし、 書き込み動作または無効化 処理の直後に、 算出した比率とあらかじめ格納していた所定の比率と比較して、 算出した比率が大きい場合は、 ガーべジコレクション処理を要求する割り込み信 号を出力するようにしてもよい。
また、 第 3の実施の形態では、 外部からの比率出力命令に応じて、 ユーザ領域 u xが無効である比率を出力するようにしたが、 第 1の実施の形態のような構成 にして、 外部からの命令がフラッシュメモリに入力された場合に、 ガーべジコレ クシヨン処理を要求する割り込み信号を出力するようにしてもよい。
また上記では、 フラグ領域 f yの値として、 消去状態の場合は " 0 0 " 、 有効 状態の場合は " 0 1 " 、 無効状態の場合は " 1 1 " として説明したが これに限 定されない。
以上説明したように本発明では、 デ一夕が記憶される複数のユーザ領域と、 ュ 一ザ領域の状態を示す複数のフラグ領域からなるメモリセルァレイを有するフラ ッシュメモリにおいて、 フラグ領域の値を参照して、 ユーザ領域の状態に応じた 情報を外部に通知するための状態通知情報を生成し、 状態通知情報を外部に出力 するようにしたので、 フラッシュメモリの外部では、 フラッシュメモリ内の状態 を簡単に知ることができ、 現在ガーベジコレクション処理を行う必要があるか否 かを判断することができる。
上記については単に本発明の原理を示すものである。 さらに、 多数の変形、 変 更が当業者にとって可能であり、 本発明は上記に示し、 説明した正確な構成およ び応用例に限定されるものではなく、 対応するすべての変形例および均等物は、 添付の請求項およびその均等物による本発明の範囲とみなされる。

Claims

請 求 の 範 囲
1 . データが記憶される複数のユーザ領域と、 前記ユーザ領域の状態を示す複 数のフラグ領域からなるメモリセルァレイを有するフラッシュメモリにおいて-, 前記フラグ領域を参照して、 前記ユーザ領域の状態に応じた情報を外部に通知 するための状態通知情報を生成する状態通知情報生成部と、
前記状態通知情報を出力する出力部と、
を有することを特徵とするフラッシュメモリ。
2 . 前記状態通知情報生成部は、 前記フラグ領域を参照して、 前記ユーザ領域 の状態が無効状態である比率を算出することを特徴とする請求の範囲第 1項記載 のフラッシュメモリ。
3 . 前記状態通知情報生成部は、 あらかじめ格納された所定の比率と、 前記無 効状態である比率とを比較し、 前記無効状態である比率が大きければ、 ガーベジ コレクションが必要である旨の前記状態通知情報を生成することを特徴とする請 求の範囲第 2項記載のフラッシュメモリ。
4. 前記出力部は、 前記無効状態である比率を前記状態通知情報として出力す ることを特徴する請求の範囲第 2項記載のフラッシュメモリ。
5 . 前記出力部は、 一定の時間間隔で、 前記状態通知情報を出力可能であるこ とを特徴とする請求の範囲第 1項記載のフラッシュメモリ。
6 . 前記出力部は、 前記ユーザ領域への前記データの書き込み直後または、 前 記データの無効化直後に、 前記状態通知情報を出力することを特徴とする請求の 範囲第 1項記載のフラッシュメモリ。
7 . 前記出力部は、 前記状態通知情報を要求する情報要求信号を受信直後に、 前記状態通知情報を出力することを特徴とする請求の範囲第 1項記載のフラッシ ュメモリ。
8 . 前記所定の比率は書き換え可能であることを特徴とする請求の範囲第 3項 記載のフラッシュメモリ。
9 . デ一夕が記憶される複数のユーザ領域と、 前記ユーザ領域の状態を示す複 数のフラグ領域からなるメモリセルァレイを有するフラッシュメモリの動作を制 御するメモリ制御方法において、
前記フラッシュメモリより、 ガーべジコレクションが必要である旨の情報を受 信し、
前記情報に応じて前記フラッシュメモリに対し前記ガ一ベジコレクションを行
Ό
ことを特徴とするメモリ制御方法。
1 0 . 前記フラッシュメモリに前記情報の通知を要求することを特徴とする請 求の範囲第 9項記載のメモリ制御方法。
1 1 . デ一タが記憶される複数のユーザ領域と、 前記ユーザ領域の状態を示す 複数のフラグ領域からなるメモリセルァレイを有するフラッシュメモリの動作を 制御するメモリ制御方法において、
前記フラッシュメモリより、 前記ユーザ領域が無効状態である比率を受信し、 前記無効状態である比率と、 所定の比率を比較し、
前記所定の比率より前記無効状態である比率が大きい場合は、 前記フラッシュ メモリに対し、 ガーベジコレクションを行う
ことを特徴とするメモリ制御方法。
1 2 . 前記フラッシュメモリに前記無効状態である比率の通知を要求すること を特徴とする請求の範囲第 1 1項記載のメモリ制御方法。
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