WO2004013904A1 - アライメントマークを有する相補分割マスク、該相補分割マスクのアライメントマークの形成方法、該相補分割マスクを使用して製造される半導体デバイス、及びその製造方法 - Google Patents

アライメントマークを有する相補分割マスク、該相補分割マスクのアライメントマークの形成方法、該相補分割マスクを使用して製造される半導体デバイス、及びその製造方法 Download PDF

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Shinichiro Noudo
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    • H01J2237/30438—Registration

Definitions

  • Complementary division mask having alignment mark, method of forming alignment mark of complementary division mask, semiconductor device manufactured using the complementary division mask, and method of manufacturing the same
  • the present invention provides a complementary division mask capable of performing high-precision pattern formation by performing good alignment when patterning a plurality of layers using a complementary division stencil mask, and an alignment scheme for the complementary division mask.
  • the present invention relates to a semiconductor device manufactured using the complementary division mask, and a method for manufacturing the same.
  • the stencil mask used in the L E EPL and EB steppers requires a complementary division mask to prevent the pattern from collapsing due to the problem of nuts and the tension of the cleaning solution during cleaning. At this time, when a plurality of complementary division masks are formed using one kind of alignment mark, there are the following problems.
  • alignment marks are simple ones in which rectangles are expanded into an array. Even if automatic alignment division software is used, alignment marks are not divided unless special designation is made, and alignment marks concentrate on one block.
  • the complementary division block A is displaced by 30 steps due to the mask processing process, and the deviation amounts of the other complementary division blocks B to D are O nm. If an alignment mark is formed only with the complementary division block A for these four masks, the alignment in the next process layer will be aligned with the complementary division block A, and the complementary division masks B to D will be aligned. 30nm off
  • the present invention is directed to such a problem, that is, when patterning a semiconductor device using a complementary division mask, the pattern of the first layer and the pattern of the second layer are placed in an optimal relative positional relationship, that is, a minimum displacement.
  • An object of the present invention is to provide a complementary division mask that can be formed in an amount, a method of forming an alignment mark on the complementary division mask, a semiconductor device manufactured using the complementary division mask, and a method of manufacturing the same. Disclosure of the invention
  • the present invention is characterized in that an alignment mark is formed in a complementary division region corresponding to each of a complementary division mask obtained by dividing a stencil mask into a plurality.
  • a complementary division mask, a method of forming an alignment mark on the complementary division mask, a semiconductor device manufactured using the complementary division mask, and a method of manufacturing the semiconductor device is characterized in that an alignment mark is formed in a complementary division region corresponding to each of a complementary division mask obtained by dividing a stencil mask into a plurality.
  • the present invention also provides a complementary division mask or the like which can form a pattern of each layer of a semiconductor device without significantly degrading the alignment accuracy even when a complementary division mask for addressing the donut problem or the like is used. About.
  • the alignment mark may be concentrated on a single complementary division mask.
  • the alignment depends on the complementary division mask in which the marks are concentrated, and the deviation of the complementary division mask having no mark tends to be large. This tendency becomes more remarkable when forming a multi-layer pattern.
  • the deviation can be corrected for each complementary division mask, so that the overall deviation can be minimized.
  • each mark constituting the alignment mark is arranged as a plurality of columns formed at equal intervals, and a complementary division mask is created in which the intervals between columns are evenly distributed.
  • the charged particle beam, ultra-short ultraviolet light, X-ray, radiation, or visible light is used as the exposure light for irradiating the mask.
  • the alignment mark that can be used in the present invention is not particularly limited. It is preferable to use a simple one in which rectangular unit marks such as shapes are arrayed vertically and horizontally, and to use arbitrary unit marks that have been conventionally used such as bar-shaped unit marks arranged uniformly in the horizontal direction. Use is also possible. If the unit marks are evenly arranged, an alignment mark can be formed with an average image, and the alignment accuracy of the next layer is improved.
  • the complementary divisional area in which the alignment mark is formed is an area that does not overlap the corresponding pattern and the pattern of the next layer, and preferably corresponds to the required margin for superposition.
  • the positional accuracy required for each mask may be different from each other.
  • the number and size of the unit marks distributed to each complementary division mask can be adjusted. For example, when responding by the number of unit marks, if the unit marks are arranged in an array, the marks of a plurality of rows or columns can be distributed to complementary division masks with higher required positional accuracy. Alternatively, by increasing the number of columns and reducing the number of rows or columns to be distributed for a complementary division mask having a lower required positional accuracy, an alignment mark can be configured by efficiently using a required number of unit marks. .
  • Each of the plurality of complementary division masks having the alignment mark configured as described above is irradiated with a charged particle beam in order, and the charged particle beam passing through the complementary division mask is irradiated on the surface of the semiconductor device.
  • a desired wiring pattern can be formed.
  • the pattern of the next layer can be formed with a minimum deviation amount by using the alignment mark.
  • FIG. 1 (A) shows a divided complementary block according to the first embodiment of the present invention.
  • FIG. 1B is a schematic diagram showing the arrangement of distributed alignment marks corresponding to each complementary block in FIG. 1A.
  • FIG. 2A is a schematic diagram illustrating a divided complementary block according to the second embodiment of the present invention
  • FIG. 2B is a schematic diagram illustrating an arrangement of distributed alignment marks corresponding to each complementary block in FIG. 2A. It is.
  • FIG. 3 is a plan view showing an example of the mask of the present invention.
  • FIG. 4 is a sectional view showing an example of the mask of the present invention.
  • FIG. 5 is a perspective view showing an example of the mask of the present invention.
  • FIG. 6 is a schematic diagram showing an example of an exposure apparatus used for the LEEPL of the present invention.
  • FIG. 7 is a schematic view showing an example of a projection optical system of an electron beam exposure apparatus to which the mask of the present invention can be applied.
  • FIG. 8 is a flowchart of the method for manufacturing a semiconductor device of the present invention.
  • Fig. 1 (B) shows an example of the alignment mark layout when using the optical lithography LSA alignment for the alignment mark corresponding to the complementary division mask obtained by dividing the stencil mask shown in Fig. 1 (A) into four.
  • the present invention is not limited to the LSA alignment, but is also applicable to FIA and LIA alignments of optical lithography and X-ray SLA alignments of LEEPL.
  • each of the divisional alignment marks M1a to M4a is arranged so that two rows of seven square marks are formed at equal intervals, and each row is The interval between each is also equal.
  • the alignment marks M la to M4a are formed, for example, at the same time as the formation of the complementary division masks B1 to B4, which are the first layer, and when the pattern of the second layer is formed, the alignment marks M la to M4a are formed. Based on these alignment marks M la to M4a, the second layer pattern formation is performed using the second four divided complementary blocks based on these alignment marks M la to M4a. An alignment mark is also formed on the second layer, and these operations are repeated as necessary.
  • the pattern of the second layer using the alignment marks M la to M4 a is possible to detect the average misalignment amount of alignment, and to align only one complementary division mask. The amount of deviation can be greatly reduced as compared with the case where a mark is formed.
  • the amount of deviation of each complementary block due to the distortion of the stencil mask and the optical distortion of the exposure unit is 10 dragons for the complementary block B1, +10 for the complementary block B2, + 10nm for the complementary block ⁇ 3, + 50mn for complementary block B4.
  • the complementary block B 4 When the amount of misalignment of the alignment is calculated by the conventional method, when the complementary block B 4 is used as a reference, the complementary block B 1 has a width of 60 nm, the complementary block B 2 has a wavelength of ⁇ 40 nm, the complementary block B 3 has a wavelength of 40 nm, The complementary block B4 shifts according to the soil Onm alignment. So the overall average is — 50 nm Misalignment of the alignment occurs.
  • the misalignment of the complementary blocks B1, B2, B3, and B4 is -25 nm, 1-5 nm, -5 nm, and +35 nm, which is the maximum alignment compared to the method described above.
  • the displacement is reduced from +60 nm to +35 nm.
  • the positional accuracy required for the blocks in the four-divided complementary masks B 1 ′ to B 4 ′ is 30 nm in the complementary block B 1 ′, and in the complementary block B 2 ′. It is assumed that a pattern accuracy of 60 nm, a pattern accuracy of 90 nm is required for the complementary block B 3 ′, and a pattern accuracy of 120 nm is required for the complementary block B 4 ′.
  • a complementary block B 1 ′ that requires a pattern accuracy of 30 nm, which is the highest position accuracy, according to the position accuracy requirements of each of the complementary blocks B 1 ′ to B 4 ′.
  • the divisional alignment marks Ml'a are distributed so that four rows of seven square marks are formed at equal intervals, and the second positional precision of 60 nm pattern precision is obtained.
  • each of the seven square marks is equal
  • the divisional alignment marks M 2 ′ a are distributed such that three rows are formed at intervals.
  • the division alignment mark is formed so that two lines each having seven square marks formed at equal intervals become two lines.
  • a complementary block B4 ' with a pattern accuracy of 120 nm, where M3a is distributed and position accuracy is least required, a single row of alignment marks M4' in which seven square marks are formed at equal intervals a is distributed.
  • a total of 10 alignment marks are distributed in the order of 4 rows, 3 rows, 2 rows, and 1 row in ascending order of positional accuracy, and the alignment marks can be used efficiently in each complementary block.
  • the alignment mark can be weighted for each block, which makes it necessary to overlap the next process pattern with a plurality of existing patterns. Accuracy of the overlay margin corresponding to the margin can be obtained, and it can be well adapted even when the overlay required margin is different.
  • FIG. 3 is a schematic plan view of the stencil mask 1 of the present embodiment.
  • FIG. 4 is a schematic sectional view of the stencil mask 1 of the embodiment.
  • FIG. 5 is a schematic perspective view of the stencil mask 1 of the present embodiment.
  • the stencil mask 1 is formed using a silicon wafer 2.
  • the central part of the silicon wafer 2 is removed in a square shape, and the membrane 3 is formed in this part.
  • the thick silicon wafer 2 around the membrane 3 is used as a support frame (frame 9) for supporting the thin membrane 3.
  • the membrane 3 has beams 4 formed in a lattice pattern. Beam 4 is the remaining part of silicon wafer 2 with multiple openings Minutes. The ends of all beams 4 are connected to the frame 9 or other beams 4, and there are no breaks in beams 4.
  • a membrane division region 5 the square portion surrounded by the beam 4 of the membrane 3 is referred to as a membrane division region 5.
  • a skirt skirt 11
  • a portion of the membrane divided region 5 excluding the skat 11 is defined as a pattern region 7.
  • the joint of beam 4 and skirt 11 will be used as the beam band (beam zone).
  • 32 is a membrane forming layer
  • 8 is a hole
  • 10 is a silicon oxide film.
  • FIG. 6 is a schematic view of an exposure apparatus used for LEEPL, showing an electron beam projection optical system.
  • the stencil mask of the main embodiment can be suitably used for electron beam exposure using an exposure apparatus as shown in FIG.
  • the exposure apparatus 1 1 1 in FIG. 6 includes an electron gun 1 1 3 that forms an electron beam 1 1 2, an aperture 1 1 4, a condenser lens 1 1 5, and a pair of main deflectors 1 1 6 and 1. 17 and a pair of fine-tuning deflectors 1 18 and 1 19 are provided.
  • the aperture 1 1 4 restricts the electron beam 1 1 2.
  • the cross-sectional shape of the electron beam 112 condensed by the condenser lens 115 is usually circular, but may be another cross-sectional shape.
  • the main deflectors 1 16 and 1 17 and the deflectors 1 18 and 1 19 for fine adjustment are deflection coils, and the main deflectors 1 16 and 1 17 are stencil masks for the electron beam 1 1 2
  • the electron beam 1 12 is deflected so that it is essentially perpendicular to the surface of the 120.
  • the fine-tuning deflectors 1 1 8 and 1 1 9 are arranged so that the electron beam 1 1 1 and 2 enter the surface of the stencil mask 1 20 vertically or slightly inclined from the vertical direction. Deflect 2.
  • the incident angle of the electron beam 112 is optimized according to the pattern position on the stencil mask 120, etc.
  • the incident angle of the sagittal beam 112 is at most about 10 mrad, and the electron beam 112 is incident on the stencil mask 120 almost perpendicularly.
  • the electron beams 1 1 2 a to 1 1 2 c in FIG. 6 show that the electron beam 1 1 2 that scans the stencil mask is incident almost perpendicularly to each position on the stencil mask. This does not indicate that a to l 12 c simultaneously enter the stencil mask 120.
  • the scanning of the electron beam 112 can be either raster scanning or vector scanning.
  • the resist 123 on the wafer 122 is exposed to the electron beam transmitted through the hole 121 of the stencil mask 120.
  • a 1: 1 mask is used for L E E P L, and the stencil mask 120 and the wafer 122 are arranged close to each other.
  • a stencil mask as shown in the main embodiment of the present invention is used as the stencil mask 120 in the stencil mask according to the main embodiment. Because of the reinforcement, deflection of the membrane is prevented, and displacement of a transfer pattern in electron beam exposure is reduced.
  • the opening of the support layer is formed in a self-aligned manner with the hole of the membrane, the electron beam transmitted through the hole is not blocked by the support layer. If the openings in the support layer are not formed in a self-aligned manner with the holes in the membrane, the patterning of the resist to form the openings in the support layer is independent of the patterning of the resist to form the holes in the membrane. Then, an opening is formed in the support layer by etching using a resist as a mask.
  • Electron beams may be blocked by some of the support layers. Therefore, when forming a fine pattern with a small alignment margin,
  • the opening of the support layer in a self-aligned manner with the hole of the membrane.
  • FIG. 7 is a schematic view showing an example of a projection optical system of another electron beam exposure apparatus to which the mask of the present invention can be applied.
  • the pattern of the mask 201 is reduced and transferred at a predetermined magnification to a sample 202 such as a wafer using an electron beam.
  • the electron beam is activated by the condenser lens 203, the first projection lens 204, the second projection lens 205, the crossover aperture 206, the sample lower lens 207 and the plurality of deflectors 208. Controlled.
  • a plurality of deflectors 208 are arranged so that the electron beam transmitted through the mask 201 passes through the crossover aperture 206 and is incident perpendicularly on the sample 202. Generates a deflection magnetic field.
  • the mask of the present invention can be applied to the above-described projection optical system and other charged particle beam devices using a stencil mask.
  • Embodiments of the mask, the method for manufacturing the same, and the method for manufacturing a semiconductor device according to the present invention are not limited to the above description.
  • the mask of the present invention and the method for producing the same can be applied to a charged particle transfer type other than LEEPL. More specifically, the present invention can be applied to a PREVAIL or a variable-shaped electron beam direct writing machine, a stencil mask for ion beam lithography, and a method of manufacturing the same. Further, the present invention can be applied to a mask for X-ray lithography and a method for manufacturing the same.
  • various changes can be made without departing from the gist of the present invention.
  • a pattern can be formed on a membrane with high accuracy.
  • a charged particle transfer type lithograph In this way, a fine pattern can be transferred with high precision.
  • FIG. 8 shows a flowchart of the method for manufacturing a semiconductor device of the present invention.
  • a step (S102) of forming a pattern corresponding to a desired pattern is performed, and the alignment of the next step is performed. (S 103) using the pattern described above, and the subsequent manufacturing process (S 104) of the semiconductor device.
  • the amount of positional deviation between patterns of adjacent layers of a semiconductor device manufactured using a complementary division mask is minimized, and a high-performance semiconductor device can be obtained.
  • Exposure rays can be appropriately used not only for charged particle beams but also for ultra-short ultraviolet light (EUV: ETRem eUltraviolet), X-rays, radiation, or visible light.
  • EUV ultra-short ultraviolet light
  • X-rays X-rays
  • radiation or visible light.
  • the alignment marks are distributed to the respective complementary division masks according to the present invention, an averaging effect is generated between the respective blocks, and the alignment accuracy with respect to the entire chip can be ensured.
  • the amount of misalignment between patterns of adjacent layers of a semiconductor device manufactured using a complementary division mask is minimized, and a high-performance semiconductor device is obtained.

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Abstract

アライメントマークを有する相補分割マスクを使用して複数レイヤのパターンを有する半導体デバイスを形成する際に、相補分割マスクが複数枚存在するため、各レイヤ間のアライメントが不良になりやすい。ステンシルマスクを複数に分割した相補分割マスク（Ｂ１、Ｂ２、Ｂ３、Ｂ４）のそれぞれに対応する相補分割領域に分割アライメントマーク（Ｍ１ａ、Ｍ２ａ、Ｍ３ａ、Ｍ４ａ）を形成する。各相補分割マスクにアライメントマークを分配することにより各マスク間の位置ズレが平均化し、隣接するレイヤのパターン間に大きな位置ズレのない半導体デバイスが得られる。

Description

ァライメントマ一クを有する相補分割マスク、 該相補分割マスクのァ ライメントマークの形成方法、 該相補分割マスクを使用して製造される 半導体デバイス、 及びその製造方法
明
細
技術分野
本発明は、 相補分割されたステンシルマスクを使用して複数レイヤの パターニングを行う際のァライメントを良好に行って高精度のパターン 形成を可能にする相補分割マスク、 該相補分割マスクへのァライメント マ一ク形成方法、 該相補分割マスクを使用して製造される半導体デバイ ス、 及びその製造方法に関する。
背景技術
L E E P Lや E Bステツパなどで用いられるステンシルマスクは、 ド —ナッツ問題や洗浄時に洗浄液の張力により、 パターンが倒壊するのを 防ぐために、 相補分割マスクが必要とされている。 この時、 1種のァラ ィメントマークを使用して複数の相補分割マスクを形成する場合には次 のような問題点がある。
つまりァライメントマークは矩形がアレイ展開された単純なものが多 く、 そのまま自動相補分割ソフトにかけても特殊な指定を行なわない限 り相補分割されず、 ァライメントマークが一つのブロックに集中してし まうことがある。
このァライメントマークの集中による問題点を、 ステンシルマスクを 4個の相補分割マスク A〜 Dに分割した場合の精度劣化を例にして説明 する。
マスク加工時のプロセスにより相補分割ブロック Aが 30腿ずれて、 他 の相補分割ブロック B〜Dは、 ずれ量が O nmとする。 この 4個のマスク に対し、 相補分割ブロック Aのみでァライメントマ一クを形成すると、 次工程レイヤのァライメントでは相補分割プロック Aに対して合わせ込 むことになってしまい、 相補分割マスク B〜Dに対して一 30nmずれてし まう
このように、 1つの相補分割ブロックのみで、 ァライメントマークを形 成すると、 選択した相補分割ブロックのズレ量が、 その他の相補分割ブ ロックに加算されるため、 選択した相補ブロックによって、 次工程レイ ャのァライメントマークに、 大きなズレ量が発生してしまう可能性が考 えられる。
従来のァライメン卜マークの形成方法では、 第 1 レイヤのパターンと 第 2レイヤのパターンとを最適な相対位置関係にすることは可能である が （例えば特開平 7— 31 2333号公報） 、 この方法を相補分割マスクに適 用すると、 上述した問題点が生じてしまう。
本発明はこの様な課題、 つまり相補分割マスクを使用して半導体デバ イスのパターニングを行う際に、 第 1 レイヤのパターンと第 2レイヤの パターンを最適な相対位置関係で、 つまり最小限のズレ量で形成できる 相補分割マスク、 相補分割マスクへのァライメントマーク形成方法、 該 相補分割マスクを使用して製造される半導体デバイス、 及びその製造方 法を提供することを目的とする。 発明の開示
本発明は、 ステンシルマスクを複数に分割した相補分割マスクのそれ ぞれに対応する相補分割領域にァライメントマ一クを形成したことを特 徴とする'相補分割マスク、 該相補分割マスクへのァライメントマーク形 成方法、 該相補分割マスクを使用して製造される半導体デバイス、 及び 該半導体デバイスの製造方法である。
以下本発明を詳細に説明する。
本発明は、 ドーナッツ問題等に対応するための相補分割マスクを使用 する場合にもァライメントの精度を大きく劣化させることなく、 半導体 デバイスの各レイヤのパターン形成を行うことができる前記相補分割マ スク等に関する。
前述した通り、 相補分割マスクに特殊な指定をせずにァライメントマ ークを分配すると、 該ァライメントマークが単独の相補分割マスクに集 中することがあり、 この場合には他の相補分割マスクのァライメントが 前記マークが集中した相補分割マスクに依存し、 マークを有しない相補 分割マスクのズレが大きくなりやすく、 多レイヤパターンの形成時には この傾向がより顕著になる。
本発明のように分割された各相補分割マスクにァライメントマークを 分配すると、 各相補分割マスクごとにズレを補正できるため、 全体のズ レを最小限に抑えることができる。
換言すると、 本発明によるァライメントマ一ク形成方法により各プロ ックにァライメントマークを分配することで、 平均化効果が発生し、 チ ップ全体に対する重ね合わせ精度のマージンを確保することが可能とな る。
好ましくはァライメントマ一クを構成するそれぞれのマークは等間隔 で形成された複数の列として配列され、 列ごとの間隔が均等に分配され ている相補分割マスクを作成する。 マスクに照射する露光線には荷電粒 子線、 極短紫外光、 X線、 放射線、 又は、 可視光を用いる。
本発明で使用可能なァライメントマ一クは特に限定されないが、 正方 形等の矩形の単位マ一クを縦横にアレイ展開された単純なものが好まし く、 又棒状の単位マークを横方向に均一に配置したような従来から使用 されている任意の単位マークの使用も可能である。 単位マークが均等に 配列されていると、 平均的な描像でァライメントマ一クを形成すること ができ、 次のレイヤのァライメント精度が向上する。 又ァライメントマ ークが形成される相補分割領域は、 対応するパターンと次レイヤのパ夕 —ンとに重ならない領域とし、 好ましくは重ね合わせ必要マージンに対 応させる。
相補分割マスクでは、 各マスクに要求される位置精度が互いに異なる ことがあり、 その場合には各相補分割マスクに分配される単位マークの 数やサイズを調節して対応できる。 例えば単位マークの数で対応する際 に、 該単位マークがアレイ状に配列されていると、 複数の行又は列のマ —クを、 要求される位置精度の高い相補分割マスクほど分配される行又 は列の数を増やし、 要求される位置精度の低い相補分割マスクほど分配 される行又は列の数を減らすことにより、 所要数の単位マークを効率良 く使用してァライメントマ一クを構成できる。
このようにして構成されるァライメントマークを有する複数の相補分 割マスクのそれぞれに順に荷電粒子線を照射し、 該相補分割マスクを透 過した前記荷電粒子線を半導体デバイスの表面に照射して該表面に各相 補マスク上の所望パターンに対応するパターン形状を形成することで所 望の配線パターンを形成でき、 更に前記ァライメントマークを使用して 次レイヤのパターンを最小限のズレ量で形成し、 これを適宜繰り返すこ とで各パターン間のズレの小さい半導体デバイスが製造できる。 図面の簡単な説明
図 1 ( A ) は、 本発明の第 1実施態様における分割された相補ブロッ クを示す模式図、 図 1 (B) は、 図 1 (A) の各相補ブロックに対応す る分配されたァライメントマークの配置を示す模式図である。
図 2 Aは、 本発明の第 2実施態様における分割された相補ブロックを 示す模式図、 図 2 Bは、 図 2 Aの各相補ブロックに対応する分配された ァライメントマークの配置を示す模式図である。
図 3は、 本発明のマスクの一例を示す平面図である。
図 4は、 本発明のマスクの一例を示す断面図である。
図 5は、 本発明のマスクの一例を示す斜視図である。
図 6は、 本発明の L E E P Lに用いられる露光装置の一例を示す概略 図である。
図 7は、 本発明のマスクを適用できる電子線露光装置の投影光学系の 一例を示す概略図である。
図 8は、 本発明の半導体装置の製造方法のフローチヤ一トである。 発明を実施するための最良の形態
次に本発明のァライメントマーク形成の実施態様を説明するが、 これ らの実施態様は本発明を限定するものではない。
本発明の第 1実施態様を図 1 (A) 及び図 1 (B) に基づいて説明す る。
図 1 (A) に示すステンシルマスクを 4分割した相補分割マスクに対 応するァライメントマ一クについて、 光リソグラフィ一 L S Aァライメ ントを使用した場合のァライメントマークの配置を図 1 (B) に例示す る。 なお、 本発明は L S Aァライメントに限定するものではなく、 光リ ソグラフィの F I A、 L I Aァライメントや L E E P Lの X線 S LAァ ライメントなどにも対応可能である。
図 1 (A) に示す、 相補ブロック （相補分割マスク） 1 B、 相補プロ ック 2 B、 相補ブロック 3 B及び相補プロック 4 Bにそれぞれに対応す るように、 図 1 (B) に示す分割ァライメントマーク M 1 a、 分割ァラ ィメン卜マーク M 2 a、 分割ァライメントマーク M 3 a及び分割ァライ メントマーク M4 aが存在する。 図 1 (B) から明らかなように各分割 ァライメントマーク M 1 a〜M 4 aは、 それぞれ 7個の正方形のマーク が等間隔で形成された列が 2列になるように配置され各列ごとの間隔も 均等になっている。
前記ァライメントマーク M l a〜M4 aは、 例えば第 1 レイヤ目であ る前記相補分割マスク B 1〜B 4の形成と同時に形成され、 第 2レイヤ 目のパターン形成の際に前記ァライメントマーク M l a〜M4 aを検出 し、 これらのァライメントマ一ク M l a〜M 4 aを基にして、 第 2の 4 個に分割された相補ブロックを使用して第 2レイヤ目のパターン形成を 行うとともに、 この第 2レイヤ目にもァライメントマーク形成を行い、 必要に応じてこれらの操作を繰り返す。
前記ァライメントマーク M l a〜M4 aを使用する第 2レイヤ目のパ ターン.形成時には、 平均的なァライメントの合わせズレ量を検出するこ とが可能となり、 相補分割マスクの 1枚のみにァライメントマークを形 成した場合と比較して大幅なズレ量の減少が可能になる。
例えば、 ステンシルマスクの歪や露光機の光学歪などに起因する、 各 相補ブロックのズレ量が、 相補ブロック B 1で一 10龍、 相補ブロック B 2で +10 、 相補ブロック Β 3で + 10nm、 相補ブロック B 4で + 50mnと する。
従来方法でァライメントの合わせズレ量を求めると、 相補ブロック B 4を基準とした場合、 相補ブロック B 1については一 60nm、 相補ブロッ ク B 2が— 40 nm、相補ブロック B 3が一 40 nm、相補ブロック B 4が土 Onm のァライメントに合わせズレが生じる。 そのため、 全体平均では— 50 nm ァライメントの合わせズレが生じてしまう。
一方、 本実施態様では図 1 (B) のマークを用いてァライメントを行 うと、 ズレ量が平均され、 具体的な検出値が +15 (= (-10+10+10 + 50) /4) となる。
このマーク検出結果を用いて描画すると各相補ブロック B 1、 B 2、 B 3、 B 4の合わせズレは— 25 nm、 一 5nm、 —5nm、 +35 nmとなり、 前 述の方法に比べ最大合わせズレ量が + 60 nmから + 35 nmに低減される。 上記から、従来の 1つのァライメントマークを 1つの相補分割プロック に集中させてァライメン卜の合わせズレ量を求める方法より、 本実施態 様のァライメントマークを、 それぞれの相補分割領域へ均等に分割する 方法の方が、 ァライメントの合わせズレ量の減少に有効であることがわ かる。
次に、 ステンシルマスクを相補分割する場合に、 各相補ブロックに要 求する位置精度を設定し、 その基準に基づいてパターンを相補分割する 方法に関する第 2実施態様に関して説明する。
本実施態様では、 4分割相補マスク B 1 '〜： B 4 'におけるブロック の位置要求精度を図 2 Aに示す通り、相補ブロック B 1 'では 30n mのパ ターン精度、 相補ブロック B 2 'では 60nmのパターン精度、 相補プロ ック B 3 'では 90n mのパターン精度、相補ブロック B 4 'では 120n m のパターン精度を要求するものと仮定する。
この各相補ブロック B 1 '〜B 4 'の位置精度要求に応じて、 本実施 態様では図 2 Bに示すように、 最高の位置精度である 30n mのパターン 精度を要求する相補プロック B 1 'では、 それぞれ 7個の正方形のマ一 クが等間隔で形成された列が 4列になるように分割ァライメントマーク M l ' aが分配され、 2番目の位置精度である 60nmのパターン精度を 要求する相補ブロック B 2 'では、 それぞれ 7個の正方形のマークが等 間隔で形成された列が 3列になるように分割ァライメントマーク M 2 ' aが分配されている。 更に 3番目の位置精度である 90 n mのパターン精 度を要求する相補ブロック B 3 'では、 それぞれ 7個の正方形のマーク が等間隔で形成された列が 2列になるように分割ァライメントマ一ク M 3 一 aが分配され、最も位置精度が要求されない 120 n mのパターン精度 の相補ブロック B 4 'では、 7個の正方形のマークが等間隔で形成され た 1列の分割ァライメントマーク M 4 ' aが分配されている。
従って全部で 10列のァライメントマークが位置精度の高い順に 4列、 3列、 2列、 1列の順に分配され、 ァライメン卜マークが効率良く各相 補ブロックで使用できることになる。
このように、 各相補ブロックごとに要求するァライメントマ一ク精度 に依存し、 ブロック別にァライメントマ一クの重みづけをすることがで き、 これにより複数個の既存パターンに対する次工程パターンの重ね合 わせ必要マージンに対応した重ね合わせマ一ジンの精度を得ることがで き、 重ね合わせ必要マ一ジンが異なる場合にも良好に適応させることが できる。
本実施形態のステンシルマスクは L E E P Lに好適に用いられる。 図 3は、本実施形態のステンシルマスク 1の模式的な平面図である。また、 図 4は実施形態のステンシルマスク 1の模式的な断面図である。 図 5は 本実施形態のステンシルマスク 1の模式的な斜視図である。
図 3に示すように、 ステンシルマスク 1はシリコンウェハ 2を用いて 形成される。 シリコンウェハ 2の中央部は正方形状に除去されており、 この部分にメンブレン 3が形成されている。 メンブレン 3周囲の厚膜の シリコンウェハ 2は、 薄いメンブレン 3を支持するための支持枠 （フレ ーム 9 ) として用いられる。 メンブレン 3には、 格子状に梁 4が形成さ れている。 梁 4はシリコンウェハ 2に複数の開口部を形成した残りの部 分である。全ての梁 4の末端はフレーム 9又は他の梁 4に接続しており、 梁 4が途切れている箇所はない。
以下、 メンブレン 3の梁 4で囲まれた正方形の部分をメンブレン分割 領域 5とする。 梁 4の両側のメンブレン 3には梁 4に平行に微小な幅で 裾部 （スカート 1 1 ) を設ける。 メンブレン分割領域 5のうち、 スカ一 ト 1 1を除く部分をパターン領域 7とする。 また、 梁 4とスカート 1 1 を合わせた部分を梁用帯部 （梁用ゾーン） とする。 図 4に示す 3 2はメ ンブレン形成用層、 8は孔、 1 0はシリコン酸化膜である。
図 6は L E E P Lに用いられる露光装置の概略図であり、 電子線の投 影光学系を示す。 主実施形態のステンシルマスクは、 図 6に示すような 露光装置による電子線露光に好適に用いることができる。
図 6の露光装置 1 1 1は、電子線 1 1 2を形成する電子銃 1 1 3の他、 アパーチャ一 1 1 4、 コンデンサレンズ 1 1 5、 1対のメインデフレク ター 1 1 6、 1 1 7および 1対の微調整用デフレクタ一 1 1 8、 1 1 9 を有する。
アパーチャ一 1 1 4は電子線 1 1 2を制限する。 コンデンサレンズ 1 1 5により集光される電子線 1 1 2の断面形状は通常、 円形であるが、 他の断面形状であってもよい。 メインデフレクタ一 1 1 6、 1 1 7およ び微調整用デフレクタ一 1 1 8、 1 1 9は偏向コイルであり、 メインデ フレクタ一 1 1 6、 1 1 7は電子線 1 1 2がステンシルマスク 1 2 0の 表面に対して基本的に垂直に入射するように、 電子線 1 1 2を偏向させ る。
微調整用デフレクタ一 1 1 8、 1 1 9は電子線 1 1 2がステンシルマ スク 1 2 0の表面に対して垂直に、 または垂直方向からわずかに傾いて 入射するように、電子線 1 1 2を偏向させる。電子線 1 1 2の入射角は、 ステンシルマスク 1 2 0上のパターン位置等に応じて最適化するが、 電 子線 1 1 2の入射角は最大でも 1 0 m r a d程度であり、 電子線 1 1 2 はステンシルマスク 1 2 0にほぼ垂直に入射する。
図 6の電子線 1 1 2 a〜 1 1 2 cは、 ステンシルマスクを走査する電 子線 1 1 2が、 ステンシルマスク上の各位置にほぼ垂直に入射する様子 を示し、 電子線 1 1 2 a〜 l 1 2 cがステンシルマスク 1 2 0に同時に 入射することを示すものではない。 電子線 1 1 2の走査はラスタ走査と ベクタ走査のいずれも可能である。
図 6において、 ステンシルマスク 1 2 0の孔 1 2 1部分を透過した電 子線により、 ウェハ 1 2 2上のレジスト 1 2 3が露光される。 L E E P Lには等倍マスクが用いられ、 ステンシルマスク 1 2 0とウェハ 1 2 2 は近接して配置される。
上記の露光装置 1 1 1で電子線路光を行う際に、 ステンシルマスク 1 2 0として本発明の主実施形態に示すようなステンシルマスクを用いる 主実施形態に係るステンシルマスクでは、 メンブレンが支持層によって 補強されていることから、 メンブレンのたわみが防止され、 電子線露光 での転写パターンの位置ずれが低減される。
また支持層の開口部がメンブレンの孔に自己整合的に形成されている ことから、 孔部分を透過する電子線が支持層によって遮られることがな い。 支持層の開口部をメンブレンの孔に自己整合的に形成しない場合に は、 支持層に開口部を形成するためのレジストのパターニングを、 メン プレンに孔を形成するためのレジストのパターニングと別に独立して行 い、 レジストをマスクとするエッチングによって支持層に開口部を形成 する。
支持層の開口部をこのような方法で形成することも可能であるが、 こ の場合には、 支持層のレジストのパターニングとメンブレン上のレジス トのパターニングの位置合わせ精度が十分でないと、 孔部分を透過する 6
11 電子線が支持層の一部によって遮られる可能性がある。 したがって、 位 置合わせのマージンが小さい微細パターンを形成する場合には、 上記第
1または 2に示すように、 支持層の開口部をメンブレンの孔に自己整合 的に形成することが特に好ましい。
図 7は本発明のマスクを適用できる他の電子線露光装置の投影光学系 の例を示す概略図である。 図 7に示す投影光学系によれば、 マスク 2 0 1のパターンが電子線を用いてウェハ等の試料 2 0 2に、 所定の倍率で 縮小転写される。 電子線の起動はコンデンサレンズ 2 0 3、 第 1投影レ ンズ 2 0 4、 第 2投影レンズ 2 0 5、 クロスオーバァパ一チヤ 2 0 6 、 試料下レンズ 2 0 7および複数の偏向器 2 0 8によって制御される。
図 7に示す投影光学系では、 マスク 2 0 1を透過した電子線が、 クロ スオーバアパーチャ 2 0 6を通過して試料 2 0 2に垂直に入射するよう に、 複数の偏向器 2 0 8から偏向磁界を発生させる。 上記のような投影 光学系や、 ステンシルマスクが用いられる他の荷電粒子線装置などに本 発明のマスクを適用することも可能である。
本発明のマスクおよびその製造方法と半導体装置の製造方法の実施形 態は、 上記の説明に限定されない。 例えば、 本発明のマスクおよびその 製造方法を L E E P L以外の荷電粒子転写型に適用することもできる。 具体的には、 P R E V A I Lや可変成形型電子線直接描画機、 あるいは イオンビームリソグラフィ用のステンシルマスクおよびその製造方法に、 本発明を適用することもできる。 また、 本発明を X線リソグラフィ用マ スクおよびその製造方法に適用することも可能である。 その他、 本発明 の要旨を逸脱しない範囲で、 種々の変更が可能である。
本発明のマスクの製造方法によれば、 メンブレンに高精度にパターン を形成することができる。
本発明の半導体装置の製造方法によれば、 荷電粒子転写型リソグラフ ィにおいて微細なパターンを高精度に転写できる。
図 8に本発明の半導体装置の製造方法のフローチヤ一トを示す。 本発 明に係る相補分割マスクを介して露光線を照射する工程 （S 1 0 1 ) の 後、 所望パターンに対応するパターンを形成する工程 （S 1 0 2) を行 い、 次工程のァライメントを、 前記パターンを使用して行う工程 （S 1 0 3) を行い、 後の半導体装置の製造工程 （S 1 04) を行う。 本発明 の半導体装置の製造方法により、 相補分割マスクを使用して製造される 半導体デバイスの隣接するレイヤのパターン間の位置ズレ量は最小とな り、 高性能な半導体デバイスを得ることができる。
露光線は荷電粒子線のみならず、 極短紫外光 （EUV ： E X t r em e U l t r a v i o l e t ) 、 X線、 放射線、 又は、 可視光であって も適宜使用することができる。 産業上の利用可能性
以上の説明から明らかなように、 本発明により各相補分割マスクにァ ライメン卜マークを分配すると、 各ブロック間に平均化効果が発生し、 チップ全体に対する合わせ精度を確保することが可能となり、 この相補 分割マスクを使用して製造される半導体デバイスの隣接するレイヤのパ ターン間の位置ズレ量が最小となり、 高性能の半導体デバイスが得られ る。

Claims

請 求 の 範 囲
1 . ステンシルマスクを複数に分割した相補分割マスクのそれぞれに 対応する相補分割領域にァライメントマークを形成したことを特徴とす る相補分割マスク。
2 . 分割した前記相補分割マスクが 4つの相補分割領域を有する請求 項 1に記載の相補分割マスク。
3 . 前記各相補分割領域に対して、 ァライメントマークが均等に分配 されている請求項 1に記載の相補分割マスク。
4 . 前記ァライメントマ一クを構成するそれぞれのマークは等間隔で 形成された複数の列として配置され、 前記列ごとの間隔が均等に分配さ れている請求項 3に記載の相補分割マスク。
5 . 前記各相補分割領域の必要な位置精度に応じて、 ァライメントマ ークを不均等に分配した請求項 1に記載の相補分割マスク。
6 . 前記ァライメントマークを構成するそれぞれのマークの列が配置 され、 前記相補分割領域ごとに前記列の数が異なって形成されている請 求項 5に記載の相捕分割マスク。
7 . 前記ァライメントマ一クを次工程のパターンに対する前記各相補 分割領域に、 既存パターンの重ね合わせ必要マージンに対応させた請求 項 1に記載の相補分割マスク。
8 . 前記ァライメントマークを構成する単位マークがァレイ状に配列 されている請求項 1に記載の相補分割マスク。
9 . ステンシルマスクを複数に分割し、 該相補分割マスクのそれぞれ に対応する相補分割領域に、 ァライメントマ一クを分配し、 次工程のァ ライメントを前記ァライメントマークを使用して行うことを特徴とする 相補分割マスクのァライメントマークの形成方法。
1 0 . 分割した前記相補分割マスクが 4つの相補分割領域を有する請 求項 9に記載のァライメントマークの形成方法。
1 1 . 前記各相補分割マスクに対して、 ァライメントマークが均等に 分配されている請求項 9に記載のァライメン卜マークの形成方法。
1 2 . 前記ァライメントマークを構成するそれぞれのマークは等間隔 で形成された複数の列として配置され、 前記列ごとの間隔が均等に分配 されている請求項 1 1に記載のァライメントマ一クの形成方法。
1 3 . 前記各相補分割マスクの必要な位置精度に応じて、 ァライメン 卜マークを不均等に分配した請求項 9に記載のァライメントマークの形 成方法。
1 4 . 前記ァライメン卜マークを構成するそれぞれのマークの列が配 置され、 前記相補分割領域ごとに前記列の数が異なって形成されている 請求項 1 3に記載のァライメントマークの形成方法。
1 5 . 前記ァライメントマークを次工程のパターンに対する前記各相 補分割領域に、 既存パターンの重ね合わせ必要マ一ジンに対応させた請 求項 9に記載のァライメントマークの形成方法。
1 6 . 前記ァライメントマ一クを構成する単位マークがァレイ状に配 列されている請求項 9に記載のァライメントマークの形成方法。
1 7 . ステンシルマスクを複数に分割し、 該相補分割マスクのそれぞ れに対応する相補分割領域に、 ァライメントマークを均等分割して、 次 工程のァライメントを前記ァライメントマ一クを使用して行うようにし た相補分割マスクに、 露光線を照射し、 該相補分割マスクを透過した前 記露光線をその表面に照射して該表面に前記ステンシルマスク上の所望 パターンに対応するパターン形状を形成することを特徴とする半導体デ バイス。
1 8 . 前記露光線は荷電粒子線、 極短紫外光、 X線、 放射線、 又は、 可視光であることを特徴とする半導体デバイス。
1 9 . ステンシルマスクを複数に分割し、 該相補分割マスクのそれぞ れに対応する相補分割領域に、 ァライメントマークを均等分割し、 この 相補分割マスクに荷電粒子線を照射し、 該相補分割マスクを透過した前 記露光線をその表面に照射して該表面に前記ステンシルマスク上の所望 パターンに対応するパターン形状を形成し、 次工程のァライメントを前 記ァライメントマークを使用して行うようにしたことを特徴とする半導 体デバイスの製造方法。
2 0 . 前記露光線は荷電粒子線、 極短紫外光、 X線、 放射線、 又は、 可視光であることを特徴とする請求項 1 9に記載の半導体デバイスの製 造方法。
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