WO2004010501A1 - Integrierte schaltungsanordnung - Google Patents

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WO2004010501A1
WO2004010501A1 PCT/DE2003/002349 DE0302349W WO2004010501A1 WO 2004010501 A1 WO2004010501 A1 WO 2004010501A1 DE 0302349 W DE0302349 W DE 0302349W WO 2004010501 A1 WO2004010501 A1 WO 2004010501A1
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WO
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node
coupled
output connection
circuit arrangement
output
Prior art date
Application number
PCT/DE2003/002349
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English (en)
French (fr)
Inventor
Daniel Kehrer
Herbert Knapp
Original Assignee
Infineon Technologies Ag
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Filing date
Publication date
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Priority to US10/520,805 priority patent/US7576619B2/en
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors

Definitions

  • the invention relates to an integrated circuit arrangement.
  • Bandwidth is usually limited by parasitic capacitances such as, for example, by parasitic capacitances of a data output connection (pad) and by inductances of an output line (bond wire), which is usually connected to the pad.
  • Peaking coils are coils (inductors) which are arranged in the power supply section of an output circuit. Like the design of a circuit for the smallest possible parasitic capacitances, these increase the usable bandwidth of one
  • FIG. 7 A schematic output circuit of a Differential amplifier with integrated peaking coils according to the prior art is shown in FIG. 7.
  • FIG. 7 shows an equivalent circuit diagram of an integrated circuit arrangement 50 according to the prior art, which has a differential amplifier 51 as the output stage.
  • a first data input 1 of the differential amplifier 51 is coupled to the gate of a first transistor 2, one source / drain region of which is coupled to a first node 3 and the second one
  • Source / drain region is coupled to a second node 4.
  • the second node 4 forms a first output connection of the differential amplifier 51.
  • the first node 3 is coupled to a connection of a current source 5 and to a first source / drain region of a second transistor 6.
  • the gate of the second transistor 6 is coupled to a second data input 7, which second data input is different from the first data input 1.
  • the second source / drain region of the second transistor 6 is coupled to a third node 8.
  • the third node 8 forms a second output connection of the differential amplifier 51.
  • the second node 4 is coupled to a first peaking coil 9 and a first line 10, which leads a first line 10 from the first output connection 4 of the differential amplifier 51 to a first data output connection (pad). 52 forms.
  • the first peaking coil 9 is also coupled to a connection of a voltage source 53 by means of a first resistor 11.
  • the third node 8 is coupled to a second peaking coil 12 and a second line 13, which forms a second line 13 from the second output connection 8 of the differential amplifier 51 to a second data output connection (pad) 54.
  • the second peaking Coil 12 is also coupled to the second connection of the voltage source by means of a second resistor 14.
  • the first output connection 4 of the differential amplifier 51 is coupled to a fourth node 15.
  • the fourth node 15 is coupled to a first capacitance 16, which essentially represents the parasitic capacitances of the output circuit (transistor 2).
  • the fourth node 15 is coupled to a fifth node 17.
  • the fifth node 17 is coupled to a second capacitance 18, which essentially represents the parasitic capacitances of the first data output connection 52.
  • the fifth node 17 is coupled to a first data output 19.
  • the second output connection 8 of the differential amplifier 51 is coupled to a sixth node 20.
  • the sixth node 20 is coupled to a third capacitance 21, which essentially represents the parasitic capacitances of the output circuit (transistor 6).
  • the sixth node 20 is coupled to a seventh node 22.
  • the seventh node 22 is coupled to a fourth capacitance 23, which essentially represents the parasitic capacitances of the second data output connection 54.
  • “the seventh node 22 is coupled to a second data output 24th
  • [4] discloses an operational monitoring system for radar systems with a monitoring / reception device located near the radar antenna for obtaining a sample of the transmission signal from the radar transmitter.
  • the invention is based on the problem of increasing the available bandwidth of an output circuit.
  • An integrated circuit arrangement has an output circuit with at least one first output connection and at least one first data output connection.
  • An inductance is connected between the at least first output connection and the at least first data output connection.
  • circuit arrangement which provides a larger usable bandwidth for data signals. This takes place by means of the advantageous formation of a serial inductance in a branch of the circuit which couples the at least first output connection to the at least first data output connection. This inductance forms together with a parasitic capacitance of the
  • a filter that increases the usable bandwidth of the circuit arrangement is clearly shown in the data output connection.
  • the output circuit of the circuit arrangement according to the invention preferably has a second output connection. Furthermore, the circuit arrangement has a second one
  • the first inductance of the circuit arrangement according to the invention is preferably designed such that it forms, together with the first data output connection, a first frequency filter which has a predetermined frequency band
  • the second inductance of the circuit arrangement according to the invention is designed such that it together with the second data output connection forms a second Forms frequency filter, which has the predetermined frequency band.
  • Capacities of the first or second data output connections resulting filters have a resonance frequency which corresponds to the frequency band of the circuit arrangement used.
  • the filter is preferably set up such that the predetermined frequency band is in the range from 1 GHz to 100 GHz lies.
  • the filter is particularly preferably set up such that the frequency band is in the range from 10 GHz to 20 GHz.
  • a filter is preferably formed by means of each parasitic capacitance and by means of a corresponding inductance.
  • the integrated circuit arrangement then has a plurality of frequency filters, which are coupled in series, between the at least first output connection and the at least first data output connection.
  • the frequency filters are each formed from an inductance and a parasitic capacitance, which are caused by electronic components which are coupled into the connection between the output connection of the output circuit and the data output connection. This can e.g. Electrostatic discharge devices (ESD), which are used to protect the integrated circuit arrangement from external charges.
  • ESD Electrostatic discharge devices
  • the output circuit is preferably set up in such a way that a differential signal can be provided at the first output connection and the second output connection.
  • the output circuit provides a differential signal at the first output connection and at the second output connection, the at least one first inductance being coupled to the at least one second inductance.
  • At least one inductor is preferably a monolithic, integrated inductor. All inductors are particularly preferably designed as monolithic, integrated inductors.
  • the output circuit of the integrated circuit arrangement can be any broadband output stage.
  • the output circuit preferably has a differential amplifier or a multiplexer.
  • Figure 1 is a schematic diagram of a
  • Figure 2 is a schematic diagram of a
  • Figure 3 is a schematic circuit diagram of a circuit arrangement according to a third embodiment of the invention.
  • Figure 4 is a schematic circuit diagram of a circuit arrangement according to a fourth embodiment of the invention.
  • Figure 5 is a diagram showing the course of a signal over a frequency of the signal for a circuit arrangement with and without series inductance
  • FIG. 6A shows an eye diagram for a circuit arrangement without peaking coils according to the prior art
  • FIG. 6B shows an eye diagram for a circuit arrangement with peaking coils according to the prior art
  • FIG. 6C shows an eye diagram for a circuit arrangement according to the invention with peaking coils and serial inductors
  • Figure 7 is a schematic diagram of an output stage according to the prior art.
  • FIG. 1 shows a first exemplary embodiment of an integrated circuit arrangement 150 which has a differential amplifier 151 based on CMOS as the output stage.
  • Differential amplifier 151 is coupled to the gate of a first transistor 102, one of which has a source / drain region is coupled to a first node 103 and its second source / drain region is coupled to a second node 104.
  • the second node 104 forms a first output connection of the differential amplifier 151.
  • the first node 103 is coupled to a connection of a current source 105 and to a first source / drain region of a second transistor 106.
  • the gate of the second transistor 106 is coupled to a second data input 107, which second data input 107 is different from the first data input 101.
  • the second source / drain region of the second transistor 106 is coupled to a third node 108.
  • the third node 108 forms a second output connection of the differential amplifier 151.
  • the second node 104 is coupled to a first peaking coil 109 and a first line 110, which leads a first line 110 from the first output connection 104 of the differential amplifier 151 to a first data output connection (pad). 152 forms.
  • the first peaking coil 109 is also coupled to a connection of a voltage source 153 by means of a first resistor 111.
  • the third node 108 is coupled to a second peaking coil 112 and a second line 113, which forms a second line 113 from the second output connection 108 of the differential amplifier 151 to a second data output connection (pad) 154.
  • the second peaking coil 112 is further coupled to the connection of the voltage source 153 by means of a second resistor 114.
  • the first output connection 104 of the differential amplifier 151 is coupled to a fourth node 115.
  • the fourth node 115 is coupled to a first capacitance 116, which in the
  • the fourth Node 115 coupled to a first serial, monolithic inductor 125.
  • the first serial, monolithic inductor 125 is coupled to a fifth node 117.
  • the fifth node 117 is coupled to a second capacitance 118, which essentially represents the parasitic capacitances of the first data output connection 152.
  • the fifth node 117 is coupled to a first data output 119.
  • the second output connection 108 of the differential amplifier 151 is coupled to a sixth node 120.
  • the sixth node 120 is coupled to a third capacitance 121, which essentially represents the parasitic capacitances of the output circuit (transistor 106).
  • the sixth node 20 is coupled to a second serial, monolithic inductor 126.
  • the second serial, monolithic inductor 126 is coupled to a seventh node 122.
  • the seventh node 122 is coupled to a fourth capacitance 123, which essentially represents the parasitic capacitances of the second data output connection 154.
  • the seventh node 122 is coupled to a second data output 124.
  • the first capacitance 116, the second capacitance 118 and the first serial inductance 125 together form a first ⁇ filter.
  • the third capacitance 121, the fourth capacitance 123 and the second serial inductance 126 together form a second ⁇ filter.
  • the usable bandwidth of the output circuit (differential amplifier) is increased by means of these ⁇ filters.
  • the two peaking coils 109 and 112 each have an inductance of 0.25 nH
  • the parasitic capacitances of transistors 102 and 106 are 50 fF
  • the two serial inductors 125 and 126 have an inductance of 0.15 nH.
  • the teaching according to the invention can be used for all broadband output circuits for increasing the bandwidth of the output circuit.
  • FIG. 2 shows the equivalent circuit diagram of a multiplexer 251 based on CMOS as the output stage of the circuit arrangement 250, which has serial, monolithic inductors according to the invention in its output connection.
  • a first data input 201 is coupled to the gate of a first transistor 202, the first source / drain region of which is coupled to a first node 203 and the second source / drain region of which is coupled to a second node 204.
  • the first node 203 is coupled to a first source / drain region of a second transistor 204.
  • the gate of the second transistor 204 is coupled to a second data input 205, which is different from the first data input 201.
  • Transistor 204 is coupled to a sixth node 206. Furthermore, the first node 203 is coupled to a first source / drain region of a third transistor 207. The gate of the third transistor 207 is coupled to a first clock input 208. The second source / drain area of the third
  • Transistor 207 is coupled to a third node 208.
  • the third node 208 is one with a connector Current source 209 and coupled to a first source / drain region of a fourth transistor 210.
  • the gate of the fourth transistor 210 is coupled to a second clock input 211, which second clock input 211 is different from the first 208 clock input.
  • the second source / drain region of the fourth transistor 210 is coupled to a fourth node 212.
  • the fourth node 212 is coupled to a first source / drain region of a fifth transistor 213 and to a first source / drain region of a sixth transistor 214.
  • the gate of the fifth transistor 213 is coupled to a third data input 215.
  • a second source / drain region of the fifth transistor 213 is coupled to a fifth node 216.
  • the fifth node 216 forms a first output terminal 216 of the multiplexer 251.
  • the gate of the sixth transistor 214 is coupled to a fourth data input 217, which is different from the third data input 215.
  • a second source / drain region of the sixth transistor 214 is coupled to the sixth node 206.
  • the sixth node 206 forms a second output connection 206 of the multiplexer 251
  • the second node 204 is coupled to the fifth node 216. Furthermore, the second node 204 is coupled to a first peaking coil 217. The first peaking coil 217 is further coupled to a connection of a voltage source 253 by means of a first resistor 218.
  • the fifth node 216 is also coupled to a first line 219, which forms a first line 219 from the first output connection 216 of the multiplexer 251 to a first data output connection 252
  • the sixth node 206 is also coupled to a second peaking coil 220 and a second line 221, which forms a second line 221 from the second output connection 206 of the multiplexer 251 to a second data output connection 254.
  • the second peaking coil 220 is also coupled to the connection of the voltage source 253 by means of a second resistor 222.
  • the first output port 216 is coupled to a seventh node 223.
  • the seventh node 223 is coupled to a first capacitance 224, which essentially represents the parasitic capacitances of the output circuit (transistors).
  • the seventh node 223 is coupled to a first serial, monolithic inductor 225, which is also coupled to an eighth node 226.
  • the eighth node 226 is coupled to a second capacitance 227, which essentially represents the parasitic capacitances of the first data output connection 252.
  • the eighth node 226 is coupled to a first data output 228.
  • the second output port 206 is coupled to a ninth node 229.
  • the ninth node 229 is coupled to a third capacitance 230, which essentially represents the parasitic capacitances of the output circuit (transistors). Furthermore, the ninth node 229 is coupled to a second serial, monolithic inductor 231, which is further coupled to a tenth node 232.
  • the tenth node 232 is coupled to a fourth capacitance 233, which essentially represents the parasitic capacitances of the second data output connection 254. Furthermore, the tenth node 232 is coupled to a second data output 234.
  • FIG. 3 shows a third exemplary embodiment of the invention. The embodiment is the same as the first
  • the fifth node 117 is coupled to a fifth capacitance 327 and a third serial, monolithic inductor 328.
  • the third serial, monolithic inductor 328 is coupled to an eighth node 329, which is coupled to the first data output 119 and the second capacitance 118.
  • the seventh node 122 is coupled to a sixth capacitance 330 and a fourth serial monolithic inductor 331.
  • the fourth serial, monolithic inductor 331 is coupled to a ninth node 332, which is coupled to the second data output 124 and the fourth capacitance 123.
  • the fifth capacitance 327 and the sixth capacitance 330 represent parasitic capacitances which e.g. caused by electrostatic discharge device (ESD) 333, which ESD are used to protect the integrated circuit arrangement from external charges.
  • ESD electrostatic discharge device
  • a first ⁇ filter is formed by means of the first capacitance 116, the fifth capacitance 327 and the first serial, monolithic inductance 125.
  • a second ⁇ filter is formed by means of the fifth capacitance 327, the second capacitance 118 and the third serial, monolithic inductor 328.
  • a third ⁇ filter is formed by means of the third capacitance 121, the sixth capacitance 330 and the second serial, monolithic inductor 126.
  • the first ⁇ filter is connected in series with the second ⁇ filter.
  • the third ⁇ filter is connected in series with the fourth ⁇ filter.
  • FIG. 4 A fourth exemplary embodiment of the invention is shown in FIG. The embodiment is the same as the first
  • the coupling of the two serial, monolithic inductors has the advantage with a differential output signal, which is provided by the output circuit, that space can be saved with the same available inductance, since the
  • Inductors 125 and 126 are available for both output signals of the output stage.
  • the results of simulations are compared with one another in FIG.
  • the voltage (signal strength) available at the output of the circuit arrangement is plotted against the frequency of the signal.
  • a first simulation 501 was carried out for a circuit arrangement according to the prior art without a serial, monolithic inductance.
  • a second simulation 502 was carried out for a circuit arrangement according to the first exemplary embodiment of the invention. It can be clearly seen that in the invention Circuitry the signal level shows a steeper fall 503 at high frequencies. However, this steeper drop 503 only occurs at higher frequencies than in a circuit arrangement according to the prior art.
  • the increase in the signal in the circuit arrangement according to the invention between approximately 30 GHz and approximately 50 GHz means that the available bandwidth is significantly increased.
  • the diagram shows that the use of a serial, monolithic inductance significantly increases the usable bandwidth of an output stage.
  • FIG. 6A shows a so-called eye diagram of a simulated circuit arrangement according to the prior art without peaking coils.
  • the important parameters of a data signal can be derived from the eye diagram.
  • the eye diagram is created by superimposing similar "1" and "0" sequences of the data signal on a screen of an oscilloscope.
  • the overlay of many individual bits usually shows an out of focus image.
  • the cause is the existing overshoot and a signal jitter caused by a band limitation.
  • FIG. 6A shows a relatively flat rise in the signal.
  • the so-called eye therefore has only a relatively small opening.
  • FIG. 6B shows a so-called eye diagram of a simulated circuit arrangement according to the prior art with peaking coils.
  • the eye in FIG. 6B is opened further. This indicates an improvement in the quality of the circuit arrangement.
  • the rise in the signal is still flat or slow. This means that reaching a threshold is what reaching is regarded as a signal, is only achieved after a certain time.
  • FIG. 6C shows a so-called eye diagram of a simulated circuit arrangement according to the first
  • Embodiment of the invention shown.
  • the eye shown is wide open.
  • the increase in the signal in the initial area of the eye is much steeper than in FIG. 6B.
  • the circuit arrangement according to the invention with at least one serial, monolithic inductance significantly increases the usable frequency band. It can also be seen that a sampling rate of the signal and thus a data transmission rate could be increased since the signal jitter is small and the steepness of the rise in the signal is sufficient to increase the sampling rate.
  • the invention provides a circuit arrangement of an output stage, which clearly increases the usable bandwidth of the output stage by means of at least one monolithic inductor, which is connected in series with the output circuit, if the limiting element for the bandwidth is the parasitic capacitances.
  • the invention can be used for all types of broadband output circuits, for example also for driver circuits or latch circuits, which can be designed, for example, in CML technology using bipolar transistors.
  • the invention can also be used for any semiconductor technology, such as SiGe, InP, GaAs or other compound semiconductors, on which inductors can be realized.
  • semiconductor technology such as SiGe, InP, GaAs or other compound semiconductors, on which inductors can be realized.

Landscapes

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Abstract

Die Erfindung betrifft eine integrierte Schaltungsanordnung (150) mit einer seriellen, monolithischen Induktivität (125, 126). Die integrierte Schaltungsanordnung (150) weist eine Ausgangsschaltung mit mindestens einem ersten Ausgangsanschluss (104, 108), an welchem ein Datensignal bereitstellbar ist, und mindestens einen ersten Datenausgangsanschluss (152, 154) auf, wobei zwischen dem mindestens einem Ausgangsanschluss (104, 108)und dem mindestens einem Datenausgangsanschluss (152, 154) mindestens eine erste serielle Induktivität (125, 126) geschaltet ist

Description

Beschreibung
Integrierte Schal ungsanordnung
Die Erfindung betrifft eine integrierte Schaltungsanordnung.
Mit dem steigenden Umfang an Datenübertragungen und den steigenden Taktfrequenzen von Computern werden Schaltungen, welche über eine höhere Bandbreite verfügen, benötigt. In integrierten Ausgangstreiber-Schaltungen wird die nutzbare
Bandbreite meist durch parasitäre Kapazitäten wie zum Beispiel durch parasitäre Kapazitäten eines Datenausgangsanschlusses (Pad) und durch Induktivitäten einer Ausgangsleitung (Bond- Draht) , welche üblicherweise an das Pad angeschlossen ist, begrenzt.
Zur Erhöhung der Bandbreite wird gemäß dem Stand der Technik versucht die parasitären Kapazitäten möglichst klein zu halten, da sich hierdurch eine Erhöhung der zur Verfügung stehenden Bandbreite erreichen lässt. Schaltungsanordnungen gemäß dem Stand der Technik werden unter anderen in CML- Technik ausgebildet [1] .
Ein zweiter Ansatz zur Erhöhung der zur Verfügung stehenden Bandbreite gemäß dem Stand der Technik ist es, sogenannte Peaking Spulen zu verwenden [2] . Peaking Spulen sind Spulen (Induktivitäten) , welche im Stromversorgungsteil einer Ausgangsschaltung angeordnet werden. Diese erhöhen ebenso wie das Auslegen eines Schaltkreises auf möglichst geringe parasitäre Kapazitäten die nutzbare Bandbreite einer
Ausgangsschaltung. Eine schematische Ausgangsschaltung eines Differenzverstärkers mit integrierten Peaking Spulen gemäß dem Stand der Technik ist in Figur 7 gezeigt.
In Figur 7 ist ein Ersatzschaltbild einer integrierten Schaltungsanordnung 50 gemäß dem Stand der Technik dargestellt, welche als Ausgangsstufe einen Differenzverstärker 51 aufweist. Ein erster Daten-Eingang 1 des Differenzverstärkers 51 ist mit dem Gate eines ersten Transistors 2 gekoppelt, dessen einer Source/Drain Bereich mit einem ersten Knoten 3 gekoppelt ist und dessen zweiter
Source/Drain Bereich mit einem zweiten Knoten 4 gekoppelt ist. Der zweite Knoten 4 bildet einen ersten Ausgangsanschluss des Differenzverstärkers 51. Der erste Knoten 3 ist mit einem Anschluss einer Stromquelle 5 und mit einem ersten Source/Drain Bereich eines zweiten Transistors 6 gekoppelt. Das Gate des zweiten Transistors 6 ist mit einem zweiten Daten-Eingang 7, welcher zweite Daten-Eingang differentiell zu dem ersten Daten-Eingang 1 ist, gekoppelt. Der zweite Source/Drain Bereich des zweiten Transistors 6 ist mit einem dritten Knoten 8 gekoppelt. Der dritte Knoten 8 bildet einen zweiten Ausgangsanschluss des Differenzverstärkers 51. Der zweite Knoten 4 ist mit einer ersten Peaking Spule 9 und einer ersten Leitung 10 gekoppelt, welche eine erste Leitung 10 von dem ersten Ausgangsanschluss 4 des Differenzverstärkers 51 zu einem ersten Datenausgangsanschluss (Pad) 52 bildet. Die erste Peaking Spule 9 ist ferner mittels eines ersten Widerstandes 11 mit einem Anschluss einer Spannungsquelle 53 gekoppelt. Der dritte Knoten 8 ist mit einer zweiten Peaking Spule 12 und einer zweiten Leitung 13 gekoppelt, welche eine zweite Leitung 13 von dem zweiten Ausgangsanschluss 8 des Differenzverstärkers 51 zu einem zweiten Datenausgangsanschluss (Pad) 54 bildet. Die zweite Peaking Spule 12 ist ferner mittels eines zweiten Widerstandes 14 mit dem zweiten Anschluss der Spannungsquelle gekoppelt.
Der erste Ausgangsanschluss 4 des Differenzverstärkers 51 ist mit einem vierten Knoten 15 gekoppelt. Der vierte Knoten 15 ist mit einer ersten Kapazität 16 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 2) repräsentiert. Weiterhin ist der vierte Knoten 15 mit einem fünften Knoten 17 gekoppelt. Der fünfte Knoten 17 ist mit einer zweiten Kapazität 18 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des ersten Datenausgangsanschlusses 52 repräsentiert. Weiterhin ist der fünfte Knoten 17 mit einem ersten Daten-Ausgang 19 gekoppelt.
Der zweite Ausgangsanschluss 8 des Differenzverstärkers 51 ist mit einem sechsten Knoten 20 gekoppelt. Der sechste Knoten 20 ist mit einer dritten Kapazität 21 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 6) repräsentiert. Weiterhin ist der sechste Knoten 20 mit einem siebten Knoten 22 gekoppelt. Der siebte Knoten 22 ist mit einer vierten Kapazität 23 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des zweiten Datenausgangsanschlusses 54 repräsentiert. Weiterhin ist" der siebte Knoten 22 mit einem zweiten Daten-Ausgang 24 gekoppelt.
Jedoch verursachen selbst bei Verwenden von Peaking Spulen, die parasitären Kapazitäten der Datenausgangsanschlüsse 52, 54 eine Verringerung der nutzbaren Bandbreite auf einen Wert unterhalb der intrinsischen Bandbreite der Schaltung. D.h. die nutzbare Bandbreite der Schaltung ist geringer als sie durch die verwendeten Art der Bauteile erreichbar wäre, wenn keine parasitären Kapazitäten auftreten würden. Aus [3] ist ein Verfahren zur Stabilisierung eines Leistungsumformers gegen Schwingungen, die durch Fehlanpassung zwischen dem Einstellwert für eine Ausgangsspannung und einer verfügbaren Vielzahl von quantisierten Arbeitszyklen verursacht werden, bekannt.
Aus [4] ist ein Betriebsüberwachungssystem für Radaranlagen mit einer nahe der Radarantenne befindlichen Überwachungs- Empfangseinrichtung zur Gewinnung einer Probe des Sendesignals des Radarsenders bekannt.
Der Erfindung liegt das Problem zugrunde die zur Verfügung stehende Bandbreite einer Ausgangsschaltung zu erhöhen.
Dieses Problem wird durch eine Vorrichtung gemäß dem unabhängigen Patentanspruch gelöst.
Eine erfindungsgemäße integrierte Schaltungsanordnung weist eine Ausgangsschaltung mit mindestens einem ersten Ausgangsanschluss und mindestens einem ersten Datenausgangsanschluss auf. Wobei zwischen dem mindestens ersten Ausgangsanschluss und dem mindestens ersten Datenausgangsanschluss eine Induktivität geschaltet ist.
Mittels der erfindungsgemäßen Schaltungsanordnung wird eine Schaltungsanordnung geschaffen, welche eine größere nutzbare Bandbreite für Datensignale zur Verfügung stellt. Dies geschieht mittels des vorteilhaften Ausbildens einer seriellen Induktivität in einem Zweig der Schaltung, welcher den mindestens ersten Ausgangsanschluss mit dem mindestens ersten Datenausgangsanschluss koppelt. Diese Induktivität bildet zusammen mit einer parasitären Kapazität des
Datenausgangsanschlusses anschaulich ein Filter, welches die nutzbare Bandbreite der Schaltungsanordnung erhöht.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Vorzugsweise weist die Ausgangsschaltung der erfindungsgemäßen Schaltungsanordnung einen zweiten Ausgangsanschluss auf. Ferner weist die Schaltungsanordnung einen zweiten
Datenausgangsanschluss auf, wobei zwischen den zweiten Datenausgangsanschluss und dem zweiten Ausgangsanschluss mindestens eine zweite Induktivität geschaltet ist.
Ferner vorzugsweise ist die erste Induktivität der erfindungsgemäßen Schaltungsanordnung so ausgebildet, dass sie gemeinsam mit dem ersten Datenausgangsanschluss ein erstes Frequenzfilter bildet, welches ein vorgegebenes Frequenzband aufweist, und die zweite Induktivität der erfindungsgemäßen Schaltungsanordnung ist so ausgebildet, dass sie gemeinsam mit dem zweiten Datenausgangsanschluss ein zweites Frequenzfilter bildet, welches das vorgegebene Frequenzband aufweist. Dies wird dadurch erreicht, dass die zwischengeschaltete erste Induktivität und die zwischengeschaltete zweite Induktivität so ausgebildet sind, dass die sich in Verbindung mit den
Kapazitäten der ersten bzw. zweiten Datenausgangsanschlüsse ergebenden Filter eine Resonanzfrequenz aufweisen, welche mit dem verwendeten Frequenzband der Schaltungsanordnung korrespondiert .
Vorzugsweise ist das Filter so eingerichtet, dass das vorgegebene Frequenzband im Bereich von 1 GHz bis 100 GHz liegt. Besonders bevorzugt ist das Filter so eingerichtet, dass das Frequenzband im Bereich von 10 GHz bis 20 GHz liegt.
Vorzugsweise ist, wenn in der integrierten Schaltungsanordnung mehrere parasitäre Kapazitäten ausgebildet sind, mittels jeder parasitären Kapazität und mittels einer entsprechenden Induktivität ein Filter ausgebildet. Die integrierte Schaltungsanordnung weist dann zwischen dem mindestens ersten Ausgangsanschluss und dem mindestens ersten Datenausgangsanschluss mehrere Frequenzfilter, welche in Serie gekoppelt sind, auf. Die Frequenzfilter werden jeweils aus einer Induktivität und einer parasitären Kapazität gebildet, welche durch elektronische Bauelemente verursacht werden, welche in die Verbindung zwischen dem Ausgangsanschluss der Ausgangsschaltung und dem Datenausgangsanschluss gekoppelt sind. Dies können z.B. Elektrostatic-Discharge-Vorrichtungen (ESD) sein, welche dazu verwendet werden, die integrierte Schaltungsanordnung vor äußeren Ladungen zu schützen.
Vorzugsweise ist die Ausgangsschaltung derart eingerichtet, dass an dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss ein differentielles Signal bereitstellbar ist.
Ferner vorzugsweise ist, wenn von der Ausgangsschaltung am ersten Ausgangsanschluss und am zweiten Ausgangsanschluss ein differentielles Signal bereitgestellt ist, die mindestens eine erste Induktivität mit der mindestens einen zweiten Induktivität gekoppelt.
Mittels einer Kopplung von jeweils zwei Induktivitäten, wobei eine erste Induktivität in der Kopplung zwischen dem ersten Ausgangsanschluss und dem ersten Datenausgangsanschluss und eine zweite Induktivität in der Kopplung zwischen dem zweiten Ausgangsanschluss und dem zweiten Datenausgangsanschluss eingeschaltet ist, ergibt sich bei einem differentiellen Signal der Vorteil, dass jeweils beiden Datensignalen beide Induktivitäten zur Verfügung stehen. Dies führt dazu, dass es möglich ist, bei geringerer verfügbarer Chipfläche die gleiche Induktivität auszubilden. Auf diese Weise kann eine erhebliche Chipfläche eingespart werden.
Vorzugsweise ist mindestens eine Induktivität eine monolithisch, integrierte Induktivität. Besonders vorzugsweise sind alle Induktivitäten als monolithisch, integrierte Induktivitäten ausgebildet.
Die Ausgangsschaltung der integrierten Schaltungsanordnung kann jede breitbandige Ausgangsstufe sein. Vorzugsweise weist die Ausgangsschaltung einen Differenzverstärker oder einen Multiplexer auf.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Figur 1 ein schematisches Schaltbild einer
Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
Figur 2 ein schematisches Schaltbild einer
Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung; Figur 3 ein schematisches Schaltbild einer Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel der Erfindung;
Figur 4 ein schematisches Schaltbild einer Schaltungsanordnung gemäß einem vierten Ausführungsbeispiel der Erfindung;
Figur 5 ein Diagramm, welches für eine Schaltungsanordnung mit und ohne Serieninduktivität die Verläufe eines Signals über eine Frequenz des Signals zeigt;
Figur 6A ein Augendiagramm für eine Schaltungsanordnung ohne Peaking Spulen gemäß dem Stand der Technik;
Figur 6B ein Augendiagramm für eine Schaltungsanordnung mit Peaking Spulen gemäß dem Stand der Technik;
Figur 6C ein Augendiagramm für eine erfindungsgemäße Schaltungsanordnung mit Peaking Spulen und seriellen Induktivitäten; und
Figur 7 ein schematisches Schaltbild einer Ausgangsstufe gemäß dem Stand der Technik.
In Figur 1 ist ein erstes Ausführungsbeispiel einer integrierten Schaltungsanordnung 150 dargestellt, welche als Ausgangsstufe einen Differenzverstärker 151 auf CMOS Basis aufweist. Ein erster Daten-Eingang 101 des
Differenzverstärkers 151 ist mit dem Gate eines ersten Transistors 102 gekoppelt, dessen einer Source/Drain Bereich mit einem ersten Knoten 103 gekoppelt ist und dessen zweiter Source/Drain Bereich mit einem zweiten Knoten 104 gekoppelt ist. Der zweite Knoten 104 bildet einen ersten Ausgangsanschluss des Differenzverstärkers 151. Der erste Knoten 103 ist mit einem Anschluss einer Stromquelle 105 und mit einem ersten Source/Drain Bereich eines zweiten Transistors 106 gekoppelt. Das Gate des zweiten Transistors 106 ist mit einem zweiten Daten-Eingang 107, welcher zweite Daten-Eingang 107 differentiell zu dem ersten Daten-Eingang 101 ist, gekoppelt. Der zweite Source/Drain Bereich des zweiten Transistors 106 ist mit einem dritten Knoten 108 gekoppelt. Der dritte Knoten 108 bildet einen zweiten Ausgangsanschluss des Differenzverstärkers 151. Der zweite Knoten 104 ist mit einer ersten Peaking Spule 109 und einer ersten Leitung 110 gekoppelt, welche eine erste Leitung 110 von dem ersten Ausgangsanschluss 104 des Differenzverstärkers 151 zu einem ersten Datenausgangsanschluss (Pad) 152 bildet. Die erste Peaking Spule 109 ist ferner mittels eines ersten Widerstandes 111 mit einem Anschluss einer Spannungsquelle 153 gekoppelt. Der dritte Knoten 108 ist mit einer zweiten Peaking Spule 112 und einer zweiten Leitung 113 gekoppelt, welche eine zweite Leitung 113 von dem zweiten Ausgangsanschluss 108 des Differenzverstärkers 151 zu einem zweiten Datenausgangsanschluss (Pad) 154 bildet. Die zweite Peaking Spule 112 ist ferner mittels eines zweiten Widerstandes 114 mit dem Anschluss der Spannungsquelle 153 gekoppelt.
Der erste Ausgangsanschluss 104 des Differenzverstärkers 151 ist mit einem vierten Knoten 115 gekoppelt. Der vierte Knoten 115 ist mit einer ersten Kapazität 116 gekoppelt, welche im
Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 102) repräsentiert. Weiterhin ist der vierte Knoten 115 mit einer ersten seriellen, monolithischen Induktivität 125 gekoppelt. Die erste serielle, monolithische Induktivität 125 ist mit einem fünften Knoten 117 gekoppelt. Der fünfte Knoten 117 ist mit einer zweiten Kapazität 118 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des ersten Datenausgangsanschlusses 152 repräsentiert. Weiterhin ist der fünfte Knoten 117 mit einem ersten Daten- Ausgang 119 gekoppelt.
Der zweite Ausgangsanschluss 108 des Differenzverstärkers 151 ist mit einem sechsten Knoten 120 gekoppelt. Der sechste Knoten 120 ist mit einer dritten Kapazität 121 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistor 106) repräsentiert. Weiterhin ist der sechste Knoten 20 mit einer zweiten seriellen, monolithischen Induktivität 126 gekoppelt. Die zweite serielle, monolithische Induktivität 126 ist mit einem siebten Knoten 122 gekoppelt. Der siebte Knoten 122 ist mit einer vierten Kapazität 123 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des zweiten Datenausgangsanschlusses 154 repräsentiert. Weiterhin ist der siebte Knoten 122 mit einem zweiten Daten-Ausgang 124 gekoppelt.
Die erste Kapazität 116, die zweite Kapazität 118 und die erste serielle Induktivität 125 bilden gemeinsam ein erstes π- Filter. Die dritte Kapazität 121, die vierte Kapazität 123 und die zweite serielle Induktivität 126 bilden gemeinsam ein zweites π-Filter. Mittels dieser π-Filter wird die nutzbare Bandbreite der Ausgangsschaltung (Differenzverstärker) erhöht.
In einem Ausführungsbeispiel, welches auf eine Frequenz von 20 GHz ausgelegt ist, haben, für einen Ausgangswiderstand von 50 Ω ausgelegt, die beiden Peaking Spulen 109 und 112 jeweils eine Induktivität von 0,25 nH, die parasitären Kapazitäten der Transistoren 102 und 106 betragen 50 fF und die beiden seriellen Induktivitäten 125 und 126 eine Induktivität von 0,15 nH.
Die erfindungsgemäße Lehre ist für alle breitbandigen Ausgangsschaltungen zum Erhöhen der Bandbreite der Ausgangsschaltung anwendbar.
Als zweites Ausführungsbeispiel der Erfindung ist in Figur 2 das Ersatzschaltbild eines Multiplexers 251 auf CMOS Basis als Ausgangsstufe der Schaltungsanordnung 250 dargestellt, welcher in seinem Ausgangsanschluss erfindungsgemäße serielle, monolithische Induktivitäten aufweist.
Ein erster Daten-Eingang 201 ist mit dem Gate eines ersten Transistors 202 gekoppelt, dessen erster Source/Drain Bereich mit einem ersten Knoten 203 gekoppelt ist und dessen zweiter Source/Drain Bereich mit einem zweiten Knoten 204 gekoppelt ist. Der erste Knoten 203 ist mit einem ersten Source/Drain Bereich eines zweiten Transistors 204 gekoppelt. Das Gate des zweiten Transistors 204 ist mit einem zweiten Daten-Eingang 205 gekoppelt, welcher differentiell zum ersten Daten-Eingang 201 ist. Ein zweiter Source/Drain Bereich des zweiten
Transistors 204 ist mit einem sechsten Knoten 206 gekoppelt. Ferner ist der erste Knoten 203 mit einem ersten Source/Drain Bereich eines dritten Transistors 207 gekoppelt. Das Gate des dritten Transistors 207 ist mit einem ersten Takteingang 208 gekoppelt. Der zweite Source/Drain Bereich des dritten
Transistors 207 ist mit einem dritten Knoten 208 gekoppelt. Der dritte Knoten 208 ist mit einem Anschluss einer Stromquelle 209 und mit einem ersten Source/Drain Bereich eines vierten Transistors 210 gekoppelt. Das Gate des vierten Transistors 210 ist mit einem zweiten Takteingang 211, welcher zweite Takteingang 211 differentiell zu dem ersten 208 Takteingang ist, gekoppelt. Der zweite Source/Drain Bereich des vierten Transistors 210 ist mit einem vierten Knoten 212 gekoppelt. Der vierte Knoten 212 ist mit einem ersten Source/Drain Bereich eines fünften Transistors 213 und mit einem ersten Source/Drain Bereich eines sechsten Transistors 214 gekoppelt. Das Gate des fünften Transistors 213 ist mit einem dritten Daten-Eingang 215 gekoppelt. Ein zweiter Source/Drain Bereich des fünften Transistors 213 ist mit einem fünften Knoten 216 gekoppelt. Der fünfte Knoten 216 bildet einen ersten Ausgangsanschluss 216 des Multiplexers 251. Das Gate des sechsten Transistors 214 ist mit einem vierten Daten- Eingang 217 gekoppelt, welcher zu dem dritten Daten-Eingang 215 differentiell ist. Ein zweiter Source/Drain Bereich des sechsten Transistors 214 ist mit dem sechsten Knoten 206 gekoppelt. Der sechste Knoten 206 bildet einen zweiten Ausgangsanschluss 206 des Multiplexers 251
Der zweite Knoten 204 ist mit dem fünften Knoten 216 gekoppelt. Ferner ist der zweite Knoten 204 mit einer ersten Peaking Spule 217 gekoppelt. Die erste Peaking Spule 217 ist ferner mittels eines ersten Widerstandes 218 mit einem Anschluss einer Spannungsquelle 253 gekoppelt.
Der fünfte Knoten 216 ist ferner mit einer ersten Leitung 219 gekoppelt, welche eine erste Leitung 219 von dem ersten Ausgangsanschluss 216 des Multiplexers 251 zu einem ersten Datenausgangsanschluss 252 bildet Der sechste Knoten 206 ist ferner mit einer zweiten Peaking Spule 220 und einer zweiten Leitung 221 gekoppelt, welche eine zweite Leitung 221 von dem zweiten Ausgangsanschluss 206 des Multiplexers 251 zu einem zweiten Datenausgangsanschluss 254 bildet. Die zweite Peaking Spule 220 ist ferner mittels eines zweiten Widerstandes 222 mit dem Anschluss der Spannungsquelle 253 gekoppelt.
Der erste Ausgangsanschluss 216 ist mit einem siebten Knoten 223 gekoppelt. Der siebte Knoten 223 ist mit einer ersten Kapazität 224 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistoren) repräsentiert. Weiterhin ist der siebte Knoten 223 mit einer ersten seriellen, monolithischen Induktivität 225 gekoppelt, welche ferner mit einem achten Knoten 226 gekoppelt ist. Der achte Knoten 226 ist mit einer zweiten Kapazität 227 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des ersten Datenausgangsanschlusses 252 repräsentiert. Weiterhin ist der achte Knoten 226 mit einem ersten Daten- Ausgang 228 gekoppelt.
Der zweite Ausgangsanschluss 206 ist mit einem neunten Knoten 229 gekoppelt. Der neunte Knoten 229 ist mit einer dritten Kapazität 230 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten der Ausgangsschaltung (Transistoren) repräsentiert. Weiterhin ist der neunte Knoten 229 mit einer zweiten seriellen, monolithischen Induktivität 231 gekoppelt, welche ferner mit einem zehnten Knoten 232 gekoppelt ist. Der zehnte Knoten 232 ist mit einer vierten Kapazität 233 gekoppelt, welche im Wesentlichen die parasitären Kapazitäten des zweiten Datenausgangsanschlusses 254 repräsentiert. Weiterhin ist der zehnte Knoten 232 mit einem zweiten Daten- Ausgang 234 gekoppelt.
In Figur 3 ist ein drittes Ausführungsbeispiel der Erfindung gezeigt. Das Ausführungsbeispiel gleicht dem ersten
Ausführungsbeispiel der Erfindung in Figur 1, außer in zwei Punkten. Erstens ist der fünfte Knoten 117 mit einer fünften Kapazität 327 und einer dritten seriellen, monolithischen Induktivität 328 gekoppelt. Die dritte serielle, monolithische Induktivität 328 ist mit einem achten Knoten 329 gekoppelt, welcher mit dem ersten Daten-Ausgang 119 und der zweiten Kapazität 118 gekoppelt ist. Zweitens ist der siebte Knoten 122 mit einer sechsten Kapazität 330 und einer vierten seriellen, monolithischen Induktivität 331 gekoppelt. Die vierte serielle, monolithische Induktivität 331 ist mit einem neunten Knoten 332 gekoppelt, welcher mit dem zweiten Daten- Ausgang 124 und der vierten Kapazität 123 gekoppelt ist. Die fünfte Kapazität 327 und sechste Kapazität 330 stellen parasitäre Kapazitäten dar, welche z.B. durch Elektrostatic- Discharge-Vorrichtung (ESD) 333 verursacht werden, welche ESD dazu verwendet werden, die integrierte Schaltungsanordnung vor äußeren Ladungen zu schützen.
Im dritten Ausführungsbeispiel ist mittels der ersten Kapazität 116, der fünften Kapazität 327 und der ersten seriellen, monolithischen Induktivität 125 ein erstes π-Filter ausgebildet. Mittels der fünften Kapazität 327, der zweiten Kapazität 118 und der dritten seriellen, monolithischen Induktivität 328 ist ein zweites π-Filter ausgebildet. Mittels der dritten Kapazität 121, der sechsten Kapazität 330 und der zweiten seriellen, monolithischen Induktivität 126 ist ein drittes π-Filter ausgebildet. Mittels der sechsten Kapazität 330, der vierten Kapazität 123 und der vierten seriellen, monolithischen Induktivität 331 ist ein viertes π-Filter ausgebildet.
Das erste π-Filter ist mit dem zweiten π-Filter in Serie geschaltet. Das dritte π-Filter ist mit dem vierten π-Filter in Serie geschaltet.
In Figur 4 ist ein viertes Ausführungsbeispiel der Erfindung gezeigt. Das Ausführungsbeispiel gleicht dem ersten
Ausführungsbeispiel der Erfindung in Figur 2, außer dass im vierten Ausführungsbeispiel die erste serielle, monolithische Induktivität 125 mit der zweiten seriellen, monolithischen Induktivität 126 gekoppelt ist.
Die Kopplung der beiden seriellen, monolithischen Induktivitäten hat bei einem differentiellen Ausgangssignal, welches von der Ausgangsschaltung bereitgestellt wird, den Vorteil, dass bei gleicher zur Verfügung stehender Induktivität Platz eingespart werden kann, da die
Induktivitäten 125 und 126 für beide Ausgangssignale der Ausgangsstufe zur Verfügung stehen.
In Figur 5 sind die Ergebnisse von Simulationen miteinander verglichen. Es ist die am Ausgang der Schaltungsanordnung zur Verfügung stehenden Spannung (Signalstärke) über die Frequenz des Signals aufgetragen. Eine erste Simulation 501 wurde für eine Schaltungsanordnung gemäß dem Stand der Technik ohne eine serielle, monolithische Induktivität durchgeführt. Eine zweite Simulation 502 wurde für eine Schaltungsanordnung gemäß dem ersten Ausführungsbeispiel der Erfindung durchgeführt. Man erkennt deutlich, dass in der erfindungsgemäßen Schaltungsanordnung die Signalhöhe einen steileren Abfall 503 bei hohen Frequenzen zeigt. Dieser steilere Abfall 503 tritt aber erst bei höheren Frequenzen auf, als bei einer Schaltungsanordnung gemäß dem Stand der Technik. Die Erhöhung des Signals in der erfindungsgemäßen Schaltungsanordnung zwischen etwa 30 GHz und etwa 50 GHz führt dazu, dass die zur Verfügung stehende Bandbreite deutlich vergrößert wird. Das Schaubild zeigt somit, dass das Verwenden einer seriellen, monolithischen Induktivität die verwendbare Bandbreite einer Ausgangsstufe deutlich erhöht.
In Figur 6A ist ein sogenanntes Augendiagramm einer simulierten Schaltungsanordnung gemäß dem Stand der Technik ohne Peaking Spulen gezeigt. Die wichtigen Parameter eines Datensignals lassen sich aus dem Augendiagramm ableiten. Das Augendiagramm entsteht durch die Überlagerung von gleichartigen "1" und "0" Folgen des Datensignals auf einem Schirm eines Oszilloskops . Die Augendarstellung zeigt durch die Überlagerung vieler einzelner Bits in der Regel ein unscharfes Bild. Ursache sind die vorhandenen Überschwinger und ein durch eine Bandbegrenzung hervorgerufene Signaljitter . Figur 6A zeigt einen relativ.) flachen Anstieg des Signals. Das sogenannte Auge weist daher nur eine relativ geringe Öffnung auf.
In Figur 6B ist ein sogenanntes Augendiagramm einer simulierten Schaltungsanordnung gemäß dem Stand der Technik mit Peaking Spulen gezeigt. Im Gegensatz zu Figur 6A ist das Auge in Figur 6B weiter geöffnet. Dies zeigt eine Verbesserung der Qualität der Schaltungsanordnung an. Der Anstieg des Signals ist jedoch weiterhin flach bzw. langsam. Dies bedeutet, dass ein Erreichen einer Schwelle, welches Erreichen als ein Signal gewertet wird, erst nach einer gewissen Zeit erzielt wird.
In Figur 6C ist ein sogenanntes Augendiagramm einer simulierten Schaltungsanordnung gemäß dem ersten
Ausführungsbeispiel der Erfindung gezeigt. Das dargestellte Auge ist weit geöffnet. Der Anstieg des Signals im Anfangsbereich des Auges ist wesentlich steiler als in Figur 6B. Die erfindungsgemäße Schaltungsanordnung mit mindestens einer seriellen, monolithischen Induktivität erhöht das nutzbare Frequenzband deutlich. Man erkennt auch, dass eine Abtastrate des Signals und damit eine Datenübertragungsrate erhöht werden könnte, da die Signaljitter klein und die Steilheit des Anstieges des Signals ausreichend sind, um die Abtastrate zu erhöhen.
Zusammenfassend schafft die Erfindung eine Schaltungsanordnung einer Ausgangsstufe, welche anschaulich mittels mindestens einer monolithischen Induktivität, welche in Serie mit der Ausgangsschaltung geschaltet ist, die verwendbare Bandbreite der Ausgangsstufe deutlich erhöht, wenn das limitierende Element für die Bandbreite die parasitären Kapazitäten sind.
Die Erfindung kann für alle Arten von breitbandigen Ausgangsschaltungen, z.B. auch für Treiberschaltungen oder Latch-Schaltungen, verwendet werden, welche z.B. in CML- Technik unter Verwenden von bipolaren Transistoren ausgebildet sein können. Die Erfindung ist ferner für jede beliebige Halbleitertechnologie, wie z.B. SiGe, InP, GaAs oder andere Verbindungshalbleiter, auf welcher man Induktivitäten realisieren kann, anwendbar. In diesem Dokument sind folgende Dokumente zitiert:
[1] An MOS Current Mode Logic (MCML) Circuit for Low-Power GHz Processors, M. Yamashina and H. Yamada, NEC Res. & Develop., 36, No. 1 (1995), pp. 54-62 [2] 40-Gb/s High-Power Modulator Driver IC for Lightwave
Communication Systems, Z. Lao et al., IEEE Journal of Solid-State Circuits, 33, No. 10 (1998), pp. 1520- 1526
[3] DE 696 16 126 T2 [4] DE 28 09 498 C2
Bezugszeichenliste
1 erster Daten-Eingang
2 erster Transistor 3 erster Knotenpunkt
4 zweiter Knotenpunkt
5 Spannungsquelle
6 zweiter Transistor
7 zweiter Daten-Eingang 8 dritter Knotenpunkt
9 erste Peaking Spule
10 erste Leitung
11 erster Widerstand
12 zweite Peaking Spule 13 zweite Leitung
14 zweiter Widerstand
15 vierter Knotenpunkt
16 erste Kapazität
17 fünfter Knotenpunkt 18 zweite Kapazität
19 erster Daten-Ausgang
20 sechster Knotenpunkt
21 dritte Kapazität
22 siebter Knotenpunkt 23 vierte Kapazität
24 zweiter Daten-Ausgang
50 Schaltungsanordnung
51 Differenzverstärker
52 erster Datenausgangsanschluss 53 Spannungsquelle
54 zweiter Datenausgangsanschluss
101 erster Daten-Eingang 102 erster Transistor
103 erster Knotenpunkt
104 zweiter Knotenpunkt
105 Spannungsquelle 106 zweiter Transistor
107 zweiter Daten-Eingang
108 dritter Knotenpunkt
109 erste Peaking Spule
110 erste Leitung 111 erster Widerstand
112 zweite Peaking Spule
113 zweite Leitung
114 zweiter Widerstand
115 vierter Knotenpunkt 116 erste Kapazität
117 fünfter Knotenpunkt
118 zweite Kapazität
119 erster Daten-Ausgang
120 sechster Knotenpunkt 121 dritte Kapazität
122 siebter Knotenpunkt
123 vierte Kapazität
124 zweiter Daten-Ausgang
125 erste serielle, monolithische Induktivität 126 zweite serielle, monolithische Induktivität
150 Schaltungsanordnung
151 Differenzverstärker
152 erster Datenausgangsanschluss
153 Spannungsquelle 154 zweiter Datenausgangsanschluss
201 erster Daten-Eingang
202 erster Transistor 203 erster Knotenpunkt
204 zweiter Knotenpunkt
205 zweiter Daten-Eingang
206 sechster Knotenpunkt 207 dritter Transistor
208 erster Clockeingang
209 Spannungsquelle
210 vierter Transistor
211 zweiter Clockeingang 212 vierter Knotenpunkt
213 fünfter Transistor
214 sechster Transistor
215 dritter Daten-Eingang
216 fünfter Knotenpunkt 217 erste Peaking Spule
218 erster Widerstand
219 erste Leitung
220 zweite Peaking Spule
221 zweite Leitung 222 zweiter Widerstand
223 siebter Knotenpunkt
224 erste Kapazität
225 erste serielle, monolithische Induktivität
226 achter Knotenpunkt 227 zweite Kapazität
228 erster Daten-Ausgang
229 neunter Knotenpunkt
230 dritte Kapazität
231 zweite serielle, monolithische Induktivität 232 zehnter Knotenpunkt
233 vierte Kapazität
234 zweiter Daten-Ausgang 250 Schaltungsanordnung
251 Multiplexer
252 erster Datenausgangsanschluss
253 Spannungsquelle 254 zweiter Datenausgangsanschluss
327 fünfte Kapazität
328 dritte serielle, monolithische Induktivität
329 achter Knotenpunkt
330 sechste Kapazität 331 vierte serielle, monolithische Induktivität
332 neunter Knotenpunkt
333 Elektrodynamische-Stress-Vorrichtung
501 Simulation gemäß Stand der Technik
502 Simulation gemäß ersten Ausführungsbeispiel 503 steiler Abfall der Signalhöhe

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung, welche aufweist: eine Ausgangsschaltung mit mindestens einem ersten
Ausgangsanschluss, an welchem ein Datensignal bereitstellbar ist; mindestens einen ersten Datenausgangsanschluss, wobei zwischen dem mindestens ersten Ausgangsanschluss und dem mindestens einem Datenausgangsanschluss mindestens eine erste Induktivität geschaltet ist.
2. Integrierte Schaltungsanordnung gemäß Anspruch 1, wobei die Ausgangsschaltung einen zweiten Ausgangsanschluss und einen zweiten Datenausgangsanschluss aufweist, zwischen welchem zweiten Ausgangsanschluss und zweiten Datenausgangsanschluss mindestens eine zweite Induktivität geschaltet ist.
3. Integrierte Schaltungsanordnung gemäß Anspruch 2, wobei die erste Induktivität so ausgebildet ist, dass sie gemeinsam mit dem ersten Datenausgangsanschluss einen ersten Frequenzfilter mit einem vorgegebenen Frequenzband bildet, und die zweite Induktivität so ausgebildet ist, dass sie gemeinsam mit dem zweiten Datenausgangsanschluss einen zweiten
Frequenzfilter mit dem vorgegebenen Frequenzband bildet.
4. Integrierte Schaltungsanordnung gemäß Anspruch 3, wobei das vorgegebene Frequenzband im Bereich von 1 GHz bis 100 GHz ist.
5. Integrierte Schaltungsanordnung gemäß einem der Ansprüche
1 bis 4, welche zwischen dem mindestens ersten Ausgangsanschluss und dem mindestens ersten Datenausgangsanschluss mehrere Frequenzfilter in Serie gekoppelt aufweist.
6. Integrierte Schaltungsanordnung gemäß einem der Ansprüche
2 bis 5, wobei die Ausgangsschaltung derart eingerichtet ist, dass an dem ersten Ausgangsanschluss und dem zweiten Ausgangsanschluss ein differentielles Datensignal bereitstellbar ist.
7. Integrierte Schaltungsanordnung gemäß Anspruch 6, wobei die mindestens eine erste Induktivität mit der mindestens einen zweiten Induktivität gekoppelt ist.
8. Integrierte Schaltung gemäß einem der Ansprüche 1 bis 7, wobei mindestens eine der Induktivitäten eine monolithisch integrierte Induktivität ist.
9. Integrierte Schaltungsanordnung gemäß einem der Ansprüche 1 bis 8, wobei die Ausgangsschaltung einen Differenzverstärker aufweist .
10. Integrierte Schaltungsanordnung gemäß einem der Ansprüche 1 bis 8, wobei die Ausgangsschaltung einen Multiplexer aufweist .
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3433929A1 (de) 2016-03-22 2019-01-30 Telefonaktiebolaget LM Ericsson (PUBL) Schnittstelle mit niedrigem leistungsverbrauch und hoher geschwindigkeit
CN110995239A (zh) * 2019-10-25 2020-04-10 芯创智（北京）微电子有限公司 一种带阻抗匹配的驱动电路以及工作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04107940A (ja) * 1990-08-29 1992-04-09 Hitachi Ltd 半導体装置及びその構成部品
EP0574180A2 (de) * 1992-06-09 1993-12-15 AT&T Corp. Symmetrische Treiberschaltung zur Unterdrückung von Induktionsrauschen
WO2000051012A2 (en) * 1999-02-25 2000-08-31 Formfactor, Inc. Integrated circuit interconnect system
US6323735B1 (en) * 2000-05-25 2001-11-27 Silicon Laboratories, Inc. Method and apparatus for synthesizing high-frequency signals utilizing on-package oscillator circuit inductors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE735656C (de) 1936-10-02 1943-05-22 Siemens Ag Elektrisch gesteuerter Ausloeser fuer Hochleistungsschalter mit selbstanlaufendem Motor
US4145692A (en) * 1977-03-09 1979-03-20 Raytheon Company Radar performance monitor
US4791326A (en) * 1987-01-22 1988-12-13 Intel Corporation Current controlled solid state switch
US5594324A (en) * 1995-03-31 1997-01-14 Space Systems/Loral, Inc. Stabilized power converter having quantized duty cycle

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04107940A (ja) * 1990-08-29 1992-04-09 Hitachi Ltd 半導体装置及びその構成部品
EP0574180A2 (de) * 1992-06-09 1993-12-15 AT&T Corp. Symmetrische Treiberschaltung zur Unterdrückung von Induktionsrauschen
WO2000051012A2 (en) * 1999-02-25 2000-08-31 Formfactor, Inc. Integrated circuit interconnect system
US6323735B1 (en) * 2000-05-25 2001-11-27 Silicon Laboratories, Inc. Method and apparatus for synthesizing high-frequency signals utilizing on-package oscillator circuit inductors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 016, no. 347 (E - 1240) 27 July 1992 (1992-07-27) *

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