WO2004010315A1 - 半導体集積回路装置、データ処理システム及びメモリシステム - Google Patents

半導体集積回路装置、データ処理システム及びメモリシステム Download PDF

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WO2004010315A1 PCT/JP2003/008973 JP0308973W WO2004010315A1 WO 2004010315 A1 WO2004010315 A1 WO 2004010315A1 JP 0308973 W JP0308973 W JP 0308973W WO 2004010315 A1 WO2004010315 A1 WO 2004010315A1
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Definitions

  • the present invention relates to a semiconductor integrated circuit device, a data processing system, and a memory system, and more particularly to a technology effective when used for a data speed-up technology between a microprocessor and a memory device.
  • the communication method between the memory controller and the memory mainly uses a plurality of transmission lines (bus: Bus), and a shared bus that allows three or more devices to communicate on the same physical transmission line.
  • bus Bus
  • Shared Bus shared Bus
  • An example of a shared bus is the JEDEC Standard 79, Double Data Rate (DDR) SDRAM Specification (Reference 1).
  • MOSs metal oxide semiconductor transistors
  • ICs integrated circuits
  • CPUs Central Processing Units
  • DI band the number of Dual Inline Memory Modules
  • Registered DI MMs There are various problems such as errors when using all memory slots.
  • an input terminal to which an input signal including any of a command, information, a location of information, and a timing signal is supplied, and a signal formed in an internal circuit in response to the input signal Or an output terminal for outputting the signal supplied from the input terminal.
  • An input terminal to which an input signal including any of a command, information, a location of the information, and an evening signal is supplied, and an internal circuit is formed in response to the input signal.
  • a plurality of semiconductor integrated circuit devices each having an output terminal for outputting a signal generated or a signal supplied from the input terminal, and a semiconductor integrated circuit that is a preceding stage of the plurality of semiconductor integrated circuit devices.
  • Corresponding ones of the output terminal of the circuit device and the input terminal of the next-stage semiconductor integrated circuit device are connected to form a cascade, and the above-described command, information, and the location of the information,
  • An input signal including any of the timing signals is supplied to an input terminal of the first-stage semiconductor integrated circuit device, and a signal from an output terminal of the last-stage semiconductor integrated circuit device is supplied to the signal generation circuit for data processing. Configure the system.
  • a semiconductor memory device including an input terminal to which an input signal including a command, data, address, and a timing signal is supplied, respectively, and an output terminal to output a signal corresponding to the input signal supplied from the input terminal.
  • the corresponding one of the output terminal of the preceding semiconductor memory device and the input terminal of the next-stage semiconductor memory device is connected to each other.
  • the memory system is configured as a cascade configuration.
  • FIG. 1 is a block diagram showing one embodiment of a memory system to which the present invention is applied.
  • FIG. 2 is an explanatory diagram of a connection method between a memory controller and a memory in a daisy-chain connection according to the present application and the invention
  • FIG. 3 is an explanatory diagram of a memory chip according to the present invention and its signal lines
  • FIG. 4 is a waveform diagram for explaining an example of a method for transmitting a command / data between memory chips according to the present invention
  • FIG. 5 is a diagram showing command / data transmission between memory chips according to the present invention. It is a waveform diagram for explaining another example of the method,
  • FIG. 6 is a block diagram showing an embodiment of a memory chip according to the present invention.
  • FIG. 7 is a waveform diagram for explaining a method of capturing an input signal in the memory chip of FIG. 6,
  • FIG. 8 is a block diagram showing one embodiment of the inside of the bank of the memory chip of FIG. 6,
  • FIG. 9 is a waveform diagram for explaining a read operation in the memory chip of FIG. 6,
  • FIG. 10 is a waveform diagram for explaining a write operation in the memory chip of FIG. 6,
  • FIG. 11 is an equivalent circuit diagram of an IC package to which the present invention is applied.
  • FIG. 12 is an output waveform diagram for explaining an example of the operation of the IC of FIG. 11;
  • FIG. 13 is an explanatory diagram of code conversion of a memory chip according to the present invention.
  • FIG. 14 is a diagram showing an embodiment of a mother board of a computer using a daisy-chain memory bus system according to the present invention.
  • FIG. 15 is a block diagram.
  • FIG. 15 is a plan view showing one embodiment of a DIMM in the digital memory bus system according to the present invention.
  • FIG. 16 is a cross-sectional view of a DIMM socket according to the present invention.
  • FIG. 17 is a plan view showing another embodiment of the DIMM in the digital memory bus system according to the present invention.
  • FIG. 18 is a plan view showing another embodiment of the DIMM in the daisy chain memory bus system according to the present invention.
  • FIG. 19 is a block diagram showing another example of the digital memory bus system according to the present invention.
  • FIG. 3 is a block diagram showing one embodiment of the present invention.
  • FIG. 20 is a block diagram showing an embodiment of the memory chip of FIG. 19;
  • FIG. 21 is a waveform diagram for explaining an example of the operation of the memory chip of FIG.
  • FIG. 22 is a block diagram showing another embodiment of the daisy chain memory bus system according to the present invention.
  • FIG. 23 is a block diagram showing an embodiment of the memory chip of FIG. 22;
  • FIG. 24 is a block diagram showing another embodiment of the daisy-chain memory bus system according to the present invention.
  • FIG. 25 is a block diagram showing still another embodiment of the daisy-chain memory bus system according to the present invention.
  • FIG. 26 is a block diagram showing still another embodiment of the daisy chain memory bus system according to the present invention.
  • FIG. 27 is an explanatory diagram of a method of connecting a memory controller and a memory in a shared bus connection studied prior to the present invention.
  • FIG. 1 is a block diagram showing one embodiment of a memory system to which the present invention is applied. This embodiment is directed to, but not limited to, a memory subsystem in a computer system.
  • 110 is a memory controller
  • 120-0 to 1202 are memory modules (DIMMs)
  • 130 is a memory chip.
  • 140 is a DIMM information ROM
  • 101 is a clock transmission line
  • 102 is a command transmission line
  • 103 is a data transmission line
  • 104 is a terminator.
  • 105-5-0 to 1055-2 are PLL control signal lines
  • 106 is a DIMM information bus.
  • each transmission line of a clock transmission line 101, a command transmission line 102, and a data transmission line 103 is inputted to each memory chip 130, and then each memory chip 1 It is output from 30.
  • each memory chip 1 It is output from 30.
  • the connection is one-to-one. This simplifies the timing conditions of each transmission line, does not cause any change in the conditions of the transmission line due to a change in the number of elements, and can prevent signals from being reflected in the transmission line.
  • the timing between the clock and the data must be adjusted in the chip or standardized so that data transfer can be performed in the worst case.
  • the daisy chain connection including the system clock is performed, and all are defined as timing between two elements.
  • the signal is transmitted in only one direction, and the timing conditions and the like do not need to be switched between read and write as compared with the case of performing bidirectional communication as in the conventional shared 'bus.
  • FIG. 27 shows the connection method between the memory controller and the memory in the daisy-chain connection according to the present invention. See Figure 2.
  • FIGS. 2 and 27 show the connection of data signal lines when four memories are connected.
  • 110-a and 110-b denote memory controllers
  • 130-a and 130-b denote memory chips
  • 104 denotes a terminator.
  • 201 is the parasitic capacitance of the transmission line
  • 202 is the branch point (stub) of the data bus
  • 203 is the signal reflection on the transmission line
  • 204 and 206 are the output drivers
  • 200 is the output driver.
  • 5 207 indicates an input buffer.
  • each memory controller 110_a and the memory chip 130-a have a tri-state buffer including an output driver 204 and an input buffer 205 to perform bidirectional communication.
  • the total capacitive load C a that each output driver 204 must drive is C p
  • the parasitic capacitance 201 is C p
  • the capacitance of the output driver 204 is C da
  • This capacitance C a has a very large capacitance value and requires a large current driving force. Also, as the communication speed increases, the rise time Z fall time of the signal waveform must be reduced, so that a larger current driving force is required. As the current driving force increases, the size of the output driver 205 increases, and the value of C da tends to further increase. Therefore, even if a high-speed rise / fall of the waveform is to be obtained, the increase in the current driving force is offset by the increase in the capacity of the output buffer 205, and the rise time / fall time does not decrease as desired. .
  • a stub 202 In a shielded bus connection, since a plurality of chips exist on one bus, a stub 202 always exists on the bus. Run memory directly on bus wiring By mounting, it is possible to eliminate the stub 202 in appearance, but even if it is short, the memory package itself becomes the stub 202, so the stub 202 is not included in the shared bus. Whenever it always exists. The presence of such a stub 202 force causes the signal to reflect 203. The signal waveform is disturbed by the influence of the reflection 203, which hinders signal transmission. Needless to say, the higher the communication speed, the greater the effect of reflection.
  • Signal reflection can occur at the bus terminal 104 and the chip input / output terminals.
  • impedance matching can be easily achieved as compared with the stub 202, and the influence of signal reflection can be relatively small. For these reasons, it is becoming very difficult to perform high-speed communication using a shielded bus connection.
  • the daisy chain connection is a connection method suitable for performing high-speed communication as compared with the shielded bus connection.
  • the total load capacity increases as the number of memories connected to the bus increases.
  • the increase in stubs increases the signal reflection, deteriorating signal integrity.
  • the conditions of each signal line do not change, so that it is easy to add memories.
  • daisy-chain memory bus system In general systems, in particular, the approach is often to share the clock signal output from one chip with all other chips.
  • daisy-chain connection is performed up to the block 101. This is to simplify timing conditions. That is, every signal always has a timing shift, and this timing shift must be taken into account when standardizing the entire memory subsystem.
  • timing shift causes the size of the shift to change significantly during operation. Must be taken into account.
  • a margin must be assigned in advance to the delay between command and data input to output, or a bit may be inserted or deleted in the header or header. It is necessary to be able to adjust the timing.
  • FIG. 3 shows a memory chip 130 according to the present invention and its signal lines. This figure explains the signal contents of the daisy chain memory bus system.
  • each clock 101 is 1 bit
  • the command 102 is 8 bits
  • the data 103 is 6 bits.
  • FIG. 4 is a waveform diagram for explaining an example of the operation of the memory chip 130 according to the present invention. All signals of memory chip 130 Are separated in units called slots.
  • the clock 101 serves not only to supply a system clock to each chip but also to delimit the above-mentioned slots.
  • the command 102 and the data 103 are composed of eight words (wo rd) such as C0 to C7 and D0 to D7 in the slot #, and a header (H) inserted before and after the word. : He ader) and F (Footer).
  • clocks 101-i, commands 102-i, and data 103-i input to the memory chip may have different input timings. is there. Each chip adjusts its timing internally and outputs to the outside. As a result, the timing condition of the digital memory bus system is limited to only between two chips (output chip-input chip).
  • FIG. 4 and FIG. 5 are waveform diagrams for explaining the outline of the method for transmitting commands / data between the memory chips 130 according to the present invention. Needless to say, it is necessary to read / write data from / to the memory chip 130.
  • the command transmission path 102 contains not only read instructions and write instructions, but also details such as address, column address, and bank designation. Since these pieces of command information are unilaterally transmitted from the memory controller 110 to the memory chip 13.0, the memory chip 130 only receives it, but the memory chip 130 It may be sent from 130.
  • Data transmission and reception are performed in units of slots.
  • the memory chip 130 replaces the data portion of the slot with the read data, as shown at 501 in FIG. That is, while the input data 103-i in the slot is a data set indicated by DAT1, the output data in the slot is The input data 103-0 is replaced by the data set indicated by the data R0 read from the memory 103.
  • data is written from the slot indicated by the write instruction (see 502 in FIG. 5). As a result, data can be read / written from / to the memory chip 30.
  • the input command 102-i is output to the output command 102-0 without any change.
  • Input data 103-i that has not been replaced with read data is also output to output data 103-0.
  • a detailed description of the instruction system will be described later.
  • FIG. 6 is a block diagram of one embodiment of the memory chip according to the present invention.
  • 601 is a memory built-in PLL circuit
  • 602 is a command sampling circuit
  • 603 is a command timing detection circuit
  • 604 is a command latch
  • 605 is a data latch.
  • 606 is a data timing detection circuit
  • 607 is a data latch
  • 608 is a data decoder
  • 609 is a data encoder
  • 610 is a command decoder.
  • 6 11 is a multiplexer
  • 6 12 is a clock generation circuit
  • 6 13 is a command parallel-to-serial conversion circuit
  • 6 14 is a data parallel-to-serial conversion circuit
  • 6 15 ( 6 1 5—0 to 6 1 5—7) is a bank FI FO
  • 6 16 (6 16_0 to 6 16 17) is a memory array
  • 6 17 (6 17—0 to 6 1 7—7) is a bank
  • 6 18 is a mode register
  • 620 is a clock selection circuit. is there.
  • the input clock 101-i is input to the PLL circuit 601, and generates a 30-phase clock 651 (651 [0] to 651 [29]) as shown in Fig. 7 (A). I do.
  • the input command 102 i is sampled by the command sampling circuit 602 by the generated 30-phase clock 65 1 To At this time, the relationship between the input command 102-i and the phase of each clock is as shown in FIG. 7 (B).
  • the numbers 0 to 29 correspond to the phases of clocks 651 [0] to 651 [29], respectively. Sampling is performed using the clock to obtain a total of 240 command samples 65 1 (65 1 [29: 0] [7: 0]).
  • [29: 0] indicates the sampling clock
  • [7: 0] indicates the 102-i bit selection.
  • the command samples are divided into three groups: 651 [3n] [7: 0], 651 [3n + 1] [7: 0], and 651 [3n + 2] [7: 0].
  • 65 1 [3 n] [7: 0] is the first half
  • 65 1 [3 n + 1] [7: 0] is the center
  • 65 1 [3 n + 2] [7 : 0] is the second half of the sample.
  • the command timing detection circuit 60 determines which of the three groups is the central sample.
  • the command latch 604 determines whether the header and the header are present, and latches the encoded command 653 (6553 [7: 0] [7: 0]) excluding the header and the header.
  • 6 53 In [7: 0] [7: 0] indicates C 0 to C 7 in FIG. 4, and the latter [7: 0] indicates the input command 101 1 i Indicates bit selection.
  • 3 0-phase clock 65 1 Input data 1 0 3 i is sampled by data sampling circuit 605, Obtain 80 data samples 6 54 (6 54 [29: 0] [5: 0]).
  • the command transmission line 10 is used to perform high-speed data communication.
  • Commands / data on the data transmission line 103 are encoded to facilitate communication. That is, this is the encoding command 653 in FIG. 6, and the encoded data 656. Therefore, before writing the input data to the memory array 6 16, the encoded command and the encoded data must be decoded.
  • the encoded command 653 is decoded by the command decoder 610, and the encoded data 656 is decoded by the data decoder 608.
  • the data read from the memory array 6 16 is encoded by the data encoder 609. According to the input command, data is written to or read from each bank 6 17.
  • the memory chip 1 The encoded command 653 is decoded by the command decoder 610, and the encoded data 656 is decoded by the data decoder 608.
  • the data read from the memory array 6 16 is encoded by the data encoder 609. According to the input command, data is written to or read from each bank 6 17.
  • the clock selection circuit 620 selects a 30-phase clock 65 1 to a 10-phase clock 662 for clock / command / data output.
  • the encoded command 6 53 is output by adjusting the timing using the 10-phase clock 66 2 in the command parallel-to-serial conversion circuit 6 1 3 — Output as o.
  • the data parallel-to-serial conversion circuit 614 uses the 10-phase clock 662 to select the coded data. The timing is adjusted and output as output data 103-3-0.
  • the multiplexer 611 selects the encoded read data 660 instead of the encoded data 656.
  • the output clock 101-0 is generated by the clock generator 612 using the 10-phase clock 662.
  • the output clock 1 0 1 1 0 Output command 10 2 — o and output data 10 3 _ o are in phase.
  • FIG. 8 shows a block diagram of the inside of the bank 617 of FIG.
  • the bank 617 is roughly divided into FIF0 (first-in first-out memory) 615 and a memory array 616.
  • the memory array 6 16 has the same configuration as the basic DRAM.
  • 901 is a column address FIF 0
  • 902 is a write flag FIF 0
  • 903 is a write data
  • 904 is a read data FIFO
  • 904 is a read data FIFO
  • 5 is a row address decoder
  • 906 is a column address decoder
  • 907 is a memory cell
  • 908 is a sense amplifier
  • 909 is a main amplifier
  • 910 is a main amplifier. It is a write buffer.
  • FIG. 9 shows a waveform diagram of each signal at the time of reading.
  • a read instruction is performed on the bank 6174 of the memory chip 130.
  • the input command 102-i is decoded by the command decoder 610 and input to the bank 617-4 as the command 655.
  • command 658 is separated into row address 920 (ROW0), column address (COLO), and write flag (WF0).
  • ROW0 row address 920
  • COLO column address
  • WF0 write flag
  • the row address decoder 905 since the row address specifies the bank 617-4, the row address decoder 905 immediately operates, and the selected word line 923 rises.
  • the column address decoder 906 decodes the column address COL 0. Then, the column address COL 1 specified by the next instruction COM 1 is input to the column address FIF 0901, and the write flag WF 1 is input to the write flag FIF ⁇ 902.
  • the memory cell 907 connected to the selected word line 923 causes charge sharing with the data line 924, and the minute level change generated on the data line 924 is amplified by the sense amplifier 908. Then, the contents of the memory cell are read. According to the decoding result of the column address COL 0, the contents of the memory cell 907 are output to the main I / O line 92'5.
  • the main amplifier 909 is included in the main I / ⁇ line 925.
  • the data is amplified and stored in the read data FI FO 904.
  • column address FIF ⁇ 901 discards the contents of column address C0L0 and outputs the next column address C ⁇ L1 to column address decoder 906.
  • the write flag FIF0902 also discards WF0 and outputs the next WF1.
  • the main amplifier 909 amplifies the contents of the main I / 0 line 9 25 because WF 1 is read again. Then, the read data is stored in the FI FO 904.
  • the time from when the command COM0 is specified until the data is stored in the read data FI FO 904 is tC after the row address is specified and tC after the column address is specified. It is specified in the specification of AC. In the example of FIG. 9, since the row address and the column address are specified at the same time, after the column address is specified, the data is stored in the lead data FIFO after t RAC.
  • a FIFO output command (DOUT) is issued to bank 6 17-4 by the command COM 2 of slot 2 in FIG.
  • the memory chip 1 30 is the slot 3 next to the FIF 0 output instruction, and in slot 3 in FIG. 9, the contents of the read FIFO 904 of the link 6 1 7—4 are read. Output.
  • the data of R 0 appears at the output of the read data FI FO 904 at the time of slot 3 output
  • a FIFO output command (DOUT) for the link 6 17-4 is also performed in the command COM 3 of the slot 3 in FIG. R0 is output at the time of output of slot 3 in FIG. 9 and R 1 is output at the time of output of slot 4 in FIG. Is output. Therefore, the contents of the output data 103-0 of the next slot, slot 4 in FIG. 9, have been replaced by R1.
  • FIG. 10 shows a waveform diagram of each signal during the write operation.
  • the data corresponding to the write command of the command COM 0 is input as the data DAT 1 of the slot 1 in FIG.
  • the data corresponding to the write instruction of the command COM 1 in FIG. 10 is input as the data DAT 2 in the slot 2 in FIG.
  • the input command 102-i is decoded by the command decoder 610 and input to the bank 617-4 as the command 655.
  • command 6 59 is separated into row address 9 20 (ROW0), column address (COL 0), and write flag (WF 0). '
  • the row address decoder 905 operates immediately and the selected word line 923 is activated.
  • the column address also designates the bank 6 17-4, the column address is stored in the column address FIFO 90 1, and the write flag WF 0 is stored in the write flag FIFO 90 2.
  • the column address decoder 906 decodes COL O. Do one Then, the row address C 0 L 1 specified by the next command C 0 M 1 is input to the column address FI FO 901, and the write flag WF 1 is input to the write flag FIF ⁇ 902.
  • the DAT 1 shown in Fig. 10 which is input with a delay, is stored in the write data FIFO 903 of the bank 6 17-4, and the next DAT 2 is also the write data FIF 0 90 of the bank 6 17-4 Stored in 3.
  • the output of the write flag FIFO 902 causes the write buffer 910 to operate to write the data, and writes the DAT 1 output from the write buffer FIFO 903 to the memory cell 907.
  • write data FI FO 903 discards DAT 1
  • write flag FIF 090 2 discards WF 0
  • column address FIF ⁇ 901 discards COL 0.
  • the column address CO L1 output from the column address FIFO 901 is decoded by the column address decoder 906.
  • FIG. 10 for simplicity of explanation, it is shown that data is written to the same memory cell 907. However, if the column addresses COL 0 and COL 1 indicate different addresses, of course, Written to memory cells. '
  • the read / write operation to the memory chip 130 is performed in the above procedure.
  • the line address is specified only once, but if another line address is specified, a pre-charge instruction is issued to the bank, and then the line address is specified. Or without issuing a precharge instruction It is possible to specify the row address, but in that case, it takes time until the data is output to the read data FIFO 904 or the write is completed, because the automatic precharge is performed inside the memory chip 130.
  • the memory chip 130 in this embodiment has an eight-bank configuration, and each bank can operate independently. Therefore, even if one bank is active, the row address can be specified if the other bank is precharged (bank-in-live transmission is possible). By enabling non-in-kind events, bus use efficiency can be improved.
  • bus control by CAS latency (Latency) CL designation is adopted. That is, after the column address is specified in synchronization with the clock signal, the data output is started after the cycle specified by the CL value. As a result, during a page mode access in which only the column address is changed without changing the row address, the next column address is output before the data output of the previous column address is completed.
  • the bus use efficiency can be improved.
  • the method using FIFO in the present invention is characterized in that the column address can be specified very freely. Since the column address is stored in the column address FIF0901 until the processing of the row address is completed, there is no need to consider the row address processing in the memory controller 110 ⁇ ij. Furthermore, since it is FIF0, the next column address can be freely input.
  • the data output also uses the FIFO, there is no need to perform the CL control, and only the time until the data is stored in the FIFO is sufficient. Even if a memory with a different performance is installed by eliminating the CL control, a high-speed memory can be read at a high speed. Although the timing at which data is stored in the FIFO may be short, the memory controller 110 must consider the possibility of conflicts because there is only one data output instruction per command. There is no.
  • the memory controller 110 can freely input the column address when the data read becomes necessary, and the data can be prepared in the FIFO.
  • the FIFO output instruction may be issued as soon as possible.
  • the read instruction is a hierarchical read in which the data read instruction from the memory cell to the FIFO is commanded overnight, and the FIFO output command specifies the data output command. That is, in the first read operation, the operation from the memory cell to FIFO is performed, and in the second read operation, the operation from FIFO to output to the output terminal is performed.
  • the column address can be freely input when data writing becomes necessary, and the data can be output immediately after.
  • the command system will be described.
  • the bus width of the command transmission line 102 is 8 bits.
  • the commands are encoded to make transmission easier. 2003/008973, so you can actually transmit 6 bits of information.
  • the breakdown of 48 bits is as follows.
  • CSR Row address chip select
  • row address ROW, column address COL, and output instruction OUT can issue instructions completely independently of each other, chip select and bank select all have dedicated bits. Instructions are assigned 1 bit each for row address specification (RAS), column address specification (CAS), output instruction (OUT), write specification (WR I), and precharge (PRE).
  • RAS row address specification
  • CAS column address specification
  • OUT output instruction
  • WR I write specification
  • PRE precharge
  • WR I indicates a write operation in combination with column address specification (CAS).
  • CAS column address specification
  • Two types of instructions are provided for the precharge, a designated precharge and an all bank precharge.
  • auto refresh, self-refresh, and mode register set are specified by a combination of RAS and BSR.
  • the chip select is specified by CSR.
  • the bank designated by the BSR is precharged. No special operation is performed on the contents of FIF ⁇ 904. If the processing of the read / write instruction has not been completed, priority is given to the read / write processing. Therefore, the contents of column address FI FO 901, write flag FI FO 902, and write data FI FO 903 do not exist at the time of precharge.
  • all-bank precharge all banks of the memory chip 130 specified by CSR are precharged. At this time, the lead data FI FO 90 Clear the contents of 4 at the same time. If the processing of the read / write instruction has not been completed, priority is given to the read / write processing. However, the read data FIF0904 will be discarded when all bank precharges are issued, so it is safe to ignore read processing.
  • the all bank precharge instruction is used mainly to initialize the operation of the memory chip 130 at startup.
  • the auto refresh is an instruction for refreshing a column address automatically generated by a refresh counter (not shown) in the memory chip 130. In this case, refresh all links simultaneously. If the processing of the read / write instruction has not been completed, the read / write processing has priority. Overnight FIDFO904 contents are retained.
  • Self-refresh is an instruction to stop the PLL circuit 61, input / output circuits, decoders / encoders, etc., and automatically retain the memory contents using the refresh timer and refresh counter inside the memory chip 130. . Because daisy-chain connection is used, the bus operation is basically undefined unless a self-refresh command is given from the downstream side of the daisy-chain connection. Return from self-refresh is the same as the startup procedure. ,
  • the mode register set rewrites the contents of the mode register 6-18 mainly to assign a chip select number to the memory chip 130 at the time of start-up or to specify the current driving force of the driver circuit.
  • the contents of the register are specified by the row address ROW.
  • start-up procedure of the daisy-chain memory bus system in this embodiment may be as follows.
  • the startup will be described with reference to Fig. 1.
  • each memory has a built-in PLL circuit 601 Therefore, the startup procedure is more complicated than general SDRAM.
  • the memory controller 110 is activated, and the clock signal 101 output from the memory controller 110 is stabilized. At this time, each PLL control signal 1 0 5-0 to 1 0 5-2 outputs 1. Then, the information of each DIMM is obtained from the DIMM information ROM through the DIMM information bus 106.
  • the PLL control signal 105-1 falls from 1 to 0.
  • the mode register 6 18 of the memory chip 130 of the DIMM 110 is reset, and the PLL circuit 601 starts locking.
  • the operation of the memory chip 130 of DIMM 120-1 is the same as described above.
  • the PLL control signal 105-1 is returned to 1.
  • the mode register is set.
  • the latency of the entire memory bus is measured so that the memory controller 110 can correctly receive the read data.
  • the daisy chain memory bus system in the present invention is a memory chip. Since the variation in latency within 130 can be tolerated, it is necessary to measure the latency from when an OUT instruction is issued to when data is actually received by the memory controller 110. This requires only a simple test pattern. In the example of FIG. 1, since four data transmission paths 103 are prepared, the latency control of four systems is performed separately; f ⁇ ⁇ .
  • the input clock 101 i of the memory chip 130 on the downstream DIMM 120 is output from the memory chip 130 on the upstream DIMM 120 Since the output clock is 101-0, the PLL circuit 601 mounted on the upstream memory chip 130 is stabilized before the PLL circuit 601 mounted on the downstream memory chip 130 is started.
  • CSR 3'b001.
  • the DIMMs 120 include a single-sided DIMM with a memory chip 130 only on the surface and a dual-sided DIMM with a memory chip 130 on both sides. In the embodiment shown in FIG.
  • information such as the capacity of the DIMM, the distinction between the single / dual-side DIMMs, the setting of the recommended current driving force, and the tRACtCACC is written in the DIMM information ROM140.
  • the daisy-chain memory bus system speeds up communication by not using a shared bus. However, further high-speed communication is achieved through command / data encoding.
  • multi-bit data is equal to the number of bits.
  • Clock signal or stove signal
  • data capture is transmitted simultaneously on multiple transmission lines, and data is transmitted and received in synchronization with the clock signal. Therefore, if no data change occurs, only the clock signal makes a transition, and if all data reverses, all signals including the clock signal make a transition. Therefore, in 16-bit parallel transmission, all possibilities are possible from a single-bit transition of the clock only to a simultaneous transition of 17 bits.
  • each pin always includes an inductance component 1221.
  • the power supply voltage applied to the IC body decreases due to the influence of the inductance component.
  • the current driving capability of the output driver 122 decreases.
  • the signal transmission delay time is longer in the case of 1-bit transition and in the case of 17-bit transition than in the case of 17-bit transition. This shift is transmitted as a skew.
  • Fig. 13 shows the correspondence between the actual data and the transition of the transmission line 103.
  • a transmission code is given to the actual data shown in the data column. If the transmission code is 1, the level of the transmission line 103 transits, and if the transmission code is 0, the level of the transmission line 103 retains the previous value. Basically, the same applies to the addressless transmission line 102, except that the Data section is expanded from 4 bits to 8 bits, and the transmission code section is expanded from 6 bits to 8 bits.
  • a transmission code is assigned without data. This is effective, for example, when a daisy-chain memory bus system is applied to a graphic memory. In the case of graphic memory, you may want to draw at a certain point. However, high-speed DRAM requires high-speed data transfer and burst transfer, so it is necessary to rewrite the memory other than the point to be drawn.
  • H is followed by an 8-word command and data itself (CO to C7, D0 to D7).
  • This command and data are encoded as described above.
  • This F for example, unconditionally sets the upper 4 bits (102 [7: 4]) of the command transmission line 102 and the upper 3 bits (103 [5: 3]) of the data transmission line 103 to low level,
  • the lower 4 bits (102 [3: 0]) of 102 and the lower 3 bits (103 [2: 0]) of the data transmission line 103 hold the levels of C7 and D7.
  • the transition from C7 to F is 0 to 4 bits, and the transition from D7 to F is 0 to 3 bits.
  • the coding deviates slightly from the goal of keeping the number of transitions on the transmission line constant irrespective of the data pattern, but the smaller the number of transitions, the better the simultaneous switching noise resistance I ' Therefore, it does not matter much.
  • FIG. 14 is a block diagram of a motherboard 1501 of a computer using the daisy-memory bus system according to the present invention.
  • microprocessor (socket) 1502 memory controller 110
  • peripheral controller 1503 I / O controller 1504
  • peripheral daughter board (slot) 155 an external expansion port 1506, a memory subsystem 1507, a graphics subsystem (slot) 15008, etc. are arranged.
  • the motherboard 1501 is connected from the microprocessor 1502 to the memory controller 110 through the microphone processor bus 1511.
  • the memory controller 110 is a device for controlling the memory subsystem.
  • the peripheral controller 1503 is connected to the peripheral controller 1503 through the peripheral device controller connection port 1512. Graphic port through graphic port h 1 5 1 5 Connected to stem 1508.
  • the peripheral device controller 1503 controls the peripheral device bus 153, which is a bus for connecting various peripheral devices.
  • Peripheral device bus 1513 connects various peripheral device daughter boards 1505, including I / O controller 1504 that controls various I / O devices of the computer. .
  • the external P device is connected to the external expansion connector 1506, and the signal is connected to the I / O controller 1504 through the external device port 1514.
  • the daisy-chain memory bus system in Fig. 1 is optimized for a memory subsystem. In FIG. 14, it is applied to the memory subsystem 1507. However, the microprocessor bus 1511 in Figure 14, peripheral device controller connection port 1512, peripheral device bus 1513, external device port 1514, graphic port 1515 phase It can also be applied to buses / ports that make directional connections. In addition, it is common that a memory is also mounted on the graphic subsystem 1508, and the digital bus memory system is also applied to the memory bus of the graphic subsystem 1508. Is possible. Needless to say, in the present invention, the memory is added by using the DIMM, but the memory may be directly mounted on the base without using the DIMM. Further, the present invention can be applied to a transmission line inside a chip. Fig.
  • a DIMM and a DIMM socket are required to connect the memory chip 130 to the memory subsystem.
  • the structure of the DIMM and the DIMM socket was relatively simple.
  • the daisy-chain memory bus system has a structure in which signals pass through the inside of the memory chip 1'30, the signal flow is a DIMM socket—DIMM 120 ⁇ DIMM socket '.
  • the DIM Ml 20 is not inserted, the signal is disconnected on the way, and the daisy chain memory bus system does not function.
  • a dummy DIMM without the memory chip 130 is inserted to maintain signal connection. This method is costly and has many problems in terms of usability, such as the need for users to save dummy DIMMs.
  • FIG. 15 is a schematic diagram of DIMM 120 in the daisy-chain memory bus system. Since FIG. 16 is a schematic diagram, various signal lines, power supplies, the number of DIMM information ROMs 140, the number of memory chips 130, and the like are omitted. All the memory chips 130 have the same structure.
  • the input terminals 10 l_i, 102_i, and 103—i of the signal lines are arranged on the right side of the memory chip 130, and the output terminals 10 l—o, 102—0, of the signal lines are on the left side. 103-0 is located. Pins of the same height on the left and right correspond to the same signal input and output. By arranging the pins of the memory chip 130 in this manner, the wiring on the DIMM 120 can be simplified.
  • the signal wiring pattern 1 60.1 of the DIMM 1 2 0 is made symmetrical on the front and back, so that the signal line 1 0 1 — i, 1 of the input terminal 1 6 3 of the DIMM 1 20 0 2-i, 103-i and the signal line 101-o, 102-o, 103-0 of the output terminal 160 4 have the same front and back sides.
  • the same signal is placed on the front and back of terminals 1603 and 164 of the DIMM, so that it is not limited to the wiring pattern creation method. Absent. Obviously, the signal lines 101, 102, and 103 are in the opposite relationship, and the other signal lines and power supply terminals are irrelevant.
  • FIG. 16 shows an example of the structure of the DIMM socket.
  • FIG. 16 is a cross-sectional view of the DIMMM socket, showing two states: a state in which DIMM120 is inserted, and a state in which DIMM120 is not inserted.
  • the terminal of the socket and the terminal of the DIMM 120 are connected as in a normal DIMM.
  • the left and right terminals are short-circuited when DIMMM120 is not inserted.
  • the terminals of the DIMM 120 are input and output of the same signal on the front and back. Therefore, even when the DIMM 120 is not inserted, the signal connection is not interrupted and the daisy chain memory bus system can be operated by short-circuiting.
  • it is a simple one using the force of the terminal spring in the DI MM socket, but in order to ensure the operation, a lever for fixing the DI MM 120 and a DI MM 1 It is also possible to mechanically short-circuit the terminals using the force at the time of 20 insertion.
  • a memory system with the same cost and ease of use of DIMMs as conventional SDRAM is constructed. it can.
  • DIMM10 basically has been premised on being able to be added to the next stage. However, it is not always necessary to add DIMM 120 to the next stage. For example, in the case of a portable computer or the like, only one DIMM slot is mounted, and in many cases, the amount of memory is not replaced by expansion but by replacement of the DIMM. In this case, as shown in Fig. 17, by mounting the unit 104 on the DIMM 120, the clock output from the DIMM and the command signal output 1 0 2-The terminal corresponding to 0 can be omitted. As a result, the area of the DIMM socket can be reduced. In portable computers, there is a need to reduce the mounting area of all components, and there is a possibility that DIMM120 cannot be added.
  • the memory chip 130 0 which does not output the clock signal 101-0 and the command signal 102__o is output. 1 can be used to construct a DIMM 120 equivalent to FIG.
  • the output terminals of the memory chip 130 may not function at the manufacturing stage.However, the on-chip termination function or the output buffer is stopped by the mode register 6 18 or external pin setting. You may let it. Needless to say, even if the structure of the DIMMs 120 shown in FIGS. 17 and 18 is used, the daisy-chain memory bus system that can be added has the lowest DIMMs 120 Can be used as
  • FIG. 19 is a block diagram showing another embodiment of the digital chain memory bus system according to the present invention.
  • the basic configuration is not much different from the embodiment of FIG.
  • the PLL circuit is not built in the memory chip 150 and an external PLL chip 160 is provided. .
  • the chip area and power consumption of the memory chip 150 are reduced.
  • the clock signal 101 output from the DIMM 120 or the memory controller 110 in the preceding stage of the daisy-chain is once input to the PLL chip 160, and from there, as the DIMM clock 101-1-1.
  • the clock is distributed to each memory chip 150 on the DIMM 120.
  • the clock 101 is output to the next stage DIMMM120.
  • the phase difference between the two clock outputs 1 0 1—1 and 101 in chip 160 is the phase difference between input clock 1 0 1—1 and output command 102 and data 103 in memory chip 150.
  • the delay amount By designing the delay amount to be the same as that described above, the phase difference between the clock transmission line 101, the command transmission line 102, and the data transmission line 103 can be reduced.
  • the delay amounts need not be particularly matched. Further, there is no problem even if the clock 101 and the DIMM clock 101_1 are the same signal line.
  • FIG. 20 is a block diagram of one embodiment of the memory chip 150 of FIG. FIG.
  • reference numeral 21 is a waveform chart for explaining an example of the operation.
  • reference numeral 2101 denotes a command input transition detection circuit
  • 1102 denotes a command latch
  • 1103 denotes a data input transition detection circuit
  • 1104 denotes a command input transition detection circuit.
  • Reference numeral 210 denotes a command parallel-to-serial conversion circuit
  • reference numeral 1106 denotes a data parallel-to-serial conversion circuit.
  • the input and output of the command 102 will be described, but the input and output of the data 103 can be processed in the same manner.
  • the command input transition detection circuit 210 detects a level transition of the command input 102-i, and generates a 10-phase command latch clock 215. In accordance with this command latch clock, the command latch 210 latches the command input 102-i. And D
  • the command output circuit 210 outputs the command output 1 0 2 0 in synchronization with the 1 MM clock 1 0 1—1.
  • the data input transition detection circuit 2103 detects the level transition of the data input 103-i, and the generated 10-phase data latch clock 215 0 4 latches data input 1 0 3—i. Then, in synchronism with the DIMM clock 101-1-1, the data output circuit 210 outputs a data output 103-0.
  • the operation of the memory 150 after the command 102 and the data 103 are input is the same as the operation of the memory chip 130 in the embodiment of FIG.
  • FIG. 23 is a block diagram of the memory chip 170 in the embodiment of FIG.
  • the operation of the memory chip 170 is the same as the operation of the memory chip 150 in the embodiment of FIG. 10, and therefore detailed description is omitted.
  • the timing of the clock 101 does not match the timing of the command 102 and the data 103, the clock timing of the DLL 2401 in the memory is required. Then, the command output circuit 2405 and the data output circuit 2406 are operated. Since the internal clock 245 is not a 10-phase clock, the command output circuit 245 and the data output circuit 246 are different from those of the second embodiment.
  • the clock signal 101 has a frequency equal to or half the transfer rate of the command 102 and the data 103. If PLL is adopted instead of DLL, the clock 101 can adopt the value 1 / X of the transfer rate of the command 102 and the data 103. '
  • the signals of the memory controller 110 and the memory chips 130, 150, and 170 are divided into commands 102 and data 103.
  • the write data is transferred on the command transmission line 102, it takes the form of the embodiment shown in the block diagram of FIG.
  • the number of pins of the memory controller 110 can be reduced.
  • the bus efficiency can be improved. Because the 1 0 3-i pin of the memory chip 13 0 on the most upstream DIMM 1 2 0 — 0 is not used, termination processing is performed on the motherboard, but it can be simply connected to GND .
  • FIG. 25 is a block diagram showing still another embodiment of the daisy-chain memory bus system of the present invention.
  • the embodiment of FIG. 25 differs from the previous embodiments in that the command transmission line 102 is input to the memory controller 110.
  • the read data was input to the memory controller 110 through the data transmission line 103, but in the embodiment of FIG.
  • the unused command transmission line 102 is also used.
  • Whether to output a command or data 'to the command transmission line 102 is determined by rewriting the mode register.
  • Write data is basically input to the memory chip 190 via the data transmission line 103, but data may also be transmitted from the command transmission line 102. With this configuration, the bus efficiency in the read operation in the memory chip 190 is improved.
  • the clock transmission line 101 and the command transmission line 102 output one set from the memory controller 110 and distribute it to the uppermost memory. Did not have a one-to-one connection. If there is a problem with this, the transmission line 101 and the command line 102 may be output from the memory controller as needed.
  • the distribution may be performed using the bus buffer 2701, as in the embodiment shown in FIG.
  • the data transmission line also passes through the bus buffer 2701, the timing of the clock 101, the command 102, and the 'data 103' match.
  • one set of data input / output 103 per memory was used, but there is no problem if more than two sets are used.
  • INDUSTRIAL APPLICABILITY The present invention can be widely used for a semiconductor integrated circuit device, a data processing system, and a memory system.
  • an input terminal to which an input signal including any one of a command, information, a location of information, and an evening signal is supplied, and an internal circuit formed in response to the input signal
  • an output terminal for outputting the output signal or the signal supplied from the input terminal
  • An input terminal to which an input signal including any of a command, information, a location of information, and a timing signal is supplied, and a signal formed by an internal circuit in response to the input signal or a signal supplied from the input terminal A plurality of semiconductor integrated circuit devices each having an output terminal for outputting a signal, and an output terminal of a preceding stage of the plurality of semiconductor integrated circuit devices and a semiconductor integrated circuit of a next stage
  • the corresponding input terminals of the device are connected to each other to form a cascade, and an input signal including any of the above-mentioned command, information, information location, and timing signal formed by a signal generation circuit is transferred to the first-stage semiconductor.
  • a daisy-chain configuration is used by supplying the signal to the input terminal of the integrated circuit device and supplying the signal from the output terminal of the final stage semiconductor integrated circuit device to the signal generation circuit. Transmission of high-speed data can be obtained capable and data processing systems to.

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Abstract

命令、情報、情報の所在位置、タイミング信号のいずれかを含む入力信号が供給される入力端子と、上記入力信号に応答し、内部回路で形成された信号又は上記入力端子から供給された信号を出力させる出力端子とを持つ半導体集積回路装置を複数個用い、上記複数の半導体集積回路装置のうちの前段とされる半導体集積回路装置の出力端子と次段とされる半導体集積回路装置の入力端子との対応するもの同士を接続してデイジーチェーン構成としてデータ処理等のためのデータ転送を行う。

Description

半導体集積回路装置、 データ処理システム及びメモリシステム
技術分野
この発明は、 半導体集積回路装置、 デ一夕処理システム及びメモリシ ステムに関し、 主としてマイクロプロセッサとメモリ装置との間のデー 夕高速化技術に利用して有効な技術に関するものである。
明 田
背景技術
メモリコントローラとメモリ間の通信方式は、 主として複数本の伝送 線路 （バス ： B u s ) を用い、 さらに 3個以上の装置が物理的に同一の 伝送線路で通信を行うことが可能なシェア一ドバス （S h a r e d B u s ) 方式が一般的に採用されている。 シェアードバスは、 1サイクル で複数のデータを通信するため、 単位時間当たりの送受信データ量が大 きい。 さらに装置の数によらずバスは 1つでよいため、 システムに応じ たメモリ量の変更やメモリの追加 （増設） を容易にしている。 シェア一 ドバスの例として、 JEDEC Standard 79, Double Data Rate (DDR) SDRA M Specification (文献 1 ) が挙げられる。
金属酸化膜半導体トランジスタ（MOS: Metal Ox ideSemi conductor)のス ケーリングにより、 集積回路（IC: Integrated Circui t) 、 特に中央演算 処理装置 (CPU: Central Processing Unit) の処理能力は劇的に増加して きた。 しかし近年、 C P Uの処理能力の増加に割にコンピュータシステ ム全体の処理能力が増加しないという問題点がある。 これは、 C P Uの 処理能力に対して、 相対的に主記憶 （メモリ） の速度が遅くなりつつあ ることが原因の一つにあげられる。 特に、 メモリコントローラとメモリ間ィン夕フェースは、 上記の通り シェアードバスを採用するため、 通信速度の増加に伴い、 データ線路間 のタイミングのずれ （スキュー） が問題になってくる。 また同一線路上 に多数の装置が存在することで、 装置間のタイミングの違い、 装置数に よる伝送条件の変化、 各装置が接続されている地点における信号の反射 等の問題が発生する。 それにより、特に高速なメモリコントローラーメ モリ間インタフヱ一スでは、 接続されるメモリの数 (DI匪: Dual Inl ine Memory Module の枚数） に制限がつく、 高価な R e g i s t e r e d D I MM使用を余儀なくされ、 すべてのメモリスロットを使用するとェ ラ一が発生するなど様々な問題点が起こっている。
この発明の目的は、高速なデ一夕の伝達を可能とした半導体集積回路 装置、 データ処理システム及びメモリシステムを提供することにある。 この発明の他の目的は、簡単な構成で高速なデータの伝達を可能とした 半導体集積回路装置、 データ処理システム及びメモリシステムを提供す るこ,とある。 この発明の前記ならびにそのほかの目的と新規な特徴は、 本明細書の記述および添付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、下記の通りである。 すなわち、 半導体集積回路装置において、 命令、 情報、 情報の所在位置、 タイミング信号のいずれかを含む入力信 号が供給される入力端子と、上記入力信号に応答し、 内部回路で形成さ れた信号又は上記入力端子から供給された信号を出力させる出力端子と を持つようにする。
命令、 情報、 情報の所在位置、 夕イミング信号のいずれかを含む入力 信号が供給される入力端子と、 かかる入力信号に応答して内部回路で形 成された信号又は上記入力端子から供給された信号を出力させる出力端 子とを備えた半導体集積回路装置の複数個を用い、 上記複数の半導体集 積回路装置のうち、前段とされる半導体集積回路装置の出力端子と次段 とされる半導体集積回路装置の入力端子との対応するもの同士が接続さ れて縦列形態とし、信号生成回路で形成された上記命令、 情報、 情報の 所在位置、 タイミング信号のいずれかを含む入力信号を上記初段の半導 体集積回路装置の入力端子に供給し、 終段の半導体集積回路装置の出力 端子からの信号を上記信号生成回路に供給してデータ処理システムを構 成する。
コマンド、 データ、 ァドレス、 夕イミング信号を含む入力信号がそれ ぞれ供給される入力端子と、上記入力端子から供給された入力信号に対 応した信号をそれぞれ出力させる出力端子とを含む半導体記憶装置の複 数個を用い、上記複数の半導体記憶装置のうち、前段とされる半導体記 憶装置の出力端子と次段とされる半導体記憶装置の入力端子との対応す るもの同士が接続されて縦列形態としてメモリシステムを構成する。 図面の簡単な説明
第 1図は、 本発明が適用されたメモリシステムの一実施例を示すプロ ック図であり、
第 2図は、 本願、発明に係るデイジ一チヱ一ン接続におけるメモリコン トローラとメモリとの接続方法の説明図であり、
第 3図は、 この発明に係るメモリチップおよびその信号線の説明図で あり、
第 4図は、 この発明に係るメモリチップ間のコマンド /デー夕の伝送 方法の一例を説明するための波形図であり、
第 5図は、 この発明に係るメモリチップ間のコマンド /デ一夕の伝送 方法の他の一例を説明するための波形図であり、
第 6図は、 この発明に係るメモリチップのー実施例を示すプロック図 であり、
第 7図は、 第 6図のメモリチップにおける入力信号の取り込み方法を 説明するための波形図であり、
第 8図は、 第 6図のメモリチップのバンク内部の一実施例を示すブロ ック図であり、
第 9図は、 第 6図のメモリチップにおける読み出し動作を説明するた めの波形図であり、
第 1 0図は、 第 6図のメモリチップにおける書き込み動作を説明する ための波形図であり、
第 1 1図は、 この発明が適用される I Cのパッケージの等価回路図で あり、 '
第 1 2図は、 第 1 1図の I Cの動作の一例を説明するための出力波形 図であり、
第 1 3図は、 この発明に係るメモリチップの符号変換説明図であり、 第 1 4図は、本発明によるデイジ一チヱーンメモリバスシステムを用 いたコンピュータのマザ一ボードのー実施例のブロック図であり、 第 1 5図は、 この発明に係るディジーチヱ一ンメモリバスシステムに おける D I M Mの一実施例を示す平面図であり、
第 1 6図は、 この発明に係る D I MMソケットの断面図であり、 第 1 7図は、 この発明に係るデイジ一チヱ一ンメモリバスシステムに おける D I MMの他の一実施例を示す平面図であり、
第 1 8図は、 この発明に係るディジーチェ一'ンメモリバスシステムに おける D I MMの他の一実施例を示す平面図であり、
第 1 9図は、 本発明に係るデイジ一チヱ一ンメモリバスシステムの他 の一実施例を示すプロック図であり、
第 2 0図は、 第 1 9図のメモリチップのー実施例を示すプロック図で あり、
第 2 1図は、 第 1 9図のメモリチップの動作の一例を説明するための 波形図であり、
第 2 2図は、 本発明に係るデイジ一チェーンメモリバスシステムの他 の一実施例を示すブロック図であり、
第 2 3図は、 第 2 2図のメモリチップのー実施例を示すプロック図で あり、
第 2 4図は、 本発明に係るデイジ一チヱ一ンメモリバスシステムの他 の一実施例を示すプロック図であり、
第 2 5図は、 本発明に係るデイジ一チェーンメモリバスシステムの更 に他の一実施例を示すブロック図であり、 '
第 2 6図は、 本発明に係るディジーチェーンメモリバスシステムの更 に他の一実施例を示すプロック図であり、
第 2 7図は、 本発明に先立って検討されたシェア一ドバス接続におけ るメモリコントローラとメモリの接続方法の説明図である。 発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説 明する。
第 1図には、 本発明が適用されたメモリシステムの一実施例のプロッ ク図が示されている。 この実施例は、 特に制限があるわけではないが、 コンピュー夕システムにおけるメモリサブシステムに向けられている。 第 1図において、 1 1 0はメモリコントローラであり、 1 2 0— 0〜1 2 0 2はメモリモジュール （D I MM) であり、 1 3 0はメモリチッ プであり、 1 4 0は D I M M情報 R O Mであり、 1 0 1はクロック伝送 線路であり、 1 0 2はコマンド伝送線路であり、 1 0 3はデータ伝送線 路であり、 1 0 4はターミネータであり、 1 0 5— 0〜 1 0 5— 2は P L L制御信号線であり、 1 0 6は D I M M情報バスである。
第 1図において、 クロック伝送路 1 0 1、 コマンド伝送路 1 0 2、 デ —夕伝送路 1 0 3の各伝送路は、 各メモリチップ 1 3 0に入力され、 そ の後各メモリチップ 1 3 0から出力されている。 このように接続するこ とで、 メモリコントローラ 1 1 0と直後のメモ'リチップ 1 3 0とを接続 するクロック伝送線路 1 0 1とコマンド伝送線路 1 0 1を除き、 対応す るもの同士においてすベて 1対 1の接続となっている。 それにより、 各 伝送線路のタイミング条件が単純化され、 さらに素子数の変化による伝 送線路の条件変化も起こらず、 伝送線路中で信号が反射を起こすことも 防ぐことができる。
この時、 システムクロックをデイジ一チェ一ン接続しないとすれば、 クロック一データ間のタイミングをチップ内で調整するか、 もしくは最 悪の場合でもデー夕転送ができるように規格化しなければならない。 本 発明では、 システムクロックまで含めてデイジ一チェ一ン接続を行って おり、 すべて 2つの素子間のタイミングとして定義される。 また信号の 伝送方向も一方のみであり、 従来のシェア一ド'バスのように双方向通信 を行う場合と比較して読み出し/書き込みの切り替えを行う必要のない ぶんタイミング条件等が緩和される。
ここで、 従来のシェア一ドバス接続と、 本発明のデイジ一チヱーン接 続とを比較し、 本発明の特徴を明らかにする。 本願発明者において、 先 に検討されたシヱァ一ドバス接続におけるメモリコントローラとメモリ の接続方法を第 2 7図に示し、 本願発明に係るデイジ一チェーン接続に おけるメモリコントローラとメモリとの接続方法を第 2図に示す。 第 2図と第 2 7図において、 それぞれ 4個のメモリを接続した場合の データ信号線の接続である。 第 2 7図と第 2図において、 1 1 0— a， 1 0—bはそれぞれメモリコントローラ、 1 3 0— a， 1 3 0— bはメ モリチップ、 1 0 4はターミネータを示す。 さらに、 2 0 1は伝送線路 の寄生容量、 2 0 2はデータバスの分岐点 （スタブ） 、 2 0 3は伝送線 路における信号の反射、 2 0 4 , 2 0 6は出力ドライバ、 2 0 5， 2 0 7は入力バッファを示す。
第 2 7図のシヱァ一ドバス接続の問題点として、 まず駆動される負荷 が大きくなるという点を挙げられる。 シヱァ一ドバス接続では、 双方向 通信を行うため各メモリコントローラ 1 1 0 _ aおよびメモリチップ 1 3 0— aは、 出力ドライバ 2 0 4と入力バッファ 2 0 5からなるトライ ステートバッファを持っている。 第 2 7図の例において、 各出力ドライ ノ 2 0 4が駆動しなければならない総容量負荷 C aは、 寄生容量 2 0 1 が C p , 出力ドライバ 2 0 4の容量が C d a， 入力バッファの容量が C i aとすると、 C a = 4 x C p + 5 X C d a + 5 X C i aとなる。 この容量 C aの容量値は非常に大きく、 大きな電流駆動力を必要とす る。 また通信速度が増すと、 信号波形の立ち上がり時間 Z立下り時間を 小さくしなければならないため、 さらに大きな'電流駆動力が必要となる 。 電流駆動力が大きくなると、 出力ドライバ 2 0 5のサイズが増し、 C d aの値がさらに大きくなる傾向にある。 そのため、 高速な波形の立ち 上がり/立下りを得ようとしても、 電流駆動力の増加分が出力バッファ 2 0 5の容量の増加により相殺され、 思うように立ち上がり時間/立下 り時間が小さくならない。
次に、 信号波形の完全性 （シグナルインテグリティ） の問題点を挙げ る。 シヱァ一ドバス接続では、 1つのバス上に複数のチップが存在する ため、 バスに必ずスタブ 2 0 2が存在する。 バス配線に直接メモリを実 装することで、 見た目上スタブ 2 0 2をなくすことは可能であるが、 短 いとは言ってもメモリのパッケージ自体がスタブ 2 0 2となってしまう ため、 シェア一ドバスにスタブ 2 0 2は必ず存在するといつてよい。 このようなスタブ 2 0 2力存在すると、 信号が反射 2 0 3を起こす。 反射 2 0 3の影響により信号波形が乱れ、 信号伝達に支障をきたす。 言 うまでもないことであるが、 通信速度が速くなればそれだけ反射の影響 が大きくなる。 バスに接続されている機器の個数が一定であるシステム の場合、 線路インピーダンスを慎重に設計することで、 信号反射を押さ えることもできる。 しかしメモリサブシステムの場合、 ユーザ一による メモリの増設が可能であることという要求が強い。 そのため、 それぞれ 固有の誤差を持つ様々な機器との接続を行う必要があり、 信号反射を押 さえることは困難である。
なお、 バスのタ一ミネ一夕 1 0 4および、 チップ入出力端子において も信号の反射は起こり得る。 しかしチップ入出力端子では、 スタブ 2 0 2と比較してィンピーダンス整合が取り易く、 信号反射の影響は比較的 少なくてすむ。 これらの理由により、 シヱァ一ドバス接続を用いて高速 通信を行うことは非常に難しくなりつつある。
この発明に係るディジーチヱーン接続においては、 第 2図に示した通 り、 一つの出力ドライバ 2 0 6が駆動しなければならない総負荷容量 C bは、 寄生容量 2 0 1が C p， 出力ドライバ 2 0 6の容量が C d b， 入 力バッファの容量が C i bとすると、 C b = C'p + C d b + C i bとな る。
第 2図の例において、 C bの値は C aと比較して、 大体 1 / 4程度に なることは明らかである。 更に、 出力ドライバが駆動しなければならな い総負荷容量が減少するため C d bく C d aとなる。 それにより、 総負 荷容量はさらに小さくすることができる。 ゆえに、 ディジーチヱーン接 続は、 波形の立ち上がり/立下り時間を小さくすることが容易である。 さらに、 デイジ一チヱーン接続では信号反射の問題も起きにくレ、。 上 でも述べた通り、 チップの出力端子ではィンピ一ダンス整合が取り易い ため信号反射は起こりにくい。 無論、 チップの入力端子でもインピーダ ンス整合を取ることは可能である。 さらに、 インピーダンス整合を取ら なくとも、 出力端子側でインピーダンス整合が取れていれば、 再び入力 端子側に信号が反射してくることはないため、 シグナルィンテグリティ を悪化させる要因とはならない。 よって、 ディジーチェーン接続ではシ グナルインテグリティが良いと言うことができる。
このように、 シヱァ一ドバス接続と比較してディジーチェーン接続は 高速通信を行うのに適した接続法式であると言える。 またメモリ増設の 容易さにおいても、 シェア一ドバス接続では、 バスに接続されたメモリ の個数が増えるにしたがって、 総負荷容量が大きくなる。 またスタブが 増えることで信号の反射が大きくなり、 シグナルインテグリティが悪化 する。 一方、 ディジーチヱ一ン接続では、 メモリの個数が増えても各信 号線の条件は変化しないため、 メモリ増設も容易である。
一般的なシステムでは、 特にクロック信号は 1つのチップから出力さ れたものを、 他すベてのチップで共有するというアプローチをとること が多い。 本発明におけるディジーチエーンメモリバスシステムではク口 ック 1 0 1まで、 ディジーチヱーン接続を行う。 これは、 タイミング条 件の簡素化が目的である。 すなわち、 あらゆる信号には必ずタイミング のずれが存在するため、 メモリサブシステム全体を規格化するに当たつ ては、 このタイミングのずれも考慮に入れなければならない。
ここで、 クロック供給と、 コマンド， デ一ダの供給とを別系統とする と、 クロック一データ， コマンド間のタイミングのずれを考慮する必要 がある。 このタイミングのずれは、 ずれの大きさが動作中に大きく変化 することも考慮に入れなければならない。 このタイミング変化を許容で きるようにするためには、 コマンド， データの入力から出力までの遅延 に、 あらかじめマ一ジンをとつておくか、 もしくは、 ヘッダゃフッ夕に ゥヱイトを揷入したり削除したりしてタイミング調整をできるようにす る必要がある。 '
入力から出力への遅延にマージンを持たせておく方法は、 有効である が、 マージン分の遅延が直列に接続されるメモリチップ 1 3 0の個数分 積み上がる。 これにより、 メモリコントローラが読み出し命令を発行し た後、 デ一夕を受け取るまでの遅延時間が大きくなつてしまうという問 題がある。 また、上記ゥヱイ トの揷入/削除はあらかじめ削除可能なゥ エイ トを揷入しておく必要があり、 バス効率が悪化する。 上記ウェイ ト を削除したスロット （s l o t ) から更に後ろのチップでゥヱイ トを削 除することを防ぐ必要があるなど、 チップの構成が複雑化する。 このよ うにクロックを別に供給するのは、 様々な問題点があり実用的ではない 。 よって本発明ではクロック 1 0 1も含めて、 ディジーチェーン接続す る。 '
第 3図には、 この発明に係るメモリチップ 1 3 0およびその信号線が 示されている。 同図は、 デイジ一チェーンメモリバスシステムの信号の 内容を説明するものである。 各信号線におけるメモリチップ 1 3 0への 入出力を明確にするため、 それぞれ、 入力クロック 1 0 1一 i， 出カク ロック 1 0 l— o， 入力コマンド 1 0 2一 i， 出力コマンド 1 0 2— 0 ， 入力データ 1 0 3— i， 出力データ 1 0 3— 0とする。 特に制限する ものではないが、 この説明では、 各クロック 1 0 1は 1 b i t , コマン ド 1 0 2は 8 b i t , データ 1 0 3は 6 b i tとする。
第 4図には、 この発明に係るメモリチップ 1 3 0の動作の一例を説明 するための波形図が示されている。 メモリチップ 1 3 0のすベての信号 はスロットという単位で区切られる。 クロック 1 0 1は各チップにシス テムクロックを供給するという役割のほか、 上記のスロッ トを区切る役 割をになう。 コマンド 1 0 2とデ一夕 1 0 3は、 スロット每に C 0〜C 7及び D 0〜D 7のような 8ワード （wo r d) と、 その前後に挿入さ れたへッダ （H : He a d e r) とフッ夕 （F : F o o t e r) とが含 まれる。
第 4図に示した通り、 メモリチップに入力されたクロック 1 0 1— i ， コマンド 1 0 2— i， データ 1 0 3— iはそ.れぞれ入力夕ィミングが ずれている可能性がある。 各チップ内部でそれぞれのタイミングを調整 して外部へ出力する。 そのことにより、 ディジーチヱ一ンメモリバスシ ステムのタイミング条件は、 2チップ間 （出力チップ一入力チップ） の みに限定される。
第 4図及び第 5図には、 この発明に係るメモリチップ 1 3 0間のコマ ンド /デー夕の伝送方法の概略を説明するための波形図が示されている 。 言うまでもないことであるが、 メモリチップ 1 3 0へは、 データのリ —ド /ライ 卜 (読み出し/書き込み) を行う必要がある。 コマンド伝送 路 1 0 2には、 リード命令、 ライト命令のほか、 ί亍アドレス， 列ァドレ ス， バンク指定等の内容が含まれている。 これらコマンド情報は、 メモ リコントローラ 1 1 0から、 メモリチップ 1 3.0へと一方的に送信され る情報であるため、 メモリチップ 1 3 0側は受信するのみであるが、 デ 一夕はメモリチップ 1 3 0から送信する場合がある。
データの送受信は、 スロッ ト （s l o t) 単位で行われる。 メモリコ ントローラ 1 1 0からリード命令が発行されたとき、 第 5図の 5 0 1に 示した通り、 メモリチップ 1 3 0はスロッ トのデータ部をリードデ一夕 へ置き換える。 すなわち、 該スロッ トにおける入力データ 1 0 3— iは DAT 1で示されるデータ集合であるのに対し、 該スロッ トにおける出 力データ 1 03— 0はメモリ 1 0 3からリードされたデータ R0で示さ れるデータ集合に置き換わる。 ライト動作時は、 ライト命令によって示 されたスロットから、 データを書き込む （第 5図の 502参照） 。 これ により、 メモリチッフ Ί 30におけるデータのリード/ライトが可能に なる。
なお、 入力コマンド 1 02— iは、 変更を加えず、 出力コマンド 1 0 2— 0へ出力される。 リードデータへと置き換わらなかった入力データ 1 03— iも同じく出力データ 1 03— 0へと出力される。 なお、 命令 体系の詳細な説明については後述する。
第 6図には、 この発明に係るメモリチップのー実施例のプロック図が 示されている。 第 6図において、 60 1はメモ.リ内蔵の PL L回路であ り、 6 02はコマンドサンプリング回路であり、 603はコマンドタイ ミング検出回路であり、 604はコマンドラッチであり、 605はデ一 夕サンプリング回路であり、 606はデー夕タイミング検出回路であり 、 607はデータラッチであり、 608はデータデコーダであり、 60 9はデ一タエンコーダであり、 6 1 0はコマンドデコ一ダであり、 6 1 1はマルチプレクサであり、 6 1 2はクロック生成回路であり、 6 1 3 はコマンドパラレル一シリアル変換回路であり、 6 1 4はデ一タパラレ ルーシリアル変換回路であり、 6 1 5 (6 1 5— 0〜6 1 5— 7) はバ ンク F I FOであり、 6 1 6 ( 6 1 6_0〜 6 1 6一 7 ) はメモリァレ ィであり、 6 1 7 (6 1 7— 0〜6 1 7— 7) はバンクであり、 6 1 8 はモ一ドレジス夕であり、 620はクロック選択回路である。
入力クロック 1 0 1— iは PLL回路 60 1へ入力され、 第 7図 （A ) で示されるような 30相クロック 6 5 1 ( 6 5 1 [0] 〜65 1 [2 9 ] ) を生成する。 生成された 30相クロック 6 5 1によって、 入力コ マンド 1 02 iをコマンドサンプリング回路 60 2によりサンプリン グする。 この時、 入力コマンド 1 02— iと各クロックの位相は第 7図 (B) のような関係となる。 第 7図 （B) において、 0〜29の数字は それぞれクロック 6 5 1 [0] 〜6 5 1 [2 9] の位相に対応している すなわち、 各コマンドは、 それぞれ位相がずれた 3つのクロックでサ ンプリングし、 合計 240個のコマンドサンプル 6 5 1 ( 6 5 1 [2 9 : 0] [7 : 0] ) を得る。 ここで [2 9 ： 0] はサンプリングクロッ クを、 [ 7 ： 0 ] は 1 02— iの b i t選択を示す。 コマンドサンプル を 6 5 1 [ 3 n] [7 : 0] , 6 5 1 [3 n+ 1 ] [7 : 0] ， 6 5 1 [ 3 n+ 2 ] [ 7 ： 0 ] の 3つのグループに分ける。
すると、 それぞれが各コマンドの前半， 中央， 後半のサンプルとなる 。 第 7図 （B) の例では、 65 1 [3 n] [7 : 0] が前半， 6 5 1 [ 3 n+ 1 ] [7 : 0] が中央， 6 5 1 [3 n+ 2] [7 : 0] が後半の サンプルである。 ただし、 前半， 後半のサンプルはクロック 1 0 1ゃコ マンド 1 02のジッ夕などの影響により、 安定したサンプリング結果が 得られないため、 中央のサンプルを選択し使用することが望ましい。 そこで、 コマンドタイミング検出回路 60 3力 3つのグループのうち 、 どのグループが中央のサンプルであるかを判定する。 さらに、 コマン ドラツチ 604でへッダとフッ夕を判定し、 へッダとフッ夕を除いた符 号化コマンド 6 53 ( 6 53 [7 : 0] [7 : 0] ) をラッチする。 6 53 [7 : 0] [7 : 0] において、 前者の [ 7 ： 0 ] は、 前記第 4図 における C 0〜C 7を示し、 後者の [7 : 0] は入力コマンド 1 01一 iの b i t選択を示す。 すなわち C O = 6 5 3 [0] [7 : 0] である デー夕の入力も、 ほぼ同じ手順で ί亍う。 3 0相クロック 65 1で入力 データ 1 0 3 iをデータサンプリング回路 60 5でサンプリングし、 1 80個のデータサンプル 6 54 ( 6 54 [29 : 0] [5 : 0] ) を 得る。 データタイミング検出回路 606で、 中央のサンプルを判定する 。 さらにデータラッチ 607でヘッダとフッタを判定し、 符号化データ 6 56 ( 6 56 [7 : 0] [5 : 0] ) をラッチする。 656 [7 : 0 ] [ 5 : 0] において、 [7 ： 0] は第 4図における D 0〜D 7を示し 、 [5 : 0] は入力データ 1 03一 iの b i t選択を示す。 すなわち D 0 = 656 [0] [5 : 0] である。 中央のサンプル及び、 ヘッダとフ ッ夕の判定法は後述する。
特に制限するものではないが、 本発明におけるディジーチヱーンメモ リバスシステムでは高速データ通信を行うため、 コマンド伝送線路 1 0
2 , データ伝送線路 1 03上のコマンド/データは通信が容易になるよ うに符号化されている。 すなわち、 これが第 6図の符号ィ匕コマンド 6 5 3であり、 符号化データ 6 56である。 よって、 入力されたデータをメ モリアレイ 6 1 6へ書き込む前に、 符号化コマンド及び符号化データを 復号しなければならない。
符号化コマンド 6 53はコマンドデコーダ 6 1 0で復号され、 符号化 データ 6 5 6はデータデコーダ 608で復号される。 またメモリアレイ 6 1 6から読み出されたデータは、 デ一夕エンコーダ 609で符号化さ れる。 入力されたコマンドに従って、 各バンク 6 1 7へデータを書き込 んだりデータを読み出したりする。 また、 コマンドにはメモリチップ 1
30の内部動作等を規定するモードレジス夕セットがあり、 その場合モ —ドレジス夕 6 1 8の内容を書きかえる。
また、 クロック選択回路 6 20は、 クロック/コマンド/データ出力 用に 30相クロック 65 1から 1 0相クロック 662を選択する。 符号 化コマンド 6 53は、 コマンドパラレル一シリアル変換回路 6 1 3で 1 0相クロック 66 2を用いてタイミングを調整して出力コマンド 1 0 2 — oとして出力される。 符号化デ一夕 6 5 6もしくは符号化読み出しデ ータ 6 6 0は、 マルチプレクサ 6 1 1で選択された後、 データパラレル 一シリアル変換回路 6 1 4で 1 0相クロック 6 6 2を用いてタイミング を調整して出力データ 1 0 3— 0として出力される。
マルチプレクサ 6 1 1は、 読み出し動作時にメモリチップ 1 3 0から データを出力する場合、 符号化データ 6 5 6の代わりに、 符号化読み出 しデータ 6 6 0を選択する。 出力クロック 1 0 1—0は、 クロックジェ ネレ一タ 6 1 2で 1 0相クロック 6 6 2を用いて生成される。 この時、 クロックジェネレータ 6 1 2， コマンドパラレル一シリアル変換回路 6 1 3， データパラレル一シリアル変換回路 6 1 4の遅延時間を同じにな るように設計すれば、 出力クロック 1 0 1一 0、 出力コマンド 1 0 2— o、 出力データ 1 0 3 _ oの位相が揃う。
次に、 メモリチップ 1 3 0における実際の読みだし/書き込み動作に ついて説明する。 第 8図には、 第 6図のバンク 6 1 7内部のブロック図 が示されている。 バンク 6 1 7は大きく分けて F I F 0 (ファーストイ ンーファーストアウトメモリ） 6 1 5とメモリアレイ 6 1 6とに分かれ る。 このうち、 メモリアレイ 6 1 6は基本的な D R AMと同様な構成を している。 同図において、 9 0 1は列アドレス F I F 0であり、 9 0 2 はライ トフラグ F I F 0であり、 9 0 3はライ 卜データ F I F 0であり 、 9 0 4はリードデータ F I F Oであり、 9 0 5は行アドレスデコーダ であり、 9 0 6は列ァドレスデコーダであり、 9 0 7はメモリセルであ り、 9 0 8はセンスアンプであり、 9 0 9はメインアンプであり、 9 1 0はライトバッファである。
メモリチップ 1 3 0における読み出し動作を説明する。 第 9図に読み 出し時の各信号の波形図が示されている。 ここでは、 メモリチップ 1 3 0のバンク 6 1 7 4に対するリ一ド命令が行われる。 第 9図のスロッ 卜 0のコマンド C〇M0において、 ノ ンク 6 1 7— 4の行ァドレス （R OW0)指定、 バンク 6 1 7一 4の列ァドレス （COL O) 指定、 リー ド命令 R (WF 0 = 0) が行われる。 次に、 第 9図のスロット 1のコマ ンド COM 1において、 ノ ンク 6 1 7— 4の列ァドレス （COL 1 ) 指 定、 リ一ド命令 R (WF 1 = 0) が行われる。
入力コマンド 102一 iは、 コマンドデコーダ 6 1 0で復号され、 コ マンド 6 59として、 バンク 6 1 7— 4へ入力される。 バンク 6 1 7一 4中で、 コマンド 6 59は行ァドレス 920 (R OW 0 ) 、 列ァドレス (COL O) 、 ライトフラグへ （WF 0) と分離される。 第 9図のコマ ンド COM 0では、 行アドレスがバンク 6 1 7— 4を指定しているため 、 行アドレスデコーダ 90 5が直ちに動作し、 選択されたワード線 9 2 3を立ち上げる。
列ァドレスもバンク 6 1 7— 4を指定しているため、 列アドレス F I FO 90 1へ格納され、 ライトフラグ WF 0はライトフラグ F I FO 9 02へと格納される。 この段階では列アドレス F I FO 9 0 1には列ァ ドレス COL Oしか格納されていないため、 列アドレスデコーダ 906 は列アドレス COL 0をデコードする。 そして、 次の命令 COM 1で指 定された列ァドレス CO L 1は列ァドレス F I F 090 1へ入力され、 ライ トフラグ WF 1はライ トフラグ F I F〇 902へ入力される。 選択されたワード線 9 2 3に接続されているメモリセル 907はデー 夕線 9 24とチャージシヱァリングを起こし、 データ線 9 24に生じた 微小なレベル変化は、 センスアンプ 908で増幅され、 メモリセルの内 容が読み出される。 列ァドレス COL 0のデコード結果にしたがって、 メモリセル 907の内容はメイン I /0線 92' 5へ出力される。
ここで、 ライトフラグ F I FO 902から出力されているフラグはリ ード指定であるため、 メインアンプ 909はメイン I /〇線 92 5の内 容を増幅し、 リードデータ F I FO 904へ格納する。 この段階で、 列 アドレス F I F〇 90 1は列ァドレス C 0 L 0の内容を破棄し、 次の列 アドレス C〇L 1を列アドレスデコーダ 906へ出力する。 また、 ライ トフラグ F I F 0902も同様に WF 0を破棄し、 次の WF 1を出力す る。 列アドレス CO L 1がデコードされ、 メイン IZO線にデータが出 力されたところで、 WF 1がまたリード ί旨定であるため、 メインアンプ 90 9はメイン I /0線 9 2 5の内容を増幅し、 リードデータ F I FO 904へ格納する。
第 9図において、 コマンド COM 0が指定されてから、 リードデータ F I FO 904にデータが格納されるまでの時間は、 行ァドレスが指定 されてから t R AC及び列ァドレスが指定されてから t C ACというス ペックで規定される。 第 9図の例では、 行ァドレスと列ァドレスとを同 時に指定したため、 列ァドレスを指定した後、 t R A C後にリ一ドデー 夕 F I FOにデータが格納される。
その後、 第 9図のスロッ ト 2のコマンド COM 2で、 バンク 6 1 7— 4に対する F I FO出力命令 （DOUT) が われる。 すると、 メモリ チップ 1 30は F I F 0出力命令が行われた次のスロット 3である、 第 9図のスロット 3で、 ノ ンク 6 1 7— 4の Re adデ一夕 F I FO 90 4の内容を出力する。 第 9図をみてわかる通り、 スロット 3出力時には R 0のデータがリードデータ F I FO 904の出力に現れているため、 第 9図のスロット 3における出力データ 1 03— 0の'内容は R 0となる 更に、 第 9図のスロッ ト 3のコマンド COM 3においてもまた、 ノ ン ク 6 1 7— 4に対する F I FO出力命令 (DOUT) が行われる。 バン ク 6 1 7— 4のリードデータ F I F 0904力、らは、 第 9図のスロット 3の出力時に R 0が出力されて、 第 9図のスロット 4の出力時には R 1 が出力されている。 よって、 次のスロットである第 9図のスロット 4の 出力データ 1 0 3— 0の内容は、 R 1に置き換わっている。
次に、 書き込み動作の説明する。 第 1 0図には、 書き込み動作時の各 信号の波形図を示す。 ここでも書き込み動作と同様にバンク 6 1 7— 4 に対する書き込み動作が行われるとする。 まず、 第 1 0図のスロット 0 におけるコマンド COM 0で、 バンク 6 1 7— 4に対する行アドレス （ ROW0) 指定、 バンク 6 1 7— 4に対する列ァドレス （COL O) 指 定、 ライ 卜命令 (WF 0 = 1 ) が行われる。 '
そして、 コマンド COM 0のライ卜命令に対応するデータは、 第 1 0 図のスロッ ト 1のデ一夕 DAT 1として入力される。 また、 第 1 0図の スロット 1のコマンド COM 1では、 バンク 6 1 7— 4の列ァドレス ( COL 1 ) 指定、 ライト命令 (WF 1 = 1 ) が行われる。 同様に第 1 0 図のコマンド COM 1のライト命令に対応するデータは、 第 1 0図のス ロット 2のデ一夕 DAT 2として入力される。
読み出し動作時と同様、 入力コマンド 1 0 2— iは、 コマンドデコー ダ 6 1 0で復号され、 コマンド 6 59としてバンク 6 1 7— 4へ入力さ れる。 バンク 6 1 7— 4中で、 コマンド 6 5 9は行ァドレス 9 2 0 (R OW0) ， 列ァドレス （COL 0) 、 ライトフラグへ (WF 0) と分離 される。 '
第 1 0図のコマンド COM 0では、 行ァドレスがバンク 6 1 7— 4を 指定しているため、 行アドレスデコーダ 9 0 5が直ちに動作し、 選択さ れたワード線 9 2 3を立ち上げる。 また列ァドレスもバンク 6 1 7— 4 を指定しているため、 列ァドレス F I FO 9 0 1へ格納され、 ライトフ ラグ WF 0はライトフラグ F I FO 9 0 2へと格納される。
この段階では、 列ァドレス F I FO 9 0 1には列ァドレス COL 0し か格納されていないため、 列ァドレスデコーダ 9 0 6は COL Oをデコ 一ドする。 そして、 次のコマンド C 0 M 1で指定された行ァドレス C 0 L 1は、 列ァドレス F I FO 90 1へ入力され、 ライ トフラグ WF 1は ライ トフラグ F I F〇 902へ入力される。 そして遅れて入力された第 1 0図の DAT 1は、 バンク 6 1 7— 4のライ トデータ F I FO 9 0 3 に格納され、 次の DAT 2もバンク 6 1 7— 4のライトデータ F I F 0 90 3に格納される。
ノ ノク 6 1 7— 4において、 行アドレス ROW 0及び列アドレス CO L 0のデコードが終了する。 ここで、 ライトフラグ F I FO 902の出 力は、 ライト指定のため、 ライトバッファ 9 1 0が動作し、 ライトデ一 夕 F I FO 90 3から出力されている DAT 1を、 メモリセル 90 7へ 書き込む。 メモリセル 907への書き込みが終了した直後に、 ライ トデ ータ F I FO 903は DAT 1を破棄し、 ライ トフラグ F I F 090 2 は WF 0を破棄し、 列アドレス F I F〇 90 1は COL 0を破棄する。 次に、 列ァドレス F I FO 90 1から出力される列ァドレス CO L 1 が、 列アドレスデコーダ 906でデコードされる。 そして、 ライ 卜フラ グ F I FO 902から出力されている WF 1は、 ライト指定 （WF 1 = 1 ) のため、 メモリセル 907への書き込み準備が出来次第、 ライ トデ 一夕 F I FO 903からのデータ DAT 2をメモリセル 907へと書き 込む。 第 1 0図では説明を簡略化するために、 同じメモリセル 907へ と書き込むように図示してあるが、 もちろん列アドレス COL 0と CO L 1が別のアドレスを指示している場合、 別のメモリセルへと書き込ま れる。 '
メモリチップ 1 30への読み出し/書き込み動作は以上のような手順 で行われる。 ここでは、 行ァドレス指定は 1回のみ行つたが、 別の行ァ ドレスを指定する場合、 該バンクにプリチヤ一ジ命令を発行した後行ァ ドレスを指定することになる。 または、 プリチャージ命令を発行せずに 行アドレスを指定することも可能だが、 その場合はメモリチップ 1 3 0 内部で自動プリチャージがかかる分だけ、 リードデータ F I F O 9 0 4 へのデータ出力や書き込み終了までの時間がかかる。
ここまでは、 単一バンクへのアクセス手順を示したが、 本実施例にお けるメモリチップ 1 3 0は 8バンク構成になつており、 各バンクは独立 して動作できる。 よって、 あるバンクがアクティブであっても、 別バン クがプリチャージしていれば、行アドレスを指定することができる （バ ンクイン夕ーリ一ブが可能） 。 ノ ンクイン夕ーリ一ブを可能にすること で、 バスの使用効率を上げることができる。
列ァドレス指定及びデータ入出力において F I F 0を使用する理由は 、 D RAMのアクセスの遅さに起因する。 一般的に、 D RAMへ行アド レスを指定した後、 列アドレスを指定し、 データが出力されるまでには 数十 n sの時間がかかる。 この値は、 半導体プロセスルールの進歩に伴 つて改善されるが、 論理素子の動作速度の改善と比較して、 その改善速 度は非常にゆつくりしたものであることが知られている。 故に、 例えば マイクロプロセッサのような論理素子と D R A Mとを組み合わせたシス テムが、 半導体プロセスルールの進歩に伴って進歩した場合、 マイクロ プロセッザの進歩に D R A Mの進歩が追いつかず、 システム全体の性能 を D R A Mが制限してしまうという問題がある。
そのため、 例えば S D RAM ( S y n c h r 0 n 0 u s D RAM) では、 バンクインターリーブの他に、 C A Sレイテンシィ ( L a t e n c y ) C L指定によるバス制御が取り入れられている。 すなわち、 クロ ック信号に同期して列ァドレスが指定されたのち、 C L値で指定された サイクル後にデータ出力が開始されるという方法である。 これにより、 行ァドレスを変更せず列ァドレスのみを変更して行くページモードアク セス時に、 前の列アドレスのデータ出力が終了する前に、 次の列ァドレ スを指定することができ、 バス使用効率が改善される。
しかしこの方式では、 C L値がすべてのメモリ素子でそろっていない とバスのコンフリク卜が起こりやすいため、 すべてのメモリ素子で C L 値を揃えることが一般的である。 これは複数の性能のメモリを混載させ た場合、 最も性能が劣るメモリ素子に全体の性能が足を引っ張られるこ とを示している。 また、 一般的な S D RAMで使用されているクロック 周波数は 6 6〜 1 3 3 MH z程度であるため、 C L値は 2〜 3と比較的 小さな値である。 しかし今後データレートがあがるに従い、 C L値は増 えていく傾向にある。 C L値が増えていくとメモリコント口一ラ側の制 御が煩、雑になってしまう。
それに対して、 本発明における F I F Oを用いる方法では、 まず列ァ ドレス指定がきわめて自由に行われるということに特徴がある。 列ァド レスは行ァドレスの処理が終わるまで列ァドレス F I F 0 9 0 1に格納 されているため、 メモリコントローラ 1 1 0仴 ijでは、 行アドレス処理を 考慮する必要が無い。 さらに、 F I F 0であるため、 次の列ァドレスも 自由に投入することができる。
さらに、 データ出力にも F I F Oを用いるため C L制御を行う必要は なく、 データが F I F◦に格納されるまでの時間のみを考慮に入れれば 良い。 また、 C L制御をなくすことで性能が違うメモリを?昆載しても、 高速なメモリは高速に読み出すことができる。 データが F I F Oに格納 されるタイミングがー緒になる可能性はあるが、 データ出力命令は 1コ マンドにっき 1つであるため、 メモリコントローラ 1 1 0はコンフリク 卜の可能性を考慮する必要性が無い。
さらに、 読み出し動作においては O U T命令の 1スロッ ト後にデ一夕 が出力され、 書き込み動作においては、 ライト命令の 1スロッ ト後に、 データが入力される。 このようにすることにより、 メモリコントローラ 1 1 0は読み出しと書き込みのコンフリク トを容易に回避することがで きる。 つまり、 ライ ト命令と O UT命令を同時に発行しなければ、 読み 出し/書き込みのデータがコンフリクトを起こすことはない。
ただし、 前記第 1図において、 データの流れる方向から見て上流のメ モリチップ 1 3 0にライ 卜命令を発行し、 下流のメモリチップ 1 3 0に O U T命令を発行してもデータはコンフリクトを起こさない。 逆に、 上 流のメモリチップ 1 3 0に 0 U T命令を発行し、 下流のメモリチップ 1 3 0にライト命令を発行すると、 メモリコントローラ 1 1 0を介さずに 、 上流のメモリチップ 1 3 0から出力されたデータが、 下流のメモリチ ップ 1 3 0へ転送される。 これらの特性をうまく使用することで、 バス 効率の更なる向上をねらうことができる。
このように、 列アドレス指定およびデータ入出力において F I F Oを 使用することで、 メモリコントローラ 1 1 0はデータリ一ドが必要にな つた時点で自由に列ァドレスを投入し、 F I F Oにデータの準備が出来 次第、 F I F O出力命令を発行すればよい。 つまり、 リード命令はメモ リセルから F I F Oまでのデ一夕読み出しを指示し、 F I F O出力命令 がデータ出力命令を指示するという階層的な読み出しとなる。 つまり、 第 1読み出し動作ではメモリセルから F I F Oまでの動作が実施され、 第 2読み出し動作では F I F Oから出力端子に出力されるまでの動作が 実施される。 また、 データライトが必要になつ.た時点で自由に列ァドレ スを投入し、 直後にデータを出力すれば良い。 このように本発明におけ るディジ一チヱ一ンメモリバスシステムでは、 制御が簡潔でバス効率が 高いシステムを構成することができる。
次に、 コマンドの体系を説明する。 特に制限するわけではないが例と して、 第 3図を見てわかる通りコマンド伝送路 1 0 2のバス幅は 8 b i tである。 ただし、 コマンドには伝送を容易にする符号ィ匕が行われてい 2003/008973 るため実際には 6 b i t分の情報を伝えること'ができる。 また第 4図を 見てわかる通り、 1つのスロット当たりの 8ワードの伝送が行われるた め、 1つのスロット当たりのコマンドの情報量は 6x 8 = 48b i tで ある。 特に制限するわけではないが、 48b i tの内訳は以下の通りで ある。
行アドレスチップセレク ト （C SR) ： 3b i t
列ァドレスチップセレク 卜 （CSC) ： 3b i t
出力命令チップセレク ト （C SO) ： 3b i t
行アドレスバンクセレク ト （BSR) ： 3b i t
列ァドレスバンクセレクト （BSC) ： 3 b i t
出力命令バンクセレク ト （B SO) ： 3b i t
命令 （RAS， CAS, OUT, WR I , PRE) ： 5 b i t
行ァドレス （ROW) ： 1 b i t
列ァドレス (COL) ： 1 2 b i t
予約 （Re s e rved) ： l b i t
合計 ： 48b i t
行アドレス ROW、 列アドレス COL、 出力命令 OUTは、 それぞれ まったく独立に命令を発行できるため、 チップセレクトとバンクセレク 卜はすべて専用の b i tが用意されている。 命令は行アドレス指定 (R AS) 、 列ァドレス指定（CAS) 、 出力命令 (OUT) 、 ライト指定 (WR I ) 、 プリチャージ (PRE) にそれぞれ 1 b i tずつ割り当て る。
RAS= 1の場合、 行ァドレスチップセレ久ト C SRで選択されたメ モリチップ 1 30における行アドレスバンクセレクト BSRで指定され たバンクの行アドレス （ROW) が指定される。 列アドレス （COL) についても同様である。 OUT=lの場合、 出力命令チップセレクト C S〇で選択されたメモリチップ 1 30における出力命令バンクセレクト B S 0で指定されたバンクのリードデータ F I F 0904からデータが 出力される。
ライト指定 (WR I ) は列ァドレス指定 (CAS) と組み合わせて書 き込み動作であることを示す。 プリチヤ一ジには指定ノくンクプリチヤ一 ジと、 全バンクプリチャージの 2種類の命令が用意される。 さらに、 R A Sと B S Rの組み合わせで、 ォ一トリフレッシュ， セルフリフレツシ ュ， モードレジスタセッ トが指定される。
RAS= 1 , PRE= 1， BSR=任意 ： 指定バンクプリチ ヤージ
RAS = 0 PRE= 1 , BSR-3' b O O O : 全バンクプリチヤ
、、、
—ン
RAS = 0 PRE= 1 , BSR=3' b 00 1 ： ォ一トリフレツシ ュ
RAS = 0 , PRE= 1 , B SR- 3 ' b 0 1.0 ： セルフリフレツシ ュ
RAS = 0 , PRE- 1 , B SR= 3' b 1 00 ： モードレジスタセ ッ卜
上記いずれの場合も、 チップセレクトは CSRで指定する。 指定バン クブリチヤ一ジの場合は、 B S Rで指定されたバンクをプリチャージす る。 リードデ一夕 F I F〇 904の内容は特に操作しない。 リード/ラ ィト命令の処理が完了していない場合は、 リード/ライ ト処理を優先す る。 故に、 列ァドレス F I FO 90 1、 ライトフラグ F I FO 902、 ライトデータ F I FO 903の内容はプリチャージ時には存在しない。 全バンクプリチャージの場合、 CSRで指定されたメモリチップ 1 3 0の全バンクをプリチャージする。 この時、 リ一ドデータ F I FO 90 4の内容も同時にクリアする。 リード/ライ ト命令の処理が完了してい ない場合は、 リード/ライ ト処理を優先する。 ただし全バンクプリチヤ —ジが発行された時点で、 リードデータ F I F 0 9 0 4の内容は破棄さ れることになるため、 リード処理は無視しても問題ない。 全バンクプリ チャージ命令は、 主にスタートアップ時にメモリチップ 1 3 0の動作を 初期化するために使用する。
オートリフレッシュは、 メモリチップ 1 3 0.内部のリフレッシュカウ ンタ （図示せず） で自動的に生成される列アドレスのリフレッシュを行 う命令である。 この場合、 全ノ ンク同時にリフレッシュを行う。 リード /ライ 卜命令の処理が完了していない場合は、 リード/ライト処理を優 先する。 リ―ドデ一夕 F I F O 9 0 4の内容は保持する。
セルフリフレッシュは、 P L L回路 6 0 1、 入出力回路、 各デコーダ /ェンコーダ等を停止し、 メモリチップ 1 3 0内部のリフレッシュタイ マ及びリフレッシュカウンタで自動的にメモリ内容を保持するという命 令である。 デイジ一チェーン接続を行っているため、 基本的にディジー チェーン接続の下流側からセルフリフレツシュ命令を与えないとバス動 作が不定になる。 セルフリフレッシュからの復帰はスタートアップ手順 と同様である。 ，
モードレジスタセッ トは、 主にスタートアツプ時にメモリチップ 1 3 0にチップセレク ト番号を割り振ったり、 ドライバ回路の電流駆動力を 指定したりするためにモードレジスタ 6 1 8の内容を書きかえる。 レジ ス夕の内容は行ァドレス R OWで指定する。
特に制限するわけではないが、 本実施例におけるディジーチェーンメ モリバスシステムの起動手順（スタートアップ） は以下のようなものが 考えられる。 スタートアップについて第 1図をもとに説明する。 デイジ 一チェーンメモリバスシステムは、 各メモリが P L L回路 6 0 1を内蔵 しているため、 一般的な SDRAMより起動手順が複雑になる。
(.1 ) メモリコントローラ 1 1 0を起動し、 メモリコントローラ 1 1 0 から出力されるクロック信号 1 0 1が安定する。 この時各 PL L制御信 号 1 0 5— 0〜 1 0 5— 2は 1を出力している。 そして、 D I MM情報 バス 1 0 6を通して、 各 D I MMの情報を D I MM情報 ROMから取得 する。
(2) PLL制御信号 1 05_0を 1→0へ立ち下げる。 これにより D I MM 1 0— 0のメモリチップ 1 3 0のモードレジス夕 6 1 8がリセ ットされ、 PLL回路 60 1がロックを開始する。 なお、 リセット直後 のモードレジス夕 6 1 8の内容は、 チップ番号 =3， b i l l (最下流 ) ， アドレス出力バッファ電流駆動力 =最大， データ出力バッファ電流 駆動力 =最大である。
(3) D I MM 1 20_0のメモリチップ 1 30中の PL L回路 60 1 がロックするまで待機した後、 PLL制御信号 1 05— 0を 1に戻す。 その後、 全バンクリフレッシュ命令を行い （ C S R = 3 ' b i l l) . 次にモードレジス夕 6 1 8設定を ί亍ぅ。 モードレジス夕 6 1 8の内容は チップ番号 =3' b 000 (最上流） ， アドレス出力バッファ電流駆動 力 =適宜、 データ出力バッファ電流駆動力 =適宜である。 出力バッファ の電流駆動力は、 マザ一ボードの設計に依存するため適宜とする。
(4) PLL制御信号 105— 1を 1→0へ立ち下げる。 これにより D I MM 1 0一 1のメモリチップ 1 30のモードレジスタ 6 1 8がリセ ッ卜され、 PLL回路 60 1がロックを開始する。 D I MM 1 20—1 のメモリチップ 1 30の動作は上記と同様である。
(5) D I MM 1 20— 0のメモリチップ 1 30中の PL L回路 60 1 がロックするまで待機した後、 PLL制御信号 1 05— 1を 1に戻す。 その後、 全バンクリフレッシュ命令を行い （C SR= 3， b 1 1 1 ) 、 次にモードレジスタ設定を行う。 モードレジスタ 6 1 8の内容はチップ 番号 = 3' b 00 1， アドレス出力バッファ電流駆動力-適宜、 データ 出力バッファ電流駆動力 ==適宜である。
(6) PLL制御信号 1 0 5_2を 1— 0へ立ち下げる。 これにより D I MM 1 20— 2のメモリチップ 1 3 0のモードレジス夕 6 1 8がリセ ットされ、 PLL回路 60 1がロックを開始する。 D I MM 1 20— 2 のメモリチップ 1 30の動作は上記と同様である。
(7) D I MM 1 20— 2のメモリチップ 1 30中の PL L回路 60 1 が口ックするまで待機した後、 P L L制御信号 1 05— 2を 1に戻す。 その後、 全バンクリフレッシュ命令を行い （CSR=3' b i l l ) . 次にモ一ドレジス夕設定を ί う。 モードレジスタの内容はチップ番号 = 3' b 0 1 0、 アドレス出力バッファ電流駆動力 =ゼロ （停止） 、 デー タ出力バッファ電流駆動力 =適宜である。 最下流のアドレス出力は、 夕 一ミネータ 1 04で終端されるため出力バッファが動作する必要はない
(8)前記のように、 全メモリチップ 1 30が起動したら、 リードデ一 夕をメモリコントローラ 1 1 0が正しく受け取れるように、 メモリバス 全体のレイテンシを計測する。 本発明におけるデイジ一チェーンメモリ バ'スシステムは、 メモリチッフ。 1 30内部のレイテンシのばらつきを許 容できるため、 OUT命令が発行されてから、 実際にデータをメモリコ ントロ一ラ 1 1 0で受け取るまでのレイテンシを測定する必要がある。 これは、 単純なテストパターンを使用するだけで良い。 第 1図の例では データ伝送路 1 03は 4系統用意してあるため、 4系統を個別にレイテ ンシ制卸を; f亍ぅ。
下流の D I MM 1 20上のメモリチップ 1 30の入力クロック 1 0 1 iは、 上流の D I MM 1 20上のメモリチップ 1 30から出力される 出力クロック 1 0 1—0であるため、 上流のメモリチップ 1 30に搭載 された PLL回路 60 1が安定してから、 下流のメモリチップ 1 30に 搭載された PL L回路 60 1を起動する。
また、 モードレジス夕リセッ ト直後は、 すべてのメモリチップ 1 30 がチップ番号- 3' b i l lに設定されているため、 上流の D I MM 1 20上のメモリチップ 1 3 0がモードレジスタ設定を終えるまで、 下流 の D I MM 1 20上のメモリチップ 1 3 Qのリセットを解除してはなら ない。 もし解除すれば、 上流と下流のメモリが同じチップ番号 （= 3， b 1 1 1 ) となり、 チップセレクトのコンフリク卜が引き起こされる。 前記の例ではチップセレクトを上流から順に設定する方式を示したが 、 チップセレクトのコンフリクトを回避するために、 メモリチップ 1 3 0内部で下流に出力するチップセレクト信号の内容をデクリメン卜する と言う方法も考えられる。 すなわち、 メモリチップ 1 30自体は各チッ プセレクト信号 =3， b 000の場合、 自ら力選択されたと判断し、 モ ードセレクト信号に頼らない方法である。
例えばメモリコントローラ 1 1 0が C S R= 3 ' b 00 1を出力した とする。 最上流のメモリチップ 1 30は、 CS'R= 3， b 00 1を判定 し、 自分への命令ではないと判断する。 そして、 下流のメモリチップへ 出力する前に C SR = CSR— 1という演算を行い、 C SR=3' b 0 00を下流のメモリチップに出力する。
2番目のメモリチップ 1 30は CSR=3， b 000を半 U定し、 自分 への命令であると判断し処理を行う。 その後下流のメモリチップへ出力 する前に C SR = C SR— 1という演算を行い、 C SR= 3' b i l l を下流のメモリチップに出力する。 このようにすることにより、 チップ セレクト信号のモードレジス夕設定をしなくても、 コンフリクトを起こ すことはなくなる。 このように、 D I MM 1 2 0を上流から順に、 P L Lロック及びモー ドレジス夕セッ 卜することで、 すべてのメモリチップ 1 3 0に適切な設 定を行うことができる。 なお、 D I MM 1 2 0には表面だけにメモリチ ップ 1 3 0が存在するシングルサイド D I MMと、 両面にメモリチップ 1 3 0が存在するデュアルサイド D I MMがある。 第 1図の実施例では 説明の簡略化のため、 シングルサイ ド D I MMで説明を行ったが、 デュ アルサイ ド D I MMの場合も上流側から設定する。 また、 各チップセレ クト信号 （C S R， C S C , C S〇） 及びチップ番号は 3 b i tである ので、 シングルサイド D I MMで 8枚、 デュア'ルサイ ド D I MMで 4枚 まで対応することができる。
第 1図において、 D I MM情報 R O M 1 4 0には D I MMの容量、 シ ングル /デュアルサイ ド D I MMの区別、 推奨電流駆動力設定、 t RA C t C A C等の情報が書き込まれている。
次に、 この発明に係るデイジ一チヱ一ンメモリバスシステムにおける コマンド /データの符号化について説明する。 本発明は、 特にこの符号 化方式に制限されるわけではないが、 例として符号化方式を説明する。 ディジーチェーンメモリバスシステムはシェアードバスを使用しないこ とで、 通信の高速化を行っているが、 コマンド /データの符号化で更な る高速ィ匕を ί亍ぅ。
シヱァ一ドバスに限らず、 伝送線を多ビッ 卜用いる、 パラレル伝送方 式は、 伝送線を 1本だけ用いるシリアル伝送方式と比較して、 信号伝送 の周波数を上げにくいといわれている。 その原因の最も大きなものは、 各伝送線の信号伝送タイミングのずれ （スキュー） である。 このスキュ 一が起こる原因は、 いくつか考えられるが、 大きな原因としては同時ス イッチングノィズの影響が挙げられる。
一般的にパラレル伝送方式では、 多ビッ卜のデータを、 ビット数と同 数の伝送線にのせ、 データ取り込み用のクロッ'ク信号 （もしくはスト口 ーブ信号） を同時に伝送し、 クロック信号に同期してデータを送受信す る。 そのため、 データの変化が起こらない場合は、 クロック信号のみが 遷移し、 逆にすベてのデータが逆転する場合は、 クロック信号を含めす ベての信号が遷移する。 ゆえに、 1 6 b i tパラレル伝送では、 クロッ クのみ 1 ビッ 卜の遷移から、 1 7ビッ 卜の同時遷移まですべての可能性 が起こり得る。
第 1 1図に示した通り、 I Cのパッケージにおいて、 各ピンには必ず ィンダクタンス成分 1 2 0 1が含まれる。 信号遷移が起こり出力ドライ バ 1 2 0 2に電流が流れると、 このィンダク夕ンス成分の影響で I C本 体に印可される電源電圧が減少する。 電源電圧の減少により、 出力ドラ イノ 1 2 0 2の電流駆動力は減少する。 この時、 第 1 2図に示した通り 、 1 ビッ ト （b i t ) のみ遷移した場合と、 例えば 1 7ビッ ト （b i t ) 遷移した場合とでは、 1 7ビット同時に遷移した方が電流駆動力の減 少が激しい。 よって、 1 ビッ ト遷移した場合と、 1 7ビッ ト遷移した場 合では 1 7ビッ ト遷移した場合の方が、 信号伝送の遅延時間が大きい。 このずれがスキユーとなつて伝わる。
本発明のデイジ一チェーンメモリバスシステムでは、 ァドレス伝送線 1 0 2の 8ビット、 データ伝送線 1 0 3の 6ビットのうち、 每デ一夕必 ずァドレス伝送線 1 0 2は 4ビット， データ伝送線 1 0 3は 3ビット遷 移するようにする。 そして、 伝送線のレベルではなく、 直前のレベルと 比較して伝送線が遷移したか/遷移しなかったかに情報を符号化する。 そのように符号化を行つた場合、 1回に送るこ'とができるコマンドとデ 一夕の場合の数は、 8 C 4 = 7 0と 6 C 3 = 2 0と表すことができる。
6ビッ卜の場合の数は 6 4 , 4 bビット場合の数は 1 6であるため、 コマンド 6ビット /ヮード、 アドレス 4ビッ 卜/ヮ一ドを伝送すること ができる。
第 1 3図に実データと伝送線 1 0 3の遷移の対応を示す。 データの欄 に示される実データに対し、 トランスミツションコードが与えられる。 トランスミッションコードが 1であつた場合、 '伝送線 1 0 3のレベルは 遷移し、 トランスミッションコードが 0であった場合、 伝送線 1 0 3の レベルは直前の値を保持する。 ァドレス伝送線 1 0 2の場合も、 D a t aの部分が 4ビットから 8ビットへ， トランスミッションコードの部分 が 6ビッ 卜から 8ビットへと拡張されるだけで基本的には同様である。 第 1 3図には、 データ無しにトランスミッションコードが割り当てら れている。 これは例えば、 デイジ一チェーンメモリバスシステムをグラ フィックメモリに応用する場合有効である。 グラフィックメモリの場合 、 ある一点に描画したいという場合が考えられる。 しかし高速 D RAM では高速データ転送を実現するため、 バースト転送を行うため、 描画し たい点以外のメモリも書き換える必要がある。
従来は、 リード一モディファイ一ライ 卜 （R' e a d— M o d i f y— W r i t e ) で実現するか、 データマスク機能で実現していた。 ただ、 前者は 1回の動作で 2回のメモリアクセスが必要なためバス効率が悪い 。 後者はメモリの制御が複雑になるという問題があった。 本発明による デイジ一チヱーンメモリバスシステムは、 第 1 3図に示した通り、 デ一 夕無し （N o D a t a ) が直接転送できるため、 容易にデータマスク が実現できる。
この符号化方式では、 一回符号化/復号に失敗すると、 伝送線のレべ ルの間違いがその後回復せず、 復号方式によってはコマンド、 デ一夕が 伝送されなくなってしまう可能性がある。 そのため、 本発明におけるデ イジ一チヱーンメモリバスシステムでは第 4図に示した通り、 データを スロッ トという単位に切り分け、 デ一夕伝送の'復帰点としている。 前記の通り、 スロットの初めは H (He ade r) となっている。 こ の Hは、 伝送線のレベルがすべて L 0レベルとなっている。 この Hはコ マンド， デー夕の内容と異なり、 伝送線の遷移ではなくレベルで定義さ れる事に注意する。 スロッ 卜の最初である Hは全 b i tが Loレベルで あるため、 C 0では 8 b i t中 4 b i tが H iレベル， D 0は 6 b i t 中 3 b i tが H iレベルとなる。 この関係を利用することで、 容易に H の位置を検出することができる。 '
Hの次には 8ワードのコマンド， データ本体 （CO〜C 7， D0〜D 7) が続く。 このコマンド、 データに前記の符号化が行われている。 こ こで、 C7， D 7における伝送線のレベルは、 伝送されるコマンド、 デ 一夕の内容によつて決定され、 全ビッ卜がハイレベルであることも考え られる。 よって、 C 7， D 7から直接 H (全ビット=ロウレベル） へと 遷移させると、 大きな同時スイッチングノイズが発生する可能性がある . 。 これでは、 符号化を行った意味が低下する。
そこで第 4図に示した通り、 C7， 07と11の間に？ (Foo t e r ) を定義する。 この Fは、 例えばコマンド伝送線 102の上位 4ビッ ト (1 02 [7 : 4] )及びデータ伝送線 103の上位 3ビット （103 [5 : 3] ) を無条件でロウレベルにし、 コマンド伝送線 102の下位 4ビッ ト （ 102 [ 3 ： 0 ] )及びデータ伝送線 103の下位 3ビッ ト ( 103 [ 2 ： 0 ] ) は C 7 , D 7のレベルを保持する。
すると、 C 7から Fへの遷移は 0〜4ビットとなり、 D7から Fへの 遷移は 0〜3ビッ トとなる。 符号化によって、 伝送線の遷移数をデータ パターンによらず一定にするという目的からは少し外れるが、 遷移数が 多くなるよりは、 少なくなる方が同時スィッチングノィズ耐 I'生が良くな るため、 あまり問題にはならない。
それでもなお問題であるならば、 Fを前記のような単純な方法で生成 するのではなく、 C 7， D 7のレベルから生成することで対応すること ができる。 Hのレベルがすべてロウレベルであり、 その後 1ヮード每に 、 コマンド伝送線では 4ビッ ト、 データ伝送線では 3ビッ 卜の伝送線の レベル遷移が起こる。 この事から、 偶数回のデータ転送が行われた後は 、 コマンド伝送線、 データ伝送線とも偶数ビットの伝送線がハイレベル である。
この事から、 c 7→F→Hの遷移において、 必ず 4ビットごとの伝送 線の遷移が行われるように Fの値を算出することが可能である。 同様に 、 D 7→F→Hの遷移において、 必ず 3ビットごとの伝送線の遷移が行 われるように、 Fの値を算出することも可能である。 このように、 C 7 ， D 7における伝送線のレベルから、 Fの値を適宜算出することで F , Hも含め、 1ワード毎の伝送線レベル遷移の数を常に一定に保つことが でき、 同時スイッチングノィズ耐性を更に改善することができる。 第 1 4図には、 本発明によるデイジ一チヱ一ンメモリバスシステムを 用いたコンピュータのマザ一ボード 1 5 0 1のブロック図が示されてい る。 マザ一ボード 1 5 0 1上には、 マイクロプロセッサ （ソケット） 1 5 0 2、 メモリコントローラ 1 1 0、 周辺機器コントローラ 1 5 0 3、 I / 0コントローラ 1 5 0 4、 周辺機器ドータボード （スロッ ト） 1 5 0 5、 外部増設ポート 1 5 0 6、 メモリサブシステム 1 5 0 7、 グラフ イツクサブシステム （スロット） 1 5 0 8等が配置されている。
マザ一ボード 1 5 0 1は、 マイクロプロセッサ 1 5 0 2から、 マイク 口プロセッサバス 1 5 1 1を通して、 メモリコントローラ 1 1 0へ接続 されている。 メモリコントローラ 1 1 0は、 メモリサブシステムをコン トロールするための機器であり、 メモリサブシステム 1 5 0 7の他、 周 辺機器コントローラ接続ポート 1 5 1 2を通して周辺機器コントローラ 1 5 0 3へ、 グラフィックポー h 1 5 1 5を通してグラフイツクサブシ ステム 1 5 0 8へと接続される。
周辺機器コントローラ 1 5 0 3は、 様々な周辺機器を接続するための バスである、 周辺機器バス 1 5 1 3をコントロールする。 周辺機器バス 1 5 1 3には、 コンピュータの様々な I /O機器をコントロールする、 I / 0コントローラ 1 5 0 4をはじめとして、 様々な周辺機器ドータボ —ド 1 5 0 5が接続されている。 第 1 4図では省略されているが、 外咅 P 機器は外部増設コネク夕 1 5 0 6に接続され、 信号は外部機器ポート 1 5 1 4を通して、 I /0コントローラ 1 5 0 4へ接続される。
第 1図のディジーチェーンメモリバスシステムは、 メモリサブシステ ムに最適されたものである。 第 1 4図においては、 メモリサブシステム 1 5 0 7に応用されている。 しかし、 第 1 4図におけるマイクロプロセ ッサバス 1 5 1 1、 周辺機器コントローラ接続ポート 1 5 1 2、 周辺機 器バス 1 5 1 3、 外部機器ポート 1 5 1 4、 グラフィックポート 1 5 1 5等相方向接続を行うバス/ポートに応用することも可能である。 また 、 グラフィックサブシステム 1 5 0 8にもメモリが搭載されることがー 般的であり、 このグラフィックサブシステム 1 5 0 8のメモリバスにも 、 デイジ一チヱ一ンメモリバスシステムを応用することが可能である。 言うまでもない事ではあるが、 本発明では D I MMを用いてメモリを 増設しているが、 D I MMを用いずに基盤に直接メモリを実装しても良 い。 また、 チップ内部の伝送線に本発明を適用することも可能である。 第 1 4図にはコンピュータ用のマザ一ボードとしての応用例を挙げた 。 メモリサブシステムとして使用する場合、 メモリチップ 1 3 0をメモ リサブシステムに接続するために、 D I MM及び、 D I M Mソケッ トの しくみが必要となる。 シヱァ一ドバスの場合は.、 メモリはスタブを通し て接続されるため、 D I M M及び D I M Mソケッ トの構造は比較的単純 であった。 しかし、 ディジーチェーンメモリバスシステムは、 信号がメモリチッ プ 1 '30内部を通る構造となっているため、 D I MMソケッ ト—D I M M 1 20→D I MMソケッ ト'という信号の流れとなる。 ここで、 D I M Ml 20が挿入されていない状態では、 信号が途中で切り離された状態 となり、 ディジーチェーンメモリバスシステムが機能しなくなる。 一般 的には、 メモリチップ 130が搭載されていない、 ダミーの D IMMを 挿入し、 信号の接続を保つ。 し力、し、 この方式はコストがかかる上、 ダ ミー D I MMをユーザーが保存しなければならない等、 使い勝手の面で 問題が多い。
第 1 5図にディジーチェーンメモリバスシステムにおける D I MM 1 20の概略図を示す。 なお、 第 16図は概略図であるため、 いろいろな 信号線、 電源、 D I MM情報 ROM 140、 メモリチップ 1 30の数等 が省略されている。 メモリチップ 130はすべて同様の構造である。 第 15図の例では、 メモリチップ 1 30の右側に信号線の入力端子 1 0 l_i , 102_i , 1 03— iが配置され、 左側に信号線の出力端 子 10 l— o， 102— 0， 103— 0が配置されている。 また、 左右 で同じ高さのピンは、 同じ信号の入力と出力という対応になっている。 このようにメモリチップ 1 30のピンを配置することで、 D I MM 1 2 0上の配線を簡略化することができる。
すなわち、 表面側 (f r ont s i de) のメモリチップ 130の 出力端子と、 裏面側 (back s i de) のメモリの出力端子が近い 位置に存在するため、 この 2·端子を接続するために単純に基盤にスルー ホール 1602を用いれば最短距離で接続できる。 言うまでもないこと であるが、 この位置関係で重要なのは、 入力ピンと出力ピンが、 メモリ チップ 130の反対側の位置にあるということで、 この関係において、 左右が右左になろうと上下になろうと下上になろうと、 ピンの配置が完 全に左右対称 （上下対称） でなくとも問題ない。
その上で、 D I MM 1 2 0の信号配線パターン 1 6 0. 1を表裏で左右 対称にすることで、 D I MM 1 2 0の入力端子 1 6 0 3の信号線 1 0 1 — i， 1 0 2— i， 1 0 3— iと、 出力端子 1 6 0 4の信号線 1 0 1— o， 1 0 2— o， 1 0 3— 0が同じ位置の表裏という関係となる。 また 言うまでもないことであるが、 ここで重要なのは、 D I MMの端子 1 6 0 3と 1 6 0 4において、 同じ信号が表裏の関係になることで、配線パ ターンの作り方に制限されるものではない。 無論裏表の関係になるもの は、 信号線 1 0 1， 1 0 2， 1 0 3であり、 その他の信号線及び電源端 子は関係ない。
前記のような D I MM 1 2 0の構造を踏まえた上で、 D I MMソケッ 卜の構造例を第 1 6図に示す。 第 1 6図は D I MMソケットの断面図で あり、 D I M M 1 2 0が挿入された状態と、 揷入されていない状態の 2 態が図示されている。 まず、 D I MM 1 2 0が揷入された状態では、 通 常の D I MMと変わらず、 ソケットの端子と D I M M 1 2 0の端子が接 続されている。 D I MM 1 2 0が挿入されていない状態では左右の端子 が短絡する。
ここで前記に記した D I MM 1 0の構造によると、 D I MM 1 2 0 の端子は表裏が同一の信号の入出力である。 よって、短絡することで、 D I MM 1 2 0が挿入されていない状態でも、 信号の接続が途絶えず、 ディジーチェーンメモリバスシステムを動作させることができる。 第 1 6図の例では、 D I MMソケッ卜における端子のばねの力を利用した単 純なものであるが、 動作を確実にするため、 D I MM 1 2 0固定用のレ バー、 D I MM 1 2 0挿入時の力などを利用して機械的に端子を短絡さ せることも可能である。 これらの構造により、 D I MM 1 2 0のコスト や使い勝手も従来の S D R A Mとほぼ変わらないメモリシステムが構成 できる。
D I MM 1 0は基本的に次段への増設が可能であることを前提にし てきた。 し力、し、 D I MM 1 2 0は必ずしも次段への増設が必要である とは限らない。 例えば、 携帯型コンピュータなどの場合、 D I MMスロ ッ 卜が 1つしか搭載しておらず、 メモリの増量は増設という形ではなく D I MMの交換という形態を取るものが多い。 その場合、 第 1 7図に示 した通り、 夕一ミネ一夕 1 0 4を D I MM 1 2 0上に搭載することで、 D I MMからクロック搶号出力 1 0 1—0及びコマンド信号出力 1 0 2 —0に対応した端子を省略できる。 それにより、 D I MMソケットの面 積縮小が可能になる。 携帯型のコンピュータでは、 あらゆる部品の実装 面積を縮小することが求められており、 増設のできない D I MM 1 2 0 という選択肢もありえる。
もちろん、 メモリチップ 1 3 ,0の構造まで考えに入れれば、 第 1 8図 に示したように、 クロック信号 1 0 1—0及びコマンド信号 1 0 2 _ o が出力されないメモリチップ 1 3 0—1を使用して、 第 1 7図と等価な D I MM 1 2 0を構成することができる。 この場合、 メモリチップ 1 3 0において、 出力端子が製造段階で機能しないようにされていてもよい が、 モードレジスタ 6 1 8もしくは外部ピン設定で、 オンチップターミ ネーションを機能させたり出力バッファを停止させたりしても良い。 言 うまでもないが、 第 1 7図、 第 1 8図に示した D I MM 1 2 0の構造を 用いても、 増設可能なデイジ一チェーンメモリバスシステムでは、 最下 流の D I MM 1 2 0として使用することができる。
第 1 9図には、 本発明に係るディジ一チヱーンメモリバスシステムの 他の一実施例のブロック図が示されている。 第 1 9図において、 基本的 な構成は、 第 1図の実施例とあまり変わらない。 ただし、 メモリチップ 1 5 0に P L L回路を内蔵せず、 外部 P L Lチップ 1 6 0が設けられる 。 これにより、 メモリチップ 1 5 0のチップ面積と消費電力の低減を実 現するものである。
ディジーチヱーンの前段の D I M M 1 2 0もしくはメモリコントロー ラ 1 1 0から出力されたクロック信号 1 0 1は'、 一旦 P L Lチップ 1 6 0へと入力され、 そこから、 D I M Mクロック 1 0 1—1として、 D I M M 1 2 0上の各メモリチップ 1 5 0へとクロックが分配さる。 また、 次段の D I M M 1 2 0へクロック 1 0 1が出力される。
この方式では、 ？ しチップ1 6 0における 2つのクロック出力 1 0 1— 1， 1 0 1の位相差がメモリチップ 1 5 0における入力クロック 1 0 1— 1と出力コマンド 1 0 2， データ 1 0 3の位相差と同じであるよ うに遅延量を設計することで、 クロック伝送線 1 0 1とコマンド伝送線 1 0 2， デ一夕伝送線 1 0 3との位相差を小さくすることができる。 も ちろん、 位相差を別の手段で吸収すること、 もしくは吸収する必要が無 い場合、 特に遅延量を一致させなくとも良い。 さらにクロック 1 0 1と D I MMクロック 1 0 1 _ 1とを同一の信号線'としても問題なくなる。 第 2 0図には、 前記第 1 9図のメモリチップ 1 5 0の一実施例のプロ ック図が示されている。 また、 第 2 1図には、 その動作の一例を説明す るための波形図が示されている。 第 2 0図において、 2 1 0 1はコマン ド入力遷移検出回路であり、 1 1 0 2はコマンドラッチであり、 1 1 0 3はデ一夕入力遷移検出回路であり、 1 1 0 4はデ一夕ラッチであり、 2 1 0 5はコマンドパラレル一シリアル変換回路であり、 1 1 0 6はデ 一夕パラレル一シリアル変換回路である。 第 2 1図では、 コマンド 1 0 2の入出力について説明するが、 デ一夕 1 0 3の入出力についても同様 の方法で処理することができる。
この実施例において、 前記第 1図の実施例と同様にディジーチヱーン メモリバスシステムにおいてコマンド 1 0 2、 'データ 1 0 3は各ワード 毎に伝送線のレベル遷移が起こる。 よって、 信号線の遷移でタイミング を測定しコマンド入カ 1 0 2— i , データ入力 1 0 3 _ iをラッチする ことができる。 まず、 コマンド入力遷移検出回路 2 1 0 1がコマンド入 力 1 0 2— iのレベル遷移を検出し、 1 0相コマンドラツチクロック 2 1 5 1を生成する。 このコマンドラッチクロックにしたがって、 コマン ドラツチ 2 1 0 2がコマンド入カ 1 0 2— iをラッチする。 そして、 D
1 MMクロック 1 0 1—1に同期して、 コマンド出力回路 2 1 0 5が コマンド出力 1 0 2— 0を出力する。
データ 1 0 3においても、 データ入力遷移検出回路 2 1 0 3でデータ 入力 1 0 3— iのレベル遷移を検出し、 生成された 1 0相データラッチ クロック 2 1 5 2で、 データラッチ 2 1 0 4がデ一夕入力 1 0 3— iを ラッチする。 そして、 D I MMクロック 1 0 1—1に同期して、 デ一夕 出力回路 2 1 0 6がデータ出力 1 0 3— 0を出力する。 コマンド 1 0 2 、 データ 1 0 3が入力された後のメモリ 1 5 0の動作は、 前記第 1図の 実施例におけるメモリチップ 1 3 0の動作と同様であるためここでは省 哔する。
前記第 2 0図の実施例において、 P L L回路を用いずにコマンド 1 0 2， データ 1 0 3を取り込む方法を示した。 そ'れを応用することで、 第
2 2図のプロック図に示すような更に他の実施例が考えられる。 前記の 各実施例と違い、 この実施例では、 各メモリチップ 1 7 0へ共通にクロ ック信号 1 0 1が入力されているということである。 第 2 3図に、 第 2 2図の実施例におけるメモリチップ 1 7 0のプロック図が示されている 。 メモリチップ 1 7 0の動作は、 第 1 0図の実施例におけるメモリチッ プ 1 5 0と同様な動作を行うため詳細な説明は省く。
ただし、 クロック 1 0 1 とコマンド 1 0 2， データ 1 0 3のタイミン グが合っていないためメモリ内蔵 D L L 2 4 0 1でクロックのタイミン グを変更してから、 コマンド出力回路 2 4 0 5及びデータ出力回路 2 4 0 6を動作させる。 内部クロック 2 4 5 1が 1 0相クロックではないた め、 コマンド出力回路 2 4 0 5及びデータ出力回路 2 4 0 6は第 2実施 例と違うものを採用している。
クロックタイミングを調整する回路として、 前記の例では D L L 2 4 0 1を採用した。 そのため、 クロック信号 1 0 1は、 コマンド 1 0 2、 データ 1 0 3の転送レートと等しい周波数を持つかもしくは半分の周波 数を持つことになる。 もし、 D L Lの代わりに P L Lを採用すれば、 ク ロック 1 0 1はコマンド 1 0 2、 データ 1 0 3の転送レートの 1 /Xと いう値を採用することができる。 '
これまでの各実施例では、 メモリコントローラ 1 1 0とメモリチップ 1 3 0、 1 5 0、 1 7 0との信号をコマンド 1 0 2とデータ 1 0 3とに 分けてきた。 ここで、 ライ トデータをコマンド伝送線 1 0 2上で転送す ると第 2 4図のプロック図に示した実施例の形になる。 このように構成 とすることで、 メモリコントローラ 1 1 0のピン数を削減することがで きる。 またリードデータとライトデータを同時に転送することで、 バス 効率を向上させることができる。 最上流 D I M M 1 2 0— 0上のメモリ チップ 1 3 0の 1 0 3— i ピンは使用しないため、 マザ一ボード上で終 端処理を行つてあるが、 単純に G N Dへ接続しても良い。
ここまでの各実施例では、 メモリを多段に接続することを前程として 議論してきたが、 メモリの応用には比較的小容量でデー夕転送速度が高 いことを要求するものがある。 例えば高速マイクロプロセッサ用の外部 キャッシュメモリや、 グラフイツクサブシステム用のメモリ等である。 これらの応用例では、 メモリを多段に接続する必要はない。 このような 応用では、 メモリチップ 1 3 0のクロック出力 1 0 1—0及びコマンド 出力 1 0 2 0のピンが不用である。 第 2 5図には、 本発明のディジーチヱーンメモリバスシステムの更に 他の一実施例のブロック図が示されている。 第' 2 5図の実施例は、 これ までの実施例と違い、 コマンド伝送線 1 0 2がメモリコントローラ 1 1 0に入力されている。 これまでの実施例ではリ―ドデ一夕は、 データ伝 送線 1 0 3を通してメモリコントローラ 1 1 0に入力されていたが、 第 2 5図の実施例では、 データ伝送線 1 0 3に加えて、 不用になったコマ ンド伝送線 1 0 2も使用する。
上記コマンド伝送線 1 0 2にコマンドを出力するかデータ'を出力する かは、 モ一ドレジス夕を書き換えて対応する。 ライトデータは、 基本的 にデータ伝送線 1 0 3でメモリチップ 1 9 0へ入力するが、 コマンド伝 送線 1 0 2からもデータを送るようにしても良い。 このように構成する ことで、 メモリチップ 1 9 0における読み出し動作時のバス効率が改善 される。 '
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、 本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。 前記の各実施例 では、 クロック伝送線 1 0 1 とコマンド伝送線 1 0 2は、 メモリコント ローラ 1 1 0から 1組出力して、 最上流のメモリに分配しており、 これ らの信号線は 1対 1で接続していなかった。 この事で問題があれば、 ク 口ック伝送線 1 0 1とコマンド伝送線 1 0 2を必要な分メモリコント口 ーラから出力しても良い。
また、 第 2 6図に示した実施例のようにバスバッファ 2 7 0 1を利用 して分配しても良い。 この場合、 データ伝送線もバスバッファ 2 7 0 1 を通せば、 クロック 1 0 1、 コマンド 1 0 2、 'データ 1 0 3のタイミン グが一致する。 なお言うまでもないことであるが、 メモリ 1個当たりの デ一夕入出力 1 0 3は 1組であつたがこれが 2組以上でも問題はない。 この発明は、 半導体集積回路装置及びデータ処理システム及びメモリシ ステムに広く利用することができる。
本願において開示される発明のうち代表的なものによって得られる効 果を簡単に説明すれば、 以下の通りである。 すなわち、 1つの半導体集 積回路装置において、命令、 情報、 情報の所在位置、 夕イミング信号の いずれかを含む入力信号が供給される入力端子と、 上記入力信号に応答 し、 内部回路で形成された信号又は上記入力端子から供給された信号を 出力させる出力端子とを持つようにすることにより、 ディジーチヱ一ン 構成で高速なデータの伝達を可能とした半導体集積回路装置を得ること ができる。
命令、 情報、 情報の所在位置、 タイミング信号のいずれかを含む入力 信号が供給される入力端子と、 かかる入力信号に応答して内部回路で形 成された信号又は上記入力端子から供給された信号を出力させる出力端 子とを備えた半導体集積回路装置の複数個を用い、 上記複数の半導体集 積回路装置のうち前段とされる半導体集積回路装置の出力端子と次段と される半導体集積回路装置の入力端子との対応するもの同士が接続され て縦列形態とし、 信号生成回路で形成された上記命令、 情報、 情報の所 在位置、 タイミング信号のいずれかを含む入力信号を上記初段の半導体 集積回路装置の入力端子に供給し、 終段の半導体集積回路装置の出力端 子からの信号を上記信号生成回路に供給することにより、 ディジーチヱ ーン構成を利用した高速なデータの伝達を可能としたデータ処理システ ムを得ることができる。
コマンド、 データ、 アドレス、 タイミング信号を含む入力信号がそれ ぞれ供給される入力端子と、 上記入力端子から供給された入力信号に対 応した信号をそれぞれ出力させる出力端子とを含む半導体記憶装置の複 数個を用い、 上記複数の半導体記憶装置のうち、 前段とされる半導体記 憶装置の出力端子と次段とされる半導体記憶装置の入力端子との対応す るもの同士が接続されて縦列形態とすることにより、 ディジーチヱーン 構成を利用した高速なデ一夕の伝達を可能としたメモリシステムを得る ことができる。

Claims

請 求 の 範 囲
1 . 命令、 情報、 情報の所在位置、 タイミング信号のいずれかを含む入 力信号が供給される入力端子と、
上記入力信号に応答し、 内部回路で形成された信号又は上記入力端子 から供給された信号を出力させる出力端子とを備えてなることを特徴と する半導体集積回路装置。
2 . 請求の範囲第 1項において、
上記命令は、 動作状態を指示するコマンドであり、
上記情報は、 記憶すべきデータであり、
上記情報の所在位置は、 ァドレス信号であり、
上記タイミング信号は、 クロックであり、 .
上記半導体集積回路装置は、上記クロックに同期して入力されたコマ ンド及びァドレス信号に対応して動作するメモリ回路を含むものである ことを特徴とする半導体集積回路装置。
3 . 請求の範囲第 2項において、
上記メモリ回路は、 自身に割り当てられたァドレスに対応した読み出 し動作が指示されたときに、上記ァドレスに従って読み出された記憶情 報を入力端子の入力情報に置き換えて出力端子から出力するものである ことを特徴とする半導体集積回路装置。
4 . 請求の範囲第 1項において、
上記出力端子から出力される命令、 情報、 情報の所在位置、 タイミン グ信号は、 内部で再生されたタイミング信号により再調整されるもので あることを特徴とする半導体集積回路装置。
5 . 請求の範囲第 4項において、
上記再調整されるタイミング信号は、 基準タイミング信号を受ける位 相同期ループ回路で生成されるものであることを特徴とする半導体集積
6 . 請求の範囲第 5項において、
上記基準タイミング信号は、 外部から入力さ'れるものであることを特 徴とする半導体集積回路装置。
7 . 命令、 情報、情報の所在位置、 タイミング信号のいずれかを含む入 力信号が供給される入力端子と、 かかる入力信号に応答し、 内部回路で 形成された信号又は上記入力端子から供給された信号を出力させる出力 端子とを備えた複数の半導体集積回路装置と、
上記半導体集積回路装置に対して、 命令、 情報、 情報の所在位置、 夕 ィミング信号のいずれかを含む入力信号を生成する信号生成回路とを備 え、
前段とされる半導体集積回路装置の出力端子と次段とされる半導体集 積回路装置の入力端子との対応するもの同士が接続され縦列形態にされ 上記信号生成回路で生成された命令、 情報、 情報の所在位置、 夕イミ ング信号のいずれかを含む入力信号は、 上記縦列形態の初段とされる半 導体集積回路装置の入力端子に供給され、
上記縦列形態の終段の半導体集積回路装置の出力端子の出力信号のう ち、 少なくとも情報に対応した信号が上記信号処理回路に伝えられるも のであることを特徴とするデータ処理システム。
8 . 請求の範囲第 7項において、
上記命令は、 動作状態を指示するコマンドであり、
上記情報は、 記憶すべきデー夕であり、
上記情報の所在位置は、 ァドレス信号であり、
上記夕イミング信号は、 クロックであり、 .
上記複数の半導体集積回路装置の各々は、上記クロックに同期して入 力されたコマンド及ぴァドレス信号に対応して動作するメモリ回路を含 むものであることを特徴とするデ一タ処理システム。
9 . 請求の範囲第 8項において、
上記出力端子から出力されるコマンド、 データ、 アドレス及び夕イミ ング信号は、 内部で再生されたタイミング信号により再調整されるもの であることを特徴とするメモリシステム。 ·
1 0 . コマンド、 デ一タ、 アドレス、 タイミング信号を含む入力信号が それぞれ供給される入力端子と、
上記入力端子から供給された入力信号に対応した信号をそれぞれ出力 させる出力端子とを含む半導体記憶装置の複数個を備え、
上記複数の半導体記憶装置のうち、前段とされる半導体記憶装置の出 力端子と次段とされる半導体記憶装置の入力端子との対応するもの同士 が接続されて縦列形態とされてなることを特徴とするメモリシステム。
1 1 . 請求の範囲第 1 0項において、
上記縦列形態の初段の半導体記憶装置の入力端子には、 信号生成回路 により形成されたコマンド、 データ、 アドレス、 タイミング信号が供給 され、 .
上記縦列形態の終段の半導体記憶装置の出力端子から出力される出力 信号のうち、少なくともデータに対応した信号は、 上記信号生成回路に 伝えられるものであることを特徴とするメモリシステム。
1 2 . ·請求の範囲第 1 1項において、
上記信号生成回路は、 1つの半導体集積回路装置から構成されるメモ リ制御装置であることを特徴とするメモリシステム。 '
1 3 . 請求の範囲第 1 2項において、
上記出力端子から出力されるコマンド、 データ、 アドレス及び夕イミ ング信号は、 内部で再生されたタイミング信号により再調整されるもの であることを特^¾とするメモリシステム。
1 4 . 請求の範囲第 1 3項において、
上記再調整されるタイミング信号は、 基準タイミング信号を受ける位 相同期ループ回路で生成されるものであることを特徴とするメモリシス テム。
1 5 . 請求の範囲第 1 2項において、
上記メモリ制御装置により生成されたデータは、 上記初段を構成する 複数の半導体記憶装置の入力端子に振り分けられて供給され、
上記初段の複数の半導体記憶装置に対応して'次段から終段まで複数の 半導体記憶装置が設けられて、 それぞれが一対一に対応して縦列接続さ れるものであることを特徴とするメモリシステム。
1 6 . 請求の範囲第 1 5項において、
上記信号生成回路で形成されたコマンド及びァドレスは、上記初段を 構成する複数の半導体記憶装置の入力端子に共通に伝えられ、
上記初段の複数の半導体記憶装置の出力端子から終段の複数の半導体 記憶装置の入力端子までの接続においては、 上記コマンド及びァドレス が上記デ一夕に対応してそれぞれが一対一に接続されることを特徴とす るメモリシステム。
1 7 . 請求の範囲第 1 5項において、
上記信号生成回路は、 上記初段を構成する複数の半導体記憶装置の入 力端子に対応した複数組のコマンド及びァドレスを生成し、 上記初段を 構成する複数の半導体記憶装置の入力端子に対して一対一に対応して伝 えられ、
上記初段の複数の半導体記憶装置の出力端子から終段の複数の半導体 記憶装置の入力端子までの接続においても、 上記コマンド及びァドレス が上記データに対応してそれぞれが一対一に接続されることを特徴とす るメモリシステム。
1 8 . 請求の範囲第 1 5項において、
上記複数の半導体記憶装置は、 自身に割り当てられたァドレスに対応 した読み出し動作が指示されたときに、 上記ァドレスに従って読み出さ れた記憶情報を入力端子の入力情報に置き換えて出力端子から出力する ものであることを特徴とするメモリシステム。
1 9 . 請求の範囲第 1 6項において、
上記縦列接続される前段の半導体記憶装置と後段の半導体記憶装置と は、 共通の実装基板の表面と裏面に実装され、
スルーホールによって上記縦列形態に接続されるものであることを特 徴とするメモリシステム。
2 0 . 請求の範囲第 1 0項において、 .
上記半導体記憶装置は、 読み出し用ノ ッファ回路を備え、
メモリセルから上記読み出し用バッファ回路に記憶情報を読み出して 保持させる第 1読み出しコマンドと、
上記読み出し用バッファ回路に保持された記憶情報を出力端子から出 力させる第 2読み出しコマンドを備えるものであることを特徴とするメ モリシステム。
2 1 . 請求の範囲第 2 0項において、
上記半導体記憶装置は、書き込み用バッファ回路を備え、
書き込みコマンドは、 外部端子から供給されたデ一夕を上記書き込み 用バッファに書き込み、上記書き込み用バッファに書き込まれたデータ は、 内咅制御回路により自律的にメモリセルに.書き込まれるものである ことを特徴とするメモリシステム。
2 2 . 請求の範囲第 1 0項において、
データは、 m本の伝送線のうち、 少なくとも n本の伝送線が周期ごと にレベル遷移を行うものであることを特徴とするメモリシステム。
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