WO2003026175A2 - Übertragung grosser datenmengen über asynchrone schnittstellen in schaltungen mit master-checker-redundanzkonzept - Google Patents

Übertragung grosser datenmengen über asynchrone schnittstellen in schaltungen mit master-checker-redundanzkonzept Download PDF

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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1679—Temporal synchronisation or re-synchronisation of redundant processing components at clock signal level

Definitions

  • the subject of the application relates to a method for transmitting data via an asynchronous interface in a circuit arrangement with master-checker redundancy.
  • High availability is an essential feature of technical systems such as B. Telecommunications switching systems. To ensure this, faults in parts of these systems must be recognized and localized as quickly as possible so that the faulty units can be switched off.
  • a concept for fault localization in the hardware relies on the duplication according to the master / checker principle. The complete circuit unit is duplicated and processes all input information in parallel at the exact same time. All data that leave this unit are compared between the master and the checker. If there are any inequalities, the unit is decommissioned and subjected to an error diagnosis.
  • Interfaces can be passed on, intermediate storage is necessary and the data flow may even have to be slowed down.
  • the transmission of wide data buses via asynchronous interfaces can e.g. controlled by a qualifier signal.
  • the data is transferred from the data bus into a register, where it is kept stable for several (3 - 4) cycles, so that it can be safely transferred to the other clock domain.
  • the qualifier signal becomes active. After clocking twice, this signal in the receiver clock domain indicates that the data can now be transferred in full width to the other clock domain. This procedure assumes that the data rate on the bus is not greater than the transmission capacity of the interface.
  • Data and qualifier signal are only taken from the master, the qualifier signal is clocked and distributed to the master and checker. This controls the transfer of the master data into the master and checker. Part of the redundancy is of course lost in this way, since the duplication principle is temporarily abandoned. This can be partially offset by additional measures: at the transition to the non-duplicated transmission path, errors that have occurred up to that point can be detected by comparing the master and checker data; on the non-duplicated transmission path, the data can be backed up, for example, using parity.
  • the object of the registration is based on the problem of specifying a transmission of large amounts of data via an asynchronous interface while largely maintaining the master / checker redundancy.
  • the subject of registration enables high-performance transfer of large amounts of data via asynchronous interfaces while largely maintaining the master / checker redundancy.
  • FIG. 1 shows a parallel data transmission 1 via an asynchronous interface in a circuit based on the master / checker redundancy principle
  • FIG. 2 shows a timing diagram of the cycle-oriented transmission via an asynchronous interface.
  • cycle-oriented transmission The concept on which the subject of the application is based may be referred to as cycle-oriented transmission.
  • the data to be transmitted arrive at the interface as discrete portions, not as a continuous data stream.
  • the start and end of a portion of data to be transferred are clearly defined.
  • the data portions to be transmitted can be classified, ie assigned to specific cycle types and / or formats (cells, packets). Each of these cycles runs in a fixed clock pattern.
  • the number of cycle types / formats is finite. In principle, different types of transmission cycles run independently of one another in parallel. Examples of this are processor write or read cycles with address, control signals and possibly write data in a fixed clock pattern; Packet formats such as ATM cells, IP packets; or a format of your choice for the parallel transmission of status information etc. in one or more successive cycles.
  • the data is transferred from one clock domain to the other via one or more data buses of any width, each separately from master to master and from checker to checker. There is no restriction of redundancy.
  • the start and end of the transmission of a data portion are fixed and the process takes place in a fixed clock pattern.
  • the FSM in the issuing clock domain signals the start and type of the transmission cycle, the further sequence follows a predetermined scheme in both FSMs.
  • Master and Checker provide the first data to be transmitted in the same cycle (clock domain A) on the asynchronous interface.
  • the Sync control FSML in the master and checker indicate the start of the transmission cycle with the same cycle (signal cycle_start).
  • the data is' kept stable for so long, could be transferred to the receiving clock domain (Sync control FSM2, clock domain B) to lock it.
  • the asynchronous interface is located within a block, 3 to 4 cycles are sufficient, otherwise longer times are required depending on the cable lengths.
  • the signal cycle_start is the only point at which the master / checker redundancy concept must be left. Only the master signal is synchronized by multiple clocking in the receiving clock domain (Synchronization B - clock domain B) and starts as sync_cycle_start, then again clock-synchronously in the master and checker, the Sync control FSM2 for data transfer in clock domain B. Before the synchronization of the master Signal, the duplicate cycle_start signals from master and checker are compared. The timing is shown schematically in FIG. 2 as a timing diagram.
  • the FSM can also control the parallel transfer of data on several data buses.
  • FIG. 1 shows the processing of write cycles in a system with 2 microprocessors in master / checker redundancy in clock domain A on a storage unit in clock domain B.
  • the latter is supplied with its own clock, since it is shared by several processors.
  • There are differences in the assignment of the 32-bit data bus: with write cycles, write data can be placed on the data bus in several successive cycles (e.g. 4 cycles with write burst, cycles 2 - 5). Since this data cannot be transmitted via the asynchronous interface as it appears on the data bus, it is stored in the
  • Data buffer & sync control FSM1 temporarily stored and, depending on the cycle type, transferred in parallel and / or sequentially to Sync control FSM2 via the various buses.
  • the circuit can be designed so that when a burst write cycle is transmitted, even the last data word does not experience a greater overall delay than the 3-4 clock initial delay by which all data at the interface must be kept stable.
  • Both FSM1 then generate the cycle_start signal isochronously, but independently of each other; the master signal is synchronized and starts the two FSM2 centrally.
  • the FSM2 is informed of the cycle type decentrally in the first transmission cycle in the control bus. Now that the FSM2 mane started synchronously, they continue to work autonomously and take over data from their Partener FSMl in every cycle until the cycle is complete.

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Abstract

Es wird ein Verfahren zum Übertragen von Daten über eine asynchrone Schnittstelle in einer Schaltungsanordnung mit Master-Checker Redundanz vorgeschlagen, bei der die Datenübertragung erfolgt, abhängig von Art und Menge der zu übertragenden Daten, nach Maßgabe verschiedener Übertragungszyklen, deren Ablauf festgelegt ist und mittels Finite State Machines (FSM) auf beiden Seiten der Schnittstelle abgewickelt wird. Die FSMs können dabei die Übernahme von Daten über eine beliebige Anzahl und Breite von Datenbussen steuern. Auf jedem dieser Busse werden die Daten auf der abgebenden Seite so lange stabil gehalten, dass sie auf der aufnehmenden Seite sicher übernommen werden können. Mit diesem Konzept können mit jedem Folgetakt beliebig viele Daten übertragen werden, bis der Zyklus abgeschlossen ist.

Description

Beschreibung
Übertragung großer Datenmengen über asynchrone Schnittstellen in Schaltungen mit Master-Checker-Redundanzkonzept
Der Anmeldungsgegenstand betrifft ein Verfahren zum Übertragen von Daten über eine asynchrone Schnittstelle in einer Schaltungsanordnung mit Master-Checker Redundanz .
Hohe Verfügbarkeit ist ein wesentliches Merkmal von technischen Anlagen wie z. B. Telekommunikations-Vermittlungsan- lagen. Um diese zu gewährleisten, müssen Fehler in Teilbereichen dieser Anlagen schnellstmöglich erkannt und lokalisiert werden, damit die fehlerhaften Einheiten abgeschaltet werden können. Ein Konzept zur Fehlerlokalisation in der Hardware setzt auf die Doppelung nach dem Master / Checker-Prinzip. Dabei ist die komplette Schaltungseinheit gedoppelt angelegt und verarbeitet taktgenau parallel alle Eingangsinformationen. Alle Daten, welche diese Einheit verlassen, werden zwi- sehen Master und Checker verglichen. Treten Ungleichheiten auf, wird die Einheit außer Betrieb genommen und einer Fehlerdiagnose unterzogen.
Besondere Maßnahmen sind erforderlich, wenn innerhalb einer solchen taktsynchronen, gedoppelten Struktur Signale über asynchrone Schnittstellen geführt werden sollen. Würde man in konventioneller Weise alle Signale an der asynchronen Schnittstelle 2 mal abtakten, dann würden mit hoher Wahrscheinlichkeit Signale zu unterschiedlichen Taktzeiten in Master und Checker übernommen werden. Unabhängig von der gedoppelten Struktur dürfen breite Datenbusse, wenn sie über eine asynchrone Schnittstelle geführt werden, nicht einfach abgetaktet werden, da sonst einzelne Bits zu unterschiedlichen Taktzeiten in die andere Taktdomäne übernommen würden. Alle zu übertragenden Daten müssen vielmehr auf der abgebenden Seite für einige Takte stabil gehalten werden, damit sie auf der aufnehmenden Seite sicher übernommen werden können. Kommen die Daten dabei schneller an, als sie über die
Schnittstelle weitergegeben werden können, wird eine Zwischenspeicherung erforderlich und eventuell muss sogar der Datenfluss gebremst werden.
Die Übertragung breiter Datenbusse über asynchrone Schnittstellen kann z.B. mittels eines Qualifier-Signals gesteuert werden. Dazu werden die Daten vom Datenbus in ein Register übernommen, wo sie für mehrere (3 - 4) Takte stabil gehalten werden, so dass sie sicher in die andere Taktdomäne übernom- men werden können. Sind die Daten zur Übernahme bereit, wird das Qualifier-Signal aktiv. Nach zweimaligem Abtakten zeigt dieses Signal in der Empfänger-Taktdomäne an, dass die Daten nun in voller Breite in die andere Taktdomäne übernommen werden können. Dieses Verfahren setzt voraus, dass die Datenrate auf dem Bus nicht größer ist als die Übertragungskapazität der Schnittstelle.
Im Falle der taktsynchronen Master / Checker-Struktur muss außerdem sicher gestellt werden, dass Master und Checker die Daten im gleichen Takt übernehmen, sonst würden schnell Ver- gleicherfehler auftreten. Hierzu' gibt es verschiedene Lösungsansätze:
Daten und Qualifier-Signal werden nur vom Master hergenommen, das Qualifier-Signal wird abgetaktet und an Master und Checker verteilt. Damit wird die Übernahme der Master- Daten in Master und Checker gesteuert. Auf diese Weise geht natürlich ein Teil der Redundanz verloren, da das Doppelungsprizip vorübergehend verlassen wird. Dies kann durch zusätzliche Maßnahmen teilweise kompensiert werden: am Übergang zum nicht gedoppelten Übertragungsweg kann durch einen Vergleich der Master- und Checker-Daten bis dahin aufgetretene Fehler detektiert werden; auf dem nicht gedoppelten Übertragungsweg können die Daten z.B. durch Parity gesichert werden.
Bisherige Verfahren zur Datenübertragung über asynchrone Schnittstellen setzten auf das Prinzip der Flusssteuerung. Da die Daten an der Schnittstelle für mehrere Takte stabil gehalten werden müssen, damit sie sicher in die andere Taktdomäne übernommen werden können, müssen größere Datenmengen zwischengespeichert und der Datenfluss ggf. gebremst werden, wenn er die Übertragungskapazität der Schnittstelle zu überschreiten droht.
Dem Anmeldungsgegenstand liegt das Problem zugrunde, eine Übertragung auch großer Datenmengen über eine asynchrone Schnittstelle unter weitestgehender Beibehaltung der Master/Checker-Redundanz anzugeben .
Das Problem wird bei dem eingangs umrissenen Gegenstand durch die Merkmale des Anspruchs 1 gelöst.
Der Anmeldungsgegenstand erlaubt eine performante Übertragung auch großer Datenmengen über asynchrone Schnittstellen unter weitestgehender Beibehaltung der Master / Checker-Redundanz.
Beim An eldungsgegenstand ist eine Reduzierung des Datenflusses nicht erforderlich. Dieses Konzept eignet sich dabei ideal für eine Master /
Checker-Redundanzstruktur. In beiden Taktdomänen laufen die Finite State Machines (FSMs) in Master und Checker jeweils taktsynchron, lediglich der Anstoß des Übertragungszyklus muss synchronisiert und zentral an Master und Checker erfolgen. Danach übernehmen beide Hälften jeweils nur die Daten ihrer Partnerhälfte, so dass das Redundanzkonzept fast durchgängig erhalten bleibt.
Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes sind in den Unteransprüchen angegeben.
Der Anmeldungsgegenstand wird im folgenden als Ausführungs- beispiel in einem zum Verständnis erforderlichen Umfang anhand von Figuren näher erläutert. Dabei zeigen: Fig 1 eine parallele Datenübertragung1 über eine asynchrone Schnittstelle in einer Schaltung nach dem Master / Checker-Redundanzprinzip und Fig 2 ein Timing-Diagramm der zyklenorientierten Übertragung über eine asynchrone Schnittstelle.
In den Figuren bezeichnen gleiche Bezeichnungen gleiche Elemente .
Das dem Anmeldungsgegenstand zugrundeliegende Konzept mag als zyklenorientierte Übertragung bezeichnet werden.
Als Voraussetzungen sei angenommen: - Die zu übertragenden Daten kommen als diskrete Portionen an der Schnittstelle an, nicht als kontinuierlicher Datenstrom. Beginn und Ende einer zu übertragenden Datenportion sind klar festgelegt. Die zu übertragenden Datenportionen können klassifiziert, d.h. bestimmten Zyklustypen und/oder Formaten (Zellen, Pakete) zugeordnet werden. Jeder dieser Zyklen läuft in einem festen Taktraster ab. Die Anzahl der Zyklustypen / Formate ist endlich. Grundsätzlich können verschiedene Ty- pen von Übertragungszyklen unabhängig voneinander parallel ablaufen. Beispiele dafür sind Prozessor-Schreib- oder Lesezyklen mit Adresse, Steuersignalen und ggf. Schreibdaten in einem festen Taktraster; Paketformate wie ATM-Zellen, IP-Pakete; oder auch ein selbst gewähltes Format zur parallelen Übertragung von Statusinformationen etc in einem oder mehreren aufeinander folgenden Takten.
Ablauf (siehe Fig. 1) :
Die Übertragung der Daten von einer Taktdomäne in die andere erfolgt über einen oder mehrere Datenbusse beliebiger Breite jeweils separat von Master zu Master und von Checker zu Chek- ker. Eine Einschränkung der Redundanz findet dabei nicht statt.
Für jeden vorkommenden Zyklustyp liegen Beginn und Ende der Übertragung einer Datenportion fest und der Ablauf erfolgt in einem festen Taktraster. Damit kann die Übertragung sowohl in der abgebenden Taktdomäne (hier clock domain A) wie in der aufnehmenden Taktdomäne (clock domain B) mittels einer Finite State Machine (FSM) abgewickelt werden. Die FSM in der abgebenden Taktdomäne signalisiert Beginn und Typ des Übertragungszyklus, der weitere Ablauf folgt in beiden FSMs einem vorgegebenen Schema.
Master und Checker stellen die ersten zu übertragenden Daten im selben Takt (clock domain A) an der asynchronen Schnittstelle bereit. Sobald die Daten stabil sind, zeigen die Sync control FSMl in Master und Checker taktgleich den Beginn des Übertragungszyklus an (Signal cycle_start) . Die Daten werden' so lange stabil gehalten, bis sie sicher in die aufnehmende Taktdomäne (Sync control FSM2 , clock domain B) übernommen werden konnten. Befindet sich die asynchrone Schnittstelle innerhalb eines Bausteins, genügen hier 3 bis 4 Takte, andernfalls sind je nach Leitungslängen auch längere Zeiten erforderlich.
Das Signal cycle_start ist in diesem Konzept die einzige Stelle, an der das Master / Checker-Redundanzkonzept verlassen werden muss. Nur das Master-Signal wird durch mehrfaches Abtakten in der aufnehmenden Taktdomäne (Synchronization B - clock domain B) einsynchronisiert und startet als sync_cycle_start, dann wieder taktsynchron in Master und Checker, die Sync control FSM2 zur Datenübernahme in Taktdomäne B. Vor der Synchronisation des Master-Signals werden die gedoppelt vorhandenen cycle_start-Signale von Master und Checker verglichen. Der zeitliche Ablauf ist in Fig 2 als Timing-Diagramm schema- tisch dargestellt.
Vorteile dieses Konzepts:
- Bei Beschränkung der Übertragung auf eine festgelegte Anzahl von vordefinierten Zyklustypen / Formaten lassen sich auch große Datenmengen, die dazu in dichter Reihenfolge an der Schnittstelle eintreffen, performant über asynchrone Schnittstellen übertragen. Gehen die Daten schneller ein, als sie über die Schnittstelle übertragen werden können, erfolgt auf der Abgabeseite eine Zwischenspeicherung und eventuell Parallelisierung der Übertragung. Die FSM kann auch die parallele Übernahme von Daten auf mehreren Datenbussen steuern.
Da die gesamte Übertragung sowohl auf der abgebenden wie auf der aufnehmenden Seite von Finite State Machines takt- genau gesteuert wird, muss nur der Beginn der Übertragung für Master und Checker synchron und zentral signalisiert werden. Der Zyklustyp kann dann zusammen mit den ersten Steuersignalen gemeldet werden. Das Master /_ Checker-Redundanzkonzept wird nur an einer einzigen Stelle durchbrochen, hier erfolgt aber eine zusätzliche Absicherung durch Vergleich.
Das Beispiel in Fig 1 zeigt die Abwicklung von Schreibzyklen in einem System mit 2 Mikroprozessoren in Master / Checker- Redundanz in Taktdomäne A auf eine Speichereinheit in Taktdomäne B. Letztere wird mit einem eigenen Takt versorgt, da sie von mehreren Prozessoren gemeinsam benutzt wird. Die verschiedenen Schreibzyklen, welche die Prozessoren zum Speicher hin abwickeln, unterscheiden sich in den Datenwort- Längen: Schreiben Byte (1 Byte, 2 Byte, 3 Byte) , Wort (= 4 * Byte) , Burst (= 4 * Wort) . Alle Zyklen beginnen mit Anlegen der 32 Bit Adresse und der Control-Signale (Takt 1) . Unter- schiede ergeben sich in der Belegung des 32 Bit-Datenbusses: bei Schreibzyklen können in mehreren aufeinander folgenden Takten Schreibdaten auf den Datenbus gelegt werden (z.B. 4 Takte bei Schreiben Burst, = Takte 2 - 5) . Da diese Daten nicht so, wie sie auf dem Datenbus erscheinen, über die asyn- chrone Schnittstelle übertragen werden können, werden sie im
Data buffer & sync control FSM1 zwischengespeichert und, je nach Zyklustyp, parallel und/oder sequentiell über die verschiedenen Busse zu Sync control FSM2 übertragen. Die Schaltung kann dabei so ausgelegt werden, dass bei der Übertragung eines Burst-Schreibzyklus auch das letzte Datenwort keine stärkere Gesamtverzögerung erfährt als die 3-4 Takte Initialverzögerung, um die alle Daten an der Schnittstelle stabil gehalten werden müssen. Beide FSMl erzeugen dann taktsynchron, aber unabhängig von- einander, das Signal cycle_start; das Master-Signal wird synchronisiert und startet zentral die beiden FSM2. Der Zyklustyp wird den FSM2 dezentral im ersten Übertragungstakt im Control-Bus mitgeteilt. Nachdem die FSM2 nun in ihrer Taktdo- mäne synchron gestartet wurden, arbeiten sie autonom weiter und übernehmen in jedem Takt Daten von ihrer Partener-FSMl, bis der Zyklus abgeschlossen ist.

Claims

Patentansprüche
1. Verfahren zum Übertragen von Daten über eine asynchrone Schnittstelle zwischen einer ersten Taktdomäne und einer zweiten Taktdomäne in einer Schaltungsanordnung mit Master- Checker Redundanz, demzufolge die zu übertragenden Daten in diskrete Datenportionen eingeteilt werden der Beginn einer zu übertragenden Datenportion festgelegt wird, das Ende einer zu übertragenden Datenportion festgelegt wird, der Ablauf verschiedener Übertragungszyklen festgelegt wird die Datenübertragung mittels Finite State Machines (FSM) auf beiden Seiten der Schnittstelle abgewickelt wird.
2. Verfahren nach Anspruch 1 g e k e n n z e i c h n e t d u r c h eine Ausführung in einer Schaltungsanordnung mit gedoppelten Finite State Machines auf beiden Seiten der Schnittstelle.
3. d a d u r c h g e k e n n z e i c h n e t , dass die gedoppelten Finite State Machines (FSM) auf der empfangenden Seite der Schnittstelle synchron gestartet werden.
4. Verfahren nach einem der vorstehenden Ansprüche d a d u r c h g e k e n n z e i c h n e t , dass die Datenübertragung in verschiedenen Übertragungszyklen nach Maßgabe von Art und Menge der zu übertragenden Daten erfolgt.
5. Verfahren nach einem der vorstehenden Ansprüche d a d u r c h g e k e n n z e i c h n e t , dass die Finite States Machine (FSM) die Übertragung der Daten auf einer Mehrzahl von Datenbussen steuert.
PCT/DE2002/003155 2001-08-31 2002-08-28 Übertragung grosser datenmengen über asynchrone schnittstellen in schaltungen mit master-checker-redundanzkonzept WO2003026175A2 (de)

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