WO2002031658A2 - Speicherkonfiguration mit i/o-unterstützung - Google Patents

Speicherkonfiguration mit i/o-unterstützung Download PDF

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    • G—PHYSICS
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    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol

Definitions

  • the invention relates to a method for memory configuration with I / O support, this configuration realizing the storage of data of a processor unit in a processor memory and their input / output via an i / O unit.
  • the invention further relates to an arrangement for performing the above-mentioned method according to the preamble of claim 4.
  • DMA direct memory access
  • Functional units for the functional unit operating under particularly time-critical conditions for example a processor Unit to ensure the appropriate priority when accessing data.
  • Another disadvantage is that with a DMA request there is always a certain time delay before the required memory access is made available.
  • the invention is based on the object of a time-critical functional unit, e.g. a processor unit to enable direct memory access, which is largely available without delay, while avoiding data collisions that occur when operating with other functional units, e.g. an l / ⁇ functional unit with direct memory access can occur.
  • a time-critical functional unit e.g. a processor unit to enable direct memory access, which is largely available without delay, while avoiding data collisions that occur when operating with other functional units, e.g. an l / ⁇ functional unit with direct memory access can occur.
  • the inventive solution of the task provides that an input memory area is agreed in the processor memory, into which the I / ⁇ unit can only write and from which the processor unit can only read and that an output Memory area is agreed from which the I / O unit can only read and into which the processor unit can only write.
  • a direct assignment of the memory area to the functional units guarantees a delay-free READ or WRITE memory access. Furthermore, the basic agreement on the possible READ / WRITE accesses for each memory area prevents data collisions by defining the course of the bidirectional data paths of the I / O unit and processor unit.
  • An important variant of the procedural solution of the task provides that the data access when reading and writing in or out of the input memory area and in or from the output memory area of the processor memory by means of the I / O unit and by means of the processor unit. This prevents the CPU from being used for address management tasks.
  • a special variant of the procedural solution of the task provides that the data access during reading and writing into or from the input memory area and into or from the output memory area of the processor memory by means of the I / O unit and can be realized by means of the processor unit in each case in a block with a block length that corresponds to the line length of the processor memory organization.
  • This solution is advantageously used if the functional units are accessed frequently or exclusively with a certain block length. In this way, the number of command instructions that must be transmitted by the CPU is reduced.
  • the inventive solution of the task provides that a data port of the processor unit is connected to a first data port of the processor memory and that a data port of the I / O unit is connected to a second data port of the processor memory.
  • a corresponding multi-data port of the processor memory is also realized and this multi-data port with the corresponding data ports of the functional units communicates.
  • Another arrangement-side solution according to the invention of The task provides that an i / o address generator is arranged in the i / o unit and a processor address generator is arranged in the processor unit.
  • This enables the above-mentioned functional units to address data access independently.
  • the processor memory is also equipped with a multi-address port and that an address port of the processor unit is connected to a first address port of the processor memory and that an address port of the I / ⁇ unit is connected to a second Address port of the processor memory is connected.
  • the READ / WRITE control is also guaranteed by the functional units, in that a multi-READ / WRITE port is also implemented on the processor memory and a READ / WRITE port of the i / O unit with a first READ / WRITE Processor memory port is switched that a READ / WRITE port of the processor unit is switched with a second READ / WRITE port of the processor memory.
  • a favorable arrangement-side solution of the task according to the invention provides that a block length port is arranged on the I / O address generator and on the processor address generator. This creates an input option for the block lengths of the data accesses to be processed by the l / ⁇ unit and the processor unit.
  • An advantageous solution according to the invention on the arrangement side provides that a FIFO memory is arranged in the processor memory. Since the data path of the processor unit leads directly to the processor memory, a FIFO memory that acts as an intermediate buffer is also sor memory arranged.
  • the associated drawing figure shows a schematic representation of the processor memory 1 with the assigned processor functional unit 2 and the associated I / ⁇ functional unit. Furthermore, it can be seen in the drawing figure that an I / O functional unit address port 11 is arranged in the I / O functional unit 3, which is connected to the second processor memory address port 13, which in turn is arranged on the processor memory 1 is.
  • the I / O functional unit address port 11 is controlled by the i / O address generator 15, which is given the block length by the i / O block length port 17 when it is initialized, i. the number of consecutive data in the data block in the data access is communicated.
  • the I / ⁇ READ / WRITE port 19 arranged on it outputs the WRITE state to the second processor memory READ / WRITE port 21 connected to it, which is arranged on the processor memory 1.
  • the addresses of the data blocks to be transferred from the I / O function unit 3 to the processor memory 1 are in the agreed input memory area 4 of the processor memory 1. They are sent from the I / O function unit address port 11 to the one connected to it second processor memory address port 13, which is arranged on the processor memory 1, transmitted.
  • the data associated with these addresses arrive from the I / O functional unit data port 7, which is arranged on the I / O functional unit 3, via the second processor connected to it and arranged on the processor memory 1 -Spei- cher data port 9 and via the second FIFO (first-in-first-out) memory 23, which is also arranged on the processor memory 1, into the input memory area 4 of the processor memory 1.
  • the data are available for further processing with a READ data access in the processor functional unit 2 ready.
  • the READ data access of the processor functional unit 2 can only take place for the agreed address area of the input memory area 4 and the required addresses are provided by the processor address generator 14, which is arranged on the processor functional unit and which is also arranged by the processor Block length port 16 has been initialized. These addresses are output to the processor functional unit address port 10, which is arranged on the processor functional unit 2 and which is connected to the first processor memory address port 12 arranged on the processor memory 1, and thus control the addressed memory cells of the Input memory area 4.
  • the processor READ / WRITE port 18 arranged on it outputs the READ state to the first processor memory READ / WRITE port 20 connected to it , which is arranged on the processor memory 1.
  • a prerequisite for successful READ data access by the processor functional unit is that the data associated with the addressed addresses is via the first FIFO memory 22 arranged on the processor memory 1 and the first processor memory 1 also arranged on the processor memory 1.
  • Data port 8 and the processor functional unit data port 6 connected to it, which is arranged on the processor functional unit 2, are provided for further processing in the processor functional unit 2.

Abstract

Der Erfindung, die ein Verfahren zur Speicherkonfiguration mit I/O-Unterstützung betrifft, liegt die Aufgabe zugrunde mit geringem programmtechnischen Aufwand den unter zeitkritischen Bedingungen arbeitenden Prozessor- und I/O-Funktionseinheiten entsprechenden Vorrang beim Datenzugriff zu sichern. Dies wird dadurch gelöst, dass in dem Prozessor-Speicher ein Input-Speicher-Bereich vereinbart ist, in den die I/O-Einheit nur schreiben und aus dem die Prozessor-Einheit nur lesen kann und dass ein Output-Speicherbereich vereinbart ist, aus dem die I/O-Einheit nur lesen kann und in den die Prozessor-Einheit nur schreiben kann.

Description

Speicherkonfiguration mit I/O-UnterStützung
Die Erfindung betrifft ein Verfahren zur Speicherkonfiguration mit I/O-Unterstützung, wobei diese Konfiguration das Speichern von Daten einer Prozessor-Einheit in einem Prozessor-Speicher und ihre Ein/Ausgabe über eine i/O-Einheit realisiert.
Die Erfindung betrifft weiterhin eine Anordnung zur Durchführung des oben genannten Verfahrens gemäß dem Oberbegriff des Anspruchs 4.
Um zu vermeiden, dass bei Rechnern mit Funktionseinheiten, welche einen hohen Datendurchsatz bewerkstelligen müssen, die CPU mit Speicherverwaltungsaufgaben stark beansprucht wird, ist es üblich, dass Direct Memory Access (DMA) -Einheiten angewendet werden, die diese Verwaltungsaufgaben übernehmen und den Speicher adress- und datenseitig selbst ansteuern können.
Nachteil dieser Lösung ist, dass ein hoher programmtechnischer Aufwand realisiert werden muss, um beim Betrieb mit mehreren
Funktionseinheiten für die unter besonders zeitkritischen Bedingungen arbeitende Funktionseinheit, z.B. eine Prozessor- Einheit, den entsprechenden Vorrang beim Datenzugriff zu sichern. Weiterhin ist nachteilig, dass bei einer DMA-Anforderung immer eine bestimmte Zeitverzögerung bis zur Bereitstellung des erforderlichen Speicherzugriffes auftritt.
Der Erfindung liegt nunmehr die Aufgabe zu Grunde, einer zeitkritisch arbeitenden Funktionseinheit, z.B. einer Prozessor- Einheit, einen direkten Speicherzugriff zu ermöglichen, welcher weitestgehend verzögerungsfrei bereitsteht, und dabei Datenkollisionen vermieden werden, die bei einem Betrieb mit weiteren Funktionseinheiten z.B. einer l/θ-Funktionseinheit mit direkten Speicherzugriff auftreten können.
Die erfindungsgemäße verfahrenseitige Lösung der Aufgaben- Stellung sieht vor, dass in dem Prozessor-Speicher ein Input- Speicher-Bereich vereinbart ist, in den die l/θ-Einheit nur schreiben und aus dem die Prozessor-Einheit nur lesen kann und dass ein Output-Speicherbereich vereinbart ist, aus dem die I/O-Einheit nur lesen kann und in den die Prozessor-Einheit nur schreiben kann.
Hierbei wird durch eine direkte Zuordnung des Speicherbereiches zu den Funktionseinheiten ein verzögerungsfreier READ- bzw. WRITE- Speicherzugriff gewährleistet. Weiterhin werden mit der grundsätzlichen Vereinbarung zu den möglichen READ/WRITE- Zugriffen je Speicherbereich Daten-Kollisionen verhindert, indem damit der Verlauf der bidirektionalen Datenwege von i/O- Einheit und Prozessor-Einheit festgelegt werden.
Eine wichtige Variante der verfahrensseitigen Lösung der Aufgabenstellung sieht vor, dass die Datenzugriffe beim Lesen und Schreiben in den oder aus dem Input-Speicher-Bereich und in den oder aus dem Output-Speicher-Bereich des Prozessor-Speichers mittels der I/O-Einheit und mittels der Prozessor-Einheit jeweils eigenständig realisiert werden. Dadurch wird vermieden, dass die CPU mit Adressverwaltungsaufgaben beansprucht wird.
Eine spezielle Variante der verfahrensseitigen Lösung der Aufgabenstellung sieht vor, dass die Datenzugriffe beim Lesen und Schreiben in den oder aus dem Input-Speicher-Bereich und in den oder aus dem Output-Speicher-Bereich des Prozessor- Speichers mittels der I/O-Einheit und mittels der Prozessor- Einheit jeweils in einem Block mit einer solchen Blocklänge realisiert werden, die der Zeilenlänge der Prozessor-Speicherorganisation entspricht. Diese Lösung wird vorteilhaft angewendet, wenn häufig oder ausschließlich Datenzugriffe der Funktionseinheiten mit einer bestimmten Blocklänge vorgenommen werden. Auf diese Weise verringert sich die Zahl der Befehlsanweisungen, die von der CPU übermittelt werden müssen.
Die erfindungsgemäße anordnungsseitige Lösung der Aufgaben- Stellung sieht vor, dass ein Datenport der Prozessor-Einheit mit einem ersten Datenport des Prozessor-Speichers verbunden ist und dass ein Datenport der I/O-Einheit mit einem zweiten Datenport des Prozessor-Speichers verbunden ist. Hierbei wird anordnungsseitig berücksichtigt, dass zur Realisierung der verfahrensseitigen Lösung der Aufgabenstellung eines direkten Datenzugriffs der l/θ-Funktionseinheit und der Prozessor-Funktionseinheit auch ein entsprechendes Multi-Datenport des Prozessor-Speichers realisiert wird und dieses Multi-Datenport mit den entsprechenden Datenports der Funktionseinheiten in Verbindung steht.
Eine weitere erfindungsgemäße anordnungsseitige Lösung der Aufgabenstellung sieht vor, dass in der i/O-Einheit ein i/O- Adressgenerator und in der Prozessor-Einheit ein Prozessor- Adressgenerator angeordnet sind. Damit wird die eigenständige Fähigkeit der Adressierung der Datenzugriffe durch die o.g. Funktionseinheiten ermöglicht. Hierbei muss weiterhin realisiert sein, dass der Prozessor-Speicher auch mit einem Multi- Adressport ausgestattet wird und dass ein Adressport der Prozessor-Einheit mit einem ersten Adressport des Prozessor- Speichers verbunden ist und dass ein Adressport der l/θ-Einheit mit einem zweiten Adressport des Prozessor-Speichers verbunden ist.
Weiterhin wird auch die READ/WRITE-Ansteuerung durch die Funktionseinheiten gewährleistet, indem am Prozessor-Speicher auch ein Multi-READ/WRITE-Port realisiert wird und ein READ/WRITE- Port der i/O-Einheit mit einem erstem READ/WRITE-Port des Prozessor-Speichers geschalten ist, dass ein READ/WRITE-Port der Prozessor-Einheit mit einem zweiten READ/WRITE-Port des Prozessor-Speichers geschalten ist.
Eine günstige erfindungsgemäße anordnungsseitige Lösung der Aufgabenstellung sieht vor, dass am l/O-Adressgenerator und am Prozessor-Adressgenerator jeweils ein Block-Längen-Port angeordnet ist. Damit wird eine Eingabemöglichkeit für die zu verarbeitenden Blocklängen der Datenzugriffe von l/θ-Einheit und Prozessor-Einheit geschaffen.
Eine vorteilhafte erfindungsgemäße anordnungsseitige Lösung der Aufgabenstellung sieht vor, dass ein FIFO-Speicher in dem Prozessor-Speicher angeordnet ist. Da der Datenweg der Prozessor-Einheit direkt zum Prozessor-Speicher führt, wird ein als Zwischenpuffer fungierender FIFO-Speicher auch am Prozes- sor-Speicher angeordnet.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel erläutert werden. Aus der zugehörigen Zeichnungsfigur ist eine schematische Darstellung des Prozessor-Speichers 1 mit der zugeordneten Prozessor-Funktionseinheit 2 und der zugeordneten l/θ-Funktionseinheit ersichtlich. Weiterhin ist in der Zeichnungsfigur ersichtlich, dass in der I/O-Funktionseinheit 3 ein l/θ-Funktionseinheit-Adressport 11 angeordnet ist, welches mit dem zweiten Prozessor-Speicher-Adressport 13 verbunden ist, das wiederum auf dem Prozessor-Speicher 1 angeordnet ist. Das I/O- Funktionseinheit-Adressport 11 wird durch den i/O-Adres- sgenerator 15 angesteuert, dem durch das i/O-Blocklängen-Port 17 bei seiner Initialisierung die Blocklänge, d.h. die Anzahl der im Datenblock im Datenzugriff befindlichen, aufeinander folgenden Daten, mitgeteilt wird.
Bei einem angenommenen WRITE-Zustand der l/θ-Funktionseinheit 3 gibt das auf ihr angeordnete l/θ-READ/WRITE-Port 19 den WRITE- Zustand an das mit ihm verbundene zweite Prozessor-Speicher- READ/WRITE-Port 21 aus, welches auf dem Prozessor-Speicher 1 angeordnet ist. Die Adressen der schreibend von der I/O- Funktionseinheit 3 an den Prozessor-Speicher 1 zu übertragenden Datenblöcke liegen im vereinbarten Input-Speicherbereich 4 des Prozessor-Speichers 1. Sie werden vom l/θ-Funktionseinheit- Adressport 11 an das mit ihm verbundene zweite Prozessor- Speicher-Adressport 13, welches auf dem Prozessor-Speicher 1 angeordnet ist, übermittelt. Auf diese Weise gelangen die mit diesen Adressen zugeordneten Daten von dem i/O- Funktionseinheit-Datenport 7, welches auf der I/O-Funktions- einheit 3 angeordnet ist, über das mit ihm verbundene und auf dem Prozessor-Speicher 1 angeordnete zweite Prozessor-Spei- cher-Datenport 9 und über den ebenfalls auf dem Prozessor- Speicher 1 angeordneten zweiten FIFO(First-In-First-Out) -Speicher 23 in den Input-Speicherbereich 4 des Prozessor-Speichers 1. Hier stehen die Daten zur weiteren Verarbeitung mit einem READ-Datenzugriff in der Prozessor-Funktionseinheit 2 bereit.
Der READ-Datenzugriff der Prozessor-Funktionseinheit 2 kann nur für den vereinbarten Adressbereich des Input-Speicherbereiches 4 erfolgen und die erforderlichen Adressen werden von dem Prozessor-Adressgenerator 14, welcher auf der Prozessor- Funktionseinheit angeordnet ist und der von dem dort ebenfalls angeordneten Prozessor-Blocklängen-Port 16 initialisiert wurde, bereitgestellt. Diese Adressen werden an das Prozessor- Funktionseinheit-Adressenport 10, welches auf der Prozessor- Funktionseinheit 2 angeordnet ist und das mit dem auf dem Prozessor-Speicher 1 angeordneten ersten Prozessor-Speicher- Adressport 12 verbunden ist, ausgegeben und steuern damit die adressierten Speicherzellen des Input-Speicherbereiches 4 an. Bei dem vorliegenden READ-Zustand der Prozessor-Funktionsein- heit 2 gibt das auf ihr angeordnete Prozessor-READ/WRITE-Port 18 den READ-Zustand an das mit ihm in verbundene erste Prozes- sor-Speicher-READ/WRITE-Port 20 aus, welches auf dem Prozessor- Speicher 1 angeordnet ist. Voraussetzung für einen erfolgreichen READ-Datenzugriff der Prozessor-Funktionseinheit ist, dass die mit den angesteuerten Adressen zugeordneten Daten über den auf dem Prozessor-Speicher 1 angeordneten ersten FIFO- Speicher 22 und das ebenfalls auf dem Prozessor-Speicher 1 angeordnete erste Prozessor-Speicher-Datenport 8 und das mit ihm verbundene Prozessor-Funktionseinheit-Datenport 6, welches auf der Prozessor-Funktionseinheit 2 angeordnet ist, zur weiteren Verarbeitung in der Prozessor-Funktionseinheit 2 bereitgestellt werden. Der Komplementärvorgang des WRITE-Datenzugriffs der Prozessor- Funktionseinheit 2 und des READ-Datenzugriffs der l/θ-Funk- tionseinheit 3 erfolgt in analoger Weise des bezüglich des Input-Speicherbereiches 4 beschriebenen WRITE-Datenzugriffs der l/O-Funktionseinheit 3 und des READ-Datenzugriffs der Prozessor-Funktionseinheit 2 unter Berücksichtigung der hierbei vorliegenden Vereinbarung, dass alle im Datenzugriff befindlichen Speicherzellen des Prozessor-Speichers 1 sich nunmehr im Output-Speicherbereich 5 befinden und nur diese ent- sprechenden Adressen von den Adressgeneratoren 14 und 15 bereitgestellt werden.
Speicherkonf iguration mit I /O-Unter Stützung
Bezugzeichenliste
Prozessor-Speicher Prozessor-Funktionseinheit l/O-Funktionseinheit Input-Speicherbereich Output-Speicherbereich Prozessor-Funktionseinheit-Datenport l/θ-Funktionseinheit-Datenport erstes Prozessor-Speicher-Datenport zweites Prozessor-Speicher-Datenport Prozessor-Funktionseinheit-Adressport I/O-Funktionseinheit-Adressport erstes Prozessor-Speicher-Adressport zweites Prozessor-Speicher-Adressport Prozessor-Adressgenerator l/O-Adressgenerator Prozessor-Blocklängen-Port I/O-Blocklängen-Port Prozessor-READ/WRITE-Port l/θ-READ/WRITE-Port erstes Prozessor-Speicher-READ/WRITE-Port zweites Prozessor-Speicher-READ/WRITE-Port erster FIFO-Speicher zweiter FIFO-Speicher

Claims

Speicherkonfiguration mit I/O-UnterstützungPatentansprüche
1. Verfahren zur Speicherkonfiguration mit I/O-Unterstützung, wobei diese Konfiguration das Speichern von Daten einer
Prozessor-Einheit in einem Prozessor-Speicher und ihre Ein/ Ausgabe über eine i/O-Einheit realisiert, d a d u r c g e k e n n z e i c h n e t, dass in dem Prozessor-Speicher (1) ein Input-Speicherbereich (4) vereinbart ist, in den die I/O-Funktionseinheit (3) nur schreiben und aus dem die Prozessor-Funktionseinheit (2) nur lesen kann und dass ein Output-Speicherbereich (5) vereinbart ist, aus dem die I/O- Funktionseinheit (3) nur lesen kann und in den die Prozessor-Funktionseinheit (2) nur schreiben kann.
2. Verfahren nach Anspruch 1 d a d u r c h g e k e n n z e i c h n e t, dass die Datenzugriffe beim Lesen und Schreiben in den Input-Speicherbereich (4) und Output- Speicher-Bereich (5) des Prozessor-Speichers (1) mittels der /θ-Funktionseinheit (3) und mittels der Prozessor- Funktionseinheit (2) jeweils eigenständig realisiert werden.
3. Verfahren nach Anspruch 2 d a d u r c h g e k e n n z e i c h n e t, dass die Datenzugriffe beim Lesen und Schreiben in den Input-Speicherbereich (4) und Output- Speicherbereich (5) des Prozessor-Speichers (1) mittels der l/O-Funktionseinheit (3) und mittels der Prozessor- Funktionseinheit (2) jeweils in einem Block mit einer solchen Blocklänge realisiert werden, die der Zeilenlänge der Prozessor-Speicherorganisation entspricht.
4. Anordnung zur Durchführung des Verfahren zur Speicherkonfiguration mit l/θ-Unterstützung, wobei ein Prozessor- Funktionseinheit-Datenport und ein l/θ-Funktionseinheit- Datenport zumindestens mittelbar über einen Datenbus an ein Prozessor-Speicher-Datenport des Prozessor-Speichers geschalten ist d a d u r c h g e k e n n z e i c h n e t, dass der Prozessor-Funktionseinheit-Datenport (6) mit einem ersten Prozessor-Speicher-Datenport (8) verbunden ist und dass der l/θ-Funktionsseinheit-Datenport (7) mit einem zweiten Prozessor-Speicher-Datenport verbunden (9) ist.
5. Anordnung nach Anspruch 4 d a d u r c h g e k e n n z e i c h n e t, dass in der l/O-Funktionseinheit (3) ein l/O-Adressgenerator (15) und in der Prozessor-Funktionseinheit (2) ein Prozessor-Adressgenerator (14) angeordnet sind, dass ein Adressport-Prozessor-Funktionseinheit (10) mit einem ersten Prozessor-Speicher-Adressport (12) verbunden ist, dass ein Adressport-I/O-Funktionseinheit (11) mit einem zweiten Prozessor-Speicher-Adressport (13) verbunden ist, dass ein I/O-READ/WRITE-Port (19) der i/O- Funktionseinheit (3) mit einem erstem Prozessor-Speicher- READ/WRITE-Port (20) des Prozessor-Speichers (1) geschalten ist, dass ein Prozessor-READ/WRITE-Port (18) der Prozessor- Funktionseinheit (2) mit einem zweiten Prozessor-Speicher- READ/WRITE-Port (21) des Prozessor-Speichers (1) geschalten ist.
6. Anordnung nach Anspruch 5 d a d u r c h g e k e n n z e i c h n e t, dass am l/O-Adressgenerator (15) ein i/O- Blocklängen-Port (17) und am Prozessor-Adressgenerator (14) ein Prozessor-Blocklängen-Port (16) angeordnet ist.
7. Anordnung nach Ansprüchen 4 bis 6 d a d u r c h g e k e n n z e i c h n e t, dass ein erster FIFO- Speicher (22) und ein zweiter FIFO-Speicher (23) in dem Prozessor-Speicher (1) angeordnet sind.
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