CN1256661C - 处理器存储器数据输入和输出的方法和实施该方法的结构 - Google Patents

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Abstract

本发明涉及一种构造带有I/O支持的存储器结构的方法。本发明的任务在于保证在处理器和I/O功能单元在时间要求严格的情况下具有适当优先的数据处理能力，并且编程简单。实现的方法是在处理器存储器内设置一个输入存储器范围，在该范围内，I/O单元只能进行写操作而处理器单元只能进行读操作，同时在处理器存储器内设置一个输出存储器范围，在该范围内，I/O单元只能进行读操作而处理器单元只能进行写操作。

Description

处理器存储器数据输入和输出的方法和实施该方法的结构
技术领域
本发明涉及处理器存储器数据输入和输出的方法，其中，将处理器单元的数据写入处理器存储器内并从该处理器存储器读出，其中，数据通过I/O单元输入和输出。
此外，本发明还涉及用于所述上述方法的设置。
背景技术
DE19526798C1公开了一种用于控制数据传输的设置以及与此相应的方法。其中，数据通过第一个缓冲存储器输入数据处理装置，并且数据通过第二个缓冲存储器从该数据处理装置输出。两个缓冲存储器的定址在两种情况下通过该数据处理装置完成。在此方面，数据处理装置增加了地址生成的负担，特别是在各自生成输入输出并行操作的处理器中设置多个处理器单元，会产生降低计算效率的负担。
Hall J的“高性能应用的新型FIFO结构”和Lin JS的“处理器至外围设备通信中的双向FIFO”(两篇专利均为Wescon TechnicalPaper，Western Periodical Co.North Hollywood，US Bd.33，1989.11.1)公开了一种所谓的BiFIFO(双向先入先出寄存器)。该BiFIFO由两部分寄存器组成，第一部分用于向处理器中输入数据时数据缓冲，第二部分用于从寄存器中输出数据。FIFO通过标志位控制，标志位一方面使FIFO(先入先出)中的数据继续移位，另一方面控制状态。标志位的生成或者通过处理器，或者通过本身的生成单元实现。由此增加了特别是并行操作下处理器的负担，或者提高了线路技术的费用。此外，使用FIFO作为缓冲器不能进行数据的定址存取。因此，这种应用仍局限在按时间顺序输入输出数据这种使用情况上。从FIFO“移出的”数据将会丢失。
EP0241129A2同样介绍了使用FIFO作为缓冲存储器。其中处理器存储器外部具有两部分的FIFO，其中具有单独的控制器(RBC)，当需要缓冲时，分别缓冲向一个部分内输入和向另一个部分中输出的数据。从中可以看出，使用缓冲器并非绝对必要，然而提供的标准部件却是必须的，由此出现了附加的设备技术费用。此外，在该解决方案中也存在已介绍过的FIFO缓冲器的缺点。
为避免在带有必须实现高数据通过量功能单元的计算机上，使具有存储器管理任务的CPU负担过重，通常是使用直接存储器存取(DMA)单元，它承担这种管理任务并能够自动控制存储器的地址和数据。
这种解决方案的缺点是，为在运行多个功能单元时，确保处于时间要求特别严格条件下工作的功能单元，例如处理器单元相应优先存取数据，必须花费很高的编程技术费用。此外的缺点是，当DMA请求时，到准备好所要求的存储器存取始终出现一定的延时。
发明内容
本发明的目的在于，可以使时间要求严格的功能单元，例如处理器单元实现尽可能无延时的直接存储器存取，并在此方面避免在运行其他功能单元，例如输入/输出(I/O)单元时与直接存储器存取发生数据冲突。
依据本发明实现这一目的方法方面的解决方案是，将处理器存储器内I/O单元的数据只写入一确定的输入存储器区的地址上，其中，定址通过I/O单元完成。在该处理器单元中，处理器存储器的数据只能从输入存储器区的地址读出，其中，定址通过处理器单元完成。处理器存储器内处理器单元的数据只能写入一确定的输出存储器区的地址上，其中，定址通过处理器单元完成。在I/O单元中，处理器存储器的数据只能从输出存储器区的地址读出，其中，定址通过I/O单元完成。
在这种情况下，通过将存储器区直接分配给功能单元保证无延时的读(READ)或写(WRITE)的存储器存取。此外，利用与可能的读/写(READ/WRITE)存取原则上的约定，通过由此规定I/O单元和处理器单元双向数据通路走向，防止各存储器区数据冲突。
此外，通过依据本发明的方法可以使用带有两个端口的单向存储器组件，而不必使用占用面积的带有双向工作端口的存储器。
依据本发明的一个方面，实现这一目的方法重要的变化是，在处理器存储器的输入存储器区和输出存储器区进行读写时，数据存取借助于I/O单元和借助于处理器单元各自独立实现。由此避免增加具有地址管理任务的CPU的负担。
依据本发明的一个方面，实现这一目的方法特殊的变化是，在处理器存储器的输入存储器区和输出存储器区进行读写时，数据存取借助于I/O单元和借助于处理器单元，各自在一程序块中实现，该程序块的块长度相当于处理器存储器结构的行长度。这种解决方案具有优点地用于功能单元经常或者仅利用确定的程序块长度进行数据存取。按照这种方式减少了必须由CPU传递指令语句的数量。
依据本发明的一个方面，实现这一目的结构的解决方案是，处理器单元的数据端口与处理器存储器的第一个数据端口连接，I/O单元的数据端口与存储器的数据端口与处理器存储器的第二个数据端口连接。在这种情况下，设置方面考虑的是，为实现I/O功能单元和处理器功能单元的直接数据存取这一目的方法方面的解决方案，还要实现处理器存储器的相应的多数据端口，并且该多数据端口与功能单元的相应的数据端口相连接。
依据本发明的一个方面，实现这一目的结构的另一解决方案是，在I/O单元内设置I/O地址生成器，在处理器单元内设置处理器地址生成器。由此可以通过上述功能单元使数据存取独立编址。在这种情况下还需实现处理器存储器也要设置多地址端口，处理器单元的地址端口与处理器存储器的第一个地址端口连接，I/O单元的地址端口与处理器存储器的第二个地址端口连接。
此外，还要保证通过功能单元进行READ/WRITE控制，方法是在处理器存储器上也设置多个READ/WRITE端口，并且I/O单元的READ/WRITE端口与处理器存储器的第一个READ/WRITE端口连接，处理器单元的READ/WRITE端口与处理器存储器的第二个READ/WRITE端口连接。
依据本发明的一个方面，实现这一目的结构的有益的解决方案是，在I/O地址生成器和处理器地址生成器上分别设置程序块长度端口。由此可以为I/O单元和处理器单元数据存取待处理的块长度提供输入的可能性。
依据本发明的一个方面，实现这一目的结构的具有优点的解决方案是，在处理器存储器内设置FIFO存储器。因为处理器单元的数据通路直接与处理器存储器相通，所以也要在处理器存储器上设置起到中间缓冲器作用的FIFO存储器。
附图说明
图1图示出本发明的处理器存储器1的示意图。
具体实施方式
下面借助实施例对本发明进行说明。从属附图示出处理器存储器1的示意图，带有对应的处理器功能单元2和对应的I/O功能单元。此外，从附图中可以看出，在I/O功能单元3内设置有I/O功能单元地址端口11，它与重新设置在处理器存储器1上的处理器存储器地址端13连接。I/O功能单元地址端口11通过I/O地址生成器15控制，通过I/O块长度端17在其初始化时，将块长度，即数据存取时数据块中连续数据的数量通知I/O地址生成器。
在假设I/O功能单元3的WRITE状态下，设置在该单元上的I/OREAD/WRITE端口19将WRITE状态输出到与其连接的，设置在处理器存储器1上的第二个处理器存储器READ/WRITE端口21上。由I/O功能单元3写入的传送到处理器存储器1上的地址处于处理器存储器1的约定的输入存储器区4内。它们由I/O功能单元地址端口11传送到与其连接的，设置在处理器存储器1上的第二个处理器存储器地址端口13上。按照这种方式，与这些地址对应的数据从设置在I/O功能单元3上的I/O功能单元数据端7，通过与其连接并设置在处理器存储器1上的第二个处理器存储器数据端9，并通过同样设置在处理器存储器1上的第二个FIFO(先入先出)存储器23传送到处理器存储器1的输入存储器区4内。在这里，这些数据等待利用处理器功能单元2内的READ数据存取做进一步处理。
处理器功能单元2的READ数据存取只能用于输入存储器区4的约定的地址区，并且所要求的地址只能由设置在处理器功能单元上和由同样设置在那里的处理器块长度端口16初始化了的处理器地址生成器14提供。这些地址输出到设置在处理器功能单元2上的，并与设置在处理器存储器1上的第一个处理器存储器地址端口12连接的处理器功能单元地址端口10上，并由此控制输入存储器区4的定址的存储器单元。在处理器功能单元2目前的READ状态下，设置在其上的处理器READ/WRITE端口18将READ状态输出到与其连接的，设置在处理器存储器1上的第一个处理器存储器READ/WRITE端口20上。处理器功能单元成功进行READ数据存取的前提条件是，与受控制的地址对应的数据，通过设置在处理器存储器1上的第一个FIFO存储器22和同样设置在处理器存储器1上的第一个处理器存储器数据端口8，以及与其连接的，设置在处理器功能单元2上的处理器功能单元数据端口6，提供给处理器功能单元2做进一步处理。
处理器功能单元2的WRITE数据存取的补码过程和I/O功能单元3的READ数据存取的补码过程，在涉及到输入存储器区4时，与所介绍的I/O功能单元3的WRITE数据存取和处理器功能单元2的READ数据存取相似方式完成，但是在这里要考虑到以下约定，处理器存储器1的所有处于数据存取内的存储器单元此时要处于输出存储器区5内，并且这些相应的地址只由地址生成器14和15提供。
处理器存储器数据输入和输出的方法和实施该方法的设置：
参考符号表
1  处理器存储器
2  存储器功能单元
3  I/O功能单元
4  输入存储器区
5  输出存储器区
6  处理器功能单元数据端口
7  I/O功能单元数据端口
8  第一个处理器存储器数据端口
9  第二个处理器存储器数据端口
10 处理器功能单元地址端口
11 I/O功能单元地址端口
12 第一个处理器存储器地址端口
13 第二个处理器存储器地址端口
14 处理器地址生成器
15 I/O地址生成器
16 处理器程序块长度端口
17 I/O程序块长度端口
18 处理器READ/WRITE端口
19 I/O READ/WRITE端口
20 第一个处理器存储器READ/WRITE端口
21 第二个处理器存储器READ/WRITE端口
22 第一个FIFO存储器
23 第二个FIFO存储器

Claims (6)

1.一种处理器存储器数据输入和输出的方法，其中，将处理器单元的数据写入处理器存储器内并从该处理器存储器读出，其中，数据通过输入/输出单元输入和输出，其特征在于，将处理器存储器内输入/输出单元的数据只由输入/输出单元通过发送将要由输入/输出单元写入到处理器存储器的数据的地址来写入一确定的输入存储器区的地址上，其中，定址通过输入/输出单元完成；在该处理器单元中，处理器存储器的数据只能由处理器功能单元从输入存储器区的地址通过由处理器地址生成器准备的地址来读出，其中，定址通过处理器单元完成；处理器存储器内处理器单元的数据只能由处理器通过发送将要由处理器功能单元写入到处理器存储器的数据的地址来写入一确定的输出存储器区的地址上，其中，定址通过处理器单元完成；在输入/输出单元中，处理器存储器的数据只能由输入/输出单元通过发送将要由输入/输出单元写入到处理器存储器的数据的地址来从输出存储器区的地址读出，其中，定址通过输入/输出单元完成。
2.如权利要求1所述的方法，其特征在于，在处理器存储器(1)的输入存储器区(4)和输出存储器区(5)进行读写时，输入/输出功能单元(3)和处理器功能单元(2)各自独立地进行数据存取。
3.如权利要求2所述的方法，其特征在于，在处理器存储器(1)的输入存储器区(4)和输出存储器区(5)进行读写时，数据存取借助于输入/输出功能单元(3)和借助于处理器功能单元(2)，各自在一程序块中实现，该程序块的块长度相当于处理器存储器结构的行长度。
4.一种用于实施采用输入/输出支持进行存储器配置方法的结构，其中，处理器功能单元数据端口和输入/输出功能单元数据端口至少间接通过数据总线与处理器存储器的处理器存储器数据端口连接，其特征在于，处理器功能单元数据端口(6)与第一个处理器存储器数据端口(8)连接，输入/输出功能单元数据端口(7)与第二个处理器存储器数据端口(9)连接其中，在输入/输出功能单元(3)内设置输入/输出地址生成器(15)，在处理器功能单元(2)内设置处理器地址生成器(14)；处理器功能单元地址端口(10)与第一个处理器存储器地址端口(12)连接；输入/输出功能单元地址端口(11)与第二个处理器存储器地址端口(13)连接；输入/输出功能单元(3)的输入/输出读/写端口(19)与处理器存储器(1)的第一个处理器存储器读/写端口(20)连接；处理器功能单元(2)的处理器读/写端口(20)与处理器存储器(1)的第二个处理器存储器读/写端口(21)连接。
5.如权利要求4所述的设置，其特征在于，在输入/输出地址生成器(15)上设置输入/输出程序块长度端口(17)，在处理器地址生成器(14)上设置处理器程序块长度端口(16)。
6.如权利要求4或5所述的设置，其特征在于，第一个FIFO存储器(22)设置在第一处理器存储器数据端口和输出存储器区之间，而第二个FIFO存储器(23)设置在第二处理器存储器数据端口和输入存储器区之间，两者都被设置为处理器存储器(1)内的缓冲器存储器。
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