CN1725205A - 控制器及多个可编程逻辑器件的组合访问装置及方法 - Google Patents

Abstract

本发明涉及一种控制器及多个可编程逻辑器件的组合访问装置及方法，该装置包括：控制器和多个可编程逻辑器件；将多个可编程逻辑器件中一个设为主可编程逻辑器件，其余设为副可编程逻辑器件，控制器仅通过访问主可编程逻辑器件来实现对所有可编程逻辑器件的访问操作。该方法包括：A、将多个可编程逻辑器件中的一个设置为主可编程逻辑器件，其余为副可编程逻辑器件，并预先为所述多个可编程逻辑器件分配地址空间值；B、控制器通过控制接口总线连接主可编程逻辑器件；C、主可编程逻辑器件用内部连线与所有副可编程逻辑器件连接，当控制器访问可编程逻辑器件时，只需要访问主可编程逻辑器件，便可以实现对所有可编程逻辑器件寄存器的访问操作。

Description

控制器及多个可编程逻辑器件的组合访问装置及方法

技术领域

本发明涉及电子设备，尤其是涉及一种控制器(如CPU等)及多个可编程逻辑器件的组合访问装置及方法。

背景技术

在早期电子产品设计中，电子模块功能的实现基本是靠很多分离器件组合而成，随着电子产品功能和设计的越来越复杂，对电路集成度的要求也越来越高，在这种情况下可编程逻辑芯片(包括CPLD、EPLD和FPGA芯片等等)被广泛应用。目前的交换机等等许多电子产品的单板设计中，经常需要用可编程逻辑芯片辅助CPU(Central Process Unit，中央处理单元)设计出各种完美的单板控制电路，可编程逻辑芯片帮助CPU顺利启动，帮助CPU控制外围芯片和设备，以及收集外围芯片、电路中断和其它状态等信息。同时，这些功能良好的CPU控制电路往往要求CPU芯片能直接操作可编程逻辑器件，由于外围电路的很多状态和控制信号被引入可编程逻辑芯片，CPU可以轻而易举的通过对可编程逻辑芯片内部控制/状态寄存器的读写操作，完成对外设的控制和状态访问。

目前，所述可编程逻辑芯片的CPU接口设计电路如图1所示。所述CPU和可编程逻辑器件之间通过信号线电连接，所述信号线一般包括：数据线(DATA，数据线宽一般为：8、16...bit)、地址线(ADDR，地址线数根据可编程逻辑芯片内寄存器的容量来定)、片选信号/CS、输出使能信号/OE、写信号/WE、地址锁存信号/AS等等。所述CPU对可编程逻辑器件操作时，首先，片选信号/CS有效(所述“/”表示本信号低电平有效，否则高电平有效，以下类同)，读操作时，输出使能信号/OE会有效；写操作时/WE信号会有效，其它信号也依不同CPU芯片定义时序变化，每个厂家都会对自己推出的CPU芯片定义CPU各种接口的读、写访问信号时序，以便于硬件人员参考设计CPU系统电路。下面以MOTOROLA的MPC8245的PORT X接口介绍CPU总线的接口时序，所述PORT X接口是一种自定义的灵活通用CPU接口总线。

请参考图2，为采用传统的多可编程逻辑器件的CPU接口电路设计装置。所述装置包括：CPU接口、多个可编程逻辑器件。所述多个可编程逻辑器件分别通过数据线、地址线和其它一些控制线(比如，读或写信号线、片选信号等)与CPU相连接。当在CPU总线上需要挂多个可编程逻辑器件时，每个可编程逻辑器件的CPU接口设计都如图1所示。此时，如果CPU总线负载比较多，就需要考虑CPU接口的数据线DATA、地址线ADDR和其它一些控制线的驱动能力，如果驱动能力不够需要增加驱动器。如图2所示，为了实现CPU对每个可编程逻辑芯片内部寄存器的访问，需要CPU预先为它们分别分配地址空间，如果条件允许这些可编程逻辑芯片可以分别得到一个CPU提供的外围设备片选信号，否则只能用CPU给可编程逻辑芯片的一个片选信号在可编程逻辑芯片里面和CPU总线高位地址线译码得到其它逻辑芯片的片选信号线再送给各个可编程逻辑芯片，以对多个可编程逻辑器件进行控制。所述可编程逻辑器件中的地址译码框图详见图3。可编程逻辑芯片的CPU地址空间是由CPU的逻辑片选和高位地址线译码时决定，每个可编程逻辑芯片有一个逻辑寄存器定义表(以三八译码为例)。也就是说，在该三八译码器的电路中，/CSn是CPU输出给逻辑接口的片选信号(相当于三八译码器的使能控制端，低电平有效，也就是只有在低电平时才译码)，Aa、Ab和Ac是CPU对逻辑接口总线的高位地址线(相当于译码器的三个输入端)，/CSx等是译码器输出的其它芯片的片选信号(相当于译码器的输出端)，当/CSn和[Aa AbAc]＝0x0时，/CSa有效；当/CSn和[Aa Ab Ac]＝0x1时，/CSb有效；当/CSn和[Aa Ab Ac]＝0x2时，/CSc有效；其它类推；在这里不再一一描述。

由此可见，传统的多个可编程逻辑芯片的CPU接口设计装置不管从硬件电路设计还是从软件设计的角度看都比较麻烦。每个可编程逻辑器件都需要直接挂接在CPU的数据总线上，且每个可编程逻辑器件都是一个CPU的外围设备，都需要软件定义一块CPU地址空间。随着外围设备可编程逻辑器件的增加，所述访问装置容易给系统带来不稳定的因素，同时还占用CPU大量的地址空间。

发明内容

本发明解决的技术问题是提供一种控制器(以CPU为例)及多个可编程逻辑器件的组合访问装置及方法，以解决现有技术中对多个可编程逻辑器件访问电路设计中，CPU接口硬件设计复杂的问题，同时也节约了大量CPU地址空间。

为解决上述问题，本发明提供一种控制器及多个可编程逻辑器件的组合访问装置，所述装置包括：控制器和多个可编程逻辑器件；所述可编程逻辑器件中至少有一个设置为主可编程逻辑器件，其余设置为副可编程逻辑器件，且所述控制器通过控制接口总线与主可编程逻辑器件连接，且所述主可编程逻辑器件通过内部连线与副可编程逻辑器件连接，控制器仅通过访问主可编程逻辑器件来实现对所有可编程逻辑器件的访问。

所述内部连线包括：内部总线或多个控制器接口总线，且所述控制器接口总线包括：数据线、地址线和控制线；所述内部总线包括：数据线。

所述内部总线还包括一个写访问控制信号线。

所述写访问控制信号线是由控制输入主可编程逻辑芯片的/CS和/WE信号组合产生，用于对所有可编程逻辑芯片进行读/写操作。

控制器把所有可编程逻辑芯片当成一个访问设备，只定义一片地址空间，所有可编程逻辑芯片的寄存器地址以任意顺序映射到该控制的地址空间。

所述控制器包括：CPU或者具有控制接口能力和传递控制功能的芯片；所述可编程逻辑器件包括：复杂可编程逻辑器件、电可擦除可编程逻辑器件、现场可编程门阵列和专用集成电路。

另外，本发明还提供一种控制器及多个可编程逻辑器件的组合访问方法，所述方法包括步骤：

A、将多个可编程逻辑器件中的一个设置为主可编程逻辑器件，其余为副可编程逻辑器件，并预先为所述多个可编程逻辑器件分配地址空间值；

B、控制器通过控制接口总线连接主可编程逻辑器件；

C、主可编程逻辑器件用内部总线与所有副可编程逻辑器件连接，当控制器访问可编程逻辑器件时，只需要访问主可编程逻辑器件，便可以实现对所有可编程逻辑器件寄存器的访问操作。

所述内部总线包括数据线。

所述内部总线还包括一个写访问控制信号线。

所述写访问控制信号线是由控制输入主可编程逻辑芯片的/CS和/WE信号组合产生。

所述控制器包括：CPU或者具有控制接口能力和传递控制功能的芯片。

与现有技术相比，本发明具有以下有益效果：本发明所述方案应用于多个需要接CPU接口总线的可编程逻辑芯片时简化了电路的硬件设计，硬件人员只需要定义一张逻辑寄存器定义表给软件人员参考，软件人员只需要把所有逻辑芯片看做CPU的一个外部设备，软件设计简化不少。另外，本发明应用广泛，特别是应用在有多可编程逻辑芯片需要接CPU接口的电路设计中，所述设备只要求有CPU接口或者可以模拟出CPU接口时序，而对其它器件无要求；设计灵活。在可编程逻辑器件的数目发生变化时，超出主可编程逻辑器件控制线的驱动能力时，可以通过在数据和地址线上增加驱动器，就可以满足新的需求；本发明还可以有限的节省CPU的地址空间。

附图说明

图1是现有技术中可编程逻辑芯片的CPU接口设计电路的示意图；

图2是现有技术中多可编程逻辑器件的CPU接口电路设计装置；

图3是现有技术中可编程逻辑器件中的地址译码框图；

图4是本发明所述控制器(以CPU为例)及多个可编程逻辑器件的组合访问装置的结构图；

图5是图4所述CPU访问主可编程逻辑芯片内部寄存器的读操作时序图；

图6是图4所述CPU访问主可编程逻辑芯片内部寄存器的写操作时序图；

图7是本发明所述控制器及多个可编程逻辑器件的组合访问方法的流程图；

图8是本发明所述实施例CPU及多个可编程逻辑器件的CPU接口的电路设计图；

图9是本发明实施例CPU及多个可编程逻辑芯片之间采用多CPU接口连接的设计图。

具体实施方式

本发明所述的控制器以CPU为例，控制接口以CPU接口为例来说明本技术方案。

本发明主要应用于多个可编程逻辑器件需要接CPU接口总线电路设计时，只需要一片可编程逻辑器件(即本发明所述的主可编程逻辑器件)出CPU接口，其它可编程逻辑器件(即副可编程逻辑器件)采用本发明所述定义的内部总线连接，所述内部总线包括数据和简单的访问控制信号。所述地址线不但与主可编程逻辑器件连线，同时也和所有副可编程逻辑器件相连。即主可编程逻辑器件通过数据总线和/或写控制信号线分别控制所有副可编程逻辑器件，所述主可编程逻辑器件通过CPU接口总线与控制器相连，所述控制器主要是指处理器CPU，但并不限于CPU，还可以是所有具有控制和传输能力且具有控制接口的任意控制芯片。本发明提供的访问电路装置或方法可以简化在实际应用中多个可编程逻辑芯片都需要出CPU接口时的硬件控制电路设计。因为，CPU对所有可编程逻辑芯片的读/写操作均通过主可编程逻辑芯片的CPU接口完成，所有可编程逻辑芯片可以被看做CPU的一个外部设备，这样软件设计也被简化了。

本发明特别适用于在某电路设计中，如果CPU需要访问多个可编程逻辑器件而采用本发明所述的访问电路。本发明的访问电路只在主可编程逻辑芯片中出一个CPU接口，连接控制器(以CPU为例)的控制接口信号(即CPU接口信号)，所述CPU对所有逻辑的读/写操作均通过主可编程逻辑器件中这个唯一的CPU接口完成。其它副可编程逻辑芯片通过本发明所定义的内部总线和主可编程逻辑芯片相连，该内部总线比较简单，包括：数据总线、一根写控制信号线。每个副可编程逻辑芯片根据自己需要灵活确定连接的数据线宽度和位号，譬如某逻辑芯片的被读和写的内容都在高8位，只需要连接高8位数据线即可，等等，在这里不再一一介绍。所述写控制信号线用于CPU接口对某副可编程逻辑芯片写操作时的指示。所述内部总线的这些信号在负载比较多时也需要关心接口总线的驱动能力，如果驱动能力不够，则需要增加驱动器，一般单板上需要出CPU接口的可编程逻辑芯片不会太多，并且可编程逻辑芯片的I/O驱动能力比较强，一般不需要增加驱动器。

下面结合附图对本发明做进一步的说明。

请参阅图4，为所述控制器(以CPU为例)及多个可编程逻辑器件的组合访问装置的结构图。包括：控制器(以CPU为例)、主可编程逻辑器件1以及副可编程逻辑器件2和副可编程逻辑器件3。所述CPU通过CPU接口总线与主可编程逻辑器件1连接，并为多个可编程逻辑器件1、2和3设置一片地址空间，所述主可编程逻辑器件1与副可编程逻辑器件2和3之间通过简单的内部总线连接。具体为：

本发明所述CPU以MOTOROLA公司的MPC8245为例，CPU接口总线以MPC8245的Port X为例。MPC8245的Port X总线上连接多个可编程逻辑器件。CPU和主可编程逻辑芯片之间CPU接口总线包括：数据总线DATA、地址线ADDR、逻辑片选信号线/CS、写信号线/WE、读使能信号线/OE、地址锁存信号线/AS。所述CPU的PORT X接口数据总线可以是8、16、32和64位，地址总线最多为25根。所述主可编程逻辑芯片和所有副可编程逻辑芯片之间定义了一套内部总线，包括：数据线DATA、写控制线/WEo，所述写控制线/WEo取决于CPU的片选信号/CS和写信号线/WE的组合。地址线ADDR除了与主可编程逻辑芯片1相连外还与副可编程逻辑芯片2、3连接，地址线的数量是由需要访问的逻辑空间来确定的，譬如，如果共定义24个可编程逻辑器件的逻辑寄存器，则需要5根地址线ADDR[4:0]，因为5根线可以访问32个寄存器，4根线可以区分16个寄存器，如果对于要访问的32个逻辑寄存器，只用4根地址线显然不够。因此，本发明所需的地址总线可以根据需要访问的可编程逻辑器件的寄存器总数来确定需要的数量，可以根据公式2^N(N为地址线的个数)来类推，但是以公式2^N所计算的值必须要大于或等于需要访问的逻辑寄存器总数。当CPU需要对所有可编程逻辑芯片进行写操作时，所述主可编程逻辑芯片对所有副可编程逻辑芯片中还应包括一个写访问控制信号/WEo，该信号是由CPU输入主可编程逻辑芯片的/CS和/WE信号产生的，譬如/CS和/WE做逻辑‘或’时产生/WEo。另外，所述可编程逻辑器件包括复杂可编程逻辑器件CPLD、电可擦除可编程逻辑器件EPLD、现场可编程门阵列FPGA和专用集成电路ASIC。但是，本发明并不限于此，还可以包括主要所述可编程逻辑器件的内部功能和管脚可按要求定义或者重新定义的芯片等。

在CPU对主可编程逻辑芯片做读操作时，CPU同时送出片选/CSn和输出使能信号/OE有效，可以用/AS信号的下降沿把主可编程逻辑芯片的被访问寄存器值送到CPU数据总线上，由此时的地址线内容确定具体被访问寄存器，此时读操作的访问时序同于传统逻辑时序设计。请参考图5，为图4所述CPU访问主可编程逻辑芯片内部寄存器的读操作时序图。其具体的读操作过程为：

如图5所示，MemClk是CPU系统频率，ADDR是地址线，DATA是数据线，/AS是地址锁存信号，/CSn是外围设备(主可编程逻辑芯片)的片选信号，/OE是读输出使能信号。图中ASFALL和ASRISE是/AS信号的2个参数值，ASFALL表示/AS信号延迟于片选/CSn有效的时间长度，ASRISE表示片选/AS有效持续时间长度)，通过设置CPU内部相关寄存器的值而调整这两个参数，而寄存器值应该是系统时钟个数，譬如设置ASFALL＝10和ASRISE＝10等等，以保证外设(即主可编程逻辑芯片)输出稳定的数据，/AS信号也可以做其它用途。MPC8245的PORT X接口读操作时，CPU同时送出片选/CSn和输出使能信号/OE，CPU在/CSn信号结束前一个系统时钟处接收数据线上数据，因此外设需要提前在数据线DATA放上稳定的数据，以便此时CPU接口采样数据。/AS信号可以配置相关控制寄存器值设计其波形，有时逻辑等外围芯片可以用它的下降沿把数据送出。

还请参考图6，为图4所述CPU访问主可编程逻辑芯片内部寄存器的写操作时序图。CPU对主可编程逻辑芯片做写操作时，CPU同时送出片选/CSn和写信号/WE，可以用/CSn的上升沿或者/AS信号下降/上升沿把CPU数据总线内容打入主可编程逻辑芯片的相应寄存器，也由此时的地址线内容确定具体写寄存器。

本发明所述CPU在访问副可编程逻辑芯片的内部寄存器时，该访问过程同CPU对主可编程逻辑芯片的读/写操作的过程基本相同。如果主可编程逻辑芯片的内部总线的/WEo信号为高电平表示读操作，副可编程逻辑芯片根据输入的CPU地址线内容选择相应寄存器输出，因为可编程逻辑芯片在编程时已经分配各个内部寄存器地址值，因此同一时刻只有一片副可编程逻辑芯片向内部数据总线输出数据到主可编程逻辑芯片，其它副可编程逻辑芯片把内部数据总线接口设为高阻态，不会在内部数据总线形成冲突，主可编程逻辑芯片立即把这些数据放到CPU的数据总线上让CPU读取，CPU在片选信号结束提前一个系统时钟时采样总线数据。因为逻辑芯片的片选信号线/CSn没有输入副可编程逻辑芯片，在CPU读其它设备数据时副可编程逻辑芯片可能也会向内部数据总线输出数据，这时主可编程逻辑芯片不会理睬。

另外，当CPU对副可编程逻辑芯片寄存器做写操作时，则主可编程逻辑芯片会把CPU输入的数据放到内部数据总线上，同时/WEo信号有效，则此时只有地址线内容对应的副可编程逻辑芯片寄存器接收这些数据，可以用/WEo信号的上升沿采样内部数据总线内容。

当然，在CPU对所有可编程逻辑芯片(包括主和副可编程逻辑芯片)的读操作和写操作时需要注意的是各个接口时序是否能满足要求，满足要求才能让接收端正确地接收数据。所述要求为：所述这些数据包括CPU对某副可编程逻辑芯片某状态和信息寄存器读数据时，副可编程逻辑芯片把寄存器内容送到内部总线被主可编程逻辑芯片正确采样，然后主可编程逻辑芯片又把数据转发到CPU接口总线上让CPU正确采样；还包括CPU对某副可编程逻辑芯片某控制寄存器写数据时，主可编程逻辑芯片首先从CPU数据总线正确接收数据，然后主可编程逻辑芯片又把数据转发到内部总线让某副可编程逻辑芯片正确采样并写入寄存器。

此外，如果CPU对各个副可编程逻辑芯片只有读操作，没有写操作，则本发明所述的主可编程逻辑芯片对副可编程逻辑芯片内部总线的/WEo信号线可以省略，电路设计更为简单，此时本发明所述如图8所示。

本发明提供一种控制器及多个可编程逻辑器件的组合访问方法的流程图，其流程图详见图7，所述方法包括步骤：

步骤S10：将多个可编程逻辑器件中的一个设置为主可编程逻辑器件，其余为副可编程逻辑器件，并预先为所述多个可编程逻辑器件分配地址空间值；

步骤S11：控制器通过控制接口总线连接主可编程逻辑器件；

步骤S12：主可编程逻辑器件用内部总线与所有副可编程逻辑器件连接，当控制器访问可编程逻辑器件时，只需要访问主可编程逻辑器件，便可以实现对所有可编程逻辑器件寄存器的访问操作。

其实现原理与上述单CPU接口对多个可编程逻辑器件的访问装置相同，在这里不再赘述。

特别是在本发明所述的设计电路中，CPU在软件定义可编程逻辑芯片的地址空间时，对所有可编程逻辑芯片只需要定义一个地址空间，即只分配一段地址范围，各个逻辑寄存器向该地址空间映射时可以分开，也可以交织混合在一起，譬如可以分开定义，如令0x78000000-10地址指向第1片可编程逻辑芯片寄存器，令0x78000011-20指向第2片可编程逻辑芯片寄存器，......；也可以令0x78000000指向第1片可编程逻辑芯片，令0x78000001指向2片可编程逻辑芯片，令0x78000002再指向第1片可编程逻辑芯片，令0x78000003指向2片可编程逻辑芯片，等等交织混合可以随便定义。

本发明特别使用于多个需要接CPU接口总线的可编程逻辑芯片时，与现有技术相比，简化了电路的硬件设计，硬件人员只需要定义一张逻辑寄存器定义表给软件人员参考，软件人员只需要把所有可编程逻辑芯片看做CPU的一个外部设备，软件设计简化不少，非常的简单与方便。

下面再结合应用实例对本发明作进一步的说明。

请再参考图8，为本发明实施例的CPU及多个可编程逻辑芯片CPU接口的电路设计图。即在一高端以太网交换机某24路光口线卡的设计中，因为光口比较多，与可编程逻辑芯片相连每个光口的控制线和状态线达到5根，加上单板内部其它芯片的控制线，需要的逻辑I/O(输入和输出脚)资源很多，达300pin。单板走线密度又比较大，由于单板走线太复杂而使设计比较困难，单板控制电路采用MOTOROLA的MPC8245 300MHz做CPU，在CPU的PORT X总线上外挂了2片LATTICE公司的LC4256-75F256BC可编程逻辑芯片，CPU接口总线设计详见图8，两片可编程逻辑芯片之间的内部总线包括16位DATA数据线和5根地址线。主可编程逻辑芯片(图中逻辑芯片1)向单板的MPC8245出一个CPU接口，用于输出单板芯片和光口控制信号，副可编程逻辑芯片(图中逻辑芯片2)只收集所有芯片和接口光模块的状态信息，因此只需要根据地址线的内容输出相应寄存器的内容到内部16位数据总线给主可编程逻辑芯片转给CPU，而没有写操作，该电路简化了单板的设计，也优化了单板的性能。

此外，本发明所述方案还可以有很多的变化，譬如在主可编程逻辑芯片的CPU接口设计，增加或者减少一些控制线；地址总线由主可编程逻辑芯片转发给各个副可编程逻辑芯片；主可编程逻辑芯片内部设计多个CPU接口，譬如图9所示，为CPU及多可编程逻辑芯片之间采用多CPU接口总线连接设计的一个例子。图中以MPC8245的外部通用存储设备的接口总线为例来说明。主可编程逻辑1向其它每个副可编程逻辑芯片各出一个CPU接口。所述CPU对主可编程逻辑1直接访问，对其它副可编程逻辑芯片(譬如可编程逻辑芯片2)的访问通过主可编程逻辑芯片1转接实现。写操作时先写入可编程逻辑1，再由其写入可编程逻辑芯片2；读操作时可编程逻辑芯片1把读寄存器地址等信息传给可编程逻辑2，可编程逻辑芯片2再把相关寄存器数据送给可编程逻辑芯片1，可编程逻辑芯片1再放到CPU接口数据线上。此外，在本发明的基础上可能还有其它一些变化，再这里不再一一列举。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1、一种控制器及多个可编程逻辑器件的组合访问装置，包括：控制器和多个可编程逻辑器件；其特征在于，所述可编程逻辑器件中至少有一个设置为主可编程逻辑器件，其余设置为副可编程逻辑器件，且所述控制器通过控制接口总线与主可编程逻辑器件连接，且所述主可编程逻辑器件通过内部连线与副可编程逻辑器件连接，控制器仅通过访问主可编程逻辑器件来实现对所有可编程逻辑器件的访问。

2、根据权利要求1所述控制器及多个可编程逻辑器件的组合访问装置，其特征在于，所述内部连线包括：内部总线或多个控制器接口总线，且所述控制器接口总线包括：数据线、地址线和控制线；所述内部总线包括：数据线。

3、根据权利要求2所述控制器及多个可编程逻辑器件的组合访问装置，其特征在于，所述内部总线还包括一个写访问控制信号线。

4、根据权利要求3所述控制器及多个可编程逻辑器件的组合访问装置，其特征在于，所述写访问控制信号线是由控制输入主可编程逻辑芯片的/CS和/WE信号组合产生，用于对所有可编程逻辑芯片进行读/写操作。

5、根据权利要求1所述控制器及多个可编程逻辑器件的组合访问装置，其特征在于，控制器把所有可编程逻辑芯片当成一个访问设备，只定义一片地址空间，所有可编程逻辑芯片的寄存器地址以任意顺序映射到该控制的地址空间。

6、根据权利要求1、2、4和5中任一项所述控制器及多个可编程逻辑器件的组合访问装置，其特征在于，所述控制器包括：CPU或者具有控制接口能力和传递控制功能的芯片；所述可编程逻辑器件包括：复杂可编程逻辑器件、电可擦除可编程逻辑器件、现场可编程门阵列和专用集成电路。

7、一种控制器及多个可编程逻辑器件的组合访问方法，其特征在于，包括步骤：

A、将多个可编程逻辑器件中的一个设置为主可编程逻辑器件，其余为副可编程逻辑器件，并预先为所述多个可编程逻辑器件分配地址空间值；

B、控制器通过控制接口总线连接主可编程逻辑器件；

C、主可编程逻辑器件用内部连线与所有副可编程逻辑器件连接，当控制器访问可编程逻辑器件时，只需要访问主可编程逻辑器件，便可以实现对所有可编程逻辑器件寄存器的访问操作。

8、根据权利要求7所述控制器及多个可编程逻辑器件的组合访问方法，其特征在于，所述内部连线包括：内部总线或多个控制器接口总线，且所述控制器接口总线包括：数据线、地址线和控制线；所述内部总线包括：数据线。

9、根据权利要求8所述控制器及多个可编程逻辑器件的组合访问方法，其特征在于，所述内部总线还包括一个写访问控制信号线。

10、根据权利要求9所述控制器及多个可编程逻辑器件的组合访问方法，其特征在于，所述写访问控制信号线是由控制输入主可编程逻辑芯片的/CS和/WE信号组合产生。

11、根据权利要求7、8、9和10任一项所述控制器及多个可编程逻辑器件的组合访问方法，其特征在于，所述控制器包括：CPU或者具有控制接口能力和传递控制功能的芯片。

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