CN1156280A - 闪烁存储系统 - Google Patents

Abstract

一个通过闪烁存储控制器(2)与主计算机(1)相连的闪烁存储器(20，21)，所述控制器(2)具有一对数据总线(27，28)和一对缓冲存储器(22，23)。每条所述数据总线连至一个有关的闪烁存储器及一个与所述主计算机相连的有关的缓冲存储器。所述数据总线(22，23)被控制以便同时运行，从而使所述闪烁存储器以并行形式被同时访问。主计算机中的数据通过所述缓冲存储器和所述数据总线传送至所述闪烁存储器，反之亦然。

Description

闪烁存储系统

本发明涉及一种使用闪烁存储卡的闪烁存储系统，该系统具有用作存储装置的闪烁存储器和/或用作存储媒体的具有闪烁存储器的外部存储装置。当它用作外部存储装置时，它犹如计算机系统中的硬盘装置或软盘装置一样地运行着。

一个闪烁存储系统包括至少一块支撑卡，一块或多块安装在所述卡上的闪烁存储芯片，和一个安装在所述芯片上用于控制所述闪烁存储芯片操作的闪烁存储控制器。闪烁存储芯片有时称为EEP-ROM，或电可擦可编程只读存储器。

图3显示现有闪烁存储控制器的框图。图3中，数字1是主计算机，2是闪烁存储控制器，3是由一个例如S-RAM实现的缓冲存储器，4是闪烁存储芯片，6是缓冲存储管理器，7是闪烁存储格式控制电路，8是主总线多路转换器，9是缓冲存储多路转换器，10是闪烁存储定序器，及12是ECC处理电路，后者用于在主计算机和闪烁存储芯片间传送时处理数据差错。

(1)闪烁存储控制器

通常知道的闪烁存储卡具有一个用作存储装置的闪烁存储器和用作存储媒体的具有闪烁存储器的外部存储装置。闪烁存储卡，和/或外部存储装置具有用于控制闪烁存储芯片的闪烁存储控制器。

闪烁存储控制器根据主计算机命令对至/自闪烁存储器的写/读操作进行控制。闪烁存储控制器和硬盘控制器一样，通过完成数据传送控制，对闪烁存储器的写/读进行控制。

闪烁存储控制器具有一个外部缓冲存储器，通过它完成至/自闪烁存储器的写/读操作。

当将数据写入闪烁存储器时，控制操作如下。首先，自主计算机传来的数据存放于缓冲存储器中。接着存放于缓冲寄存器中的数据被读出，在完成格式处理后，数据传送至闪烁存储器。这样即完成写入闪烁存储器的写操作(至硬盘控制器的数据传送通过类似路径完成)。

(2)现有闪烁存储控制器

如图3所示，闪烁控制器2连至外部缓冲存储器3和闪烁存储器4，及所述闪烁存储控制器2连至主计算1(例如它可以是个人计算机)。

闪烁存储控制器2具有主接口控制电路5，缓冲存储管理器6，及闪烁存储格式控制电路7。

主接口控制电路5具有主总线多路转换器8，缓冲存储管理器6具有缓冲存储多路转换器9，以及闪烁存储格式控制电路7具有闪烁存储定序器10和用于处理差错的ECC处理电路12。

所述主接口控制电路5发送/接收用于传送数据至/自主计算机1的控制信号，以使闪烁存储控制器2中的主总线多路转换器8在分时基础上运行，从而将主计算机1中的16位数据总线转换为8位数据总线(称为主总线)。

所述闪烁存储格式控制电路7发送/接收用于传送数据至/自闪烁存储器的控制信号。此种情况下，闪烁存储定序器10对写和/或读闪烁存储器4的访问过程进行控制。闪烁存储控制器2中的闪烁存储格式控制电路7完成在具有8位数据端的闪烁存储器4和8位总线(称为辅助总线)之间的数据传送。

所述缓冲存储器6在分时基础上切换主总线和辅助总线以使这些总线中的一条连至缓冲存储器3。

(3)闪烁存储控制器的操作

如上所述，正如硬盘控制器一样，闪烁存储控制器2具有外部缓冲存储器3，从而通过所述缓冲存储器完成主计算机与闪烁存储器之间的数据传送。

根据数据传送率，数据流分为两种情况。

第一数据流是主总线中的流，该主总线的一端连至主计算机，因此第一数据流的数据传送率与主计算机相同。

第二数据流是辅助总线中的流，该辅助总线的一端连至闪烁存储器4，因此第二数据流的数据传送率与闪烁存储器4相同。

由于闪烁存储器的传送率低于主计算机，因此辅助总线中的传送率低于主总线。此外，当在闪烁存储器中写数据时，总线被占用以便向闪烁存储器发送命令和地址和从闪烁存储器接收状态，以及当写/读/删闪烁存储器时接收存在的某些总线忙碌情况，以便向闪烁存储控制器通知闪烁存储器的内部情况。由于以上操作，闪烁存储器中的数据传送率必须低。

所述缓冲存储器3位于两个在缓存操作中具有彼此不同传送率的装置之间。由于所述缓冲存储器同时接收来自主计算机的众多扇区的数据，因此通过量明显地增加了。

然而，现有闪烁存储控制器具有以下缺点。

(1)由于现有闪烁存储控制器具有一个外部缓冲存储器用于同时从主计算机接收众多扇区的数据，它的优点是增加通过量。然而如果缓冲存储器的容量不大，则上述效果也不大。

此外，当主计算机发出写命令时，来自主计算机的数据临时存放于缓冲存储器中，接着再读取缓冲存储器，以便将读出的数据传送至闪烁存储器。因此将数据写入缓冲存储器和自缓冲存储器读出数据需要一些时间。

此外，一个数据占用缓冲存储器的时间是访问时间的两倍，因需两个周期(写周期和读周期)。因此对闪烁存储器进行写的时间必须足够长。

(2)通常，主总线多路转换器8将来自主计算机的16位并行数据转换为送至一次总线的8位并行数据。

因此，送至主总线的传送率应为主计算机的两倍。缓冲存储管理器和闪烁存储器写操作的运行速率也应为主计算机的两倍。此外还要求闪烁存储格式控制器中的差错纠正装置具有中断的优先级，以便访问缓冲存储器。

因此缓冲存储器被经常访问，被差错纠正装置，主接口控制电路(低位访问和高位访问)，对闪烁存储器的写操作等访问。这些对缓冲存储器的访问在分时基础上进行。

由于所述分时操作，闪烁存储控制器的运行速度必须比缓冲存储器快数倍。

例如，当缓冲存储器是一个其访问时间为100ns的静态RAM，对主计算机的访问时间必须慢于500ns。因此现有技术中对闪烁存储器的访问率是低的。

(3)如我们希望有一个快速的用于写/读数据的装置，我们必须不但有一个高速运行的闪烁存储器，还应有一个具有大容量、短访问时间高速缓存的缓冲存储器。

然而，商用高速运行的高速缓存只具有小容量，而且费用高。此外，由于它们功率消耗大，因此不适用于我们的目的。

本发明的一个目的是提供一个能克服现有闪烁存储系统的缺点和限制的新的改善的闪烁存储系统。

本发明的另一个目的是提供一个闪烁存储系统，后者能为闪烁存储器中的数据写读提供高速运行速度，并改善通过特性。

以上的和其它的目的是由一个连至主计算机的闪烁存储系统所达到，后者包括：众多闪烁存储芯片；一个用于控制所述存储芯片和所述主计算机之间数据传送的闪烁存储控制器；所述闪烁存储控制器包括：众多数据总线，每条所述总线连至有关的闪烁存储器，用于传送数据至/自所述闪烁存储芯片；一个通过门连至所述数据总线的地址缓存，用于通过所述数据总线向所述闪烁存储芯片提供地址信息；众多缓冲存储器，每个所述存储器连至有关的数据总线和所述主计算机，用于临时存放将要传送至/自闪烁存储芯片的数据；以及一个闪烁存储定序器，用于同时控制所述数据总线和所述缓冲存储器，以便用并行形式同时访问众多闪烁存储器芯片。

依靠以下描述和附图，本发明的上述和其它目的，特征和附带优点将能被更好地理解，附图中有：

图1A是根据本发明的闪烁存储系统的框图；

图1B显示根据本发明的闪烁存储系统的结构；

图2是图1A中一部分的详细框图；以及

图3是现有闪烁存储系统的框图。

图1A和图2显示根据本发明的闪烁存储系统的框图，及图1B显示根据本发明的闪烁存储系统的结构。在这些图中，数字1是主计算机，2是闪烁存储控制器，7是闪烁存储格式控制电路，10是闪烁存储定序器，12是ECC控制电路，20是用于低位(较低有效位)的闪烁存储芯片，21是用于高位(较高有效位)的闪烁存储芯片、在此说明书中闪烁存储芯片有时简称为闪烁存储器。闪烁存储器由一个EEPROM(电可擦可编程只读存储器)所实现。数字22和23是缓冲存储器，25是用于低位的数据总线，26是用于高位的数据总线，27是用于低位的数据总线，28是用于高位数据总线，30是地址缓存，31和32是比较器，33是AND电路，35是用于传送地址信息的门，36是用于传送命令值的门，37是用于传送低位数据的门，38是用于传送高位数据的门，39是用于采集高位状态的门，40是用于采集低位状态的门，43是用于地址值的传送线，44是用于命令值的传送线，45和46是用于采集状态值的线，47是用于比较状态的线，50是决策电路，51是计数器，52是定序器RAM(随机存取存储器)，以及53是微序用译码器。

图1B显示现有闪烁存储系统的结构。闪烁存储系统具有塑料支撑100。闪烁存储控制器2，及闪烁存储芯片20和21灌封在所述支撑100中。支撑100还有一个用于与主计算机相连的插件102。虽然图1B中实施例具有两块闪烁存储芯片，但也可能安装多于三片闪烁存储芯片。支撑100还有一个微处理器单元(MPU)50及一个SRAM存储器52，用于控制闪烁存储控制器2和闪烁存储芯片20和21的操作。SRAM存储器52用于将来自主计算机的地址转换为闪烁存储芯片中的地址。由于部件50和52是常用的，同时与本发明无关，因此它们不在图1A中显示。

在典型实施例中，图1B中闪烁存储卡的尺寸是长度L为856mm，宽度W为46mm，及厚度T为5mm，同时每块闪烁存储芯片的容量为2兆字节，每个字节为8位，因而每对芯片提供4兆个8位的字节，或2兆个16位的字。

〔1〕实施例的结构(图1A)

图1A是根据本发明的闪烁存储系统的框图。实施例中，闪烁存储芯片20和21是NAND型闪烁存储芯片，由闪烁存储控制器控制其写、读、删、和/或读状态操作。

如图1A所示，闪烁存储控制器2连至一对外部闪烁存储芯片20和21，每一对芯片存放低位数据(较低有效位)和高位数据(较高有效位)。闪烁存储控制器2也连至主计算机1。

用于低位的闪烁存储芯片20和用于高位的闪烁存储芯片21可有众多闪烁存储元件(闪烁存储组)，以使这些闪烁存储元件独立地进行写、读、删和/或读状态操作。在实施例9，闪烁存储器芯片20和21中每一块有8位，而每一个闪烁存储元件有1位。假定主计算机中的字为16位，并在所述闪烁存储芯片中分为8位的高位和8位的低位。

NAND型闪烁存储芯片没有地址端，但可将3字节地址信息送至数据端以便在内部存储区中选择一个存储区。

闪烁存储控制器2具有一个主接口控制电路5和一个闪烁存储格式控制电路7。

闪烁存储格式控制电路7具有一个闪烁存储定序器10，一条低位总线27，一条高位总线28，缓冲存储器(用于主计算机)22和23，以及一个ECC处理器12。

闪烁存储控制器2具有一个微处理器MPU和一个SRAM(图中未显示)，用于控制闪烁存储控制器的内部操作。

所述部件的功能如下。

(1)主接口控制电路5向主计算机1发送和自后者接收控制信号，其操作类似于常用硬盘装置。

(2)低位总线27将16个并行位中的低8位传送至/自主计算机1。

(3)高位总线28将16个并行位中的高8位传送至/自主计算机1。

(4)当数据自闪烁存储系统传送至主计算机或自主计算机传送至闪烁存储系统时，缓冲存储器22将送至/自主计算机的16个并行位中的低8位存储起来。缓冲存储器22的操作受闪烁存储格式控制电路7中的控制电路(未示出)控制。

(5)当数据自闪烁存储系统传送至主计算机或自主计算机传送至闪烁存储系统时，缓冲存储器23将送至/自主计算机1的16个并行位中的高8位存储起来。缓冲存储器23的操作受闪烁存储格式控制电路7中的控制电路(未示出)控制。

(6)ECC处理器12用于被写和被读数据的ECC处理(差错纠正码)，包括ECC编码和译码。

(7)闪烁存储定序器10同时控制低位数据总线27和高位数据总线28，以便同时访问用于低位的闪烁存储芯片20和用于高位的闪烁存储芯片21。

〔2〕闪烁存储器控制的操作

主计算机1与用于低位数据的闪烁存储芯片20和用于高位数据的闪烁存储芯片21之间的数据传送以具有16个位的并行地形式完成。此种情况下，所述16个并行位中的高8位和低8位是在闪烁存储控制器2个分别地而又同时传送的。

当在闪烁存储芯片中写数据时，来自主计算机1的数据以16个位的并行地形式通过具有8位的数据总线25和具有8位的数据总线26传送至闪烁存储控制器2。

闪烁存储控制器2将来自主计算机的16位并行数据分别存放于一对缓冲存储器22和23中，从而使每个缓冲存储器存放8位。16位并行数据中的低8位数据存放于缓冲存储器22中，及高8位数据存放于另一个缓冲存储器23中。

缓冲存储器22中存放的数据通过用于低位的数据总线27传送至用于低位数据的闪烁存储芯片20。缓冲存储器23中存放的数据通过用于高位的数据总线28传送至用于高位的闪烁存储芯片21。

当从闪烁存储芯片20和21读出数据时，数据在上面所述数据传送的相反方向内被传送。换言之，自用于低位的闪烁存储芯片20读出的数据(8位)通过低位数据总线27存放于缓冲存储器22中，及自用于高位的闪烁存储芯片21读出的数据(8位)通过高位数据总线28存放于缓冲存储器23中。数据总线27和28中的一对数据同时被传送，犹如传送16位并行数据一样。然后存放于缓冲存储器22和23中的数据通过数据总线25和26传送至主计算机1。

如上所描述，一对各具有8位数据的闪烁存储芯片被同时访问，因而16位数据以并行形式被访问。

对所述闪烁存储芯片20和21的控制由闪烁存储定序器10完成。对缓冲存储器22和23的控制由闪烁存储格式控制电路7中的控制电路(未示出)完成。

〔3〕闪烁存储格式控制电路(图2)

图2详细地显示了图1A的一部分。现根据图2描述闪烁格式控制电路。

闪烁存储格式控制电路7进一步包括一个地址缓存30，一个AND电路33，比较器31和32，一个用于传送地址值的门35，一个用于传送命令值的门36，一个用于传送低位数据的门37，一个用于传送高位数据的门38，一个用于采集高位状态的门39，一个用于采集低位状态的门40，一条用于地址值的线43，一条用于命令值的线44，用于采集状态值的线45和46，及用于将状态传送至比较器的线47，等等。

闪烁存储定序器10具有一个决策电路50，一个计数器51，一个定序器RAM52，及一个微序译码器53。此外，闪烁存储定序器108是供送至不同部件的各种控制信号、命令值和比较值，以便同时访问用于低位数据的所述闪烁存储芯片20和用于高位数据的另一个闪烁存储芯片21。

所述地址缓存30通过MPU总线连至一个MPU(微处理器单元，未示出)，从而使自所述MPU送出的闪烁存储芯片的地址信息临时地存放于所述地址缓存30中，然后自缓冲存储器中将所述地址信息逐一读出至闪烁存储芯片20和21。

现描述图2的操作。

闪烁存储系统的典型操作是“写”闪烁存储器，“读”闪烁存储器，“删”闪烁存储器和闪烁存储器的“读状态”。在“写”操作之后立即进行“读状态”操作，以便检查“写”操作是否正常操作。

(1)“写”、“读”或“删”命令

用于命令值的线44通过门36将在闪烁存储定序器10中生成的命令值传送至闪烁存储器，以便标示命令值中的一个值(“写”、“读”、等等)。命令值线44具有8个并行位。所述命令用于访问闪烁存储器。

用于地址值的线43通过用于地址值的门35将地址缓冲30输出的地址值传送给闪烁存储器。该地址值用于访问闪烁存储器。

当数据在主计算机与闪烁存储系统之间传送时，由MPU和SRAM(静态RAM)提供闪烁存储器地址，该SRAM具有主计算机地址与闪烁存储器地址之间的转换表。自SRAM读出的地址暂时存放在地址缓存30中，然后被读出，并通过门37和38和数据总线27和28送至闪烁存储芯片。

所述命令值和所述地址值通过用于低位的门37送至用于低位的数据总线27，及通过用于高位的门38送至用于高位的数据总线28。

接着，数据总线27上的命令值和地址值传送至用于低位的闪烁存储器20，及数据总线28上的命令值和地址值传送至用于高位的闪烁存储器21。在本实施例中，命令值和地址值通过公共的数据总线传送。

应注意到在上述解释中，当闪烁存储系统进行“写”操作时，用于标明“写”操作的命令首先送至闪烁存储芯片，接着用于标明所述操作中闪烁存储芯片地址的地址值自地址缓存30送至闪烁存储芯片，然后与送至闪烁存储器的所述地址有关的数据自与主计算机1相连的缓冲存储器22和23送至闪烁存储器。当命令为“读”命令时，数据传送方向与“写”命令相反。当命令为“删”命令时，不传送任何数据。

根据数据总线27和28上的命令值和地址值，以并行形式同时访问闪烁存储器20和21。

(2)“读状态”命令

当完成“写”命令时，闪烁存储芯片设置一个标志，以显示该写操作是否正确地完成。使用读状态命令读出该标志。因此闪烁存储控制器在写命令之后立即执行读状态命令，以便检查刚才的写命令是否正确地执行。

一对比较器31和32用于比较状态值，以使闪烁存储定序器10识别对闪烁存储器20和21的访问结果。

闪烁存储定序器10中生成的基准状态通过线47送至比较器31和32的第一输入端。用于标明正确“写”操作的基准状态例如为“000”。

比较器31的另一输入端通过数据总线27和用于低位的门40接收来自闪烁存储器20的状态值，及比较器32的另一输入端通过数据总线28和用于高位的门39接收来自另一闪烁存储器21的状态值。

比较器31和32分别比较两个状态值。当两个状态值互相重合时，每一个比较器输出高电平信号1，否则输出低电平信号0。

AND电路33产生两个比较器31和32输出量的逻辑积的值。因此当两个比较器31和32都输出高电平信号时，AND电路33提供高电平信号，该信号被送至决策电路50。AND电路33输出的高电平信号标明闪烁存储器中低8位和高8位都已正确地写完。

当AND电路输出量处于高电平时，决策电路50识别到对闪烁存储器20和21的访问都已成功，而当所述输出量处于低电平时，则识别到访问失败。

决策电路50进一步自微序译码器53接收命令CD，及自闪烁存储器接收1NPUT。命令CD通知决策电路进行操作，及当两个闪烁存储器都处于准备状态而不是忙碌状态时，1NPUT端的信号有效。因此只当AND电路33输出高电平输出量，命令CD为有效和1NPUT上的信号为有效时，决策电路50才提供高电平输出量。

决策电路50的输出量加至计数器51上，以便根据决策电路50的输出量切换计数器51的内容。

(4)闪烁存储定序器

闪烁存储定序器10包括一个计数器51，一个定序器RAM52，一个微序译码器53，和一个决策电路50，以便产生用于控制闪烁存储器20和21的控制信号。

闪烁存储系统的必要操作由MPU通过MPU总线送至定序器RAM52，于是闪烁存储定序器开始操作。

在初始段，计数器51内容为零。计数器51的内容逐一增量，或根据决策电路50的输出量切换到预定值。计数器51的内容加到具有4字节乘32字的定序器RAM52上，后者根据计数器51提供的地址输出一个用于操作闪烁存储芯片的命令信号。定序器RAM52存放用于访问闪烁存储器的码，及定序器RAM52的零地址处存放一个4字节的微码，用于启动闪烁存储器。

因此，当计数器51将零地址送至定序器RAM52时，定序器RAM52的零地址内容被读出，同时自零地址处如此读出的用于启动闪烁存储器的微码被送至微序译码器53。

根据来自定序器RAM52的微码，微序译码器53产生不同控制信号、命令值供比较用的基准值，等等。

当计数器51增量时，在定序器RAM52和微码译码器53中完成类似操作。

因此，根据计数器51的内容，定序器RAM52提供根据计数器51的内容而定的微码，及微序译码器53提供闪烁存储控制器和闪烁存储芯片中每个电路操作所需信号。

对于熟悉本发明技术的人们，可以作一些修改。它们之中有一些是：

(1)上述实施例使用NAND型闪烁存储芯片。应注意到本发明中当然可用另一种类型的闪烁存储芯片。

(2)用于低位和用于高位的总线不限于8位总线，而16位总线或任何位数都可用于闪烁存储器。此种情况下，总线必须与闪烁存储芯片的格式相符合。

(3)上述实施例用8位低位数据总线和8位高位数据总线来提供16位并行总线。应该理解，当然可用4条每条8位的数据总线组成32位并行总线，及可用8条每条8位的数据总线组成64位并行总线。

最后，列举本发明的一些功能。

(1)闪烁存储控制器具有一对数据总线和一对缓冲存储器，而没有现有技术中采用的外部缓冲存储器。因此来自主计算机的16位并行数据直接传送至闪烁存储芯片而不必传送至外部缓冲存计器。

此外，需送至主计算机的16位数据也直接送至主计算机。因此不需变换数据，从而完成快速的写/读闪烁存储器的操作。

(2)来自主计算机的数据临时地存放于闪烁存储控制器中的缓冲存储器。因此所述缓冲存储器的存在使通过量得过改善。

(3)闪烁存储控制器中的一对数据总线同时访问闪烁存储芯片，从而使一对闪烁存储芯片同时被访问。因此对闪烁存储器的操作速度得以改善。

(4)缓存操作由闪烁存储控制器中的内部缓冲存储器所完成。因此，与具有外部缓冲存储器的现有技术比较，对闪烁存储器的访问时间得以缩短。还有，读闪烁存储器的通过量也得以改善。

(5)闪烁存储控制器具有16位并行总线，因此不必如现有技术那样采用分时操作。因此写/读闪烁存储器的速度得以改善。

从以上所述可明显看出，已找到新的改善的闪烁存储系统。当然应该理解所公开的实施例只是解释性的，并不用于限制本发明范围。因此除说明书外更应参照所附权利要求书，其中标明本发明范围。

Claims (9)

1.一个连至主计算机的闪烁存储系统包括：

众多闪烁存储芯片；

一个用于控制所述存储芯片与所述主计算机之间数据传送的闪烁存储控制器；

所述闪烁存储控制器包括：

众多数据总线，每条所述总线连至有关的闪烁存储器，用于传送数据至/自所述闪烁存储芯片，

一个通过门连至所述数据总线的地址缓存，用于通过所述数据总线向所述闪烁存储芯片提供地址信息，

众多缓冲存储器，每个所述缓冲存储器连至有关的数据总线和所述主计算机，用于临时存放传送至/自闪烁存储芯片的数据，以及

一个用于同时控制所述数据总线和所述缓冲存储器，以便用并行形式同时访问众多闪烁存储芯片的闪烁存储定序器。

2.根据权利要求1的闪烁存储系统，其中所述闪烁存储控制器进一步包括众多比较器和一个AND电路，所述比较器用于将由有关的闪烁存储芯片所提供状态信息与预定基准信息进行比较，及所述AND电路用于提供所述比较器输出量的逻辑AND运算，从而只当前次操作中所有闪烁存储芯片都正确地操作后所述AND电路才提供一个正值输出信号。

3.根据权利要求1的闪烁存储系统，其中所述数据总线，所述闪烁存储芯片，所述缓冲存储器和所述比较器的数量为2。

4.根据权利要求1的闪烁存储系统，其中每条所述数据总线中的数据具有并行形式。

5.根据权利要求1的闪烁存储系统，其中每条所述数据总线不但传送数据，而且传送地址和命令至闪烁存储芯片。

6.根据权利要求2的闪烁存储系统，其中所述闪烁存储定序器包括一个计数器，一个在由所述计数器指明的地址中存放微序的定序器RAM，一个连至所述定序器RAM用于将微序译码以便将被译码的微序经所述数据总线送至闪烁存储芯片的微序译码器，以及一个根据所述AND电路输出量调整所述计数器内容的决策电路。

7.根据权利要求1的闪烁存储系统，其中每块所述闪烁存储芯片在每个地址中有8位。

8.根据权利要求1的闪烁存储系统，进一步包括一块在其上安装有所述闪烁存储芯片和所述闪烁存储控制器的支撑卡，及所述支撑卡具有一个连至主计算机的插件。

9.一个闪烁存储控制器，用于控制与所述控制器相连的闪烁存储芯片和主计算机之间的数据传送，所述控制器包括：

众多数据总线，每条所述总线与有关的闪烁存储芯片相连，用于传送数据至/自所述闪烁存储器；

众多缓冲存储器，每个所述存储器与有关的数据总线和所述主计算机相连，用于临时地存放将传送至/自闪烁存储器的数据；以及

一个用于同时控制所述数据总线和所述缓冲存储器以便同时访问众多闪烁存储芯片的闪烁存储控制电路。

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