WO2001097422A1 - Appareil de capture de synchronisation et procede de capture de synchronisation - Google Patents

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WO2001097422A1
WO2001097422A1 PCT/JP2001/005016 JP0105016W WO0197422A1 WO 2001097422 A1 WO2001097422 A1 WO 2001097422A1 JP 0105016 W JP0105016 W JP 0105016W WO 0197422 A1 WO0197422 A1 WO 0197422A1
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timing
scrambling code
code
correlation value
correlation
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PCT/JP2001/005016
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Koichi Aihara
Junji Somon
Satoshi Imaizumi
Noriaki Minamida
Hidetoshi Suzuki
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Matsushita Electric Industrial Co.,Ltd.
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Definitions

  • the present invention relates to a synchronization acquisition device and a synchronization acquisition method used in a CDMA mobile communication system.
  • a mobile station In a CDMA (Code Division Multiple Access) cellular system, a mobile station must perform cell search when power is turned on or when a cell is switched (handover) due to movement.
  • CDMA Code Division Multiple Access
  • a three-stage cell search method is used as a synchronization acquisition method in this cell search.
  • the synchronization acquisition method of the three-stage cell search method will be described with reference to FIGS.
  • Synchronization acquisition methods in CDMA include the first stage: detecting slot timing, the second stage: identifying scrambling code groups and detecting scrambling code timing (ie, frame timing), and the third stage.
  • Scramble ring code identification is performed in three stages.
  • the first search code which is a short-cycle code common to all base stations
  • the second search code which is a short-cycle code
  • This second search code is arranged in a different pattern (array pattern of the second search code number multiplied by one symbol of each slot) for each group including a plurality of scrambling codes that are long period codes. (refer graph1).
  • a first synchronization channel (PSC; Primary Search Channel) and a second synchronization channel (S SC; Secondary Search Channel) is prepared.
  • PSC Primary Search Channel
  • S SC Secondary Search Channel
  • the PSC is used to detect slot timing.
  • one specific symbol in this case, the first symbol
  • the slot timing is detected using the first search code.
  • the detection of the slot timing is performed in a process as shown in the first stage in FIG.
  • ST 11 a correlation value between the data for one symbol and the first code is calculated.
  • the calculation of the correlation value is performed over one slot, and a delay profile for one slot is created.
  • the delay profiles for multiple slots are averaged in order to improve the detection accuracy of slot timing.
  • ST 12 excludes the pass corresponding to the already identified scrambling code. That is, the correlation value corresponding to the already detected scrambling code timing is excluded from the delay profile created in ST11.
  • the path having the maximum correlation value on the delay profile is detected. That is, a peak of the correlation value is detected, and the timing of the peak is detected as the slot timing.
  • SSC is used to identify the scrambling code group and detect the scrambling code timing.
  • one specific symbol here, the first symbol
  • the second search code a different code is used for each slot in one frame.
  • the search code in the frame is divided into the long-cycle code, the scramble ring code. Different for each group.
  • the total number of groups is 32 as shown in Fig. 1.
  • 17 types of the second search code are usually prepared. Using this second search code, a scrambling code group (row in FIG. 1) is identified, and the beginning of the frame, that is, the scrambling code timing is detected.
  • the identification of the scrambling code group and the detection of the scrambling code timing are performed in the steps shown in FIG. In ST 14, according to the second search code arrangement table shown in FIG. 1, based on the slot timing detected in the first stage, one specific symbol of the received slot (here, the first symbol) Performs correlation processing between and the second search code. Thereby, the correlation value corresponding to each slot of 0 to 15 is calculated for each group (each row of the arrangement table).
  • the next reception is performed based on the slot timing detected in the first stage according to the arrangement table after the one slot shift.
  • the correlation process is performed again between one specific symbol of the slot and the second search code.
  • correlation values corresponding to each of the slots 0 to 15 are averaged sequentially in order to improve the identification accuracy of the scrambling code group and the detection accuracy of the scrambling code timing.
  • the averaging process is performed for a predetermined slot while shifting the arrangement of the second search code shown in FIG. 1 by one slot.
  • the scrambling code group and the scrambling code timing are detected from the maximum value of the averaged correlation values.
  • one scrambling code is identified from the 16 types of scrambling code candidates identified from the scrambling code groups identified in the second step. Specifically, the identification of the scrambling code is shown in Figure 3 The process is performed as shown in ⁇ Third stage>. .
  • a correlation value between the received data and the scrambling code is calculated according to the detected scrambling code timing. This process is performed for 16 types of scramble ring codes belonging to the identified scramble ring code group. In order to increase the accuracy of detecting the scrambling code timing, the correlation values for a plurality of symbols are averaged.
  • An object of the present invention is to efficiently identify a scramble ring code of a plurality of paths and to perform a cell search faster than before.
  • An object of the present invention is to provide a synchronization acquisition device and a synchronization acquisition method.
  • a plurality of slot timings are detected in the first stage, and the processes in the second and third stages are repeatedly performed based on the detected slot timings. Pass scrambling To be identified. That is, in the present invention, the second-stage and third-stage processes are performed a plurality of times with respect to the first-stage process once.
  • FIG. 1 is a table showing an example of an arrangement of a second search code corresponding to a scrambling code group.
  • FIG. 2 is a schematic diagram illustrating an example of a frame configuration.
  • FIG. 3 is a flowchart for explaining the operation of the conventional synchronization acquisition device.
  • FIG. 4 is a main part block diagram showing a schematic configuration of the synchronization acquisition apparatus according to Embodiment 1 of the present invention.
  • FIG. 5 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 1 of the present invention.
  • FIG. 6 is a main block diagram showing a schematic configuration of a synchronization acquisition device according to Embodiment 2 of the present invention.
  • FIG. 7 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 2 of the present invention.
  • FIG. 8 is a main block diagram showing a configuration of a second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 3 of the present invention.
  • FIG. 9 is a main block diagram showing a configuration of a third-stage processing unit of the synchronization acquisition apparatus according to Embodiment 3 of the present invention.
  • FIG. 10 is a main block diagram showing a schematic configuration of a second stage processing unit of the synchronization acquisition apparatus according to Embodiment 4 of the present invention.
  • FIG. 11 is a main block diagram showing a schematic configuration of a second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 5 of the present invention.
  • FIG. 12 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 5 of the present invention.
  • FIG. 13 illustrates the operation of the synchronization acquisition apparatus according to Embodiment 5 of the present invention.
  • FIG. 5 is a diagram showing an example of a delay profile for the present invention.
  • FIG. 14 is a diagram showing an example of a timing table created by the synchronization acquisition device according to Embodiment 5 of the present invention.
  • FIG. 15 is a diagram showing an example of a delay profile for explaining the operation of the synchronization acquisition apparatus according to Embodiment 6 of the present invention.
  • FIG. 16 is a diagram showing an example of a timing table created by the synchronization acquisition apparatus according to Embodiment 6 of the present invention.
  • FIG. 17 is a main block diagram showing a schematic configuration of the second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 7 of the present invention.
  • FIG. 18 is a main block diagram showing a schematic configuration of the second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 8 of the present invention.
  • FIG. 19 is a main block diagram showing a schematic configuration of a synchronization acquisition apparatus according to Embodiment 9 of the present invention.
  • FIG. 20 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 9 of the present invention.
  • FIG. 4 is a main part block diagram showing a schematic configuration of the synchronization acquisition apparatus according to Embodiment 1 of the present invention.
  • a radio receiving unit 102 performs predetermined radio processing (down-conversion, AZD conversion, etc.) on a signal received via an antenna 101.
  • the control unit 104 switches the received data to the first-stage processing unit 105, the second-stage processing unit 110, and the third-stage processing unit 115 by switching the switch 103. Switch and input.
  • the first search code generation section 106 generates a first search code used in common for all base stations.
  • the correlation circuit 107 The correlation value between the communication data and the first search code is obtained.
  • the averaging circuit 108 averages the correlation values for a plurality of slots.
  • the slot timing detection unit 109 detects the maximum value of the averaged correlation value.
  • the second search code generation section 111 outputs the second search codes 1 to 17.
  • the correlation circuit 112 obtains a correlation value between the reception slot and the second search code 1 to 17.
  • the allocating unit 113 allocates the correlation value obtained by the correlation circuit 112 to each slot 0 to 15 according to the second search code arrangement table shown in FIG.
  • the correlation values are averaged sequentially for each slot.
  • the scrambling code group identification unit 114 identifies a scrambling code group and detects scrambling code timing.
  • the scrambling code generating section 116 generates 16 types of scrambling codes belonging to one identified scrambling code group.
  • Correlation circuit 1 17 calculates a correlation value between the received data and the scrambling code.
  • FIG. 5 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 1 of the present invention.
  • the synchronization acquisition apparatus As shown in FIG. 5, the synchronization acquisition apparatus according to the present embodiment, as in the prior art, has a ⁇ first stage> detection of slot timing, and a second stage> identification of scrambling code group and scrambling code timing (ie, (3) Perform cell search in three stages: detection of frame timing, and third stage> identification of scrambling code.
  • the synchronization acquisition apparatus selects a plurality of slot timings in the first stage, and repeats the second and third stages based on the selected slot timings. different.
  • First stage> Detection of slot timing The detection of the slot timing is performed in a process as shown in the first stage of FIG.
  • the switch 1 ⁇ 3 is switched by the control unit 104 so that the wireless reception unit 102 and the correlation circuit 107 of the first stage processing unit 105 are connected. Have been.
  • the correlation value between the received data for one symbol and the first search code output from the first search code generator 106 is calculated by the correlation circuit 107. You. The calculation of the correlation value is performed over one slot, and a delay profile for one slot is created. The created delay profile is averaged for a plurality of slots by the averaging circuit 108.
  • the slot timing detection section 109 detects a plurality of paths whose correlation values are equal to or more than a predetermined threshold value from the averaged delay profiles. That is, the slot timing detection unit 109 detects, as the slot timing, respective timings corresponding to a plurality of correlation values that are equal to or greater than the predetermined threshold value.
  • signals indicating the detected plurality of slot timings are output to the control unit 104.
  • the switch 103 is switched by the control unit 104 so that the wireless reception unit 102 and the correlation circuit 112 of the second stage processing unit 110 are connected.
  • the identification of the scrambling code group and the detection of the scrambling code sparking are performed in the steps shown in FIG.
  • control section 104 selects one of the plurality of slot timings detected in ST 202, and outputs a signal indicating the selected slot timing. Is output to the correlation circuit 1 1 2.
  • the control unit 104 selects, for example, one by one in order from the one with the largest correlation value among the plurality of slot timings detected in ST 202.
  • the correlation circuit 112 based on the slot timing instructed by the control unit 104, a specific symbol of a slot sequentially received and a second symbol output by the second search code generation unit 111 are output. 2 Correlation processing is performed between the search code and the correlation value is calculated. Thereby, 16 correlation values corresponding to each of the slots 0 to 15 are calculated every time the slot is received. The calculated 16 correlation values are output to allocating section 113 each time a slot is received.
  • the correlation value obtained by correlation circuit 112 is allocated to each of slots 0 to 15 according to the second search code arrangement table shown in FIG. 1 c.
  • the correlation value is shifted by one slot in the arrangement of the second search code shown in FIG. Is assigned to each of slots 0 to 15 and the correlation values are sequentially averaged for each of slots 0 to 15.
  • the averaged correlation value is stored in the memory in the allocating unit 113, and is sequentially updated.
  • the averaging process is performed for predetermined slots while shifting the arrangement of the second search code shown in FIG. 1 by one slot.
  • the scrambling code group identification unit 114 detects the scrambling code group identification and the scrambling code timing (ie, the start of the frame) from the maximum value of the averaged correlation values. Line la.
  • a signal indicating the identified scrambling code group and the detected scrambling code timing is output to the control unit 104.
  • the switch 103 is switched by the control unit 104 so that the wireless reception unit 102 and the correlation circuit 117 of the third stage processing unit 115 are connected.
  • control section 104 outputs a signal indicating the scrambling code timing detected in ST 204 to correlation circuit 117, and the scrambling code identified in ST 204 is output.
  • a signal indicating the group is output to the scrambling code generator 1 16.
  • the correlation circuit 117 calculates the correlation value between the received data and the scramble ring code according to the scramble ring code instructed by the control unit 104.
  • the correlation circuit 117 performs this correlation operation on 16 types of scrambling codes belonging to the scrambling code group identified by ST204.
  • the calculated correlation value is averaged a plurality of times for each scrambling code by the averaging circuit 118.
  • scrambling code identification section 119 identifies the scrambling code having the largest correlation value among the averaged correlation values as the scrambling code corresponding to the first path. Then, a signal notifying the identification is output to the control unit 104.
  • the control unit 104 detects in ST 207 in ST 207.
  • the slot timing corresponding to the first path is excluded. For example, assuming that five slot timings are detected in the ST 202, the remaining slot timing is four in the ST 207.
  • control unit 104 checks whether a predetermined number of scrambling codes have been identified. When a predetermined number of scrambling codes have been identified, the cell search process ends.
  • the controller 104 determines whether or not the slot timing detected in ST202 has disappeared. You can be sure. That is, whether the path detected in ST 207 was sequentially excluded in ST 207 and resulted in 0 It is determined whether or not.
  • the control unit 104 returns the remaining slot timing (now, In this case, a signal indicating the slot timing of one of the four is output to the correlation circuit 112. Thereafter, the processes in the second and third stages are repeated until the path detected in S ⁇ 202 becomes 0. In other words, the processing of the second and third stages is performed a plurality of times for the processing of the first stage until the detected path becomes 0.
  • a plurality of slot timings are detected in the first stage, and the second and third stages are detected based on the detected slot timings. Since the process is repeated, a plurality of scrambling codes can be identified for each process of the first stage. Therefore, according to the synchronization acquisition apparatus and the synchronization acquisition method according to the present embodiment, when a plurality of cell searches need to be performed, the cell search can be performed at a higher speed than before.
  • the cell search is performed as described in Embodiment 1 when the frequency error of the received data is relatively large, the cell search is detected in the first stage while the processes in the second and third stages are performed multiple times.
  • the plurality of slot timings may gradually deviate from the current accurate slot timing, and the accuracy of scrambling code identification and the accuracy of scrambling code decoding may decrease.
  • the slot timing is detected again each time the second and third steps are performed (ie, If the frequency error in the received data is relatively small, the second and third steps are performed for the multiple slot timings detected in the first step.
  • the process is repeated (that is, cell search is performed by the method according to the first embodiment).
  • FIG. 6 is a main block diagram showing a schematic configuration of a synchronization acquisition device according to Embodiment 2 of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and the detailed description is omitted.
  • control section 301 when the frequency error of the received data is equal to or greater than a predetermined threshold, control section 301 performs one processing of the first step and one processing of the second and third steps. Switch 103 to be performed.
  • control section 301 when the frequency error of the received data is smaller than a predetermined threshold value, control section 301 performs the second-stage and third-stage processes a plurality of times for one first-stage process.
  • Switch 103 as shown. That is, when the frequency error of the received data is smaller than the predetermined threshold, the synchronization acquisition device according to the present embodiment operates in the same manner as the synchronization acquisition device according to the first embodiment.
  • control unit 301 In the operation flow diagram shown in FIG. 7, in ST401, control unit 301 Then, the value of the frequency error obtained from the input frequency error information is compared with a predetermined threshold value. Then, if the frequency error is equal to or greater than a predetermined threshold, S
  • a signal indicating a path corresponding to the already identified scrambling code is output from the control unit 301 to the slot timing detection unit 302. Then, the slot timing detection unit 302 excludes the correlation value corresponding to the already detected scrambling code timing from the delay profile created in ST 402.
  • slot timing detection section 302 detects one path having the maximum correlation value on the delay profile. That is, the slot evening detection section 302 detects the peak of the correlation value, and detects the evening of the peak as the slot evening.
  • a predetermined number of scrambling codes are identified by the control unit 301. You can confirm whether or not. If a predetermined number of scramble ring codes have been identified, the process ends. If the number of identified scramble ring codes has not reached the predetermined number, the control unit 301 sets the wireless reception unit to Switch 103 is switched so that 102 and the correlation circuit 107 of the first stage processing unit 105 are connected.
  • the frequency tracking circuit After the identification of one scrambling code and the detection of one scrambling code timing, the frequency tracking circuit is operated, and the cell search processing is interrupted until the frequency error falls below a predetermined threshold.
  • the cell search process may be restarted after the frequency error becomes equal to or less than the predetermined threshold.
  • the frequency error of the received data is reduced. If it is relatively large, the slot and evening detection is performed again each time the second and third steps are performed. In other words, if the frequency error of the received data is relatively small, the second and third steps are performed for the multiple slot timings detected in the first step.
  • the cell search can be performed by an optimal method according to the magnitude of the frequency error. Therefore, according to the synchronization acquisition apparatus and the synchronization acquisition method according to the present embodiment, even if the frequency error is relatively large, the scrambling code can be accurately identified, and the frequency error can be reduced. When it is relatively small, it is possible to quickly and accurately identify a plurality of scramble ring codes.
  • the processes in the second and third stages are performed in a plurality.
  • the multiple slot timings detected in the first stage gradually deviate from the current accurate slot timing, and the accuracy of the identification of the scrambling code and the detection accuracy of the scrambling code timing May be reduced.
  • the timing delayed by a predetermined chip from the slot timing and advanced by the predetermined chip is also different from that of the synchronization acquisition device according to the first embodiment in that the correlation value with the second search code is calculated accordingly.
  • FIG. 8 is a main block diagram showing a configuration of a second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 3 of the present invention. Note that the same components as those in Embodiment 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the switching control unit 501 correlates with the switch 103 when the frequency error of the received data is smaller than a predetermined threshold. If the frequency error of the received data is equal to or greater than the predetermined threshold, switch 520 is switched so that switch 103 and delay device 503 are connected. .
  • the received data is input to correlation circuit 112, and the second-stage processing is performed in the same manner as in the first embodiment.
  • the received data is input to the delay unit 503 and delayed by a predetermined number of chips (here, X chips).
  • the received data is further delayed by a predetermined chip (here, X chips) by the delay unit 504. Therefore, the data input to the correlation circuit 505 is data without delay, and the data input to the correlation circuit 506 is one X chip more than the data input to the correlation circuit 505.
  • the data input to the correlation circuit 507 is data delayed by 12 X chips from the data input to the correlation circuit 505.
  • the correlation circuit 506 obtains a correlation value with the second search code by matching the slot timing specified by the control unit 104 with the head of each slot of the data delayed by one X chip.
  • the correlation circuit 505 uses a timing of X chips delayed from the slot timing specified by the control unit 104 by X chips.
  • the correlation value with the second search code is obtained, and the correlation circuit 507 correlates with the second search code at the timing X chips ahead of the slot timing indicated by the control unit 104. A value is required.
  • the scrambling code group identification unit 508 identifies the scrambling code group and detects the scrambling code timing from the averaged maximum correlation value. At this time, scrambling code group identification section 508 performs scrambling based on the averaged correlation value output from one of the three allocation sections 113. Identify code groups and detect scrambling coding. Then, a signal indicating the identified scrambling code group and the detected scrambling code timing is output to the control unit 104 o
  • the timing delayed by a predetermined chip from the scrambling code timing and the timing advanced by a predetermined chip from the scrambling code timing are also considered. It is also possible to calculate the correlation value with the scrambling code.
  • FIG. 9 is a main block diagram showing a configuration of a third-stage processing unit of the synchronization acquisition apparatus according to Embodiment 3 of the present invention. Note that the same components as those in Embodiment 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the switching control section 600 connects the switch 103 to the correlation circuit 117 when the frequency error of the received data is smaller than a predetermined threshold. If the frequency error of the received data is equal to or larger than a predetermined threshold, the switch 60.2 is switched so that the switch 103 and the delay device 603 are connected.
  • the received data is input to correlation circuit 117, and the third-stage processing is performed in the same manner as in the first embodiment.
  • the received data is input to the delay unit 603 and delayed by a predetermined chip (here, X chip). Further, the received data is further processed by a predetermined chip by the delay unit 604 (now, Here, it is delayed by X chip). Therefore, the data input to the correlation circuit 605 becomes data without delay, and the data input to the correlation circuit 606 becomes smaller than the data input to the correlation circuit 605 by -X.
  • the data input to the correlation circuit 607 is a data delay delayed by one chip, and the data input to the correlation circuit 607 is a data delay delayed by 12 X chips from the data input to the correlation circuit 605. Become.
  • the correlation circuit 606 determines the correlation value with the scrambling code by matching the scrambling code timing specified by the control unit 104 with the head of the data frame delayed by the amount of -X chips. In this way, in order to use the data delayed by one X chip as a reference for the scrambling code timing, the correlation circuit 605 uses the timing from the scrambling code timing specified by the control unit 104. At the timing delayed by X chips, the correlation value with the scramble ring code is obtained. In the correlation circuit 607, the timing advanced by X chips from the scramble ring code timing instructed by the control unit 104 is obtained. In the ringing, a correlation value with the scramble ring code is obtained.
  • the scrambling code identification unit 608 detects the scrambling code having the largest correlation value among the correlation values averaged by each averaging circuit 118 in the first-stage processing unit 105.
  • the signal is identified as a scrambling code corresponding to the path, and a signal notifying the identification is output to the control unit 104.
  • the scrambling code identification unit 608 identifies the scrambling code based on the correlation value output from any one of the three averaging circuits 118.
  • the synchronization acquisition apparatus and the synchronization acquisition method according to the present embodiment in addition to the timing detected at each stage, only the timing delayed by a predetermined chip from the timing and the predetermined chip About advanced timing
  • the correlation value is calculated in each case, the cell search can be performed accurately even when the frequency error is relatively large.
  • the allocating unit is provided corresponding to the slot timing detected in the first stage, the timing delayed by a predetermined chip from the slot timing, and the timing advanced by a predetermined chip. And three allocation units are required, which increases the amount of computation in the second stage processing,
  • the memory capacity for storing the averaged correlation value in the second stage processing unit increases.
  • the correlation value corresponding to the slot timing detected in the first stage and the timing delayed by a predetermined chip from the slot timing are compared.
  • Embodiment 3 in that the correlation value corresponding to the timing and the correlation value corresponding to the timing advanced by a predetermined chip are added, and the added correlation value is averaged sequentially in each of slots 0 to 15 in the third embodiment. And the synchronization acquisition device according to the above.
  • FIG. 10 is a main block diagram showing a schematic configuration of a second stage processing unit of the synchronization acquisition apparatus according to Embodiment 4 of the present invention.
  • the same components as those in Embodiment 1 and Embodiment 3 are denoted by the same reference numerals, and detailed description is omitted.
  • the adder 701 adds the correlation values obtained by the three correlation circuits 505 to 507, and outputs the added correlation value to the allocating section 113. I do.
  • the allocating unit 113 allocates the added correlation value to each of the slots 0 to 15 and sequentially averages the correlation values for each of the slots 0 to 15.
  • the averaged correlation value is stored in a memory in the allocating unit 113, and is sequentially updated.
  • the correlation value corresponding to the slot timing detected in the first stage, the correlation value corresponding to the timing delayed by a predetermined chip from the slot timing, and the correlation value corresponding to the timing advanced by a predetermined chip Values, and the added correlation values are averaged sequentially for each slot from 0 to 15.
  • the amount of computation in the second stage processing and the correlation value averaged in the second stage processing unit The memory capacity for storing the data can be reduced (it can be reduced to one third as compared with the third embodiment).
  • the correlation value corresponding to the scrambling code timing detected in the second stage and the correlation value corresponding to the timing delayed by a predetermined chip from the scrambling code timing are compared. It is also possible to add the value and the correlation value corresponding to the timing advanced by a predetermined amount, and to average the added correlation values sequentially. By doing so, since the scrambling code is identified using the correlation value obtained by adding the in-phase, the noise component can be suppressed, and the identification accuracy can be further improved.
  • the symbol (that is, SSC) spread by the second search code has only one symbol per slot (the first symbol in the example of FIG. 2).
  • Averaging of correlation values can be performed only for each slot.
  • the period of the scrambling code is the same as the frame period, the averaging process of the correlation values in the third stage can be performed for each symbol.
  • the processing in the third stage In comparison with the second step, the processing in the second stage takes a long time. Specifically, if the frame configuration is as shown in Fig. 2, the phase averaged for 20 symbols in the third stage In order to obtain the identification accuracy obtained by using the target values in the second stage of identification and detection, it is necessary to use correlation values averaged over two frames (verified by simulation). In other words, the processing in the second stage requires about 16 times as long as the processing in the third step.
  • Embodiment 4 is different from Embodiment 1 in that the process of the third stage is repeatedly performed on the scrambling code group and a plurality of scrambling codings detected in the second stage.
  • FIG. 11 is a main block diagram showing a schematic configuration of a second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 5 of the present invention. Components having the same configuration as in the first embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the timing table creating section 800 creates a table in which the plurality of slot timings detected by the first stage processing section 105 are associated with correlation values. .
  • the timing designating section 802 designates, to the correlation circuit 804, the slod timing to perform the processing of the second stage collectively.
  • the storage unit 803 temporarily stores the received data for a predetermined time.
  • the correlation circuit 804 collectively calculates a correlation value for a plurality of slot timings.
  • FIG. 12 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 5 of the present invention. Note that steps that perform the same operations as in Embodiment 1 are given the same reference numerals, and detailed descriptions thereof are omitted.
  • control section 104 outputs a signal indicating all slot timings equal to or greater than a predetermined threshold value to timing table creation section 801.
  • the timing table creation unit 801 creates a table (hereinafter, referred to as a timing table) in which the plurality of slot timings detected by the first-stage processing unit 105 are associated with the correlation values. .
  • the timing table creation unit 801 creates a timing table as shown in FIG. That is, the timing table creator 801 creates the timing table by arranging the correlation values in descending order.
  • the timing specification section 802 refers to the timing table, selects the largest correlation value (ie, C 1), and then focuses on the timing ⁇ 33 corresponding to C 1. Select a timing that is within a predetermined time range (here, here, 3 chips time). Therefore, here, ⁇ 32, ⁇ 33, ⁇ ⁇ ⁇ 34, and ⁇ 35 are selected. Then, the timing specification unit 8002 calculates the time of one symbol + 6 chips from the timing ⁇ 30 (that is, the timing corresponding to C1 3 3 chips before the timing 3) of the reception slot. The storage unit 803 is controlled so as to temporarily hold the reception data in the range of.
  • the timing designation unit 802 instructs the accumulation unit 803 to output the temporarily held data to the correlation circuit 804, and instructs the correlation circuit 804 to First, a signal indicating timing ⁇ ⁇ ⁇ ⁇ ⁇ 32 is output.
  • Correlation circuit 804 first calculates a correlation value between the data output from storage section 803 and the second search code at timing # 32. After the calculation, the correlation circuit 804 outputs the calculated correlation value to the allocating section 113, and outputs a signal notifying that the correlation calculation for the timing ⁇ 32 has been completed to the timing specifying section 802. Output to
  • the timing specification section 802 outputs to the storage section 803 the same one symbol + 6 chip time data used in the previous correlation value calculation to the correlation circuit 804.
  • a signal indicating timing ⁇ ⁇ 33 is output to the correlation circuit 804.
  • the correlation circuit 804 calculates a correlation value between the data output from the storage unit 803 and the second search code at a timing T33.
  • correlation circuit 804 outputs the calculated correlation value to allocating section 113, and outputs a signal notifying that the correlation calculation for timing T33 has been completed to timing specifying section 802.
  • the correlation values at T34 and T35 are calculated for the same data for one symbol + 6 chip times starting from the timing T30 in this way. Thereafter, the control unit 104 outputs a signal indicating the scrambling code group identified based on T32 to T35 and the scrambling code decoding detected based on ⁇ 32 to ⁇ 35 to the third stage processing unit. 1 Output sequentially to 15.
  • step S903 the control unit 104 checks whether or not the predetermined range of slot timings (ie, # 32 to # 35) processed in step ST902 has disappeared. That is, it is determined whether or not the path in the predetermined range that has been processed in ST 902 is sequentially excluded in S 207 207, resulting in 0, and the processing of ST 205 to ST 208 is repeated until the path becomes 0. .
  • the timing specification unit 802 refers to the timing table again, and finds the largest correlation value (that is, the largest correlation value among the correlation values excluding the correlation values corresponding to ⁇ 32, ⁇ 33, ⁇ 34, and ⁇ 35). After selecting C3), select a timing within ⁇ 3 chip time centered on timing ⁇ 7 corresponding to C3. Therefore, ⁇ 7 and ⁇ 8 are selected here.
  • the timing designation unit 802 sets the time slot of 1 symbol + 6 chips from the timing ⁇ 4 (that is, the evening of three chips before the timing ⁇ 7 corresponding to C3) of the reception slot as a starting point. Some received data The storage unit 803 is controlled so as to temporarily hold it. Thereafter, the same processing as described above is performed.
  • the amount of data temporarily stored in the storage unit is 1 symbol + 6 chips.
  • the second step is performed for all slot timings within ⁇ 3 chip time (ie, 6 chip time). This is based on the minimum amount of data required to find the correlation value with the search code.
  • the range of data to be stored is not limited to the range of ⁇ 3 chip time, and can be set as appropriate.
  • the present inventors have previously invented a storage-type wireless receiving apparatus for the purpose of improving the performance of cell search and the like.
  • the storage-type wireless receiving apparatus is, as in the case of the synchronization acquisition apparatus according to the present embodiment, that temporarily stores received data in a memory or the like and performs despreading processing repeatedly on the stored data. It is.
  • the present invention is described in Japanese Patent Application No. 10-292425. All of this content is included here.
  • the slot timing within the predetermined range of the slot timing detected in the first stage is collectively processed in the second stage.
  • Cell search can be performed at a higher speed than in the first embodiment.
  • the synchronization acquisition device has substantially the same configuration as the synchronization acquisition device according to Embodiment 5, and selects slot timings for performing the second-stage processing collectively according to the magnitude of the correlation value. Rather than selecting Embodiment 5 is different from Embodiment 5 in the point.
  • timing table creation unit 801 and the timing designation unit 802 differ from those of the fifth embodiment, and thus the description will be made again with reference to the block diagram of FIG. .
  • the timing table creation unit 8001 creates a timing table. Now, as shown in FIG. 15, the correlation values that are equal to or larger than the predetermined threshold value in the first stage are C 1 to C 9 as in the fifth embodiment, and T 3, T 7, T 8, When a plurality of timings of T 13, T 14, T 32, T 33, T 34 and T 35 are detected as slot timing, the timing table creation unit 800 1 A timing table as shown is created. That is, the timing table creator 801 creates a timing table by arranging a plurality of timings detected in the first stage in order of elapse of time.
  • the timing specification section 802 refers to the timing table, selects the earliest timing (ie, T 3), and then sets a predetermined time range starting from T 3 (here, +6 chip time). ) Is selected. That is, timing specifying section 802 selects a timing within a range of 6 chip times, similarly to the timing specifying section according to the fifth embodiment. Therefore, here, T3, ⁇ ⁇ ⁇ 7 and ⁇ ⁇ 8 are selected. Then, the timing designation section 8002 stores the accumulation section 803 so as to temporarily hold the reception data within the time range of 1 symbol + 6 chips from the timing ⁇ 4 as a starting point among the reception slots. Control.
  • the timing designation unit 802 instructs the accumulation unit 803 to output the temporarily held data to the correlation circuit 804, and instructs the correlation circuit 804 to First, a signal indicating timing # 3 is output.
  • the range of the timing at which the second stage processing is performed collectively is 6
  • the number of times of processing is four in the fifth embodiment, but only three in the present embodiment.
  • slot timings for performing the second-stage processing collectively are selected not in accordance with the magnitude of the correlation value but in order of timing. Therefore, cell search can be performed at a higher speed than in the fifth embodiment.
  • the synchronization supplementary device has substantially the same configuration as that of the first embodiment, and identifies a scrambling code group, detects a scrambling code timing, and generates a scrambling code by using in-phase added correlation values.
  • Embodiment 2 differs from Embodiment 1 in that identification is performed.
  • FIG. 17 is a main block diagram showing a schematic configuration of the second-stage processing unit of the synchronization acquisition apparatus according to Embodiment 7 of the present invention. Components having the same configuration as in the first embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the first search code generating section 1401 generates the first search code.
  • the correlation circuit 1442 obtains a correlation value between the received data and the first search code.
  • the complex multiplication circuit 1403 calculates the correlation between the I component and the Q component of the correlation value (hereinafter referred to as the first correlation value) between the received data and the first search code, and the correlation between the received data and the second search search code.
  • the value (hereinafter referred to as the second correlation value) is multiplied by the I and Q components, and then added.
  • the first correlation value obtained by the correlation circuit 1402 and the second correlation value obtained by the correlation circuit 112 are output to the complex multiplication circuit 1403.
  • the complex multiplication circuit 1403 multiplies the I component of the first correlation value by the I component of the second correlation value, and multiplies the Q component of the first correlation value by the Q component of the second correlation value.
  • the multiplied signals are added. That is, in the complex multiplication circuit 1403, Is performed.
  • the allocating unit 113 allocates the second correlation value, whose phase error has been compensated, to each of the slots 0 to 15 according to the arrangement table of the second search code shown in FIG. Averaging is performed sequentially for each slot. That is, in allocating section 113, the second correlation value is added in-phase for each slot.
  • the averaging circuit 118 of the third-stage processing unit 115 shown in FIG. 4 can also average the correlation values output from the correlation circuit 117 several times after in-phase addition.
  • the correlation value with the scrambling code can be averaged for each symbol, and the phase difference between symbols is very small. No phase error compensation is required.
  • in-phase addition may be performed after the phase error is compensated by the first correlation value.
  • the present inventors aim to always create an optimal delay profile without using a frequency estimating circuit, even if a frequency error occurs in the received signal first, after in-phase addition.
  • the present invention has been made to adaptively change the number of signals to be added in phase according to the magnitude of the phase difference between the signals.
  • the present invention is described in Japanese Patent Application No. 2000-160155. All of this content is included here. Therefore, similarly to the present invention, in the in-phase addition processing performed in the third-stage processing unit of the synchronization acquisition apparatus according to the present embodiment, the correlation after the in-phase addition is performed. It is also possible to adaptively change the number of correlation values to be added in-phase according to the magnitude of the phase difference between the values.
  • the present inventors aim to obtain diversity gain even when performing in-phase addition with respect to a pilot channel signal to be transmitted by diversity.
  • the invention in which the signal having the following equation is received, the signals represented by the first propagation coefficient are added in phase, and the signals represented by the second propagation coefficient are added in phase is performed.
  • This invention is described in Japanese Patent Application No. 2000-131 672. All of this content is included here.
  • symbol 1 A is a symbol A after modulation and transmitted with its sign inverted
  • symbol + A is a symbol A after modulation transmitted without being inverted with its sign.
  • diversity gain can be obtained while performing in-phase addition on the correlation value, so that the performance of the cell search can be improved.
  • the identification of the scrambling code group, the detection of the scrambling code timing, and the identification of the scrambling code are performed using the correlation value obtained by adding the in-phase. Therefore, noise components can be suppressed, so that the accuracy of identification and detection can be further improved.
  • the number of bits of the correlation value after the complex multiplication is compared with the number of bits of the memory for averaging provided in the allocating unit, and the number of bits of the correlation value after the complex multiplication is averaged.
  • Embodiment 7 is different from Embodiment 7 in that the correlation value after complex multiplication is bit-shifted so as to be within the number of bits of the memory for conversion and then averaged. That is, in the present embodiment, before assigning the correlation value after complex multiplication to each slot according to the second search code arrangement table, the number of bits of the averaged correlation value is estimated to estimate the number of bits of the correlation value after complex multiplication.
  • FIG. 18 is a main block diagram showing a schematic configuration of a second stage processing unit of a synchronization acquisition apparatus according to Embodiment 8 of the present invention.
  • Components having the same configuration as in the seventh embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the normalizing unit 1501 performs bit shifting of the correlation value after complex multiplication by so-called process floating processing. That is, the normalization unit 15001 performs so-called block floating normalization on the correlation value after the complex multiplication.
  • the number of bits to be shifted is determined as follows. In the following description, as an example, a case where the number of bits of the memory for averaging prepared in the allocating unit is set to 8 bits will be described.
  • the normalization section 1501 selects the correlation value having the largest number of bits (that is, the correlation value having the largest value) among the complex multiplication values calculated for the second codes 1 to 17 after the complex multiplication. ) Select. Then, the normalization unit 1501 compares the number of bits having the largest value with the number of bits of the memory for averaging, and determines the maximum value. Bit shift right to larger values.
  • the normalization unit 150 1 shifts the value of the 10 bits to the right by 2 bits to 8 bits to prevent overflow during the averaging process.
  • the 8-bit correlation value is output to allocating section 1502.
  • the normalization unit 1501 By shifting the value of the bit to the right by 4 bits to 8 bits, it is possible to prevent overflow during the averaging process.
  • the 8-bit correlation value is output to allocating section 1502.
  • allocating section 1502 when averaging the correlation value after the first complex multiplication and the correlation value after the second complex multiplication, allocating section 1502 further calculates the correlation value after the first complex multiplication by 2 Shift right by a bit, adjust the decimal point position of each complex multiplication value, and then average.
  • the correlation value after the complex multiplication is normalized by so-called block floating, and the normalized correlation value is set to the decimal point position. Since the averaging is performed while matching, the amount of memory required in the allocating unit and the amount of calculation required for averaging the correlation values after complex multiplication can be reduced.
  • the mobile station is notified of the scramble ring code, scramble ring code timing, and scramble ring code timing error (hereinafter referred to as “timing error”) corresponding to another base station from the base station currently communicating.
  • the evening error when the evening error reported from the base station is smaller than a predetermined threshold, the evening error Calculate the correlation value with the scramble ring code reported from the base station with a window width corresponding to, and if the timing error reported from the base station is equal to or greater than a predetermined threshold, the above conventional method Embodiment 2 is different from Embodiment 1 in that the cell search is performed by
  • FIG. 19 is a main block diagram showing a schematic configuration of a synchronization acquisition apparatus according to Embodiment 9 of the present invention.
  • the components having the same configuration as in the second embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the control unit 1601 switches the switch 1 so as to connect the radio reception unit 102 and the correlation circuit 1603. Toggle 0 3
  • the control unit 1601 performs processing in the second and third steps once for one processing in the first step.
  • the scrambling code generator 1602 generates a scrambling code specified from the scrambling code information reported from the base station.
  • the correlation circuit 1603 obtains a correlation value between the received data and the scrambling code with a window width corresponding to the timing error.
  • the averaging circuit 1604 averages the correlation value a plurality of times.
  • the scrambling code timing detection section 16605 detects the scrambling code timing.
  • FIG. 20 is a flowchart for explaining the operation of the synchronization acquisition apparatus according to Embodiment 9 of the present invention. Note that steps that perform the same operations as in Embodiment 2 are given the same reference numerals, and detailed descriptions thereof are omitted.
  • control section 301 compares the value of the timing error reported from the base station with a predetermined threshold value. If the timing error is equal to or larger than the predetermined threshold, the process proceeds to ST 702, and if the timing error is smaller than the predetermined threshold, the process proceeds to ST 172. If the timing error is smaller than the predetermined threshold, the control unit 301 connects the radio reception unit 102 and the correlation circuit 1603, and also controls the scramp notified from the base station. A signal indicating the ring code timing and the timing error is output to the correlation circuit 1603.
  • the scramble ring code generation section 1602 generates a scramble ring code specified from the scramble ring code information notified from the base station. Then, the correlation circuit 1603 obtains a correlation value between the received data and the scramble ring code with a window width corresponding to the timing error.
  • the correlation circuit 1603 sets a value of ⁇ 4 with respect to the scrambling coding instructed by the control unit 1601 as a center. For all the timings in the range of 0 chip, find the correlation value between the received data and the scrambling code. Then, these correlation values are averaged a plurality of times by the averaging circuit 1604.
  • the method of setting the window width range shown here is an example, and the present invention is not limited to this.
  • the scrambling code timing detection section 1605 detects the scrambling code timing by detecting the maximum value of the averaged correlation value.
  • the window corresponding to the timing error is obtained.
  • a correlation value with the scrambling code reported from the base station is calculated based on the width, and if the timing error reported from the base station is equal to or greater than a predetermined threshold, the cell search according to the conventional method is performed. Therefore, the cell search can be performed by an optimal method according to the magnitude of the evening error.
  • the scrambling ring code can be accurately identified, and the timing error Is relatively small, the scrambling coding can be detected quickly and accurately.
  • Embodiments 1 to 9 described above can be appropriately combined and carried out.
  • the number of slots included in one frame is 16 (0 to 15 slots), but the number of slots included in one frame is not particularly limited.
  • the number of slots may be 15.
  • the number of scrambling code groups is 32 and the number of scrambling codes belonging to each scrambling code group is 16, but these numbers are not particularly limited.
  • the number of scrambling code groups may be 64, and the number of scrambling codes belonging to each scrambling code group may be 8.
  • a scrambling ring code of a plurality of paths can be efficiently identified, and a cell search can be performed faster than in the past.
  • a cell search can be performed faster than in the past.
  • the present invention can be applied to a communication terminal device and a base station device used in a mobile communication system.
  • the communication terminal device and the base station device can perform cell search at high speed and with high accuracy.

Landscapes

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  • Synchronisation In Digital Transmission Systems (AREA)

Description

明 細 書 同期捕捉装置および同期捕捉方法 技術分野
本発明は、 C D MA方式の移動体通信システムにおいて使用される同期捕 捉装置および同期捕捉方法に関する。 背景技術
C D M A (Code Division Multiple Access) セルラシステムにおいては、 移動局は、 電源投入時や移動に伴うセル切替え (ハンドオーバ) 時などにセ ルサーチを行う必要がある。
このセルサーチの際の同期捕捉方法として、 3段階セルサーチ方式が用い られている。 以下、 この 3段階セルサーチ方式の同期捕捉方法を図 1から図 3を用いて説明する。
C D M Aにおける同期捕捉方法は、 <第 1段階 >スロヅト夕イミングの検 出、 <第 2段階 >スクランプリングコ一ドグループの同定およびスクランプ リングコードタイミング (すなわち、 フレームタイミング) の検出、 く第 3 段階 >スクランプリングコードの同定の 3段階で行われる。 なお、 第 1段階 では、 全基地局共通の短周期コードである第 1サーチコードを用い、 第 2段 階では、 短周期コードである第 2サーチコードを用いる。 この第 2サーチコ 一ドは、 長周期コードであるスクランプリングコードを複数含むグループ毎 に、 異なるパターン (各スロットの 1シンボルに乗算されている第 2サーチ コード番号の配列パターン) で配置されている (図 1参照)。
く第 1段階 >ス口ヅ トタイミングの検出
通常、 C D MAにおいては、 図 2に示すように同期用チャネルとして第 1 同期チャネル (P S C ; Primary Search Channel) と第 2同期チャネル (S S C ; Secondary Search Channel) が用意されている。 ここでは、 P S C を用いてスロット夕イミングを検出する。 P S Cにおいては、 スロッ ト内の 特定の 1シンボル (ここでは、 先頭シンボル) が全基地局共通の第 1サーチ コードのみで拡散されている。 この第 1サ一チコ一ドを用いてスロッ ト夕ィ ミングを検出する。
具体的には、 スロッ トタイミングの検出は、 図 3のく第 1段階 >で示すよ うな工程で行われる。 S T 1 1では、 1シンボル分のデ一夕と第 1サ一チコ ードとの相関値を計算する。 そして、 この相関値の計算が 1スロッ トに渡り 行われ、 1スロッ ト分の遅延プロファイルが作成される。 なお、 スロッ ト夕 イミングの検出精度を高めるために、 通常複数スロッ ト分の遅延プロフアイ ルを平均化する。
図 3に示す工程は複数のパスのスクランプリングコ一ドを同定する工程で あるため、 S T 1 2では、 既に同定済みのスクランプリングコードに対応す るパスを除外する。 すなわち、 S T 1 1で作成された遅延プロファイルから、 既に検出済みのスクランプリングコードタイミングに対応する相関値が除外 される。
S T 1 3では、 遅延プロファイル上で相関値が最大となっているパスを検 出する。 すなわち、 相関値のピークを検出して、 そのピークのタイミングを スロヅ トタイミングとして検出する。
<第 2段階 >スクランブリングコ一ドグループの同定およびスクランブリン グコ一ド夕イミングの検出
ここでは、 S S Cを用いてスクランプリングコ一ドグループの同定および スクランプリングコードタイミングの検出を行う。 S S Cにおいては、 1フ レーム内の全てのスロットの特定の 1シンボル (ここでは、 先頭シンボル) は、 第 2サ一チコ一ドで拡散されている。 この第 2サ一チコードは、 1フレ ーム内でそれぞれスロヅ ト毎に異なるものが使用されている。 フレーム内で のサーチコードの配置は、 長周期コ一ドであるスクランプリングコ一ドを分 類したグループ毎に異なる。 このグループ数は、 図 1に示すように全部で 3 2である。 また、 第 2サーチコードは、 通常 1 7種類用意される。 この第 2 サーチコ一ドを用いてスクランプリングコ一ドグループ (図 1における行) を同定し、 フレームの先頭、 すなわちスクランプリングコードタイミングを 検出する。
具体的には、 スクランブリングコ一ドグループの同定およびスクランプリ ングコ一ド夕ィミングの検出は、 図 3のく第 2段階 >で示すような工程で行 われる。 S T 1 4では、 図 1に示す第 2サーチコードの配置表に従って、 第 1段階で検出されたスロヅ ト夕イミングに基づいて、 受信したスロッ トの特 定の 1シンボル (ここでは、 先頭シンボル) と第 2サーチコードとの間で相 関処理を行う。 これにより、 各グループ毎 (配置表の行毎) に 0〜 1 5の各 スロットに対応する相関値が算出される。
次いで、 図 1に示す第 2サーチコードの配置を 1スロッ トずらした後、 そ の 1スロッ トずらした後の配置表に従って、 第 1段階で検出されたスロヅ ト タイミングに基づいて、 次に受信したスロッ トの特定の 1シンボルと第 2サ ーチコードとの間で再び相関処理を行う。 このとき、 スクランブリングコー ドグループの同定精度およびスクランプリングコードタイミングの検出精度 を高めるために、 0〜 1 5の各スロッ トに対応させた相関値を順次平均化す る。 そして、 平均化処理を、 図 1に示す第 2サーチコードの配置を 1スロヅ トづつずらしながら所定スロッ ト分行う。
S T 1 5では、 平均化された相関値の最大値からスクランブリングコード グループおよびスクランプリングコードタイミング (すなわち、 フレームの 先頭) を検出する。
<第 3段階 >スクランプリングコードの同定
ここでは、 第 2段階で同定されたスクランプリングコードグループから確 定された 1 6種類のスクランプリングコ一ド候補から 1つのスクランプリン グコードを同定する。 具体的には、 スクランプリングコードの同定は、 図 3 の <第 3段階 >で示すような工程で行われる。 .
S T 1 6では、 検出されたスクランプリングコードタイミングに従って、 受信データとスクランブリングコードの相関値を計算する。 この処理を同定 されたスクランプリングコ一ドグループに属するスクランプリングコード 1 6種類について行う。 なお、 スクランプリングコードタイミングの検出の精 度を高めるために、 複数シンボル分の相関値を平均化する。
S T 1 7では、 この相関結果のうち相関値が最大のものをスクランプリン グコ一ドとして同定する。
第 1段階〜第 3段階の処理が終了し、 1つのスクランブリングコ一ドが同 定されると、 S T 1 8において、 所定の数のスクランプリングコードが同定 されたか否か確かめられる。 そして、 所定の数のスクランプリングコードが 同定された場合には、 処理を終了し、 スクランプリングコードの同定数が所 定の数に達していない場合には、 第 1段階に戻る。
しかしながら、 上記従来の同期捕捉方法では、 同定されたスクランブリン グコードの数が所定の数に達していない場合には、 第 1段階まで戻り、 再度 第 1段階〜第 3段階の処理が行われる。 つまり、 1つのスクランプリングコ ―ドを同定するために毎回第 1段階の処理が行われるため、 複数のパスのス クランプリングコードを同定するのに長時間を要してしまうという問題があ る。 発明の開示
本発明の目的は、 効率良く複数のパスのスクランプリングコ一ドを同定で き、 従来に比べ高速なセルサーチを行うことができる
同期捕捉装置および同期捕捉方法を提供することである。
上記目的を達成するために、 本発明では、 第 1段階で複数のスロッ トタイ ミングを検出し、 それらの検出したスロヅ ト夕ィミングに基づいて第 2段階 および第 3段階の処理を繰り返し行って複数のパスのスクランブリングコ一 ドを同定するようにした。 すなわち、 本発明では、 第 1段階の処理 1回に対 して、 第 2段階および第 3段階の処理を複数回行うようにした。 図面の簡単な説明
図 1は、 スクランプリングコードグループに対応する第 2サーチコードの 配置の一例を示す表である。
図 2は、 フレーム構成の一例を示す模式図である。
図 3は、 従来の同期捕捉装置の動作を説明するためのフロー図である。 図 4は、 本発明の実施の形態 1に係る同期捕捉装置の概略構成を示す要部 ブロック図である。
図 5は、 本発明の実施の形態 1に係る同期捕捉装置の動作を説明するため のフロー図である。
図 6は、 本発明の実施の形態 2に係る同期捕捉装置の概略構成を示す要部 プロック図である。
図 7は、 本発明の実施の形態 2に係る同期捕捉装置の動作を説明するため のフロー図である。
図 8は、 本発明の実施の形態 3に係る同期捕捉装置の第 2段階処理部の構 成を示す要部プロック図である。
図 9は、 本発明の実施の形態 3に係る同期捕捉装置の第 3段階処理部の構 成を示す要部プロック図である。
図 1 0は、 本発明の実施の形態 4に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部ブロック図である。
図 1 1は、 本発明の実施の形態 5に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部ブロック図である。
図 1 2は、 本発明の実施の形態 5に係る同期捕捉装置の動作を説明するた めのフロ一図である。
図 1 3は、 本発明の実施の形態 5に係る同期捕捉装置の動作を説明するた めの遅延プロフアイルの一例を示す図である。
図 1 4は、 本発明の実施の形態 5に係る同期捕捉装置で作成されるタイミ ングテ一ブルの一例を示す図である。
図 1 5は、 本発明の実施の形態 6に係る同期捕捉装置の動作を説明するた めの遅延プロファイルの一例を示す図である。
図 1 6は、 本発明の実施の形態 6に係る同期捕捉装置で作成されるタイミ ングテ一ブルの一例を示す図である。
図 1 7は、 本発明の実施の形態 7に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部ブロック図である。
図 1 8は、 本発明の実施の形態 8に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部プロック図である。
図 1 9は、 本発明の実施の形態 9に係る同期捕捉装置の概略構成を示す要 部プロック図である。
図 2 0は、 本発明の実施の形態 9に係る同期捕捉装置の動作を説明するた めのフロー図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について、 図面を参照して詳細に説明する。 (実施の形態 1 )
図 4は、 本発明の実施の形態 1に係る同期捕捉装置の概略構成を示す要部 ブロック図である。 図 4において、 無線受信部 1 0 2は、 アンテナ 1 0 1を 介して受信される信号に対して所定の無線処理 (ダウンコンバート、 AZD 変換等) を施す。 制御部 1 0 4は、 スィツチ 1 0 3を切り替えることによつ て、 受信データを第 1段階処理部 1 0 5、 第 2段階処理部 1 1 0および第 3 段階処理部 1 1 5へ適宜切り替えて入力する。
第 1段階処理部 1 0 5において、 第 1サーチコード発生部 1 0 6は、 全基 地局共通に使用される第 1サーチコードを発生する。 相関回路 1 0 7は、 受 信データと第 1サーチコードとの相関値を求める。 平均化回路 1 0 8は、 相 関値を複数スロット分平均化する。 スロットタイミング検出部 1 0 9は、 平 均化された相関値の最大値を検出する。
第 2段階処理部 1 1 0において、 第 2サーチコード発生部 1 1 1は、 第 2 サーチコード 1〜1 7を出力する。 相関回路 1 1 2は、 受信スロヅトと第 2 サ一チコ一ド 1〜 1 7との相関値を求める。 割り当て部 1 1 3は、 相関回路 1 1 2で求められた相関値を、 図 1に示す第 2サーチコードの配置表に従つ て各スロヅト 0〜1 5に割り当てながら、 0〜1 5の各スロヅト毎に相関値 を順次平均化する。 スクランプリングコードグループ同定部 1 1 4は、 スク ランブリングコードグループの同定およびスクランプリングコードタイミン グの検出を行う。
第 3段階処理部 1 1 5において、 スクランブリングコード発生部 1 1 6は、 同定された 1つのスクランプリングコ一ドグループに属する 1 6種類のスク ランプリングコードを発生する。 相関回路 1 1 7は、 受信データとスクラン プリングコードとの相関値を求める。
次いで、 上記構成を有する同期捕捉装置の動作について説明する。 図 5は、 本発明の実施の形態 1に係る同期捕捉装置の動作を説明するためのフロー図 である。
図 5に示すように、 本実施の形態に係る同期捕捉装置は、 従来同様、 <第 1段階 >スロットタイミングの検出、 く第 2段階 >スクランプリングコード グループの同定およびスクランプリングコードタイミング (すなわち、 フレ —ムタイミング) の検出、 く第 3段階 >スクランプリングコードの同定の 3 段階でセルサーチを行う。 しかし、 本実施の形態に係る同期捕捉装置は、 第 1段階で複数のスロット夕ィミングを選択し、 それらの選択したスロット夕 イミングに基づいて第 2段階および第 3段階を繰り返し行う点において従来 と異なる。
く第 1段階 >スロット夕イミングの検出 スロッ トタイミングの検出は、 図 5のく第 1段階 >で示すような工程で行 われる。 また、 第 1段階では、 無線受信部 1 0 2と第 1段階処理部 1 0 5の 相関回路 1 0 7とが接続されるように、 スイッチ 1◦ 3が制御部 1 0 4によ つて切り替えられている。
まず、 S T 2 0 1では、 1シンボル分の受信デ一夕と第 1サーチコード発 生部 1 0 6が出力する第 1サーチコードとの相関値が、 相関回路 1 0 7によ つて計算される。 そして、 この相関値の計算が 1スロットに渡り行われ、 1 スロット分の遅延プロファイルが作成される。 作成された遅延プロファイル は、 平均化回路 1 0 8によって、 複数スロット分平均化される。
S T 2 0 2では、 スロヅト夕ィミング検出部 1 0 9が、 平均化された遅延 プロファイルのうち相関値が所定のしきい値以上となるパスを複数個検出す る。 すなわち、 スロットタイミング検出部 1 0 9は、 所定のしきい値以上と なる複数の相関値に対応するそれそれのタイミングを、 スロット夕イミング として検出する。
そして、 検出された複数のスロットタイミングを示す信号が、 制御部 1 0 4へ出力される。 このとき、 制御部 1 0 4によって、 無線受信部 1 0 2と第 2段階処理部 1 1 0の相関回路 1 1 2とが接続されるように、 スィツチ 1 0 3が切り替えられる。
<第 2段階 >スクランプリングコ一ドグループの同定およびスクランプリ ングコードタイミングの検出
スクランブリングコ―ドグループの同定およびスクランブリングコード夕 ィミングの検出は、 図 5のく第 2段階 >で示すような工程で行われる。
S T 2 0 3では、 まず、 制御部 1 0 4が、 S T 2 0 2で検出された複数の スロットタイミングのうち、 いずれか 1つのスロット夕イミングを選択し、 その選択したスロヅト夕ィミングを示す信号を相関回路 1 1 2へ出力する。 制御部 1 0 4は、 例えば、 S T 2 0 2で検出された複数のスロット夕ィミン グのうち相関値が大きいものから順に 1つづつ選択する。 相関回路 1 1 2では、 制御部 1 0 4から指示されたスロット夕イミングに 基づいて、 順次受信されるスロットの特定の 1シンボルと第 2サ一チコ一ド 発生部 1 1 1が出力する第 2サーチコードとの間で相関処理が行われ、 相関 値が計算される。 これにより、 0〜1 5の各スロットに対応する 1 6個の相 関値が、 スロットが受信される度に算出される。 算出された 1 6個の相関値 は、 スロットが受信される度に割り当て部 1 1 3へ出力される。
割り当て部 1 1 3では、 相関回路 1 1 2で求められた相関値が、 図 1に示 す第 2サーチコードの配置表に従って各スロット 0〜 1 5に割り当てられる c また、 割り当て部 1 1 3は、 相関回路 1 1 2から相関値が出力される度に (すなわち、 各スロットが受信される度に)、 図 1に示す第 2サ一チコ一ド の配置を 1スロットづっずらしながら相関値を各スロッ ト 0〜 1 5に割り当 て、 0〜 1 5の各スロット每に相関値を順次平均化する。 平均化された相関 値は、 割り当て部 1 1 3内のメモリに蓄えられ、 順次更新される。 平均化処 理は、 図 1に示す第 2サーチコードの配置を 1スロットづつずらしながら所 定スロット分行われる。
S T 2 0 4では、 スクランプリングコードグループ同定部 1 1 4が、 平均 化された相関値の最大値からスクランブリングコードグル一プの同定および スクランプリングコードタイミング (すなわち、 フレームの先頭) の検出を 行ラ。
そして、 同定されたスクランプリングコードグループおよび検出されたス クランプリングコードタイミングを示す信号が、 制御部 1 0 4へ出力される。 このとき、 制御部 1 0 4によって、 無線受信部 1 0 2と第 3段階処理部 1 1 5の相関回路 1 1 7とが接続されるように、 スィヅチ 1 0 3が切り替えられ る。
<第 3段階 >スクランプリングコードの同定
スクランプリングコードの同定は、 図 5の <第 3段階 >で示すような工程 で行われる。 S T 2 0 5では、 まず制御部 1 0 4が、 S T 2 0 4で検出されたスクラン プリングコードタイミングを示す信号を相関回路 1 1 7へ出力し、 S T 2 0 4で同定されたスクランプリングコードグループを示す信号をスクランプリ ングコード発生部 1 1 6へ出力する。
相関回路 1 1 7では、 制御部 1 0 4から指示されたスクランプリングコー ド夕ィミングに従って、 受信データとスクランプリングコ一ドとの相関値が 計算される。 相関回路 1 1 7では、 S T 2 0 4で同定されたスクランブリン グコードグループに属するスクランプリングコード 1 6種類についてこの相 関演算が行われる。 算出された相関値は、 平均化回路 1 1 8によって、 各ス クランプリングコ一ド毎に複数回平均化される。
S T 2 0 6では、 スクランプリングコード同定部 1 1 9が、 平均化された 相関値のうち最大の相関値となるスクランプリングコ一ドを 1つめのパスに 対応するスクランブリングコ一ドとして同定し、 同定したことを知らせる信 号を制御部 1 0 4へ出力する。
第 1段階〜第 3段階の処理が終了し、 1つ.めのパスに対応するスクランプ リングコードが同定されると、 S T 2 0 7において、 制御部 1 0 4は、 S T 2 0 2で検出された複数のスロヅ トタイミングのうち、 1つめのパスに対応 するスロッ トタイミングを除外する。 例えば、 S T 2 0 2において 5つのス 口ヅ ト夕ィミングが検出されたとすると、 S T 2 0 7において、 残りのスロ ットタイミングは 4つとなる。
S T 2 0 8では、 制御部 1 0 4によって、 所定の数のスクランブリングコ —ドが同定されたか否かが確かめられる。 そして、 所定の数のスクランプリ ングコ一ドが同定された場合には、 セルサーチ処理を終了する。
また、 スクランプリングコードの同定数が所定の数に達していない場合に は、 S T 2 0 9において、 制御部 1 0 4によって、 S T 2 0 2で検出された スロット夕イミングが無くなつたか否か確かめられる。 すなわち、 S T 2 0 2で検出されたパスが S T 2 0 7で順次除外されていった結果 0になったか 否か判断される。
S T 2 0 9での判断の結果、 S Τ 2 0 2で検出されたパスが無くなつてい ない場合には、 S T 2 0 3において、 制御部 1 0 4が、 残りのスロットタイ ミング (今、 ここでは 4つ) のうちの 1つのスロヅト夕イミングを示す信号 を相関回路 1 1 2へ出力する。 以降、 S Τ 2 0 2で検出されたパスが 0にな るまで第 2段階および第 3段階の処理が繰り返される。 つまり、 第 1段階の 処理 1回に対して、 第 2段階および第 3段階の処理が、 検出されたパスが 0 になるまで複数回行われる。
なお、 S Τ 2 0 9での判断の結果、 S Τ 2 0 2で検出されたパスが無くな つている場合には、 セルサーチ処理を終了する。
このように、 本実施の形態に係る同期捕捉装置および同期捕捉方法によれ ば、 第 1段階で複数のスロットタイミングを検出し、 それらの検出したスロ ットタイミングに基づいて第 2段階および第 3段階の処理を繰り返し行うた め、 第 1段階の処理 1回につき複数のスクランプリングコ一ドを同定するこ とができる。 よって、 本実施の形態に係る同期捕捉装置および同期捕捉方法 によれば、 複数のセルサーチを行う必要がある場合に、 従来に比べ高速にセ ルサーチを行うことができる。
(実施の形態 2 )
受信データの周波数誤差が比較的大きい場合に実施の形態 1に示したよう にしてセルサーチを行うと、 第 2段階および第 3段階の処理を複数回行って いるうちに、 第 1段階で検出した複数のスロットタイミングが現在の正確な スロットタイミングから次第にずれていってしまい、 スクランブリングコ一 ドの同定精度およびスクランプリングコ一ド夕ィミングの検出精度が低下し てしまう可能性がある。
例えば、 周波数誤差が 5 ppmであった場合、 1 0 msec経過する間に約 5 O nsec のずれが生じる。 つまり、 1 0 msec経過する間に、 1 chip ( 3 . 8 4 MHz) においては約 5分の 1 chipのずれが生じる。
そこで、 本実施の形態に係る同期捕捉装置では、 受信データの周波数誤差 が比較的大きい場合には、 第 2段階および第 3段階の処理が行われる度にス ロットタイミングの検出を改めて行い (すなわち、 従来の方法によるセルサ —チを行う)、 受信デ一夕の周波数誤差が比較的小さい場合には、 第 1段階 で検出された複数のスロット夕イミングに対して第 2段階および第 3段階の 処理を繰り返し行う (すなわち、 実施の形態 1に係る方法でセルサーチを行 う)。
図 6は、 本発明の実施の形態 2に係る同期捕捉装置の概略構成を示す要部 ブロック図である。 なお、 実施の形態 1と同一の構成となるものについては、 同一符号を付し、 詳しい説明は省略する。
図 6において、 制御部 301は、 受信デ一夕の周波数誤差が所定のしきい 値以上の場合には、 第 1段階の処理 1回に対して第 2段階および第 3段階の 処理が 1回行われるようにスィツチ 103を切り替える。
また、 制御部 301は、 受信データの周波数誤差が所定のしきい値よりも 小さい場合には、 第 1段階の処理 1回に対して第 2段階および第 3段階の処 理が複数回行われるようにスィッチ 103を切り替える。 つまり、 受信デ一 夕の周波数誤差が所定のしきい値よりも小さい場合には、 本実施の形態に係 る同期捕捉装置は、 実施の形態 1に係る同期捕捉装置と同じ動作をする。
よって、 図 7に示す本実施の形態に係る同期捕捉装置の動作を説明するた めのフロー図において ST201〜ST 209と、 図 5における S T 201 〜S T 209とでは同じ処理が行われるため、 同一符号を付し説明を省略す o
また、 図 7に示す動作フロ一図において、 ST402と ST201、 ST 405〜ST408と ST203〜ST 206とでは同じ処理が行われるた め、 ST402および ST405〜ST408の説明を省略する。
図 7に示す動作フロー図において、 ST401では、 制御部 301によつ て、 入力される周波数誤差情報から得られる周波数誤差の値と所定のしきい 値とが比較される。 そして、 周波数誤差が所定のしきい値以上の場合には S
T 4 0 2へ進み、 周波数誤差が所定のしきい値よりも小さい場合には S T 2
0 1へ進む。
S T 4 0 3では、 制御部 3 0 1からスロヅ ト夕ィミング検出部 3 0 2へ、 既に同定済みのスクランプリングコードに対応するパスを示す信号が出力さ れる。 そして、 スロヅ ト夕ィミング検出部 3 0 2は、 S T 4 0 2で作成され た遅延プロファイルから、 既に検出済みのスクランプリングコ一ド夕ィミン グに対応する相関値を除外する。
S T 4 0 4では、 スロヅ ト夕ィミング検出部 3 0 2が、 遅延プロファイル 上で相関値が最大となっているパスを 1つ検出する。 すなわち、 スロッ ト夕 イミング検出部 3 0 2は、 相関値のピークを検出して、 そのピークの夕イミ ングをスロヅ ト夕イ ミングとして検出する。
第 1段階〜第 3段階の処理が終了し、 1つのスクランプリングコードが同 定されると、 S T 4 0 9において、 制御部 3 0 1によって、 所定の数のスク ランプリングコードが同定されたか否か確かめられる。 そして、 所定の数の スクランプリングコードが同定された場合には、 処理を終了し、 スクランプ リングコードの同定数が所定の数に達していない場合には、 制御部 3 0 1が、 無線受信部 1 0 2と第 1段階処理部 1 0 5の相関回路 1 0 7とを接続するよ うにスィッチ 1 0 3を切り替える。
なお、 1つのスクランプリングコ一ドの同定および 1つのスクランブリン グコードタイミングの検出を終えた後に周波数追従回路を動作させ、 周波数 誤差が所定のしきい値以下になるまでセルサーチ処理を中断し、 周波数誤差 が所定の閾値以下になつてからセルサーチ処理を再開するようにしてもよい このように、 本実施の形態に係る同期捕捉装置および同期捕捉方法によれ ば、 受信データの周波数誤差が比較的大きい場合には、 第 2段階および第 3 段階の処理が行われる度にスロッ ト夕イミングの検出を改めて行い (すなわ ち、 従来の方法によるセルサーチを行う)、 受信データの周波数誤差が比較 的小さい場合には、 第 1段階で検出された複数のスロット夕イミングに対し て第 2段階および第 3段階の処理を繰り返し行う (すなわち、 実施の形態 1 に係る方法でセルサーチを行う) ため、 周波数誤差の大きさに応じた最適な 方法によりセルサーチを行うことができる。 よって、 本実施の形態に係る同 期捕捉装置および同期捕捉方法によれば、 周波数誤差が比較的大きい場合で あってもスクランブリングコードの同定を精度よく行うことができるととも に、 周波数誤差が比較的小さい場合には複数のスクランプリングコ一ドの同 定を高速かつ精度よく行うことができる。
(実施の形態 3 )
実施の形態 2で説明したように、 受信データの周波数誤差が比較的大きい 場合に実施の形態 1に示したようにしてセルサーチを行うと、 第 2段階およ び第 3段階の処理を複数回行つているうちに、 第 1段階で検出した複数のス ロットタイミングが現在の正確なスロットタイミングから次第にずれていつ てしまい、 スクランプリングコードの同定精度およびスクランプリングコ一 ド夕イミングの検出精度が低下してしまう可能性がある。
そこで、 本実施の形態に係る同期捕捉装置では、 第 1段階で検出されたス ロット夕イミングの他に、 そのスロッ ト夕イミングから所定のチップ分だけ 遅れたタイミングと所定のチップ分だけ進んだタイミングについても、 第 2 サ一チコ一ドとの相関値をそれそれ算出する点において実施の形態 1に係る 同期捕捉装置と異なる。
図 8は、 本発明の実施の形態 3に係る同期捕捉装置の第 2段階処理部の構 成を示す要部プロック図である。 なお、 実施の形態 1と同一の構成となるも のについては、 同一符号を付し、 詳しい説明は省略する。
第 2段階処理部 5 0 0において、 切り替え制御部 5 0 1は、 受信デ一夕の 周波数誤差が所定のしきい値よりも小さい場合には、 スィツチ 1 0 3と相関 回路 1 1 2とを接続し、 受信データの周波数誤差が所定のしきい値以上の場 合には、 スィッチ 1 0 3と遅延器 5 0 3とを接続するように、 スィッチ 5 0 2を切り替える。
すなわち、 周波数誤差が所定のしきい値よりも小さい場合には、 受信デー 夕が相関回路 1 1 2へ入力され、 実施の形態 1と同様にして第 2段階の処理 が行われる。
一方、 周波数誤差が所定のしきい値以上の場合には、 受信デ一夕が遅延器 5 0 3に入力されて所定のチヅプ分 (今、 ここでは Xチヅプ) だけ遅延され る。 また、 受信デ一夕は、 遅延器 5 0 4によってさらに所定のチップ分 (今、 ここでは Xチップ) だけ遅延される。 よって、 相関回路 5 0 5に入力される データは、 遅延のないデータとなり、 相関回路 5 0 6に入力されるデータは、 相関回路 5 0 5に入力されたデ一夕よりも一 Xチップ分だけ遅延したデ一夕 となり、 相関回路 5 0 7に入力されるデータは、 相関回路 5 0 5に入力され たデ一夕よりも一 2 Xチップ分だけ遅延したデータとなる。
相関回路 5 0 6は、 一 Xチヅプ分だけ遅延したデータの各スロッ トの先頭 に制御部 1 0 4から指示されるスロヅト夕イミングを合わせて、 第 2サーチ コードとの相関値を求める。 このように、 —Xチップ分だけ遅延したデータ をスロットタイミングの基準にするため、 相関回路 5 0 5では、 制御部 1 0 4から指示されるスロット夕イミングから Xチップ分だけ遅れた夕ィミング において第 2サーチコードとの相関値が求められ、 相関回路 5 0 7では、 制 御部 1 0 4から指示されるスロット夕イミングから Xチップ分だけ進んだ夕 ィミングにおいて、 第 2サーチコードとの相関値が求められる。
そして、 スクランプリングコードグループ同定部 5 0 8が、 平均化された 相関値の最大値からスクランプリングコードグループの同定およびスクラン ブリングコードタイミングの検出を行う。 このとき、 スクランブリングコー ドグループ同定部 5 0 8は、 3つの割り当て部 1 1 3のうちいずれか 1つの 割り当て部から出力される平均化された相関値に基づいてスクランプリング コードグループの同定およびスクランプリングコ一ド夕ィミングの検出を行 う。 そして、 同定されたスクランプリングコードグループおよび検出された スクランプリングコードタイミングを示す信号が、 制御部 1 0 4へ出力され る o
このようにして第 2段階の処理を行うことにより、 受信データの周波数誤 差が比較的大きい場合であっても、 スクランプリングコードグループの同定 およびスクランブリングコ一ド夕イミングの検出を精度よく行うことができ る。
なお、 第 3段階処理部において、 第 2段階で検出されたスクランプリング コードタイミングの他に、 そのスクランプリングコードタイミングから所定 のチップ分だけ遅れたタイミングと所定のチップ分だけ進んだタイミングに ついても、 スクランプリングコードとの相関値をそれぞれ算出することも可 能である。
図 9は、 本発明の実施の形態 3に係る同期捕捉装置の第 3段階処理部の構 成を示す要部ブロック図である。 なお、 実施の形態 1と同一の構成となるも のについては、 同一符号を付し、 詳しい説明は省略する。
第 3段階処理部 6 0 0において、 切り替え制御部 6 0 1は、 受信データの 周波数誤差が所定のしきい値よりも小さい場合には、 スィツチ 1 0 3と相関 回路 1 1 7とを接続し、 受信データの周波数誤差が所定のしきい値以上の場 合には、 スィッチ 1 0 3と遅延器 6 0 3とを接続するように、 スイッチ 6 0 . 2を切り替える。
すなわち、 周波数誤差が所定のしきい値よりも小さい場合には、 受信デー 夕が相関回路 1 1 7へ入力され、 実施の形態 1と同様にして第 3段階の処理 が行われる。
一方、 周波数誤差が所定のしきい値以上の場合には、 受信デ一夕が遅延器 6 0 3に入力されて所定のチップ分 (今、 ここでは Xチヅプ) だけ遅延され る。 また、 受信データは、 遅延器 6 0 4によってさらに所定のチップ分 (今、 ここでは Xチヅプ) だけ遅延される。 よって、 相関回路 6 0 5に入力される デ一夕は、 遅延のないデータとなり、 相関回路 6 0 6に入力されるデータは、 相関回路 6 0 5に入力されたデ一夕よりも— Xチップ分だけ遅延したデ一夕 となり、 相関回路 6 0 7に入力されるデ一夕は、 相関回路 6 0 5に入力され たデ一夕よりも一 2 Xチップ分だけ遅延したデ一夕となる。
相関回路 6 0 6は、 —Xチヅプ分だけ遅延したデータのフレームの先頭に 制御部 1 0 4から指示されるスクランプリングコ一ド夕イミングを合わせて、 スクランプリングコードとの相関値を求める。 このように、 一Xチヅプ分だ け遅延したデ一夕をスクランプリングコ一ド夕ィミングの基準にするため、 相関回路 6 0 5では、 制御部 1 0 4から指示されるスクランプリングコード タイミングから Xチップ分だけ遅れたタイミングにおいてスクランプリング コードとの相関値が求められ、 相関回路 6 0 7では、 制御部 1 0 4から指示 されるスクランプリングコ一ド夕ィミングから Xチップ分だけ進んだタイミ ングにおいて、 スクランプリングコードとの相関値が求められる。
そして、 スクランプリングコード同定部 6 0 8が、 各平均化回路 1 1 8で 平均化された相関値のうち最大の相関値となるスクランプリングコードを第 1段階処理部 1 0 5で検出されたパスに対応するスクランプリングコ一ドと して同定し、 同定したことを知らせる信号を制御部 1 0 4へ出力する。 この とき、 スクランプリングコード同定部 6 0 8は、 3つの平均化回路 1 1 8の うちいずれか 1つの平均化回路から出力される相関値に基づいてスクランプ リングコードを同定する。
このようにして第 3段階の処理を行うことにより、 受信デ一夕の周波数誤 差が比較的大きい場合であっても、 スクランブリングコードの同定を精度よ く行うことができる。
このように、 本実施の形態に係る同期捕捉装置および同期捕捉方法によれ ば、 各段階で検出されたタイミングの他に、 そのタイミングから所定のチッ プ分だけ遅れたタイミングと所定のチップ分だけ進んだタイミングについて も、 相関値をそれそれ算出するため、 周波数誤差が比較的大きい場合であつ てもセルサーチを精度よく行うことができる。
(実施の形態 4 )
実施の形態 3のように、 第 1段階で検出されたスロットタイミング、 その スロットタイミングから所定のチップ分だけ遅れたタイミングぉよび所定の チップ分だけ進んだタイミングにそれそれ対応させて割り当て部を設けると、 3つの割り当て部が必要となるので、 第 2段階の処理における演算量が増大 するとともに、
第 2段階処理部において平均化された相関値を蓄えるためのメモリの容量が 増大してしまう。
そこで、 本実施の形態に係る同期捕捉装置では、 第 2段階の処理において、 第 1段階で検出されたスロットタイミングに対応する相関値と、 そのスロッ ト夕イミングから所定のチップ分だけ遅れたタイミングに対応する相関値と 所定のチップ分だけ進んだタイミングに対応する相関値とを加算し、 その加 算した相関値を 0〜 1 5の各スロット每に順次平均化する点において実施の 形態 3に係る同期捕捉装置と異なる。
図 1 0は、 本発明の実施の形態 4に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部ブロック図である。 なお、 実施の形態 1および実施の形 態 3と同一の構成となるものについては、 同一符号を付し、 詳しい説明は省 略する。
第 2段階処理部 7 0 0において、 加算器 7 0 1は、 3つの相関回路 5 0 5 〜5 0 7で求められた相関値を加算し、 加算した相関値を割り当て部 1 1 3 へ出力する。 割り当て部 1 1 3は、 加算された相関値を各スロット 0〜 1 5 に割り当て、 0〜 1 5の各スロット毎に相関値を順次平均化する。 平均化さ れた相関値は、 割り当て部 1 1 3内のメモリに蓄えられ、 順次更新される。 このように、 本実施の形態に係る同期捕捉装置および同期捕捉方法によれ ば、 第 1段階で検出されたスロットタイミングに対応する相関値と、 そのス ロット夕イミングから所定のチップ分だけ遅れたタイミングに対応する相関 値と所定のチップ分だけ進んだタイミングに対応する相関値とを加算し、 そ の加算した相関値を 0〜 1 5の各スロット毎に順次平均化するため、 第 2段 階の処理における演算量および第 2段階処理部において平均化された相関値 を蓄えるためのメモリの容量を削減することができる (実施の形態 3に比べ 3分の 1にすることができる)。
なお、 第 3段階処理部において、 第 2段階で検出されたスクランプリング コードタイミングに対応する相関値と、 そのスクランプリングコ一ド夕ィミ ングから所定のチップ分だけ遅れたタイミングに対応する相関値と所定のチ ップ分だけ進んだタイミングに対応する相関値とを加算し、 その加算した相 関値を順次平均化することも可能である。 このようにすることにより、 同相 加算した相関値を用いてスクランプリングコ一ドの同定を行うため、 雑音成 分を抑圧することができるので、 同定の精度をより高めることができる。
(実施の形態 5 )
図 2に示すように、 第 2サーチコードで拡散されているシンボル (すなわ ち、 S S C ) は 1スロットに 1シンボル (図 2の例では、 先頭シンボル) し か存在しないため、 第 2段階における相関値の平均化処理は 1スロット毎に しかできない。 一方、 スクランプリングコードの周期はフレーム周期と同一 であるため、 第 3段階における相関値の平均化処理は毎シンボル毎に行うこ とが可能である。
よって、 第 3段階におけるスクランプリングコ一ドの同定精度と等しい精 度を、 第 2段階におけるスクランブリングコードグループの同定およびスク ランプリングコードタイミングの検出にて得ようとすると、 第 3段階の処理 に比べ第 2段階の処理に長時間を要してしまう。 具体的には、 図 2に示すよ うなフレーム構成である場合、 第 3段階において 2 0シンボル分平均した相 閧値を使用して得られる同定精度を第 2段階の同定およぴ検出にて得ようと すると、 2フレーム分平均した相関値を使用する必要がある (シユミレ一シ ヨンによって検証済み)。 つまり、 第 2段階の処理には、 第 3段階の処理に 比べ約 1 6倍の時間を要する。
そこで、 本実施の形態では、 第 1段階で検出されたスロットタイミングの うち所定の範囲にあるスロットタイミングに対してまとめて第 2段階の処理 を行った後、 第 2段階で同定された複数のスクランブリングコードグループ および第 2段階で検出された複数のスクランプリングコ一ド夕ィミングに対 して第 3段階の処理を繰り返し行う点において実施の形態 1と異なる。
図 1 1は、 本発明の実施の形態 5に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部ブロック図である。 なお、 実施の形態 1と同一の構成と なるものについては、 同一符号を付し、 詳しい説明は省略する。
第 2段階処理部 8 0 0において、 タイミングテーブル作成部 8 0 1は、 第 1段階処理部 1 0 5で検出された複数のスロットタイミングと相関値とを対 応づけたテ一ブルを作成する。 タイミング指定部 8 0 2は、 まとめて第 2段 階の処理を行うべきスロッド夕ィミングを相関回路 8 0 4へ指定する。 蓄積 部 8 0 3は、 受信データを所定の時間分だけ一時的に保持する。 相関回路 8 0 4は、 複数のスロヅトタイミングについてまとめて相関値を計算する。 次いで、 上記構成を有する同期捕捉装置の動作について説明する。 図 1 2 は、 本発明の実施の形態 5に係る同期捕捉装置の動作を説明するためのフロ 一図である。 なお、 実施の形態 1と同一の動作となるステップについては、 同一符号を付し、 詳しい説明は省略する。
S T 9 0 1では、 まず、 制御部 1 0 4が所定のしきい値以上となるすべて のスロット夕イミングを示す信号をタイミングテーブル作成部 8 0 1へ出力 する。 次いで、 タイミングテーブル作成部 8 0 1が、 第 1段階処理部 1 0 5 で検出された複数のスロット夕イミングと相関値とを対応づけたテ一ブル (以下、 タイミングテーブルという。) を作成する。 今、 図 1 3に示すよう に、 第 1段階において所定のしきい値以上となる相関値が C 1〜C 9であり、 T 3 , T 7, Τ 8, Τ 1 3 , T 1 4 , Τ 3 2 , Τ 3 3 , Τ 3 4および Τ 3 5 の複数のタイミングがスロッ トタイミングとして検出された場合、 タイミン グテーブル作成部 8 0 1は、 図 1 4に示すようなタイミングテーブルを作成 する。 すなわち、 タイミングテーブル作成部 8 0 1は、 相関値を大きいもの から順に並べてタイミングテ一ブルを作成する。
次いで、 S T 9 0 2では、 まずタイミング指定部 8 0 2がタイミングテ一 ブルを参照し、 最も大きい相関値 (すなわち、 C 1 ) を選択した後、 C 1に 対応するタイミング Τ 3 3を中心として所定の時間の範囲 (今、 ここでは士 3チップ時間とする) にあるタイミングを選択する。 よって、 ここでは、 Τ 3 2 , Τ 3 3 , Τ 3 4および Τ 3 5が選択される。 そして、 タイミング指定 部 8 0 2は、 受信スロットのうち、 タイミング Τ 3 0 (すなわち、 C 1に対 応するタイミング Τ 3 3より 3チップ時間前のタイミング) を起点として 1 シンボル + 6チップの時間の範囲にある受信データを一時的に保持するよう に蓄積部 8 0 3を制御する。
次いで、 タイミング指定部 8 0 2は、 蓄積部 8 0 3に対して一時的に保持 したデ一夕を相関回路 8 0 4へ出力するように指示するとともに、 相関回路 8 0 4に対して、 まずタイミング Τ 3 2を示す信号を出力する。
相関回路 8 0 4は、 蓄積部 8 0 3から出力されたデ一夕と第 2サーチコー ドとの相関値を、 タイミング Τ 3 2においてまず算出する。 算出した後、 相 関回路 8 0 4は、 算出した相関値を割り当て部 1 1 3へ出力するとともに、 タイミング Τ 3 2についての相関演算を終えた旨を知らせる信号をタイミン グ指定部 8 0 2へ出力する。
次いで、 タイミング指定部 8 0 2は、 蓄積部 8 0 3に対して前回の相関値 演算に使用したのと同一の 1シンボル + 6チップ時間分のデータを相関回路 8 0 4へ出力するように指示するとともに、 相関回路 8 0 4に対してタイミ ング Τ 3 3を示す信号を出力する。 そして、 相関回路 804は、 蓄積部 803から出力されたデ一夕と第 2サ 一チコ一ドとの相関値を、 タイミング T 33において算出する。 算出した後、 相関回路 804は、 算出した相関値を割り当て部 1 1 3へ出力するとともに、 タイミング T 33についての相関演算を終えた旨を知らせる信号をタイミン グ指定部 802へ出力する。
第 2段階処理部 800では、 このようにしてタイミング T 30を起点とし た 1シンボル + 6チップ時間分の同一のデータに対して T 34および T 35 における相関値も算出される。 その後、 制御部 104は、 T 32〜T 35に 基づいて同定されたスクランブリングコ一ドグループおよび Τ 32〜Τ 35 に基づいて検出されたスクランプリングコード夕ィミングを示す信号を第 3 段階処理部 1 15へ順次出力する。
そして、 S Τ 903において、 制御部 1 04によって、 S T 9 02で処理 対象となった所定の範囲のスロヅトタイミング (つまり、 Τ 32〜Τ 35) が無くなつたか否か確かめられる。 すなわち、 ST 902で処理対象となつ た所定の範囲のパスが S Τ 207で順次除外されていった結果 0になったか 否か判断され、 0になるまで S T 205〜ST 208の処理が繰り返される。
S T 903での判断の結果、 S T 902で処理対象となったスロット夕ィ ミング T 32〜T 35がすぺて無くなった場合には、 S Τ 209での判断後、 再び ST 902に戻る。 そして、 タイミング指定部 802が、 再びタイミン グテ一ブルを参照し、 Τ 32, Τ 33, Τ 34および Τ 35にそれそれ対応 する相関値を除いた相関値のうちから最も大きい相関値 (すなわち、 C 3) を選択した後、 C 3に対応するタイミング Τ 7を中心として ± 3チヅプ時間 の範囲にあるタイミングを選択する。 よって、 ここでは、 Τ 7および Τ 8が 選択される。
そして、 タイミング指定部 802は、 受信スロットのうち、 タイミング Τ 4 (すなわち、 C 3に対応するタイミング Τ 7より 3チップ時間前の夕イミ ング) を起点として 1シンボル + 6チップの時間の範囲にある受信データを 一時的に保持するように蓄積部 8 0 3を制御する。 以降、 上述したのと同様 の処理が行われる。
なお、 本実施の形態においては、 蓄積部に一時的に保持されるデータ量を、 1シンボル + 6チップとした。 これは、 蓄積部の容量 (つまり、 メモリの容 量) を小さくしハードウェア規模を小さくするために、 ± 3チップ時間 (す なわち、 6チップ時間) の範囲にあるスロットタイミングすべてについて第 2サーチコードとの相関値を求めるのに最小限必要なデータ量にあわせたも のである。 但し、 蓄積するデータの範囲は ± 3チップ時間の範囲に限られる ものではなく、 適宜設定することが可能である。
また、 本発明者らは、 セルサーチの性能等を向上させることを目的として、 先に蓄積型の無線受信装置の発明を行った。 この蓄積型の無線受信装置とは、 本実施の形態に係る同期捕捉装置と同様に、 受信データを一旦メモリ等に保 持し、 その保持したデ一夕に対して繰り返し逆拡散処理を行うものである。 この発明は、 特願平 1 0— 2 9 2 5 4 5号に記載されている。 この内容は、 すべてここに含めておく。
このように、 本実施の形態に係る同期捕捉装置および同期補足方法によれ ば、 第 1段階で検出されたスロット夕イミングのうち所定の範囲にあるスロ ットタイミングに対してまとめて第 2段階の処理を行った後、 第 2段階で同 定された複数のスクランブリングコードグループおよび第 2段階で検出され た複数のスクランプリングコ一ド夕ィミングに対して第 3段階の処理を繰り 返し行うため、 実施の形態 1に比べさらに高速にセルサーチを行うことがで きる。
(実施の形態 6 )
本実施の形態に係る同期捕捉装置は、 実施の形態 5に係る同期捕捉装置と ほぼ同一の構成を有し、 まとめて第 2段階の処理を行うスロット夕ィミング を、 相関値の大きさに従って選択するのではなく、 タイミング順に選択する 点において実施の形態 5と異なる。
本実施の形態に係る同期捕捉装置では、 タイミングテーブル作成部 8 0 1 およびタイミング指定部 8 0 2の動作のみが実施の形態 5と相違するため、 再び図 1 1のブロック図を用いて説明する。
タイミングテ一プル作成部 8 0 1は、 タイミングテーブルを作成する。 今、 図 1 5に示すように、 第 1段階において所定のしきい値以上となる相関値が、 実施の形態 5と同様に C 1〜C 9であり、 T 3 , T 7 , T 8 , T 1 3 , T 1 4 , T 3 2 , T 3 3 , T 3 4および T 3 5の複数のタイミングがスロット夕 イミングとして検出された場合、 タイミングテーブル作成部 8 0 1は、 図 1 6に示すようなタイミングテ一ブルを作成する。 すなわち、 タイミングテ一 ブル作成部 8 0 1は、 第 1段階で検出された複数のタイミングを時刻の経過 順に並べてタイミングテーブルを作成する。
次いで、 タイミング指定部 8 0 2がタイミングテーブルを参照し、 最も早 いタイミング (すなわち、 T 3 ) を選択した後、 T 3を起点として所定の時 間の範囲 (今、 ここでは + 6チップ時間とする) にあるタイミングを選択す る。 つまり、 タイミング指定部 8 0 2は、 実施の形態 5に係るタイミング指 定部と同様に、 6チップ時間の範囲にあるタイミングを選択する。 よって、 ここでは、 T 3, Τ 7および Τ 8が選択される。 そして、 タイミング指定部 8 0 2は、 受信スロットのうち、 タイミング Τ 4を起点として 1シンボル + 6チップの時間の範囲にある受信デ一夕を一時的に保持するように蓄積部 8 0 3を制御する。
次いで、 タイミング指定部 8 0 2は、 蓄積部 8 0 3に対して一時的に保持 したデ一夕を相関回路 8 0 4へ出力するように指示するとともに、 相関回路 8 0 4に対して、 まずタイミング Τ 3を示す信号を出力する。
ここで、 実施の形態 5での動作を示す図 1 3と本実施の形態での動作を示 す図 1 5とを比較すると、 第 2段階処理がまとめて行われるタイミングの範 囲は共に 6チップ時間の範囲で同一であるが、 まとめて行われる第 2段階の 処理回数が実施の形態 5では 4回であるのに対し、 本実施の形態では 3回で 済む。
このように、 本実施の形態に係る同期捕捉装置および同期補足方法によれ ば、 まとめて第 2段階の処理を行うスロットタイミングを、 相関値の大きさ に従って選択するのではなく、 タイミング順に選択するため、 実施の形態 5 に比べさらに高速にセルサーチを行うことができる。
(実施の形態 7 )
本実施の形態に係る同期補足装置は、 実施の形態 1とほぼ同一の構成を有 し、 同相加算した相関値を用いてスクランプリングコードグループの同定、 スクランプリングコードタイミングの検出およびスクランプリングコードの 同定を行う点において実施の形態 1と異なる。
図 1 7は、 本発明の実施の形態 7に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部ブロック図である。 なお、 実施の形態 1と同一の構成と なるものについては、 同一符号を付し、 詳しい説明は省略する。
第 2段階処理部 1 4 0 0において、 第 1サーチコード発生部 1 4 0 1は、 第 1サーチコードを発生する。 相関回路 1 4 0 2は、 受信データと第 1サ一 チコードとの相関値を求める。 複素乗算回路 1 4 0 3は、 受信データと第 1 サーチコードとの相関値 (以下、 第 1相関値という。) の I成分および Q成 分と、 受信データと第 2サーチサーチコードとの相関値 (以下、 第 2相関値 という。) の I成分および Q成分とをそれそれ乗算した後、 加算する。
次いで、 上記構成を有する同期捕捉装置の動作について説明する。 相関回 路 1 4 0 2で求められた第 1相関値および相関回路 1 1 2で求められた第 2 相関値が、 複素乗算回路 1 4 0 3に出力される。
複素乗算回路 1 4 0 3では、 第 1相関値の I成分と第 2相関値の I成分と が乗算され、 第 1相関値の Q成分と第 2相関値の Q成分とが乗算された後、 乗算された信号が加算される。 すなわち、 複素乗算回路 1 4 0 3では、 以下 の演算が行われる。
(第 1相関値の I成分 X第 2相関値の I成分)
+ (第 1相関値の Q成分 X第 2相関値の Q成分) この演算により、 第 2相関値の位相誤差が補償され、 各スロットにおいて 算出された第 2相関値の位相が同相となる。 位相誤差を補償された第 2相関 値は、 割り当て部 1 1 3へ出力される。
割り当て部 1 1 3では、 位相誤差を補償された第 2相関値を、 図 2 1に示 す第 2サ一チコ一ドの配置表に従って各スロヅト 0〜 1 5に割り当てながら 0〜1 5の各スロット毎に順次平均化する。 つまり、 割り当て部 1 1 3では、 第 2相関値が各スロッ ト毎に同相加算される。
なお、 第 3段階の処理において複数回同相加算した相関値を平均化するこ とも可能である。 つまり、 図 4に示す第 3段階処理部 1 1 5の平均化回路 1 1 8が、 相関回路 1 1 7から出力される相関値を複数回同相加算した後平均 化することも可能である。 但し、 スクランプリングコードとの相関値は毎シ ンボル毎に平均化することが可能であり、 シンボル間での位相差はごく僅か であるため、 第 2段階で行つたような第 1相関値による位相誤差の補償は不 要である。
なお、 スクランプリングコードの同定精度をより高めるために、 第 3段階 の処理においても、 第 1相関値による位相誤差の補償を行った後同相加算し てもよい。
また、 本発明者らは、 先に受信信号に周波数誤差が生じている場合であつ ても、 周波数推定回路を用いることなく、 常に最適な遅延プロファイルを作 成することを目的として、 同相加算後の信号間の位相差の大きさに応じて同 相加算される信号の数を適応的に変化させる発明を行った。 この発明は、 特 願 2 0 0 0 - 1 6 0 1 5 5号に記載されている。 この内容は、 すべてここに 含めておく。 そこで、 この発明と同様にして、 本実施の形態に係る同期捕捉 装置の第 3段階処理部で行われる同相加算処理において、 同相加算後の相関 値間の位相差の大きさに応じて同相加算される相関値の数を適応的に変化さ せることも可能である。
また、 本発明者らは、 ダイバーシチ送信されるパイロットチャネル信号に 対して同相加算を行う場合にもダイバーシチ利得を得ることを目的として、 先に、 シンボル + Aのみを含み、 かつ、 第 1の伝搬係数を持つ伝搬路を介し て送信された第 1の信号と、 シンボル + Aとシンボル一 Aとを含み、 かつ、 第 2の伝搬係数を持つ伝搬路を介して送信された第 2の信号とを有する信号 を受信し、 第 1の伝搬係数で表される信号同士を同相加算し、 第 2の伝搬係 数で表される信号同士を同相加算する発明を行った。 この発明は、 特願 2 0 0 0 - 1 3 1 6 7 2号に記載されている。 この内容は、 すべてここに含めて おく。 なお、 シンボル一 Aとは、 変調後のシンボル Aが符号反転されて送信 されたものであり、 シンボル + Aとは、 変調後のシンボル Aが符号反転され ずにそのまま送信されたものである。
そこで、 この発明と同様にして、 本実施の形態に係る同期捕捉装置の第 3 段階処理部で行われる同相加算処理において、 第 1の伝搬係数で表される信 号から算出された第 3相関値同士を同相加算し、 第 2の伝搬係数で表される 信号から算出された第 3相関値同士を同相加算した後、 それらの同相加算後 の相関値をそれそれ 2乗した後加算してもよい。 これにより、 相関値につい て同相加算を行いつつダイバ一シチ利得も得ることができるので、 セルサ一 チの性能を向上させることができる。
このように、 本実施の形態に係る同期捕捉装置および同期補足方法によれ ば、 同相加算した相関値を用いてスクランプリングコ一ドグループの同定、 スクランプリングコードタイミングの検出およびスクランプリングコードの 同定を行うため、 雑音成分を抑圧することができるので、 同定および検出の 精度をより高めることができる。
(実施の形態 8 ) 実施の形態 7の第 2段階処理部のように第 1相関値と第 2相関値とを複素 乗算すると、 複素乗算後の相関値のビット数が増加してしまうため、 割り当 て部内に要するメモリ (複素乗算後の相関値を第 2サーチコードの配置表に 従って各スロヅト 0〜1 5に割り当てながら 0〜1 5の各スロヅト毎に J膜次 平均化するのに必要なメモリ) の容量が増加してしまうとともに、 複素乗算 後の相関値の平均化に要する演算量が増加してしまう。
そこで、 本実施の形態では、 複素乗算後の相関値のビット数と、 割り当て 部内に用意された平均化のためのメモリのビット数とを比較し、 複素乗算後 の相関値のビット数が平均化のためのメモリのビット数に収まるように複素 乗算後の相関値をビットシフトした後、 平均化する点において実施の形態 7 と異なる。 つまり、 本実施の形態では、 複素乗算後の相関値を第 2サーチコ ―ドの配置表に従って各スロットに割り当てる前に、 平均化された後の相関 値のビット数を推測して複素乗算後の相関値をビットシフ卜するものである 図 1 8は、 本発明の実施の形態 8に係る同期捕捉装置の第 2段階処理部の 概略構成を示す要部プロック図である。 なお、 実施の形態 7と同一の構成と なるものについては、 同一符号を付し、 詳しい説明は省略する。
第 2段階処理部 1 5 0 0において、 正規化部 1 5 0 1は、 いわゆるプロヅ クフローティング処理により、 複素乗算後の相関値をビットシフトする。 す なわち、 正規化部 1 5 0 1は、 複素乗算後の相関値に対していわゆるブロヅ クフローティングによる正規化を行う。 この際にシフトするビット数は、 以 下のようにして行われる。 なお、 以下の説明では、 一例として、 割り当て部 内に用意された平均化のためのメモリのビット数を 8ビットとした場合につ いて説明する。
まず正規化部 1 5 0 1は、 第 2サ一チコ一ド 1〜 1 7についてそれぞれ算 出された複素乗算後の相関値のうち、 最もビット数が大きいもの (すなわち、 最も値が大きいもの) を選択する。 そして、 正規化部 1 5 0 1は、 その最も 大きい値のビヅト数と平均化のためのメモリのビット数とを比較し、 その最 も大きい値を右にビヅトシフトする。
具体的には、 今、 第 2サーチコード 1〜 1 7についての 1回目の複素乗算 後の相関値のうち最も大きい値のビット数が 1 0ビットであるとすると、 正 規化部 1 5 0 1は、 その 1 0ビッ トの値を右に 2ビヅトシフトして 8ビッ ト にすることにより、 平均化処理の際にオーバーフローしないようにする。 8 ビットにされた相関値は、 割り当て部 1 5 0 2へ出力される。
次いで、 第 2サーチコード 1〜 1 7についての 2回目の複素乗算後の相関 値のうち最も大きい値のビット数が 1 2ビットであるとすると、 正規化部 1 5 0 1は、 その 1 2ビヅトの値を右に 4ビヅ トシフトして 8ビヅ トにするこ とにより、 平均化処理の際にオーバーフローしないようにする。 8ビットに された相関値は、 割り当て部 1 5 0 2へ出力される。
そして、 割り当て部 1 5 0 2は、 1回目の複素乗算後の相関値と 2回目の 複素乗算後の相関値とを平均化する際には、 1回目の複素乗算後の相関値を さらに 2ビット右にシフトして、 各々の複素乗算後の相関値の小数点位置を 合わせた後、 平均化する。
このように、 本実施の形態に同期捕捉装置および同期捕捉方法によれば、 複素乗算後の相関値に対していわゆるブロックフローテイングによる正規化 を行うとともに、 正規化後の相関値を小数点位置を合わせながら平均化する ため、 割り当て部内に要するメモリの容量および複素乗算後の相関値の平均 化に要する演算量を削減することができる。
(実施の形態 9 )
移動局は、 現在通信中の基地局から他の基地局に対応するスクランプリン グコード、 スクランプリングコード夕ィミングおよびスクランプリングコ一 ドタイミングの誤差 (以下、 タイミング誤差という。) を報知される。
そこで、 本実施の形態に係る同期捕捉装置では、 基地局から報知された夕 ィミング誤差が所定のしきい値よりも小さい場合には、 その夕イミング誤差 に相当する窓幅にて、 基地局から報知されたスクランプリングコードとの相 関値を計算し、 基地局から報知されたタイミング誤差が所定のしきい値以上 の場合には、 上記従来の方法によるセルサーチを行う点において実施の形態 1と異なる。
図 1 9は、 本発明の実施の形態 9に係る同期捕捉装置の概略構成を示す要 部プロック図である。 なお、 実施の形態 2と同一の構成となるものについて は、 同一符号を付し、 詳しい説明は省略する。
図 1 9において、 制御部 1 6 0 1は、 タイミング誤差が所定のしきい値よ りも小さい場合には、 無線受信部 1 0 2と相関回路 1 6 0 3とを接続するよ うにスイッチ 1 0 3を切り替える。 また、 制御部 1 6 0 1は、 タイミング誤 差が所定のしきい値以上の場合には、 第 1段階の処理 1回に対して第 2段階 および第 3段階の処理が 1回行われるようにスィッチ 1 0 3を切り替える。 スクランブリングコ一ド発生部 1 6 0 2は、 基地局から報知されたスクラ ンプリングコード情報から特定したスクランプリングコードを発生する。 相 関回路 1 6 0 3は、 タイミング誤差に相当する窓幅にて、 受信データとスク ランプリングコードとの相関値を求める。 平均化回路 1 6 0 4は、 相関値を 複数回平均化する。 スクランプリングコードタイミング検出部 1 6 0 5は、 スクランプリングコードタイミングを検出する。
次いで、 上記構成を有する同期捕捉装置の動作について説明する。 図 2 0 は、 本発明の実施の形態 9に係る同期捕捉装置の動作を説明するためのフロ 一図である。 なお、 なお、 実施の形態 2と同一の動作となるステップについ ては、 同一符号を付し、 詳しい説明は省略する。
図 2 0に示す動作フロー図において、 S T 1 7 0 1では、 制御部 3 0 1に よって、 基地局から報知されるタイミング誤差の値と所定のしきい値とが比 較される。 そして、 タイミング誤差が所定のしきい値以上の場合には S T 4 0 2へ進み、 タイミング誤差が所定のしきい値よりも小さい場合には S T 1 7 0 2へ進む。 また、 タイミング誤差が所定のしきい値よりも小さい場合には、 制御部 3 0 1は、 無線受信部 1 0 2と相関回路 1 6 0 3とを接続するとともに、 基地局 から報知されたスクランプリングコ一ド夕ィミングおよびタイミング誤差を 示す信号を相関回路 1 6 0 3へ出力する。
S T 1 7 0 2では、 スクランプリングコード発生部 1 6 0 2が、 基地局か ら報知されたスクランプリングコード情報から特定したスクランプリングコ ードを発生する。 そして、 相関回路 1 6 0 3が、 タイミング誤差に相当する 窓幅にて、 受信デ一夕とスクランプリングコードとの相関値を求める。
具体的には、 例えば、 タイミング誤差が 4 0チップ時間であったとすると、 相関回路 1 6 0 3は、 制御部 1 6 0 1から指示されたスクランブリングコ一 ド夕ィミングを中心として、 ± 4 0チップの範囲にあるタイミングのすべて について、 受信データとスクランプリングコードとの相関値を求める。 そし て、 これらの相関値が平均化回路 1 6 0 4によって、 複数回平均化される。 なお、 ここで示した窓幅の範囲の設定方法は一例であり、 これに限られるも のではない。
次いで、 S T 1 7 0 3では、 スクランプリングコードタイミング検出部 1 6 0 5が、 平均化された相関値の最大値を検出することにより、 スクランプ リングコードタイミングを検出する。
このように、 本実施の形態に係る同期捕捉装置および同期補足方法によれ ば、 基地局から報知されたタイミング誤差が所定のしきい値よりも小さい場 合には、 そのタイミング誤差に相当する窓幅にて基地局から報知されたスク ランブリングコ一ドとの相関値を計算し、 基地局から報知されたタイミング 誤差が所定のしきい値以上の場合には、 上記従来の方法によるセルサーチを 行うため、 夕イミング誤差の大きさに応じた最適な方法によりセルサーチを 行うことができる。 よって、 本実施の形態に係る同期捕捉装置および同期捕 捉方法によれば、 タイミング誤差が比較的大きい場合であってもスクランプ リングコードの同定を精度よく行うことができるとともに、 タイミング誤差 が比較的小さい場合にはスクランプリングコ一ド夕ィミングの検出を高速か つ精度よく行うことができる。
なお、 上記実施の形態 1〜 9を適宜組み合わせて実施することも可能であ る。
また、 上記説明では、 1フレームに含まれるスロッ トの数を 1 6 (0〜 1 5スロッ ト) としたが、 1フレームに含まれるスロッ トの数は特に限定され ない。 例えば、 そのスロヅ ト数は 15でもよい。
また、 上記説明では、 スクランプリングコードグループの数を 32とし、 各スクランプリングコ一ドグループに属するスクランプリングコ一ドの数を 16としたが、 これらの数は特に限定されない。 例えば、 スクランプリング コードグループの数を 64とし、 各スクランブリングコ一ドグループに属す るスクランプリングコードの数を 8としてもよい。
以上説明したように、 本発明によれば、 効率良く複数のパスのスクランプ リングコ一ドを同定でき、 従来に比べ高速なセルサーチを行うことができる 本明細書は、 2000年 6月 13日出願の特願 2000— 177642に 基づくものである。 この内容はすべてここに含めておく。 産業上の利用可能性
本発明は、 移動体通信システムで使用される通信端末装置や基地局装置に 適用することが可能である。 適用した場合、 通信端末装置および基地局装置 において、 高速かつ精度良くセルサーチを行うことができる。

Claims

請求の範囲
1 . 受信データと第 1サーチコードとの第 1相関値のうち所定のしきい値 以上の複数の第 1相関値に対応する複数のスロット夕イミングを検出する第 1処理を行う第 1処理器と、
前記複数のスロット夕イミングのうちいずれか 1つのスロヅト夕イミング に従って算出した受信デ一夕と第 2サーチコ一ドとの第 2相関値のうち最大 の第 2相関値よりスクランプリングコードタイミングおよびスクランプリン グコ一ドグループを検出する第 2処理を行う第 2処理器と、
前記スクランブリングコ一ド夕イミングに従って算出した受信デ一夕と前 記スクランブリングコ一ドグループに属するスクランプリングコードとの第 3相関値のうち最大の第 3相関値よりスクランプリングコードを同定する第 3処理を行う第 3処理器とを具備し、
1回の前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複 数のスロット夕イミング分行う同期捕捉装置。
2 . 前記第 2処理器は、
受信データの周波数誤差が所定のしきい値以上の場合には、 前記第 1処理 器にて検出されたスロット夕イミングを起点とする所定の範囲にあるタイミ ングに従って第 2相関値を算出し、
受信デ一夕の周波数誤差が前記所定のしきい値よりも小さい場合には、 前 記第 1処理器にて検出されたスロットタイミングのみに従って第 2相関値を 算出する、 請求項 1記載の同期捕捉装置。
3 . 前記第 2処理器は、
所定の範囲にあるタイミングに従って算出した第 2相関値のすべてを加算 する、 請求項 2記載の同期捕捉装置。
4 . 前記第 3処理器は、
受信データの周波数誤差が所定のしきい値以上の場合には、 前記第 2処理 器にて検出されたスクランプリングコ一ド夕イミングを起点とする所定の範 囲にあるタイミングに従って第 3相関値を算出し、
受信データの周波数誤差が前記所定のしきい値よりも小さい場合には、 前 記第 2処理器にて検出されたスクランプリングコードタイミングのみに従つ て第 3相関値を算出する、 請求項 1記載の同期捕捉装置。
5 . 前記第 2処理器は、
所定の範囲にあるタイミングに従って算出した第 3相関値のすべてを加算 する、 請求項 4記載の同期捕捉装置。
6 . 前記第 2処理器は、
第 1相関値の大きさに基づいて所定の範囲にあるスロット夕イミングを順 次選択し、 前記所定の範囲にあるスロット夕ィミングについては一時的に保 持された同一の受信データを用いて第 2相関値を算出する、 請求項 1記載の 同期捕捉装置。
7 . 前記第 2処理器は、
タイミング順に基づいて所定の範囲にあるスロット夕イミングを順次選択 し、 前記所定の範囲にあるスロット夕ィミングについては一時的に保持され た同一の受信データを用いて第 2相関値を算出する、 請求項 1記載の同期捕
8 . 前記第 2処理器は、
第 1相関値を乗算することにより位相誤差を補償した後、 複数回同相加算 した第 2相関値を用いて第 2処理を行う、 請求項 1記載の同期捕捉装置。
9 . 前記第 2処理器は、
位相誤差を補償した第 2相関値のビット数を前記第 2相関値の平均化処理 に必要な領域のビット数に収めた後、 前記第 2相関値を複数回同相加算する、 請求項 8記載の同期捕捉装置。
1 0 . 前記第 3処理器は、
複数回同相加算した第 3相関値を用いて第 3処理を行う、 請求項 1記載の 同期捕捉装置。
1 1 . 前記第 3処理器は、
今回の同相加算後の第 3相関値と前回の同相加算後の第 3相関値とから算 出される値に基づいて、 次回同相加算する第 3相関値の数を決定する、 請求 項 1 0記載の同期捕捉装置。
1 2 . 符号反転されない + Aシンボルのみを含み、 かつ、 第 1の伝搬係数 を持つ伝搬路を介して送信された第 1の信号、 および、 符号反転されない + Aシンボルと符号反転された— Aシンボルとを含み、 かつ、 第 2の伝搬係数 を持つ伝搬路を介して送信された第 2の信号を有する信号を用いて第 3処理 を行う同期捕捉装置であって、
前記第 3処理器は、
前記第 1の伝搬係数で表される信号から算出された第 3相関値同士を同相 加算し、 前記第 2の伝搬係数で表される信号から算出された第 3相関値同士 を同相加算する、 請求項 1 0記載の同期捕捉装置。
1 3 . 受信データと第 1サーチコードとの第 1相関値のうち最大の第 1相 関値に対応する 1つのスロットタイミングを検出し、 前記スロットタイミン グに従って算出した受信データと第 2サーチコードとの第 2相関値のうち最 大の第 2相関値よりスクランプリングコードタイミングおよびスクランプリ ングコ一ドグループを検出し、 前記スクランブリングコ一ド夕ィミングに従 つて算出した受信データと前記スクランプリングコードグループに属するス クランプリングコードとの第 3相関値のうち最大の第 3相関値よりスクラン プリングコ一ドを検出する第 1セルサーチ器と、
受信データと第 1サーチコ一ドとの第 1相関値のうち所定のしきい値以上 の複数の第 1相関値に対応する複数のスロット夕イミングを検出する第 1処 理を行い、 前記複数のスロット夕ィミングうちのいずれか 1つのスロット夕 イミングに従って算出した受信デ一夕と第 2サ一チコ一ドとの第 2相関値の うち最大の第 2相関値よりスクランプリングコードタイミングおよびスクラ ンブリングコ一ドグループを検出する第 2処理を行い、 前記スクランプリン グコ一ド夕ィミングに従って算出した受信データと前記スクランブリングコ ―ドグループに属するスクランプリングコードとの第 3相関値のうち最大の 第 3相関値よりスクランプリングコ一ドを同定する第 3処理を行い、 1回の 前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複数のス口 ット夕イミング分行う第 2セルサーチ器と、
受信デ一夕の周波数誤差が所定のしきい値以上の場合には前記第 1セルサ —チ器を用い、 受信デ一夕の周波数誤差が前記所定のしきい値よりも小さい 場合には前記第 2セルサーチ器を用いる制御を行う第 1制御器と、
を具備する同期捕捉装置。
1 4 . 受信データと第 1サーチコードとの第 1相関値のうち最大の第 1相 関値に対応する 1つのスロヅト夕イ ミングを検出し、 前記スロヅト夕ィミン グに従って算出した受信データと第 2サーチコ一ドとの第 2相関値のうち最 犬の第 2相関値よりスクランプリングコ一ド夕イミングぉよびスクランブリ ングコ一ドグループを検出し、 前記スクランプリングコ一ド夕ィミングに従 つて算出した受信デ一夕と前記スクランブリングコ一ドグループに属するス クランプリングコ一ドとの第 3相関値のうち最大の第 3相関値よりスクラン プリングコ一ドを検出する第 1セルサーチ器と、
通信相手から報知されたスクランプリングコードタイミングを起点として 前記通信相手から報知されたスクランプリングコ一ドタイミングの誤差に相 当する範囲にあるタイミングに従って、 受信データと前記通信相手から報知 されたスクランブリングコードとの相関値を求めてスクランブリングコ一ド タイミングを検出する第 3セルサーチ器と、
前記誤差が所定のしきい値以上の場合には前記第 1セルサーチ器を用い、 前記誤差が前記所定のしきい値よりも小さい場合には前記第 3セルサーチ器 を用いる制御を行う第 2制御器と、
を具備する同期捕捉装置。
1 5 . 同期捕捉装置を搭載する通信端末装置であって、 前記同期捕捉装置 は、
受信データと第 1サ一チコ一ドとの第 1相関値のうち所定のしきい値以上 の複数の第 1相関値に対応する複数のスロッ ト夕ィミングを検出する第 1処 理を行う第 1処理器と、
前記複数のスロット夕イミングのうちいずれか 1つのスロットタイミング に従って算出した受信データと第 2サーチコードとの第 2相関値のうち最大 の第 2相関値よりスクランプリングコ一ド夕ィミングおよびスクランプリン グコ一ドグループを検出する第 2処理を行う第 2処理器と、
前記スクランプリングコ一ド夕イミングに従って算出した受信デ一夕と前 記スクランプリングコ一ドグループに属するスクランプリングコードとの第 3相関値のうち最大の第 3相関値よりスクランプリングコ一ドを同定する第 3処理を行う第 3処理器と、 を具備し、
1回の前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複 数のスロッ トタイミング分行う。
1 6 . 同期捕捉装置を搭載する通信端末装置であって、 前記同期捕捉装置 は、
受信デ一夕と第 1サーチコードとの第 1相関値のうち最大の第 1相関値に 対応する 1つのスロッ ト夕イミングを検出し、 前記スロッ ト夕イミングに従 つて算出した受信デ一夕と第 2サーチコ一ドとの第 2相関値のうち最大の第 2相関値よりスクランプリングコ一ド夕ィミングおよびスクランプリングコ 一ドグループを検出し、 前記スクランプリングコ一ド夕イミングに従って算 出した受信デ一夕と前記スクランプリングコ一ドグループに属するスクラン プリングコ一ドとの第 3相関値のうち最大の第 3相関値よりスクランプリン グコードを検出する第 1セルサーチ器と、
受信デ一夕と第 1サーチコードとの第 1相関値のうち所定のしきい値以上 の複数の第 1相関値に対応する複数のスロッ ト夕イミングを検出する第 1処 理を行い、 前記複数のスロッ ト夕ィミングうちのいずれか 1つのスロッ ト夕 ィミングに従って算出した受信データと第 2サーチコ一ドとの第 2相関値の うち最大の第 2相関値よりスクランプリングコードタイミングおよびスクラ ンプリングコードグループを検出する第 2処理を行い、 前記スクランプリン グコードタイ ミングに従って算出した受信デ一夕と前記スクランプリングコ ードグループに属するスクランプリングコードとの第 3相関値のうち最大の 第 3相関値よりスクランプリングコ一ドを同定する第 3処理を行い、 1回の 前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複数のス口 ッ ト夕イミング分行う第 2セルサーチ器と、
受信デ一夕の周波数誤差が所定のしきい値以上の場合には前記第 1セルサ —チ器を用い、 受信データの周波数誤差が前記所定のしきい値よりも小さい 場合には前記第 2セルサーチ器を用いる制御を行う第 1制御器と、 を具備す る。
1 7 . 同期捕捉装置を搭載する通信端末装置であって、 前記同期捕捉装置 は、
受信データと第 1サ一チコ一ドとの第 1相関値のうち最大の第 1相関値に 対応する 1つのスロッ ト夕イミングを検出し、 前記スロッ ト夕イミングに従 つて算出した受信デ一夕と第 2サ一チコ一ドとの第 2相関値のうち最大の第 2相関値よりスクランプリングコードタイミングおよびスクランプリングコ 一ドグループを検出し、 前記スクランプリングコードタイミングに従って算 出した受信データと前記スクランプリングコ一ドグループに属するスクラン プリングコ一ドとの第 3相関値のうち最大の第 3相関値よりスクランプリン グコードを検出する第 1セルサーチ器と、
通信相手から報知されたスクランプリングコードタイミングを起点として 前記通信相手から報知されたスクランプリングコードタイミングの誤差に相 当する範囲にあるタイミングに従って、 受信データと前記通信相手から報知 されたスクランプリングコ一ドとの相関値を求めてスクランプリングコ一ド 夕イミングを検出する第 3セルサーチ器と、 前記誤差が所定のしきい値以上の場合には前記第 1セルサーチ器を用い、 前記誤差が前記所定のしきい値よりも小さい場合には前記第 3セルサーチ器 を用いる制御を行う第 2制御器と、 を具備する。
1 8 . 同期捕捉装置を搭載する基地局装置であって、 前記同期捕捉装置は、 受信データと第 1サ一チコ一ドとの第 1相関値のうち所定のしきい値以上 の複数の第 1相関値に対応する複数のスロット夕ィミングを検出する第 1処 理を行う第 1処理器と、
前記複数のスロヅト夕イミングのうちいずれか 1つのスロットタイミング に従って算出した受信データと第 2サ一チコ一ドとの第 2相関値のうち最大 の第 2相関値よりスクランプリングコードタイミングぉよびスクランプリン グコ一ドグループを検出する第 2処理を行う第 2処理器と、
前記スクランプリングコ一ド夕ィミングに従って算出した受信デ一夕と前 記スクランプリングコ一ドグループに属するスクランブリングコ一ドとの第 3相関値のうち最大の第 3相関値よりスクランプリングコードを同定する第 3処理を行う第 3処理器と、 を具備し、
1回の前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複 数のスロット夕ィミング分行う。
1 9 . 同期捕捉装置を搭載する基地局装置であって、 前記同期捕捉装置は、 受信データと第 1サーチコードとの第 1相関値のうち最大の第 1相関値に 対応する 1つのスロットタイミングを検出し、 前記スロヅ トタイミングに従 つて算出した受信デ一夕と第 2サーチコードとの第 2相関値のうち最大の第 2相関値よりスクランプリングコードタイミングおよびスクランブリングコ ―ドグループを検出し、 前記スクランプリングコードタイミングに従って算 出した受信デ一夕と前記スクランブリングコードグループに属するスクラン プリングコ一ドとの第 3相関値のうち最大の第 3相関値よりスクランプリン グコードを検出する第 1セルサーチ器と、
受信データと第 1サーチコードとの第 1相関値のうち所定のしきい値以上 の複数の第 1相関値に対応する複数のスロッ ト夕ィミングを検出する第 1処 理を行い、 前記複数のスロッ ト夕イミングうちのいずれか 1つのスロッ ト夕 ィミングに従って算出した受信データと第 2サーチコードとの第 2相関値の うち最大の第 2相関値よりスクランプリングコードタイミングおよびスクラ ンブリングコ一ドグループを検出する第 2処理を行い、 前記スクランブリン グコードタイ ミングに従って算出した受信データと前記スクランプリングコ ―ドグループに属するスクランプリングコードとの第 3相関値のうち最大の 第 3相関値よりスクランプリングコードを同定する第 3処理を行い、 1回の 前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複数のス口 ットタイミング分行う第 2セルサーチ器と、
受信データの周波数誤差が所定のしきい値以上の場合には前記第 1セルサ 一チ器を用い、 受信データの周波数誤差が前記所定のしきい値よりも小さい 場合には前記第 2セルサーチ器を用いる制御を行う第 1制御器と、 を具備す る。
2 0 . 同期捕捉装置を搭載する基地局装置であって、 前記同期捕捉装置は、 受信データと第 1サーチコ一ドとの第 1相関値のうち最大の第 1相関値に 対応する 1つのスロッ トタイミングを検出し、 前記スロッ ト夕ィミングに従 つて算出した受信データと第 2サーチコードとの第 2相関値のうち最大の第 2相関値よりスクランプリングコード夕ィミングおよびスクランブリングコ ードグループを検出し、 前記スクランプリングコードタイミングに従って算 出した受信データと前記スクランプリングコ一ドグループに属するスクラン プリングコードとの第 3相関値のうち最大の第 3相関値よりスクランプリン グコードを検出する第 1セルサーチ器と、
通信相手から報知されたスクランプリングコードタイミングを起点として 前記通信相手から報知されたスクランプリングコードタイミングの誤差に相 当する範囲にあるタイミングに従って、 受信デ一夕と前記通信相手から報知 されたスクランプリングコ一ドとの相関値を求めてスクランブリングコ一ド 夕ィミングを検出する第 3セルサーチ器と、
前記誤差が所定のしきい値以上の場合には前記第 1セルサーチ器を用い、 前記誤差が前記所定のしきい値よりも小さい場合には前記第 3セルサーチ器 を用いる制御を行う第 2制御器と、 を具備する。
2 1 . 受信データと第 1サーチコードとの第 1相関値のうち所定のしきい 値以上の複数の第 1相関値に対応する複数のスロット夕イミングを検出する 第 1処理を行う第 1処理工程と、
前記複数のスロヅト夕イミングのうちいずれか 1つのスロヅトタイミング に従って算出した受信データと第 2サーチコ一ドとの第 2相関値のうち最大 の第 2相関値よりスクランブリングコードタイミングおよびスクランブリン グコードグループを検出する第 2処理を行う第 2処理工程と、
前記スクランプリングコードタイミングに従って算出した受信デ一夕と前 記スクランブリングコ一ドグループに属するスクランプリングコードとの第 3相関値のうち最大の第 3相関値よりスクランプリングコ一ドを同定する第 3処理を行う第 3処理工程とを具備し、
1回の前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複 数のスロットタイミング分行う同期捕捉方法。
2 2 . 受信データと第 1サーチコードとの第 1相関値のうち最大の第 1相 関値に対応する 1つのスロット夕イミングを検出し、 前記スロット夕ィミン グに従って算出した受信データと第 2サーチコードとの第 2相関値のうち最 大の第 2相関値よりスクランプリングコ一ド夕ィミングおよびスクランプリ ングコ一ドグループを検出し、 前記スクランプリングコードタイミングに従 つて算出した受信データと前記スクランプリングコードグループに属するス クランプリングコードとの第 3相関値のうち最大の第 3相関値よりスクラン プリングコードを検出する第 1セルサーチ工程と、
受信データと第 1サーチコ一ドとの第 1相関値のうち所定のしきい値以上 の複数の第 1相関値に対応する複数のスロッ ト夕イミングを検出する第 1処 理を行い、 前記複数のスロッ ト夕イミングうちのいずれか 1つのスロッ ト夕 ィミングに従って算出した受信データと第 2サ一チコ一ドとの第 2相関値の うち最大の第 2相関値よりスクランプリングコードタイミングおよびスクラ ンブリングコ一ドグループを検出する第 2処理を行い、 前記スクランプリン グコ一ド夕ィミングに従って算出した受信データと前記スクランプリングコ 一ドグループに属するスクランプリングコードとの第 3相関値のうち最大の 第 3相関値よりスクランプリングコ一ドを同定する第 3処理を行い、 1回の 前記第 1処理に対して、 前記第 2処理および前記第 3処理を前記複数のス口 ットタイミング分行う第 2セルサーチ工程と、 を具備し、
受信データの周波数誤差が所定のしきい値以上の場合には前記第 1セルサ 一チェ程を用い、 受信データの周波数誤差が前記所定のしきい値よりも小さ い場合には前記第 2セルサーチ工程を用いる同期捕捉方法。
2 3 . 受信データと第 1サーチコードとの第 1相関値のうち最大の第 1相 関値に対応する 1つのスロットタイミングを検出し、 前記スロッ トタイミン グに従って算出した受信デ一夕と第 2サーチコードとの第 2相関値のうち最 犬の第 2相関値よりスクランプリングコードタイミングおよびスクランプリ ングコ一ドグループを検出し、 前記スクランプリングコードタイミングに従 つて算出した受信データと前記スクランプリングコードグループに属するス クランブリングコードとの第 3相関値のうち最大の第 3相関値よりスクラン プリングコ一ドを検出する第 1セルサーチ工程と、
通信相手から報知されたスクランプリングコ一ド夕ィミングを起点として 前記通信相手から報知されたスクランプリングコ一ドタイミングの誤差に相 当する範囲にあるタイミングに従って、 受信データと前記通信相手から報知 されたスクランプリングコ一ドとの相関値を求めてスクランプリングコ一ド タイミングを検出する第 3セルサーチ工程と、 を具備し、
前記誤差が所定のしきい値以上の場合には前記第 1セルサーチ工程を用い、 前記誤差が前記所定のしきい値よりも小さい場合には前記第 3セルサーチェ 程を用いる同期捕捉方法。
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