WO2001097040A1

WO2001097040A1 - Appareil d'arbitrage

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Publication number: WO2001097040A1
Application number: PCT/JP2001/004808
Authority: WO
Inventors: Tetsuro Takizawa
Original assignee: Nec Corporation
Priority date: 2000-06-13
Filing date: 2001-06-07
Publication date: 2001-12-20
Also published as: EP1313019A1; DE60131984T2; DE60131984D1; US20030140201A1; EP1313019B1; JP2001356961A; US7013368B2; EP1313019A4

Description

明細書

技術分野

本発明は、一つのメモリに複数のメモリマスタがアクセスを要求する際に、各メモリマスタへのメモリ使用権を付与を調停する調停装置に関する。 - 従来技術

複数のメモリマスタが一つのメモリを共有するシステムでは、メモリアービトレーション回路が各メモリマスタにメモリの使用権を割り当てており、またそのために各メモリマスタに優先順位を設定している。従来の優先順位の設定方式としては次の 3つの方式が知られている。

第 1に、固定的に優先順位を予め設定する方式、第 2に、例えば各種アプリケ —シヨンに対応するためなど事前に優先順位の設定を変更する方式、第 3に、ラゥンドロビン方式で優先順位を変更する方式、である。

SDRAM, DDR SDRAM, D i r e c t Ramb u sなどの DRA Mは、複数のバンクから構成されており、 DRAMに与えられるアドレスは、ノンクを示すバンクアドレス、バンク内のページを示すローアドレス、ページ内のァドレスを示すカラムァドレス力ら成る。発明が解決しょうとする課題

ここで、 DRAMの一つのページに対してアクセスがなされ、その後に、同一のバンク内の異なるページに対してアクセスがあった場合を想定する。このとき、その異なるページにアクセスする前に、これまでセンスアンプに格納されていたデータを一旦 DRAMのメモリセルに書き戻し、そして、当該異なるページのデータをそのセンスアンプに読み出す必要がある。

このように、同一バンク内において異なるページに切り替えるアクセスを連続して行う場合には、センスアンプに格納されたデ一タを D R AMのメモリセルに書き戻すことと、次にアクセスするページのデータをそのセンスアンプへ読み出すことを繰り返して行われることになり、後段のアクセスを時間間隔を空けて行う必要があった。一方、異なるバンクへのアクセスであれば、このような動作を行う必要はなく、これらの動作を並行して行うことができる。

また、 D R AMでは、リードデータとライトデータは同一の信号線を共用して伝搬するため、動作がリードからライ卜、あるいはライ卜からリードに切り替わるときには、アクセスを切り替える際に一定時間を空け、データの衝突を防ぐ必要があった。つまり、同一バンク内で異なるページにアクセスしたり、アクセスの種類（リード、ライト）が変化する動作を連続して行おうとすると、データ転送 ½ΐ能が低下してしまう。

したがって、従来の優先順位設定方式では、上述した状態を招く可能性が高いことからデータ転送性能を低下させてしまう可能性も高くなる。

本発明は、上記問題点に鑑みてなされたものであり、同一バンク内におけるァクセスページの切り替えや、リードからライト、あるいはライトからリードといつたアクセスの種類が変化する確率を下げ、データ転送性能を向上させる調停装置を提供することを目的とする。

また、本発明は、特定のメモリマスタに対して一定期間内に必ずメモリの使用権を与えることを保証し、バッファのオーバランやアンダーランを防ぐ調停装置を提供することを目的とする。発明の開示

かかる目的を達成するために、請求項 1記載の発明は、一つのメモリに対する使用権を取得したいとき、その旨を要求する要求信号を出力する、複数のメモリマスタと、要求信号を出力した少なくとも一つのメモリマスタのうちの、一つのメモリマスタに対してメモリの使用権を与えるメモリア一ビトレーション回路と、を有することを特徴とする。

請求項 2記載の発明は、請求項 1記載の発明において、複数のメモリマスタは、要求信号を出力する際に、メモリへのアクセス内容を示す信号を出力し、メモリァービトレ一ション回路は、アクセス内容を示す信号に基づき、少なくとも一つのメモリマスタのうちの一つにメモリの使用権を与えることを特徴とする。

請求項 3記載の発明は、請求項 2記載の発明において、アクセス内容を示す信号は、アクセスするメモリのアドレスを示すアドレス信号と、アドレスへのァクセスがリードであるかライトであるかを示すリードライ卜信号とを含むことを特徴とする。

請求項 4記載の発明は、請求項 3記載の発明にぉレ、て、メモリァービトレーション回路は、これまでアクセスされていたメモリのバンクと同一のバンクを示すアドレス信号を出力しているメモリマスタに対しては、低レ、優先順位を与え、これまでアクセスされていたバンクと異なるバンクを示すァドレス信号を出力しているメモリマスタに対しては、高い優先順位を与え、少なくとも一つのメモリマスタのうち一つのメモリマスタのみに高レ、優先順位が与えられたときは、該メモリマスタにメモリの使用権を与えることを特徴とする。

請求項 5記載の発明は、請求項 4記載の発明にぉレ、て、メモリァービトレーション回路には、予め固定優先順位が設定され、メモリア一ビトレーシヨン回路は、少なくとも一つのメモリマスタのうち複数のメモリマスタに対して高レ、優先順位を与えたとき、固定優先順位を参照し、複数のメモリマスタのうち固定優先順位が最も高いものに対してメモリの使用権を与えることを特徴とする。

請求項 6記載の発明は、請求項 5記載の発明にぉレ、て、メモリァ一ビトレーシヨン回路は、少なくとも一つのメモリマスタの全てに対して低い優先順位を与えたときは、少なくとも一つのメモリマスタのうち固定優先順位が最も高いものに対してメモリの使用権を与えることを特徴とする。

請求項 7記載の発明は、請求項 4記載の発明にぉレ、て、メモリァービトレーション回路は、少なくとも一つのメモリマスタのうち複数のメモリマスタに対して高い優先順位を与えたとき、ラウンドロビン方式により、過去に最も古くメモリの使用権が与えられたメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 8記載の発明は、請求項 4又は 7記載の発明にぉレ、て、メモリァービトレーシヨン回路は、少なくとも一つのメモリマスタの全てに対して低い優先順位を与えたときは、ラウンドロビン方式により、少なくとも一つのメモリマスタのうち過去に最も古くメモリの使用権が与えられたメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 9記載の発明は、請求項 3記載の発明にぉレ、て、メモリ了一ビトレーシヨン回路には、予め所定の閾値が設定され、メモリアービトレーション回路は、少なくとも一つのメモリマスタの各々にっき、最後に要求信号を出力してからの経過時間と所定の閾値とを比較し、該比較の結果、経過時間が所定の閾値を超えきには、そのメモリマスタに対して高い優先順位を与え、これまでアクセスされていたメモリのバンクと同一のバンクを示すァドレス信号を出力しているメモリマスタに対しては、低い優先順位を与え、これまでアクセスされていたバンクと異なるバンクを示すァドレス信号を出力しているメモリマスタに対しては、中位の優先順位を与え、少なくとも一つのメモリマスタのうち一つのメモリマスタのみに高レ、優先順位が与えられたときは、該メモリマスタにメモリの使用権を与えることを特 ί敫とする。

請求項 1 0記載の発明は、請求項 9記載の発明にぉレ、て、メモリァービトレーシヨン回路は、少なくとも一つのメモリマスタに高い優先順位が与えられたものがなく、中位の優先順位が与えられたものが一つ存在するとき、該中位の優先順位が与えられたメモリマスタに対してメモリの使用権を与えることを特徴とする。請求項 1 1記載の発明は、請求項 9又は 1 0記載の発明にぉレ、て、メモリア一ビトレーション回路には、予め固定優先順位が設定され、少なくとも一つのメモリマスダに高レ、優先順位が与えられたものが複数存在するとき、メモリアービトレーション回路は、その複数のメモリマスタのうち固定優先順位が最も高いメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 1 2記載の発明は、請求項 9から 1 1のいずれかに記載の発明において、メモリア一ビトレーション回路には、予め固定優先順位が設定され、少なくとも一つのメモリマスタに高レ、優先順位が与えられたものがなく、中位の優先順位が与えられたものが複数存在するときは、メモリアービトレーション回路は、複数のメモリマスタのうち固定優先順位が最も高いメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 1 3記載の発明は、請求項 9から 1 2のいずれかに記載の発明において、メモリア一ビトレーション回路には、予め固定優先順位が設定され、少なくとも一つのメモリマスタに高い優先順位が与えられたものがなく、また、中位の優先 I頃位が与えられたものもないときは、メモリアービトレーション回路は、低い優先順位が与えられた少なくとも一つのメモリマスタのうち固定優先順位が最も高いメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 1 4記載の発明は、請求項 9記載の発明にぉレ、て、メモリァービトレーシヨン回路は、少なくとも一つのメモリマスタに高い優先順位が与えられたものが複数存在するとき、ラウンドロビン方式により、その高レ、優先順位が与えられた複数のメモリマスタのうち、過去に最も古くメモリの使用権が与えられたメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 1 5記載の発明は、請求項 9又は 1 4記載の発明において、メモリア一ビトレーシヨン回路は、少なくとも一つのメモリマスタに高い優先順位が与えられたものがなく、中位の優先順位が与えられたものが複数存在するときは、ラウンドロビン方式により、その中位の優先順位が与えられた複数のメモリマスタのうち、過去に最も古くメモリの使用権が与えられたメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 1 6記載の発明は、請求項 9、 1 4、 1 5のレ、ずれかに記載の発明において、メモリアービトレーション回路は、少なくとも一つのメモリマスタに高い優先順位が与えられたものがなく、また、中位の優先順位が与えられたものもないときは、ラウンド口ビン方式により、低レ、優先順位が与えられた少なくとも一つのメモリマスタのうち、過去に最も古くメモリの使用権が与えられたメモリマスタに対してメモリの使用権を与えることを特徴とする。

請求項 1 7記載の発明は、請求項 1から 1 6のいずれかに記載の発明において、メモリア一ビトレーション回路は、要求信号を出力しているメモリマスタがーつのみであつたとき、該メモリマスタに対してメモリの使用権を与えることを特徴とする。図面の簡単な説明

図 1は、本発明の調停装置の概略構成を示したプロック図である。図 2は、本発明の第 1および第 2の実施形態の動作を説明するための各信号のタイムチヤ一トである。

図 3は、本発明の第 3および第 4の実施形態の動作を説明するための各信号のタイムチヤ一トである。発明を実施するための最良の形態

以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。

図 1は、本発明の調停装置の概略構成を示したブロック図である。図 1によれば、本発明の調停装置は、メモリアービトレーション回路 1 3、複数のメモリマスタ 1 2、およびメモリ 1 1力ら成る。各メモリマスタ 1 2は、メモリアービトレ一シヨン回路 1 3に対して、メモリ使用権を要求するリクエスト信号、ァドレス信号、アクセスの種類（リード、ライト）を示すリードライト信号、メモリ 1 1を使用中であることを示すビジー信号を出力する。メモリアービトレーション回路 1 3は、メモリ使用権を割り当てるァクノリッジ信号を当該メモリマスタ 1 2に出力する。

各メモリマスタ 1 2は、メモリ使用権を取得したい場合には、リクエスト信号をアサ一トし、同時にァドレス信号およびリードライト信号を確定する。その後、メモリアービトレーション回路 1 3から当該メモリマスタ 1 2にァクノリッジ信号がアサートされると、当該メモリマスタ 1 2は、ビジー信号をアサートして、メモリ 1 1.の使用を開始する。メモリ 1 1の使用を終了するときには、ビジー信号をデアサ一トする。

メモリアービトレーション回路 1 3は、各メモリマスタ 1 2からのリクエスト信号とビジー信号を監視する。ここで、全てのメモリマスタ 1 2がビジー信号をアサ一トしておらず、少なくとも一つのメモリマスタ 1 2からリクエスト信号がアサートされると、それらのメモリマスタ 1 2のうちのいずれかに対してァクノリッジ信号をアサートする。

本発明の第 1の実施形態にっレ、て詳細に説明する。メモリアービトレーション回路 1 3は、メモリ 1 1に最後にアクセスされたバンクとそのときのアクセス種類を記憶する。メモリマスタ 1 2がリクエスト信号をアサートすると、メモリア一ビトレ一シヨン回路 1 3は、当該メモリマスタ 1 2が出力しているアドレス信号およびリードライト信号と、記憶しているバンクおよびアクセス種類を比較する。

その結果、当該メモリマスタ 1 2がアクセスしょうとするバンクがこれまでァクセスされていたバンクとは異なり、且つ両者間のアクセス種類が同種であったときは、当該メモリマスタ 1 2に高レ、優先順位が与えられる。それ以外のときには、当該メモリマスタ 1 2には低い優先順位を与える。このとき、一つのメモリマスタ 1 2のみがリクエスト信号をアサ一トしていた場合には、メモリアービトレーション回路 1 3は、そのメモリマスタ 1 2に付与した優先順位に関わらず、そのメモリマスタ 1 2に対してァクノリッジ信号をアサ一トし、メモリ使用権を与える。

一方、 2つ以上のメモリマスタ 1 2がリクエスト信号をアサ一トしているときに、そのうちの 1つのメモリマスタ 1 2しか高い優先順位を与えなければ、メモリア一ビトレーシヨン回路 1 3は、そのメモリマスタ 1 2に対してァクノリッジ信号をアサートし、メモリ使用権を与える。また、そのうち 2つ以上のメモリマスタ 1 2に高い優先順位を与えたときには、メモリアービトレーション回路 1 3 は、予め設定された固定優先順位を参照し、それらのうち最も高い固定優先順位が設定されるメモリマスタ 1 2に対してァクノリッジ信号をアサ一トし、メモリ使用権を与える。

また、リクエスト信号をアサ一トしているメモリマスタ 1 2がいずれも高い優先順位が与えられておらず、全てのメモリマスタ 1 2に対して低レ、優先順位が与えられている場合にも、メモリアービトレーション回路 1 3は、予め設定された固定優先順位を参照し、それらのうち最も高い固定優先順位のメモリマスタ 1 2 に対してァクノリッジ信号をアサ一トし、メモリ使用権を与える。

図 2は、本実施形態および後述する第 2の実施形態の動作例を説明するための各信号のタイムチャートである。図 2によれば、 T 1の時点では、リクエスト信号をアサ一トしているメモリマスタ 1 2は、メモリマスタ 1 2 1のみであるので、メモリ使用権はメモリマスタ 1 2 1に与えられる。

T 2の時点では、すべてのメモリマスタ 1 2 (メモリマスタ 1 2 1〜1 2 3 ) がリクエスト信号をアサ一トしている。メモリマスタ 1 2 1のァドレス信号は現在アクセスしているバンク 0と同一のバンク（バンク 0 ) を示しているため、メモリマスタ 1 2 1には低い優先順位が与えられる。メモリマスタ 1 2 2のァドレス信号は、現在メモリマスタ 1 2 1によりアクセスされているバンク 0と異なるバンク（バンク 1 ) を示しており、また、リードライト信号も現在のアクセス種類（リード）と同じアクセス種類（リード）を示している。そのため、メモリマスタ 1 2 2には、高い優先順位が与えられる。

メモリマスタ 1 2 3のァドレス信号は、現在アクセスされているバンク 0と異なるバンク（バンク 2 ) を示しているが、リードライト信号は現在のアクセス種類（リード）と異なるアクセス種類（ライト）を示している。そのため、メモリマスタ 1 2 3には、低い優先順位が与えられる。よって、メモリマスタ 1 2 2に対してァクノリッジ信号がアサートされメモリ使用権が与えられる。

T 3の時点では、全てのメモリマスタ 1 2 (メモリマスタ 1 2 1〜 1 2 3 ) 力リクエスト信号をアサートしている。メモリマスタ 1 2 1のアドレス信号は、現在アクセスされているバンク 1とは異なるバンク（バンク 0 ) を示しており、リ一ドライト信号も、現在のアクセス種類（リード）と同一のアクセス種類（リード）を示している。そのため、メモリマスタ 1 2 1には、高い優先順位が与えられる。

メモリマスタ 1 2 2および 1 2 3については、ァドレス信号は、現在アクセスされているバンク 1とは異なるバンク（バンク 0、 2 ) を示しているが、リードライト信号は、現在のアクセス種類（リード）とは異なるアクセス種類（ライト）を示している。そのため、メモリマスタ 1 2 2および 1 2 3には、低い優先順位が与えられる。よって、 T 3の時点では、メモリマスタ 1 2 1のみが高い優先順位が与えられているため、メモリマスタ 1 2 1にメモリ使用権が与えられる。

T 4の時点では、メモリマスタ 1 2 2および 1 2 3力リクエスト信号をアサ一卜している。メモリマスタ 1 2 2のアドレス信号は、現在アクセスされているバンク 0と同一のバンク（バンク 0 ) を示している。そのため、メモリマスタ 1 2 2には、低い優先順位が与えられる。メモリマスタ 1 2 3のァドレス信号は、現在アクセスされているバンク 0とは異なるバンク（バンク 2 )を示しているが、リードライト信号は、現在のアクセス種類（リード）とは異なるアクセス種類（ラィト）を示している。そのため、メモリ 1 2 3には、低い優先順位が与えられる。よって、 T 4の時点では、高い優先順位が与えられたメモリマスタ 1 2は存在しない。

このように、 T 4の時点では、高レ、優先順位が与えられたメモリマスタ 1 2は存在せず、低い優先順位のメモリマスタ 1 2のみが存在することとなるが、本実施形態では、メモリマスタ 1 2 3の固定優先順位よりメモリマスタ 1 2 2の固定優先順位の方を高く設定していたとする。これにより、メモリア一ビトレーション回路 1 3は、メモリマスタ 1 2 3に対してァクノリッジ^ ί言号をアサートし、メモリ使用権を与える。

次に、本発明の第 2の実施形態について詳細に説明する。第 1の実施形態では、高い優先順位が与えられたメモリマスタ 1 2が 2つ以上存在したときや、高い優先順位のメモリマスタ 1 2が存在せず、全てのメモリマスタ 1 2について低い優先順位のみが与えられたときは、予め設定された固定優先順位に従ってメモリ使用権を与えていた。これに対し、本実施形態では、このような状況においてラウンドロビン方式によりメモリ使用権を与える。つまり、本実施形態では、過去に最も古くメモリ使用権が与えられたメモリマスタ 1 2に対して優先的にメモリ使用権を与えている。

図 2を用いて、第 2の実施形態の動作を説明する。 T l、 Τ 2、 Τ 3の時点における動作は第 1の実施形態と同一である。 Τ 4の時点には、高レ、優先順位が与えられたメモリマスタ 1 2は存在せず、メモリマスタ 1 2 2および 1 2 3には低い優先順位が与えられている。ここで、メモリマスタ 1 2 2は、 Τ 2の時点においてメモリ使用権が与えられていた。そのため、ラウンドロビン方式によれば、 Τ 4の時点でのメモリ使用権の優先順位はメモリマスタ 1. 2 2よりメモリマスタ 1 2 3の方が高くなる。よって、 Τ 4の時点では、メモリマスタ 1 2 3にメモリ使用権が与えられる。

次に、本発明の第 3の実施形態について詳細に説明する。本実施形態によるメモリアービトレーション回路 1 3は、各メモリマスタ 1 2が最後のリクエス卜信号をアサートしてからの経過時間と、予め設定された閾値を比較し、経過時間がその閾値を上回ったメモリマスタ 1 2に対して高い優先順位を与える。閾値はメモリマスタ 1 2ごとに独立して異なる値を設定してもよレ、。

経過時間が閾値以下の場合は、第 1、第 2の実施形態と同様に、メモリァービトレーシヨン回路 1 3は、最後にアクセスされたバンク及びそのときのアクセス種類と、リクエスト ί言号をアサ一トしている各メモリマスタ 1 2からのァドレス信号およびリードライト信号を比較する。その結果、異なるバンクへのアクセスを行うものであれば、そのメモリマスタ 1 2には中位の優先順位を与え、そうでない場合には低レ、優先順位が与えられる。

ここで、 1つのメモリマスタ 1 2のみがリクエスト信号をアサ一トしていた場合には、その優先順位によらず、当該メモリマスタ 1 2に対してァクノリッジ信号をアサートし、メモリ使用権が与えられる。また、 2つ以上のメモリマスタ 1 2がリクエスト信号をアサ一トしており、そのなかの 1つのみが高い優先順位が与えられている場合には、当該メモリマスタ 1 2に対してァクノリッジ信号をァサートし、メモリ使用権を与える。また、高い優先順位が与えられたメモリマスタ 1 2は 1つも存在せず、 1つだけ中位の優先順位が与えられたメモリマスタ 1 2が存在するときには、そのメモリマスタ 1 2に対してメモリ使用権が与えられる。

同じく、高レ、優先順位が与えられたメモリマスタ 1 2は 1つも存在せず、中位の優先順位が与えられたメモリマスタが 2つ以上存在するときは、予め設定された固定優先順位に従って、一番高い固定優先順位のメモリマスタ 1 2にメモリ使用権が与えられる。また、高レ、優先順位および中位の優先順位のメモリマスタ 1 2が存在せず、低い優先順位のメモリマスタ 1 2のみが存在する場合も、固定優先順位に従って、一番高い固定優先順位のメモリマスタ 1 2に対してメモリ使用権が与えられる。さらに、高い優先順位が与えられたメモリマスタ 1 2が複数存在するときも、そのうち一番高い固定優先順位のメモリマスタ 1 2にメモリ使用権が与えられる。

図 3は、本実施形態および後述する第 4の実施形態の動作を説明するための各信号のタイムチャートである。図 3によれば、 T 1の時点では、リクエスト信号をアサ一卜しているメモリマスタ 1 2はメモリマスタ 1 2 1のみであるため、メモリ使用権はメモリマスタ 1 2 1に与えられる。

T 2の時点では、全てのメモリマスタ 1 2 (メモリマスタ 1 2 1〜 1 2 3 ) がリクエスト信号をアサ一トしている。メモリマスタ 1 2 1および 1 2 2のァドレス信号は、現在アクセスされているバンク 0とは異なるバンク（バンク 1、 2 ) を示しており、リードライト信号も現在のアクセス種類（リード）と同一のァクセス種類（リード）を示している。そのため、メモリマスタ 1 2 1および 1 2 2 には、中位の優先順位が与えられる。

メモリマスタ 1 2 3のァドレス信号は、現在アクセスされているバンク 0とは異なるバンク（バンク 2 ) を示しているが、リードライト信号は現在のアクセス種類（リード）とは異なるアクセス種類（ライト）を示している。そのため、メモリマスタ 1 2 3には、低い優先順位が与えられる。よって、 T 2の時点では、高レ、優先順位が与えられたメモリマスタ 1 2は存在せず、中位の優先順位のメモリマスタ 1 2が複数存在することになる。本実施形態では、予め設定された固定優先順位は、メモリマスタ 1の固定優先順位よりメモリマスタ 2の固定優先順位を高く設定しているものとする。よって、メモリ使用権はメモリマスタ 1 2 2に与えられる。もし、メモリマスタ 1 2 1の固定優先順位の方がメモリマスタ 1 2 2の固定優先順位より高く設定されていれば、メモリマスタ 1 2 1にメモリ使用権が与えられる。

T 3の時点でも全てのメモリマスタ 1 2 (メモリマスタ 1 2 1〜 1 2 3 ) がリクェスト信号をアサートしている。メモリマスタ 1 2 1のアドレス信号は、現在アクセスされているバンク 1とは異なるバンク（バンク 2 ) を示しており、また、リードライト信号も現在のアクセス種類（リード）と同一のアクセス種類（リード）を示している。そのため、メモリマスタ 1 2 1には、中位の優先順位が与えられる。

メモリマスタ 1 2 2のァドレス信号は、現在アクセスされているバンク 1と同一のバンク（バンク 1 ) を示している。そのため、メモリマスタ 1 2 2には低い優先順位が与えられる。メモリマスタ 1 2 3のアドレス信号は、現在アクセスされているバンク 1と異なるバンク（バンク 2 ) を示しているが、リードライト信号は、現在のアクセス種類（リード）とは異なるアクセス種類（ライト）を示している。そのため、メモリマスタ 1 2 3には、低レ、優先順位が与えられる。よつて、 T 3の時点では、高レ、優先順位が与えられたメモリマスタ 1 2は存在せず、メモリマスタ 1 2 1のみが中位の優先順位となっているため、メモリマスタ 1 2 1にメモリ使用権が与えられる。

T 4の時点では、メモリマスタ 1 2 2および 1 2 3がリクエスト信号をアサ一卜している。メモリマスタ 1 2 2のアドレス信号は、現在アクセスされているバンク 2とは異なるバンク（バンク 1 ) を示しており、また、リードライト信号も現在のアクセス種類（リード）と同一のアクセス種類（リード）を示している。さらに、本実施形態では、メモリマスタ 1 2 2はリクエスト信号をアサ一卜してからの経過時間が、予め設定された閾値を超えていないものとする。よって、メモリマスタ 1 2 2には、中位の優先順位が与えられる。

一方、メモリマスタ 1 2 3は、リクエスト信号をアサートしてからの経過時間がメモリマスタ 1 2 2より長く、本実施形態では、その経過時間が上記閾値を超えているとすると、メモリマスタ 1 2 3には、高い優先順位が与えられる。したがって、 T 4の時点では、メモリマスタ 1 2 3にのみ高い優先順位が与えられ、メモリマスタ 1 2 3にメモリ使用権が与えられる。もし、 T 4の時点で、メモリマスタ 1 2 3の上記経過時間が上記閾：を超えていなければ、メモリマスタ 1 2 3には低い優先順位が与えられるため、メモリマスタ 1 2 2にメモリ使用権が与えられる。

次に、本発明の第 4の実施形態について説明する。第 3の実施形態では、高い優先順位が与えられたメモリマスタ 1 2力 S 2つ以上存在した場合、高レ、優先順位が与えられたメモリマスタ 1 2力； 1つも存在せず、中位の優先順位のメモリマスタ 1 2が 2つ以上存在した場合、または、高い優先順位、中位の優先順位が与えられたメモリマスタ 1 2が 1つも存在せず、低レ、優先順位のメモリマスタ 1 2が 2つ以上存在した場合は、予め設定された固定優先順位に従って、メモリ使用権の優先順位を決定していた。これに対し、本実施形態は、第 2の実施形態で説明したラウンド口ビン方式によりメモリ使用権を与える。

図 3を用いて、本実施形態の動作を説明する。 T 1、 T 3、 T 4の時点における動作の説明は第 3の実施形態と同一である。 T 2の時点では、メモリマスタ 1 2 1および 1 2 2には中位の優先順位、メモリマスタ 1 2 3には低い優先順位が与えられ、高い優先順位が与えられたメモリマスタ 1 2は存在せず、中位の優先順位のメモリマスタ 1 2が複数存在する状態である。

ここで、メモリマスタ 1 2 1は、 T 1の時点でメモリ使用権が与えられていた。メモリマスタ 1 2 2力メモリ使用権が与えられたことがあるとすれば、それは、メモリマスタ 1より前に与えられたものであるため、ラウンドロビン方式によつてメモリマスタ 1 2 2にメモリ使用権が与えられる。産業上の利用可能性

以上の説明より明らかなように、本発明によれば、同一バンク内におけるァクセスページの切り替えや、リードからライト、あるいはライトからリードといつたアクセスの種類が変化する確率を下げ、データ転送性能を向上させることがでさる。

また、本発明の第 3および第 4の実施形態によれば、特定のメモリマスタに対して一定期間内に必ずメモリの使用権を与えることを保証し、ノッファのオーバランやアンダーランを防ぐことができる。

Claims

請求の範囲

1 . 一つのメモリに対する使用権を取得したいとき、その旨を要求する要求信号を出力する、複数のメモリマスタと、

前記要求信号を出力した少なくとも一つのメモリマスタのうちの、一つのメモリマスタに対して前記メモリの使用権を与えるメモリア一ビ卜レーション回路と、を有することを特徴とする調停装置。

2 . 前記複数のメモリマスタは、

前記要求信号を出力する際に、前記メモリへのアクセス内容を示す信号を出力し、

前記メモリア一ビトレーション回路は、

前記アクセス内容を示す信号に基づき、前記少なくとも一つのメモリマスタのうちの一つに前記メモリの使用権を与えることを特徴とする請求項 1記載の調停

3 . 前記アクセス内容を示す信号は、アクセスする前記メモリのアドレスを示すアドレス信号と、前記アドレスへのアクセスがリードであるかライ卜であるかを示すリードライト信号とを含むことを特徴とする請求項 2記載の調停装置。

4 . 前記メモリアービトレーション回路は、これまでアクセスされていた前記メモリのバンクと同一のバンクを示す前記ァドレス信号を出力している前記メモリマスタに対しては、低い優先順位を与え、これまでアクセスされていた前記バンクと異なるバンクを示す前記ァドレス信号を出力している前記メモリマスタに対しては、高い優先順位を与え、前記少なくとも一つのメモリマスタのうち一つのメモリマスタのみに高レ、優先順位が与えられたときは、該メモリマスタに前記メモリの使用権を与えることを特徴とする請求項 3記載の調停装置。

5 . 前記メモリア一ビトレーション回路には、予め固定優先順位が設定され、前記メモリアービトレーション回路は、前記少なくとも一つのメモリマスタのうち複数のメモリマスタに対して高レ、優先順位を与えたとき、前記固定優先順位を参照し、前記複数のメモリマスタのうち前記固定優先順位が最も高いものに対して前記メモリの使用権を与えることを特徴とする請求項 4記載の調停装置。

6 . 前記メモリア一ビトレーション回路は、前記少なくとも一つのメモリマスタの全てに対して低い優先順位を与えたときは、前記少なくとも一つのメモリマスタのうち前記固定優先順位が最も高いものに対して前記メモリの使用権を与えることを特徴とする請求項 5記載の調停装置。

7 . 前記メモリアービトレーション回路は、前記少なくとも一^ 3のメモリマスタのうち複数のメモリマスタに対して高レ、優先順位を与えたとき、ラウンド口ビン方式により、過去に最も古く前記メモリの使用権が与えられたメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 4記載の調停装

8 . 前記メモリア一ビトレーション回路は、前記少なくとも一つのメモリマスタの全てに対して低レ、優先順位を与えたときは、ラウンド口ビン方式により、前記少なくとも一つのメモリマスタのうち過去に最も古く前記メモリの使用権が与えられたメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 4又は 7記載の調停装置。

9 . 前記メモリア一ビトレ一ション回路には、予め所定の閾値が設定され、前記メモリァービトレーシヨン回路は、前記少なくとも一つのメモリマスタの各々にっき、最後に前記要求信号を出力してからの経過時間と前記所定の閾値とを比較し、該比較の結果、前記経過時間が前記所定の閾値を超えるときには、そのメモリマスタに対して高レ、優先順位を与え、これまでアクセスされていた前記メモリのバンクと同一のバンクを示す前記ァドレス信号を出力している前記メモリマスタに対しては、低い優先順位を与え、これまでアクセスされていた前記バンクと異なるバンクを示す前記ァドレス信号を出力している前記メモリマスタに対しては、中位の優先順位を与え、前記少なくとも一つのメモリマスタのうち一つのメモリマスタのみに高レ、優先順位が与えられたときは、該メモリマスタに前記メモリの使用権を与えることを特徴とする請求項 3記載の調停装置。

1 0 . 前記メモリアービトレーション回路は、前記少なくとも一つのメモリマスタに高レ、優先順位が与えられたものがなく、中位の優先順位が与えられたものが一つ存在するとき、該中位の優先順位が与えられたメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 9記載の調停装置。

1. 1 . 前記メモリア一ビトレーション回路には、予め固定優先順位が設定され、前記少なくとも一つのメモリマスタに高レ、優先順位が与えられたものが複数存在するとき、前記メモリアービトレーション回路は、その複数のメモリマスタのうち前記固定優先順位が最も高いメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 9又は 1 0記載の調停装置。

1 2 . 前記メモリァ一ビトレーション回路には、予め固定優先順位が設定され、前記少なくとも一つのメモリマスタに高い優先順位が与えられたものがなく、中位の優先順位が与えられたものが複数存在するときは、前記メモリア一ビトレーション回路は、前記複数のメモリマスタのうち前記固定優先順位が最も高いメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 9 力 1 1のいずれかに記載の調停装置。

1 3 . 前記メモリァービトレーション回路には、予め固定優先順位が設定され、前記少なくとも一つのメモリマスタに高レ、優先順位が与えられたものがなく、また、中位の優先順位が与えられたものもないときは、前記メモリアービトレーション回路は、低レ、優先順位が与えられた前記少なくとも一つのメモリマスタのうち前記固定優先順位が最も高いメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 9力ら 1 2のいずれかに記載の調停装置。

1 4 . 前記メモリアービトレーション回路は、前記少なくとも一つのメモリマスタに高レ、優先順位が与えられたものが複数存在するとき、ラウンドロビン方式により、その高い優先順位が与えられた複数のメモリマスタのうち、過去に最も古く前記メモリの使用権が与えられたメモリマスタに対して前記メモリの使用権を与えることを特徵とする請求項 9記載の調停装置。

1 5 . 前記メモリァービトレ一ション回路は、前記少なくとも一つのメモリマスタに高い優先順位が与えられたものがなく、中位の優先順位が与えられたものが複数存在するときは、ラウンド口ビン方式により、その中位の優先順位が与えられた複数のメモリマスタのうち、過去に最も古く前記メモリの使用権が与えられたメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 9又は 1 4記載の調停装置。

1 6 . 前記メモリア一ビトレーション回路は、前記少なくとも一^ 3のメモリマスタに高レ、優先順位が与えられたものがなく、また、中位の優先順位が与えられたものもないときは、ラウンドロビン方式により、低レ、優先順位が与えられた前記少なくとも一^つのメモリマスタのうち、過去に最も古く前記メモリの使用権が与えられたメモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 9、 1 4、 1 5のいずれかに記載の調停装置。

1 7 . 前記メモリアービトレーション回路は、前記要求信号を出力しているメモリマスタが一つのみであったとき、該メモリマスタに対して前記メモリの使用権を与えることを特徴とする請求項 1力ら 1 6のいずれかに記載の調停装置。