WO2001056071A1 - Procede de production d'une tranche epitaxiale de silicium - Google Patents

Procede de production d'une tranche epitaxiale de silicium Download PDF

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WO2001056071A1
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Hiroshi Takeno
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Shin-Etsu Handotai Co., Ltd.
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    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Definitions

  • the present invention relates to a method of manufacturing a silicon epitaxial wafer having an internal gelling ability.
  • a wafer is cut out from a silicon single crystal grown by the Czochralski method (CZ method) and the surface is mirror-polished.
  • CZ method Czochralski method
  • a silicon single crystal wafer CZ silicon mirror surface wafer
  • supersaturated interstitial oxygen is contained in the single crystal grown by the CZ method, and interstitial oxygen is precipitated during the heat history from solidification during the crystal pulling process to cooling to room temperature. Oxygen precipitation nuclei are formed.
  • the oxygen precipitation nucleus grows and oxygen precipitation proceeds, and micro defects due to oxygen precipitates are generated inside the semiconductor wafer.
  • IG internal gettering
  • CZ silicon mirror wafers (hereinafter silicon wafers or silicon wafers) have been developed.
  • silicon wafers or silicon wafers have been developed.
  • FIG. 6 (a) in the CZ silicon mirror wafer 10, a large number of oxygen precipitation nuclei 12 are formed during the crystal pulling process from the solidification of the crystal to the cooling to room temperature. Therefore, the precipitation nuclei grow in the manufacturing process of the semiconductor device, and the oxygen precipitation proceeds.
  • the epitaxial wafer 16 where the epitaxial layer 14 was grown since the epitaxial growth process was at a high temperature of 1000 ° C or more, as shown in FIG. A large number of oxygen precipitate nuclei 12 formed in the pulling-up process are solutionized in the epitaxial growth process, and oxygen precipitation in the semiconductor device manufacturing process is suppressed as compared with the CZ mirror surface wafer. Therefore, the epitaxial wafer had a problem in that the IG capability was reduced.
  • Conventional techniques for solving this problem include a sand blast (SB) method and a polysilicon film on the back surface.
  • External Gettering (EG) method such as a method of depositing (PBS method).
  • the problem with the EG method is that the distance between the semiconductor device fabrication area (front surface) and the gettering site (back surface) becomes long, and it takes time to capture impurities. This situation becomes more remarkable when the temperature of the semiconductor device manufacturing process is lowered, because the time required for impurities to diffuse to the back surface becomes longer.
  • the epitaxial wafer has a problem that the IG capability is inferior because oxygen precipitation in the semiconductor device manufacturing process is suppressed as compared with the CZ mirror wafer.
  • a technique for performing IG processing on an epitaxial wafer a technique described in Japanese Patent No. 2725440 is known.
  • Japanese Patent No. 2725440 since a silicon substrate having a considerably high oxygen concentration (16 to 19 ⁇ 10 17 / cm 3 ) is targeted, excessive oxygen precipitation occurs. And the substrate strength may be reduced.
  • the present invention has been made in view of such problems in the prior art, and performs heat treatment at a temperature of 450 ° C. to 750 ° C. on an epitaxial wafer in which oxygen precipitate nuclei have been reduced in the epitaxial growth step. As a result, an oxygen precipitation nucleus is newly formed, and the oxygen precipitation proceeds in the subsequent device manufacturing process. It is an object of the present invention to provide a novel production method of an epitaxial wafer capable of effectively increasing oxygen precipitates even when using a wafer.
  • the interstitial oxygen concentration of 4xl0 1 7 / cm 3 ⁇ 10xl0 17 / cm: i silicon substrate 1000 ° Shirikonepi that in C or more temperature to form a E Bitakisharu layer evening Kisharuue The heat treatment is performed on the wafer at a temperature of 450 to 750 ° C. Above interstitial oxygen More preferably, the concentration is between 6xl0 17 / cnr i and 10xl0 17 / cin 3 .
  • this interstitial oxygen concentration does not reach 4xl0 17 atoms / cm 3, preferably 6xl0 17 atoms / cm 3 , it is difficult to form oxygen precipitate nuclei. If the interstitial oxygen concentration exceeds 10xl0 17 atoms / cm 3 , a large amount of oxygen precipitation nuclei is formed, so that oxygen precipitation is excessive in the device manufacturing process, and the possibility of wafer deformation increases.
  • the unit of the above-mentioned interstitial oxygen concentration is shown using the standards of the Japan Electronic Industry Development Association (JEIDA).
  • the heat treatment temperature is more preferably 500 ° C to 700 ° C.
  • the heat treatment temperature is lower than 450 ° C., preferably lower than 500 ° C.
  • diffusion of interstitial oxygen is extremely slowed, and oxygen precipitate nuclei are hardly formed.
  • the heat treatment temperature exceeds 750 ° C., preferably 700 ° C., the degree of supersaturation of interstitial oxygen decreases, so that oxygen precipitation nuclei are hardly formed.
  • the heat treatment time at 450 ° C to 750 ° C is preferably performed in the range of 30 minutes to 24 hours. It is necessary to perform this heat treatment for at least 30 minutes for the formation of oxygen precipitation nuclei. On the other hand, if this heat treatment is performed for more than 24 hours, there is a problem that productivity is reduced.
  • the preferred range of this heat treatment time is 1 to 8 hours.
  • FIG. 1 is a sectional view of a silicon wafer 8 showing a method of manufacturing an epitaxial wafer according to the method of the present invention in the order of steps.
  • FIG. 2 is a graph showing the relationship between the heat treatment temperature and the internal defect density of the epitaxial wafer in Experimental Example 1.
  • FIG. 3 is a graph showing the relationship between the heat treatment temperature and the internal defect density of the wafer in Experimental Example 2.
  • FIG. 4 is a graph showing the relationship between the heat treatment temperature and the internal defect density of the epitaxial wafer in Experimental Example 3.
  • FIG. 5 is a graph showing the relationship between the heat treatment temperature and the internal defect density of the epitaxial wafer in Experimental Example 4.
  • FIG. 6 is a cross-sectional view of a silicon wafer showing a conventional method for manufacturing an epitaxial wafer in the order of steps.
  • FIGS. 1 (a) and 1 (b) are similar to the above-described conventional method of manufacturing a silicon wafer, and the silicon wafer 10 has a large number of oxygen precipitates formed during the pulling-up of the CZ crystal.
  • the nucleus 12 is present (Fig. 1 (a)), but the epitaxy layer 1 is formed on the silicon wafer 10 by a high-temperature treatment of 1000 ° C or more, for example, about 1100 to 1150 ° C in the epitaxy growth process.
  • a large number of oxygen precipitate nuclei 12 are in solution, and the number of oxygen precipitate nuclei 12 is greatly reduced [Fig. 1 (b)].
  • a large number of oxygen precipitation nuclei 18 are newly generated by subjecting the reduced shrinkage amber 16 with a heat treatment of 450 to 750 ° C to at least 30 minutes. In this way, many new oxygen precipitation nuclei 18 By doing so, the deposition of oxygen proceeds in the subsequent device manufacturing process, and it is possible to obtain an epitaxial wafer without a decrease in IG capability.
  • the oxygen concentration of the silicon substrate used in the present experimental example was measured by an inert gas melting method using the Fourier-exchange infrared spectroscopy obtained using a substrate with a normal resistivity (1 to 20 ⁇ -cm).
  • the oxygen concentration is calculated based on the correlation with the inert gas melting method, and the unit of oxygen concentration is based on the standards of the Japan Electronic Industry Development Association (JEIDA).
  • JEIDA Japan Electronic Industry Development Association
  • B-doped silicon substrates with resistivity of about 10, 0.016 and 0.008 Q-cm were prepared. Substrate diameter 8 inches, a crystal orientation is ⁇ 100>, initial oxygen concentration is 6 ⁇ 8xl0 17 / cm 3 (12 ⁇ 16ppma ).
  • a silicon single crystal was deposited on these silicon substrates by epitaxy (hereinafter sometimes referred to as epitaxy) to produce an epitaxy wafer at 1100 ° C.
  • This epitaxy wafer was subjected to a heat treatment at a temperature between 400 ° C and 800 ° C for 4 hours. Then, heat treatment for oxygen precipitation was performed at 800 ° C for 4 hours + 1000 ° C for 6 hours, and the internal defect density was evaluated by infrared scattering tomography.
  • the device used was M0-401 manufactured by Mitsui Kinzoku Mining Co., Ltd.
  • Figure 2 shows the relationship between the heat treatment temperature after shrimp growth and the internal defect density. It can be seen that the internal defect density increases depending on the temperature, and the density increases at 450 to 750 ° C, especially at 500 to 700 ° C. Furthermore, the lower the substrate resistivity, the greater the effect of the heat treatment. About 2 10 1 () 111 3 internal defect density is detected the upper limit of the present measurement conditions. At higher densities, the defects overlap and become indistinguishable. (Experimental example 2)
  • Figure 3 shows the relationship between the heat treatment temperature after epi growth and the internal defect density.
  • the internal defect density is increasing depending on the temperature. Furthermore, the lower the substrate resistivity, the greater the effect of the heat treatment. This indicates that a heat treatment time of 30 minutes after shrimp growth is sufficiently effective.
  • FIG 4 shows the relationship between the heat treatment temperature after epi growth and the internal defect density.
  • the internal defect density is increasing depending on the temperature. From this, it is understood that the heat treatment after the epitaxial growth is also effective for the As-doped substrate.
  • An Sb-doped silicon substrate having a resistivity of 0.02 ⁇ -cm was prepared. Substrate diameter 8 inches, a crystal orientation foil 100>, the initial oxygen concentration 8 ⁇ 10xl0 '7 / cm: a i (16 ⁇ 20ppma). Epitaxial growth of 1100 ° C on this silicon substrate A silicon single crystal was further deposited to produce an epitaxy wafer (this epitaxy wafer was subjected to a heat treatment at a temperature between 400 ° C and 800 ° C for 12 hours. Oxygen precipitation heat treatment was performed at CC / 4 hours + 1000 ° C / 16 hours, and the internal defect density was evaluated by infrared scattering tomography.
  • Figure 5 shows the relationship between the heat treatment temperature after epi growth and the internal defect density.
  • the internal defect density is increasing depending on the temperature. This indicates that the heat treatment after shrimp growth is also effective for Sb-doped substrates.
  • a silicon epitaxial wafer is subjected to a heat treatment at a temperature of 450 ° C. to 75 ° C. (TC) to thereby provide an epitaxial wafer having IG capability, particularly a silicon substrate.
  • TC 450 ° C. to 75 ° C.

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Description

明 細 シリコンェピタキシャルゥェ一ハの製造方法 技術分野
本発明は、 イ ンターナルゲッ夕 リング能力を有するシリコンェピタキ シャルゥエーハの製造方法に関する。 背景技術
従来、 一般に I C や LSI 等の半導体装置を作製する半導体ゥエー八とし ては、 チヨクラルスキー法 （CZ 法） によって育成したシリコン単結晶か らゥェ一ハを切り出し、 表面を鏡面研磨して製造したシリコン単結晶ゥ ヱーハ （CZ シリコン鏡面ゥヱーハ） が用いられる。 CZ 法で育成した単結 晶中には過飽和の格子間酸素が含まれており、 結晶引き上げ工程中の固 化してから室温まで冷却されるまでの熱履歴の間に、 格子間酸素は析出 され、 酸素析出核が形成される。 I C 等の製造工程において熱処理が施さ れると、 この酸素析出核が成長して酸素析出が進行し、 半導体ゥェーハ 内部に酸素析出物に起因する微小欠陥が発生する。
このような酸素析出物による微小欠陥は、 半導体ゥエー八の内部領域 (バルク領域） に存在する場合には、 いわゆるイ ンターナルゲッタ リ ン グ （Internal Gettering : I G) によ り重金属不純物等を捕獲するゲッ夕 —サイ ト と して働き、 好適である。 しかし、 半導体ゥェ一ハの表面近傍 のデバイス作製領域に存在すると、 デバイス特性の劣化が生じて、 歩留 まりに直接悪影響を及ぼすことが知られている。
近年、 半導体ゥエーハ表面近傍の半導体デバイスの作製領域を無欠陥 化するために、 CZ シリコン鏡面ゥエーハ （以下シリコンゥエーハ又はシ リコン基板ということがある） に変わって、 CZ シリコン鏡面ゥェ一ハ上 に気相成長によってシリコン単結晶を堆積させたェピタキシャルゥエ ー ハの需要が高まっている。 図 6 ( a ) に示すごと く、 CZ シリコン鏡面ゥ ェ一ハ 1 0では、 結晶引き上げ工程において結晶が固化してから室温ま で冷却される間に、 多数の酸素析出核 1 2が形成されるため、 半導体デ バイスの製造工程でその析出核が成長することにより、 酸素析出が進行 する。
しかし、 ェピタキシャル層 1 4を成長させたェビタキシャルゥヱーハ 1 6では、 ェピタキシャル成長工程が 1000°C以上の高温であるために、 図 6 ( b ) に示すごとく、 CZ 結晶の引き上げ工程で形成された多数の酸 素析出核 1 2がェピタキシャル成長工程で溶体化して、 半導体デバイス の製造工程での酸素析出が CZ 鏡面ゥェ一ハと比較して抑制される。 従つ て、 ェピタキシャルゥェ一ハでは I G 能力が低下することに問題があった, この問題を解決するための従来技術と しては、 サン ドブラス ト （SB ) 法 や裏面にボリシリコン膜を堆積させる方法 （PBS 法） 等のイクスターナル ゲヅ夕リング （External Gettering : EG) 手法が挙げられる。
このような E G手法であると、 半導体デバイスの作製領域 （表面） と ゲッタ リ ングサイ ト （裏面） との距離が遠くなり、 不純物を捕獲するの に時間がかかることが問題となる。 この事情は、 半導体デバイスの製造 工程が低温化すると、 不純物が裏面まで拡散するために必要な時間が長 くなるため、 さらに顕著となる。
従って、 半導体デバイスの作製領域 （表面） とゲッ夕 リ ングサイ ト (バルク） との距離が近い I G 手法を用いることが望ましい。 しかし、 ェ ピタキシャルゥェ一ハでは、 半導体デバイスの製造工程での酸素析出が CZ 鏡面ゥェ一ハと比較して抑制されるために、 I G 能力が劣るという問題 があった。 一方、 ェビタキシャルゥエ ーハに I G処理を施す技術と しては特許第 2 7 2 5 4 6 0号公報に記載のものが知られている。 しかし、 特許第 2 7 2 5 4 6 0号公報記載の技術によれば、 酸素濃度がかな り高い（16〜 19xl017/cm3 )シリコン基板を対象としたものであるため、 酸素析出が過多 になり、 基板強度が低下する可能性がある。 また、 当該公知技術によれ ば、 主として S bが高濃度に ド一プされたゥエ ーハを対象としているも のであるため、 S b濃度が高い結晶を引き上げる必要があるが、 その際. シリコン融液からの酸素の蒸発により、 引き上げた結晶の ト ップからポ トムにかけての酸素濃度が激減してしまう という問題があった。 従って. このような高酸素濃度のゥエ ーハに限定すると、 引き上げ結晶のごく一 部から しかゥエーハを作製することができず、 生産性が悪化するという 新たな問題が生じてしまう。 発明の開示
本発明はこのような従来技術における問題点に鑑みなされたもので、 ェビタキシャル成長工程で酸素析出核が減少したェピ夕キシャルゥエー 八に対して、 450°C〜 750 °Cの温度で熱処理を施すことにより新たに酸素 析出核を形成させて、 その後のデバイス製造工程で酸素析出が進行する ようにした I G 能力を有するェビタキシャルゥェ一ハ、 特にシリコン基板 として比較的低酸素濃度のゥエ ーハを用いても、 酸素析出物を効果的に 増加させることができるようにしたェビタキシャルゥェ一ハの新規な製 造方法を提供することを目的とする。
本発明のシリコンェピ夕キシャルゥエー八の製造方法は、 格子間酸素 濃度が 4xl01 7/cm3〜 10xl017/cm:iのシリコン基板に 1000°C以上の温度でェ ビタキシャル層を形成したシリコンェピ夕キシャルゥエ ーハに対して、 450 °C〜 750°Cの温度で熱処理を施すこ とを特徴とする。 上記格子間酸素 濃度が 6xl017/cnri〜10xl017/cin3 であるのがさらに好ましい。 この格子間 酸素濃度が 4xl017atoms/cm3好ましくは 6xl017atoms/cm3に達しないと酸素 析出核が形成されにくい。 格子間酸素濃度が 10xl017atoms/cm3を超えると 多量の酸素析出核が形成されるために、 デバイス製造工程で酸素析出が 過多となり ゥェ一ハの変形が生じる可能性が高く なる。 なお、 上記した 格子間酸素濃度の単位は、 日本電子工業振興会 （ J E I D A) の基準を 用いて示されている。
上記熱処理温度としては 500°C〜700°Cがさらに好ま しい。 この熱処理 温度が 450°C好ましくは 500°C未満であると格子間酸素の拡散が極端に遅 くなり酸素析出核が形成されにくい。 また、 熱処理温度が 750°C好ましく は 700°Cを超えると格子間酸素の過飽和度が低くなるため酸素析出核が形 成されにくい。
上記した 450°C〜750°Cの熱処理の時間は 30 分〜 24 時間の範囲で行う のが好適である。 酸素析出核の形成にはこの熱処理を少なく とも 30 分行 うことが必要であり、 一方この熱処理を 24 時間を超えて行うことは生産 性の低下という問題が生じて しまう。 この熱処理時間の好ま しい範囲は 1〜8時間である。
また、 本発明方法においては、 N型で析出しにくいことが知られてい る抵抗率が 0.02Q-cm以下のシリコン基板 （ェピタキシャル層を形成する ゥエーハ） や、 P型の 0.02Q-cm以下のシリコン基板を用いたェピタキシ ャルゥヱ一八に対して、 450°C〜750°Cの温度で熱処理を施すことによ り、 よ り効果的に酸素析出核を形成させることができる。 上記基板の ドーパ ン トとしては、 ボロン （B) 、 ヒ素 （As) 又はアンチモン （Sb) を用いる のが好適である。 図面の簡単な説明 図 1は、 本発明方法のェピタキシャルゥユ ーハの製造方法を工程順に 示すシリコンゥエー八の断面図である。
図 2は、 実験例 1 における熱処理温度とェピ夕キシャルゥエーハの内 部欠陥密度の関係を示すグラフである。
図 3は、 実験例 2における熱処理温度とェビ夕キシャルゥヱ一ハの内 部欠陥密度の関係を示すグラフである。
図 4は、 実験例 3における熱処理温度とェビ夕キシャルゥエーハの内 部欠陥密度の関係を示すグラフである。
図 5は、 実験例 4における熱処理温度とェピタキシャルゥエーハの内 部欠陥密度の関係を示すグラフである。
図 6は、 従来のェビタキシャルゥエ ーハの製造方法を工程順に示すシ リコンゥエーハの断面図である。 発明を実施するための最良の形態
以下に本発明の実施形態を添付図面中、 図 1に基づいて説明する。 図 1 ( a ) 及び （ b ) は、 前述した従来のェビ夕キシャルゥェ一八の 製造方法と同様であり、 シリコンゥエーハ 1 0には CZ 結晶の引き上げェ 程で形成された多数の酸素析出核 1 2が存在する 〔図 1 ( a ) 〕 が、 こ のシリコンゥエーハ 1 0上にェピタキシャル成長工程において 1000°C以 上、 例えば 1100〜 1150°C程度の高温処理によってェピタキシャル層 1 4 を成長させると、 多数の酸素析出核 1 2が溶体化し、 酸素析出核 1 2の 数は大幅に減少してしまう 〔図 1 ( b ) 〕 。
本発明の特徴的工程は図 1 ( c ) に示されるごと く、 この酸素析出核
1 2の減少したェビ夕キシャルゥエーハ 1 6に対して 450°C〜 750°Cの熱 処理を少なく とも 30 分施すことによって多数の酸素析出核 1 8を新たに 発生させることである。 このように新たに多数の酸素析出核 1 8をさせ ておく ことによって、 その後のデバイス製造工程で酸素析出が進行し、 IG 能力の低下のないェピタキシャルゥエーハを得ることができるもので ある。
実施例
以下に実験例をあげて本発明をさらに具体的に説明する。 尚、 本実験 例に用いたシリコン基板の酸素濃度は、 不活性ガス融解法による測定値 を、 通常抵抗率 （ 1〜20Ω- cm) の基板を用いて求められたフーリエ交換 赤外分光法と不活性ガス融解法との相関関係に基づいて換算されたもの であり、 酸素濃度の単位は、 日本電子工業振興会 （JEIDA) の基準を用い たものである。
(実験例 1 )
抵抗率が約 10、 0.016 及び 0.008Q-cmの B ドーブシリコン基板を準備し た。 基板直径は 8 イ ンチ、 結晶方位は < 100>、 初期酸素濃度は 6〜 8xl017/cm3 (12〜16ppma) である。 これらのシリコン基板上に、 ェピタキ シャル成長 （以下、 ェピ成長ということがある） によ りシリコン単結晶 を堆積させて、 1100°Cのェピ夕キシャルゥエ ーハを作製した。 このェピ タキシャルゥェ一ハに対して、 400°Cから 800°Cの間の温度で 4 時間の熱 処理を施した。 その後、 800°C/4 時間 + 1000°C 6 時間の酸素析出熱処理 を施して、 内部欠陥密度を赤外散乱トモグラフ法によ り評価した。 装置 は、 三井金属鉱業社製 M0- 401 を用いた。
図 2にェビ成長後の熱処理温度と内部欠陥密度との関係を示す。 これ を見ると温度に依存して内部欠陥密度が高く なつており、 450〜750°C、 特に 500〜700°Cで密度が高くなつている。 さらに基板抵抗率が低いほど 熱処理の効果が大きくなつている。 内部欠陥密度の約 2 101() 1113は本測定 条件での検出上限である。 これよ り高い密度の場合は、 欠陥が重なり合 うために区別できなくなる。 (実験例 2 )
実験例 1で準備したェピタキシャルゥヱ一八の中で、 基板抵抗率が 0.016 及び 0.008Q-cni のェピタキシャルゥェ一ハに対して、 400°Cから 800°Cの間の温度で 30 分の熱処理を施した。 その後、 実験例 1 と同様に 800°C/ 時間 + 1000°C/16 時間の酸素析出熱処理を施して、 内部欠陥密度 を赤外散乱トモグラフ法により評価した。
図 3にェピ成長後の熱処理温度と内部欠陥密度との関係を示す。 温度 に依存して、 内部欠陥密度が高くなつている。 さらに基板抵抗率が低い ほど熱処理の効果が大きくなつている。 このことから、 ェビ成長後の熱 処理時間が 30分でも十分に効果があることがわかる。
(実験例 3 )
抵抗率が 0.012及び 0.009Ω- cmの As ドーブシリコン基板を準備した。 基板直径は 6 イ ンチ、 結晶方位は < 100 >、 初期酸素濃度は 7〜 9xl017/cm3(14〜18ppma)である。 これらのシリコン基板上に、 1100°Cのェ ピタキシャル成長によりシリコン単結晶を堆積させて、 ェピタキシャル ゥェ一ハを作製した。 このェビタキシャルゥェ一ハに対して、 400°Cから 800°Cの間の温度で 4 時間の熱処理を施した。 その後、 800°C/4 時間 + 1000°C/16 時間の酸素析出熱処理を施して、 内部欠陥密度を赤外散乱トモ グラフ法により評価した。
図 4にェピ成長後の熱処理温度と内部欠陥密度との関係を示す。 温度 に依存して、 内部欠陥密度が高くなつている。 このことから、 ェピ成長 後の熱処理は As ド一プ基板に対しても効果があることがわかる。
(実験例 4 )
抵抗率が 0.02Ω- cm の Sb ドープシリコン基板を準備した。 基板直径は 8 イ ンチ、 の結晶方位はく 100>、 初期酸素濃度は 8〜10xl0'7/cm:i(16〜 20ppma)である。 このシリコン基板上に、 1100°Cのェピタキシャル成長に よ りシリコン単結晶を堆積させて、 ェピタキシャルゥエーハを作製した ( このェピタキシャルゥエーハに対して、 400°Cから 800°Cの間の温度で 12 時間の熱処理を施した。 その後、 800°C /4 時間 + 1000°C / 16 時間の酸素析 出熱処理を施して、 内部欠陥密度を赤外散乱トモグラフ法によ り評価し た。
図 5にェピ成長後の熱処理温度と内部欠陥密度との関係を示す。 温度 に依存して、 内部欠陥密度が高くなつている。 このことから、 ェビ成長 後の熱処理は Sb ドープ基板に対しても効果があることがわかる。
(比較例 1 )
実験例 1 〜 4 と同じ条件でェビタキシャルゥエ ーハを作製した後に、 400°Cから 800°Cの熱処理を行わずに、 800°C /4時間 + 1000°C /32時間の酸 素析出熱処理を施して、 内部欠陥密度を赤外散乱トモグラフ法によ り評 価した。 その結果、 何れの基板抵抗率のェビタキシャルゥェ一ハにおい ても、 内部欠陥密度は lOVcm3オーダ一以下となった。
上述した実験例 1 〜 4及び比較例 1の結果から、 シリコンェビ夕キシ ャルゥェ一八に 450°C〜 750°C、 好ましくは 500°C〜700°Cの熱処理を施す ことにより、 内部欠陥密度を高くできることがわかった。 また、 何れの ドーパン トの場合も効果があることがわかった。 さらに、 B ド一ブの場合 は、 基板抵抗率が低いほど効果的であることがわかった。 産業上の利用可能性
以上述べたごと く、 本発明によれば、 シリコンェピ夕キシャルゥエ ー 八に対して、 450 °C〜 75(TCの温度で熱処理を施すことにより、 I G 能力を 有するェピタキシャルゥエーハ、 特にシリコン基板と して比較的低酸素 濃度のゥエ ーハを用いても酸素析出物を効果的に増加させることができ るェピタキシャルゥェ一ハを製造できるものである。

Claims

請 求 の 範 囲
1 . 格子間酸素濃度が 4xl017/cn！3〜 10xl017/cm3のシリコン基板に 1000°C 以上の温度でェピタキシャル層を形成したシリコンェピタキシャルゥェ —八に対して、 450X；〜 75(TCの温度で熱処理を施すことを特徴とするシ リコンェピ夕キシャルゥェ一ハの製造方法。
2 . 前記格子間酸素濃度が 6xl017/cm3〜10xl017/cin3 であることを特徴と する請求項 1に記載のシリコンェビタキシャルゥエー八の製造方法。
3. 前記熱処理を 500°C〜700°Cで行うことを特徴とする請求項 1又は 2 に記載のシリコンェピタキシャルゥエーハの製造方法。
4. 前記ェピ夕キシャルゥェ一ハの基板抵抗率が 0.02Q-cm以下であるこ とを特徴とする請求項 1〜 3のいずれか 1項に記載のシリコンェビタキ シャルゥヱ一八の製造方法。
5. 前記ェピタキシャルゥェ一ハの基板の ドーパン トがボロン、 ヒ素又 はアンチモンであることを特徴とする請求項 1〜 4のいずれか 1項に記 載のシリコンェピ夕キシャルゥエーハの製造方法。
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