WO2001045269A1 - Circuit de surechantillonnage et convertisseur numerique/analogique - Google Patents

Circuit de surechantillonnage et convertisseur numerique/analogique Download PDF

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WO2001045269A1
WO2001045269A1 PCT/JP2000/008902 JP0008902W WO0145269A1 WO 2001045269 A1 WO2001045269 A1 WO 2001045269A1 JP 0008902 W JP0008902 W JP 0008902W WO 0145269 A1 WO0145269 A1 WO 0145269A1
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WO
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sampling
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digital
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PCT/JP2000/008902
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English (en)
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Inventor
Yukio Koyanagi
Original Assignee
Sakai, Yasue
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/028—Polynomial filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/508—Details relating to the interpolation process

Definitions

  • the present invention relates to an oversampling processing circuit for interpolating between discretely input data and a digital-to-analog converter using the same.
  • a finite value other than 0 in a local area and becomes 0 in other areas will be referred to as a ⁇ finite base ''. .
  • D / A over-sampling
  • Digital-to-analog converters are used.
  • Such a D / A converter generally uses a digital filter to interpolate between input digital data and increase the sampling frequency in a pseudo manner. Thus, a stair-like signal waveform is generated and held, and then passed through a one-pass filter to output a smooth analog audio signal.
  • the data interpolation method disclosed in 380 090 is known.
  • This data interpolation method uses a sampling function that can be differentiated only once in the entire region and only needs to consider only four sampling points, two before and after the interpolation position.
  • This sampling function differs from the sine function defined by sin (TT ft) / ( ⁇ ft) when the sampling frequency is ⁇ digital evening the c generally has the advantage of not occur truncation errors even if the interpolation calculation using the Rudeta, sets the waveform data Isseki the sampling function described above to FIR (finite impulse respo nse) fill evening tap coefficients Oversampling is performed by using a digital filter.
  • FIR finite impulse respo nse
  • a digital-to-analog converter can be configured by connecting a low-pass filter to the subsequent stage of the oversampling circuit, but the various problems that have occurred in the conventional oversampling circuit described above are This also occurred in digital-to-analog converters configured using this. Disclosure of the invention
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide an oversampling processing circuit and a digital-to-digital converter that can reduce the circuit scale and component cost. An object of the present invention is to provide an analog converter.
  • the over-sampling processing circuit includes a plurality of step functions, each of which corresponds to each of a plurality of digital data input at a predetermined interval, synchronized with the input timing of these digital data.
  • the data is generated by the generating means, and the data having the value of each step function is digitally integrated a plurality of times by each of the plurality of integration processing means, and then added by the adding means. In this way, by generating a step function corresponding to each of the input digital data, performing digital integration and adding the results, an output data whose value changes smoothly is obtained.
  • each value of the above-mentioned step function corresponds to each value of the step function obtained by differentiating each of these piece-wise polynomials a plurality of times with respect to a predetermined sampling function formed by the piece-wise polynomial. Is desirable.
  • a waveform corresponding to a predetermined sampling function can be obtained, and convolution operation by the sampling function is equivalent to combining the step function.
  • the processing content can be simplified, and the processing amount required for the over-sampling processing can be reduced.
  • the areas of the positive region and the negative region are set to be equal.
  • the divergence of the integration result by the integration processing means can be theoretically prevented.
  • the above-mentioned sampling function be differentiable only once over the entire region and have a finite value. It is considered that natural phenomena can be sufficiently approximated if the entire region can be differentiated only once. Furthermore, by setting the number of times of differentiation to be small, the number of times of digital integration by the integration processing means can be reduced. Simplification is possible.
  • the reset operation by the reset means described above is performed at the timing when the value of the sampling function becomes 0, and more preferably when the value of the sampling function on a finite scale converges to 0 while maintaining differentiability. It is desirable to perform in.
  • the integration result by each integration processing means is theoretically also 0. Accumulation of errors can be prevented without affecting processing.
  • the value is theoretically the value in all of the multiple digital integration operations. Since it becomes 0, the operation of each digital integration operation can be reset separately, and furthermore, accumulation of errors can be prevented.
  • the above-mentioned step function is a function of —1, +3, +5, one 7, —7, +5, +3, —1 in a predetermined range corresponding to five equally spaced digital data. It consists of eight divided areas of the same width, and it is desirable that two of these eight weighting factors correspond to the input interval of digital data.
  • a simple weighting factor represented by an integer the mechanism for generating the step function can be simplified.
  • the number of times digital integration is performed is two, and it is desirable to output data whose value changes quadratically from the integration processing means.
  • the digital integration performed by the integration processing means is an arithmetic processing for accumulating input data, and it is desirable to repeat this arithmetic processing n times in one cycle in which digital data is input.
  • Such an operation of accumulating data can be realized only by adding the input data to the held data, so that the configuration of the integration processing means can be simplified, and the repetition speed of the arithmetic processing can be reduced. Since it is easy to increase the speed, the multiple n of the oversampling can be set to a large value without increasing the complexity of the configuration and the cost of parts.
  • FIG. 1 is an explanatory diagram of a sampling function used for an interpolation operation in an over-one sampling processing circuit according to an embodiment
  • Figure 2 shows the relationship between sample values and the interpolated values between them.
  • FIG. 3 is a diagram showing a waveform obtained by differentiating the sampling function shown in FIG. 1 once,
  • FIG. 4 is a diagram showing a waveform obtained by further differentiating the line function shown in FIG. 3,
  • FIG. 5 is a diagram illustrating a configuration of an oversampling processing circuit according to the present embodiment.
  • FIG. 6 is a diagram illustrating operation timing of generation of a sampling function.
  • FIG. 7 is a diagram for explaining the operation timing of the convolution operation
  • FIG. 8 is a diagram showing a detailed configuration of the over-sampling processing circuit shown in FIG. 5
  • FIG. 9 is a timing chart for explaining various signals output from the timing control unit
  • FIG. 10 is a diagram shown in FIG. FIG. 1 is a diagram showing a configuration of a D / A converter using an over-sampling processing circuit
  • FIG. 11 is a diagram showing a configuration of an oversampling processing circuit using another method of generating a step function
  • FIG. 12 is a diagram for explaining the operation timing of the generation of the standardization function in the oversampling processing circuit of the modified example shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is an explanatory diagram of a sampling function used for an interpolation operation in the oversampling processing circuit of the present embodiment.
  • This sampling function H (t) is disclosed in WO 99Z38090 and is represented by the following equation.
  • FIG. 2 is a diagram showing the relationship between sample values and interpolated values between them. As shown in Fig. 2, the four sample positions are t1, t2, t3, and t4, and the interval between them is 1. The interpolation value y corresponding to the interpolation position t0 between the sample positions t2 and t3 is
  • Y (t) indicates each sample value at the sample position t.
  • each of l + a, a, 1-a, and 2-a is a distance between the interpolation position t0 and each sample position t1 to t4.
  • the sampling function shown in Fig. 1 is a quadratic piecewise polynomial that can be differentiated only once over the entire area, and this feature can be used to calculate the interpolation value by another equivalent processing procedure. it can.
  • FIG. 3 is a diagram showing a waveform obtained by differentiating the sampling function shown in FIG. 1 once. Since the sampling function H (t) shown in Fig. 1 is a second-order piecewise polynomial that can be differentiated once over the entire area, by differentiating it once, a continuous polygonal line as shown in Fig. 3 is obtained. It is possible to obtain a polygonal line function consisting of waveforms.
  • FIG. 4 is a diagram showing a waveform obtained by further differentiating the polygonal line function shown in FIG.
  • the polygonal waveform contains multiple corner points and cannot be differentiated over the entire area, it is assumed that differentiation is performed on the straight line part between two adjacent corner points.c
  • a step function having a step-like waveform as shown in FIG. 4 can be obtained.
  • the above-mentioned sampling function H (t) is obtained by differentiating the entire region once to obtain a polygonal line function.
  • a step function is obtained. Therefore, the sampling function H (t) shown in Fig. 1 can be obtained by generating the step function shown in Fig. 4 and integrating it twice.
  • the step function shown in FIG. 4 has a feature that the positive region and the negative region have the same area, and the sum of these becomes zero. In other words, by integrating the step function having such characteristics a plurality of times, it is possible to obtain a finite-order sampling function in which the differentiability over the entire region is guaranteed as shown in FIG.
  • the value of the sampling function H (t) was multiplied by each sample value, but the step function shown in Fig. 4 was integrated twice.
  • the step function before the integration processing is At the time of generation, a step function multiplied by each sample value is generated, and an interpolation value can be obtained by performing two integration processes on the result of performing the convolution operation using the step function.
  • the oversampling processing circuit of the present embodiment calculates the interpolation value in this way, and the details will be described next.
  • FIG. 5 is a diagram illustrating a configuration of the oversampling processing circuit of the present embodiment.
  • the oversampling processing circuit shown in the figure performs oversampling processing on discrete data input at predetermined intervals, and includes a multiplication unit 1 and four data storage units 2-1 and 2. — 2, 2, 3, 2, 4 and 4 data selectors 3 _ 1, 3 — 2, 3 — 3, 3 — 4 and 4 integral processing units 4 — 1, 4 — 2, 4 — 3, 4 — 4, a calorie calculation unit 5, and a timing control unit 8.
  • the multiplication unit 1 outputs a result obtained by multiplying the discrete data sequentially input at a predetermined interval by a multiplier corresponding to each value of the step function shown in FIG.
  • Each value of the step function shown in FIG. 4 can be obtained by differentiating each piecewise polynomial of the above-mentioned equation (1) twice, and is as follows.
  • the multiplication unit 1 multiplies the input data D by the multipliers corresponding to the above-described step function—1, +3, +5, and —7, respectively. And —D, + 3D, + 5D, and —7D output four sets of data in parallel.
  • Data holding unit 2 Each of 2 to 4 cyclically captures the set of four data output from the multiplier 1 and holds the data until the next capture timing.
  • the first set of four data output from the multiplication unit 1 is held in the data holding unit 2-1 and the second set of four data is output in the data holding unit 2-1.
  • one set of four data sets output in the third is stored in the data storage unit 2-3
  • one set of four data sets output in the fourth is stored in the data storage unit 2. — Retained at 4.
  • the fifth data output from the multiplying unit 1 next is the data holding unit holding the data from the earliest. Captured and held in 2 _ 1 In this manner, a set of four data sequentially output from the multiplication unit 1 is cyclically held by each of the data holding units 2-1 to 2-4.
  • Each of the data selectors 3-:! To 3-4 is a step function by reading out the four data stored in each of the data holding units 2-1 to 2-4 corresponding to one-to-one in a predetermined order. And outputs data in which the value changes stepwise in accordance with. Specifically, for example, four data ( ⁇ D, + 3D, + 5D, ⁇ 7D) obtained by multiplying the data D by the above four types of multipliers are stored in the data holding unit 2-1.
  • the data selector 3-1 converts the held digital data at predetermined time intervals to —D, + 3D, + 5D, —7D, one 7D, and + 5D.
  • Each of the integration processing units 4-1 to 4-4 performs two digital integration processes on the data output from each of the data selectors 3-1 to 3-4 corresponding to one-to-one.
  • C each of which includes an integrating circuit 40 and an integrating circuit 45.c
  • Each of the integration processing sections 41-1 to 4-14 corresponds to a sampling function having a value proportional to the input data. Is output.
  • the integral processing unit 41 There is a case where the data input to 4 to 4 includes an error due to noise or the like. If the integration processing units 4-1 to 4-4 repeat the integration process for each data that is sequentially input, this error may accumulate and the operation result may diverge. It is desirable to remove the effects of this error.
  • Reset signals R 1 to R 4 are input to each of the integration processing units 4-1 to 4-4 of the present embodiment in order to prevent divergence of the calculation result when performing the integration processing. I have. Next, the reset signals R1 to R4 will be described.
  • the sampling function used in the present embodiment is a function of a finite base that converges to 0 at ⁇ 2 sampling positions.
  • the line function shown in Fig. 3 obtained by differentiating this sampling function once also converges to 0 at ⁇ 2 sampling positions. Therefore, a step function having a value proportional to the input data is generated, and a line function obtained by integrating the step function once and a sampling function obtained by integrating the line function once more are obtained.
  • the function should theoretically also converge to 0 at the sample position of soil 2. However, in the actual digital integrator, if the error due to noise or the like is included in the data as described above, the calculation results of the line function and the sampling function do not converge to 0 at the sampling position of soil 2.
  • the operation result is reset at a timing at which the integration process is performed for an interval corresponding to the sample section of soil 2, thereby eliminating the influence of the error and diverging the operation result. Has been prevented.
  • the addition unit 5 is composed of four integration processing units 4; Outputs interpolated data by sequentially adding data output from 4 to 4.
  • the timing control section 8 controls various signals for controlling the operation timing of the entire over-sampling processing circuit of the present embodiment, for example, a reset signal R input to each of the integration processing sections 4-1 to 4-4. 1 to R 4 etc. appear. Details of various signals generated from the timing control unit 8 will be described later.
  • the multiplier 1, the data holding unit 2-1, and the data selector 3-1 are the first step function generating means, and the multiplier 1, the data holding unit 2-2, and the data selector 3-2 are the second step function.
  • the multiplying unit 1, the data holding unit 2-3, and the data selector 3-3 are the third step function generating means.
  • the multiplier 1, the data holding unit 2-4, and the data selector 3-4 are the fourth unit.
  • Each corresponds to the step function generating means.
  • the integration processing section 4 corresponds to a plurality of integration processing means
  • the addition section 5 corresponds to the addition means
  • the timing control section 8 for generating the reset signals R1 to R4 corresponds to the resetting means. I do.
  • the step function By performing the integration process twice by the integration processing unit 4-1 on the other hand, data corresponding to the standardization function having a value proportional to the input data is output from the integration processing unit 4-1.
  • the addition of the data output from each of the integration processing units 4-1 to 4-4 by the addition unit 5 means that the sampling function shown in FIG. 1 corresponds to the data input at predetermined intervals. It is nothing but to obtain the interpolated value by performing convolution operation using.
  • the integration processing units 4-1 to 4-1-4 perform the above-described each of the eight segmented regions.
  • the digital integration process is performed by performing the accumulation operation n times. That is, digital integration processing is performed at a frequency 2 n times the sampling frequency of the input data.
  • FIG. 6 is a diagram illustrating the operation timing of generating a sampling function in the oversampling processing circuit of the present embodiment.
  • the multiplication unit 1 corresponds to the above-described step function for these input data.
  • the process of multiplying four multipliers is performed in parallel.
  • the four data multiplied by the predetermined multiplier by the multiplication unit 1 are cyclically held by each of the data holding units 2-1 to 2-4 as a set of the four data.
  • the data holding unit 2-1 fetches a set of data (one, + 3D1, + 5D !, -7D1) output first from the multiplication unit 1.
  • the data is held until the next data fetch timing comes (FIGS. 6 (B) to (E)).
  • the data selector 3-1 is connected to the data holding units 2-1, + 3 D 1, +
  • 5D1,-7D! , -7D1, + 5D1, + 3Di, -Di are read out in this order.
  • the reading of the held data is performed at an interval of 1 Z2 of the input intervals of the input data, D 2 , D 3 ,. Therefore, the data corresponding to the step function having a value proportional to the input data is output from the data selector 3_1.
  • Two digital integrations are performed by the two integration circuits 40 and 45 included in the integration processing unit 4-1 for the data output from the data selector 3-1 (data corresponding to the step function). Processing is performed. Therefore, the integration circuit 40 in the preceding stage outputs a data corresponding to a broken line function proportional to the value of the input data (see FIG. 6).
  • the integration circuit 45 at the subsequent stage outputs a data corresponding to the standardization function proportional to the value of the input data (FIG. 6 (H)).
  • FIGS. 6 (B) to 6 (H) described above is performed by the data holding unit 2-2 to 2-4, each data selector 3-2 to 3-4 and the integration processing unit 4-2 to 4-4 Performed (FIG. 6 (I), (J) , ⁇ ) specimens having a value from each integration section 4 1 ⁇ 4- 4, the input data Di, D 2, D 3, which corresponds to ... Data corresponding to the conversion function is output.
  • FIG. 7 is a diagram showing the operation timing of the convolution operation in the over one sampling processing circuit of the present embodiment.
  • FIG. 7A shows data corresponding to the sampling function output from the integration processing unit 4-1.
  • FIG. 7 (B) shows the data corresponding to the sampling function output from the integration processing unit 4-2, and
  • FIG. 7 (C) shows the sampling function output from the integration processing unit 4-1-3.
  • FIG. 7 (D) shows data corresponding to the sampling function output from the integration processing unit 414. 7 sampling function shown in (A) the input data D, and, in the sampling function input data D 2 shown in FIG. 7 (B), the sampling function input data D 3 shown in FIG. 7 (C) Figure 7
  • (E) shows the integration processing units 4: 1! 4 shows interpolation data obtained by sequentially adding the data output from 4 to 4.
  • the oversampling processing circuit of the present embodiment multiplies the data input to the multiplier 1 at predetermined intervals by four types of multipliers, and outputs the multiplication results to the data holding units 2-1 to 2-2.
  • the multiplication results held at each data storage unit 2-1 through 2-4 are read out in a predetermined order to generate a step function.
  • each step function corresponding to each of the four data inputted in order is generated at a different timing, and each integration processing section 41-! For each step function.
  • the oversampling process is performed to increase the sampling frequency of each input digital data in a pseudo manner by adding the digital data after performing the two digital integration processes according to ⁇ 4-4. For this reason, when increasing the frequency of oversampling, it is only necessary to increase the operation speed when performing digital integration processing, and the configuration does not become complicated as in the conventional case, and the configuration can be simplified. The cost of parts can be reduced.
  • FIG. 8 is a diagram showing a detailed configuration of the over-sampling processing circuit shown in FIG.
  • FIG. 9 is a timing chart illustrating various signals output from the timing control unit 8.
  • the multiplier 1 includes two inverters 10 and 11 for inverting and outputting the logic of each bit of the input data, a multiplier 12 for multiplying the multiplier “2”, and
  • the multiplier 13 includes a multiplier 13 for performing a multiplication of a multiplier “4”, a multiplier 14 for performing a multiplication of a multiplier “8”, and four adders 15, 16, 17, and 18.
  • the clock signal CLK shown in FIG. 9 is a clock signal having the same frequency as the sampling frequency of the input data.
  • the multiplication unit 1 outputs data, D 2 ,. Are input at predetermined intervals.
  • a data obtained by inverting the logic of each bit of the input data D i is output from the inverter 10, and the output data is inverted by the adder 15.
  • the complement of the input data D can be obtained.
  • a value (+2) obtained by doubling the input data is output from the multiplier 12, and the original input data D is added to this data by the adder 16, so that the input data D! A value of 3 times (+ 3 D,) is obtained.
  • a value (+4 D! Obtained by multiplying the input data Di by 4 is output from the multiplier 13, and this and the original input data are added by the adder 17 to obtain the input data D t .
  • a value multiplied by 5 (+ 5D) is obtained.
  • a value (+8 D! Obtained by multiplying the input data D 1 by 8 is output from the multiplier 14, and the logic of each bit of the output data is inverted by the inverter 11 for the data.
  • the original input data D by the adder 18! Is added.
  • the adder 18 has the carry terminal C enabled, and by adding “1” to the least significant bit to the output data of the inverter 11, the complement of the output data of the inverter 11 is increased. can get.
  • the adder 18 adds the original input data D to the value (18 D!) Obtained by multiplying the input data Di by 18 to obtain a value obtained by multiplying the input data Di by 17 (18 D!). 1 D! Is obtained.
  • the above-mentioned three multipliers 12, 13, and 14 can perform a multiplication process simply by performing a bit shift because the multiplier is a power of 2.
  • the multiplication process of the four multipliers is performed, whereby the configuration can be simplified.
  • Each of the data holding units 2-1 to 2-4 is constituted by four D-type flip-flops 20 to 23.
  • the timing signals b1 to b4 shown in FIG. 2 to 4 indicates the data holding timing, where evening signal 1 is the data holding unit 2-1, evening signal b2 is the data holding unit 2-2, and evening signal b3 is the data.
  • the evening timing signal b 4 is input to the holding unit 2-3 and to the data holding unit 2-4, respectively.
  • the data holding operation of the four D-type flip-flops 20, 21, 22, and 23 included in the data holding unit 2-1 is performed in synchronization with the rise of the timing signal b 1.
  • the data (-D i) output from the adder 15 is output to the D-type free-flop 20 and output from the adder 16
  • the data (+ 3D1) output to the D-type flip-flop 21 and the data (+ 5D1) output from the adder 17 to the D-type flip-flop 22 and the adder 18 Is output to the D-type flip-flops 23 at the same time, and is held until the next data is captured.
  • the clock signal c1 shown in FIG. 3 to 4 show the read timings when reading the data stored in the corresponding data storage units 2-1 to 2-4.
  • the data selector 3-1 selects the D-type flip-flops 20 to 23 in a predetermined order in synchronization with the clock signal cl and reads out the data held in these, thereby supporting the step function.
  • Data (-D !, + 3D !, + 5D1, -7D1, -7D1, + 5D,, + 3Di, -Di) are output.
  • the pre-stage integration circuit 40 included in the integration processing sections 41-1 to 4-4 is composed of two D-type flip-flops 41 and 42 and an adder 43.
  • the subsequent integration circuit 45 is composed of a D-type flip-flop 46 and an adder 47 (these integration circuits 40 and 45 sequentially add input data and accumulate them. By doing this, digital integration is performed.
  • the clock signal c 2 shown in FIG. 9 is a clock signal input to the D-type flip-flops 41, 42, and 46.
  • the clock signal c 2 is used to perform the accumulation operation by the two integrators 40 and 45.
  • the repetition period is set.
  • the frequency of the clock signal c2 is set to eight times the frequency of the above-described clock signal CLK. Therefore, each of the integrating circuits 40 and 45 takes in new data in synchronization with the clock signal c2 to perform an accumulation operation.
  • the time interval for performing the accumulation operation can be set arbitrarily, and the magnification n of the oversampling can be changed.
  • R1 to R4 shown in FIG. 9 indicate reset signals input to the integration processing units 41 to 4-4.
  • the adder 5 shown in FIG. 8 includes three adders 50, 51, and 52 having two input terminals. These three adders 50, 51, and 52 add the four data output in parallel from the integration processing units 4-1 to 4-1-4, and output interpolation data.
  • how many times the oversampling frequency is set to the sampling frequency of the input data is determined by the clock signal input to the two integrators 40 and 45. It depends only on the frequency of c2. That is, only these two integration circuits 40 and 45 are configured using high-speed components. Alone, a multiple of over-sampling can be set large. Therefore, unlike the conventional method of performing over-sampling using a digital filter, the circuit scale does not increase even if the over-sampling frequency is increased, and the cost of parts increases. Can also be minimized. In addition, since the four multipliers used in the multiplication process of the multiplier 1 are integer values, the operation is simplified, so that the configuration of these multipliers is simplified, and the cost of parts can be further reduced. it can.
  • the operation speed of each component is also simulated by this pseudo speed.
  • the multiplication unit 1, each data holding unit, and It is only necessary to operate the data selector, etc., and the operating speed of each component can be greatly reduced.
  • FIG. 10 is a diagram showing the configuration of the DZA converter.
  • This DZA converter has a configuration in which a D / A converter 6 and a single-pass filter (LPF) 7 are added at the subsequent stage of the over-sampling processing circuit shown in FIG.
  • the D / A converter 6 corresponds to the voltage generating means
  • the low-pass filter 7 corresponds to the smoothing means.
  • the D / A converter 6 generates an analog voltage corresponding to the step-like digital data output from the adder 5. Since the D / A converter 6 generates a constant analog voltage proportional to the value of the input digital data, the voltage value appearing at the output terminal of the D / A converter 6 also changes stepwise.
  • the low-pass filter 7 smoothes the output voltage of the D / A converter 6 and outputs a smoothly changing analog signal.
  • the DZA converter shown in FIG. 10 uses the over-sampling processing circuit shown in FIG. 5, so that the configuration can be simplified and the component cost can be reduced. In particular, even if the oversampling frequency is increased to obtain an output waveform with less distortion, the cost can be reduced without complicating the configuration. Can be. Also, it is possible to prevent the output voltage from gradually increasing or decreasing due to accumulation of errors.
  • the present invention is not necessarily limited to the case where interpolation processing is performed using a finite number of sampling functions, and a finitely differentiable sampling function having a predetermined value in a range of 1 oo to + oo is used, and a Only a plurality of corresponding digital data may be subjected to the interpolation processing.
  • a sampling function is defined by a quadratic piecewise polynomial
  • a predetermined step function waveform can be obtained by differentiating each piecewise polynomial twice.
  • the error is obtained by resetting the output value of the integrating circuit at the timing when the value of the sampling function is always 0 or at the timing when the value of the polygonal function is always 0. The divergence of the calculation result due to the accumulation of can be prevented.
  • the multiplication unit 1 multiplies the discrete data sequentially input at a predetermined interval by the multiplier corresponding to each value of the step function shown in FIG.
  • a set of four data obtained as a result is cyclically fetched and held by each data storage unit 2-1 to 2 _ 4, and stored in each data storage unit 2-1 to 2-4.
  • the stepped function is generated by reading out the held data in a predetermined order by each of the data selectors 3_1 to 3-4.
  • the method of generating the stepped function is not limited to this. Various other variations are also conceivable.
  • FIG. 11 is a diagram showing a configuration of an oversampling processing circuit using another method for generating a step function.
  • the oversampling processing circuit shown in Fig. 11 has four data holding units: 100—1, 100—2, 100—3, 100—4, and four floors.
  • each integral processing unit 41 ;! 4 to 4, the adding unit 5, and the timing control unit 8 basically perform the same operations as those shown in FIG. 5 described above, and a detailed description thereof will be omitted.
  • Each of the data storage units 100-1 to 100-4 cyclically captures discrete data input sequentially at predetermined time intervals, and holds the values until the next capture timing arrives. I do.
  • the first input data is held in the data holding unit 100-1 and the second input data is held in the data holding unit 100-2.
  • the third and fourth input data are held in the data holding units 100-3 and 100-14, respectively.
  • the fifth data to be input next becomes the data holding unit 100— Captured and held in 1. In this way, each data sequentially input is cyclically held by the data holding unit 100-1 or the like.
  • the data holding operation by each of the data holding units 100-1 to 100-4 is performed in synchronization with the clock signals bl to b4 shown in FIG. Specifically, the data holding unit 100-1 is synchronized with the rising of the clock signal b1, the data holding unit 100-2 is synchronized with the rising of the clock signal b2, and the data holding unit 100-3 is synchronized with the clock. In synchronization with the rising edge of the signal b3, the data holding unit 100-14 performs the data holding operation in synchronization with the rising edge of the clock signal b4.
  • the step function generators 1 1 0—1 to 1 1 0—4 are synchronized with the data holding units 100—1 to 100—4 corresponding to the one-to-one synchronization with the data holding unit.
  • a step function having a value proportional to the value of each held data is generated.
  • the step function itself has the shape shown in FIG. 4 described above, and the value of the step function is proportional to the value of the data held in each of the data holding units 100-1 to 100-4. I have.
  • each of the step function generators 110-1 through 110-4 generates the step function at the timing synchronized with the rising edge of the clock signal c1 shown in FIG.
  • the staging function generation timing by each step function generating unit 110-1-1 to 110-4 is shifted.
  • the results obtained by performing the digital integration twice for the step function generated in the above along the curve smoothly connecting the data input at regular time intervals as in the above-described embodiment.
  • a plurality of interpolation data whose values change stepwise can be obtained.
  • FIG. 12 is a diagram for explaining the operation timing of the generation of the standardization function in the oversampling processing circuit of the modified example shown in FIG.
  • FIG. 12 (A) when data D,, D 2 , D 3 , D 4 ,... Are input at regular time intervals, each data holding unit 100—1 to 100—4 These data are held cyclically. More specifically, the data holding unit 100-1 is configured to store the first input data D! Captures, (until the fifth data D 5 is input) to the data to be input to round held (FIG. 1 2 (B)). In addition, the staircase function generator 1 110-1 generates a staircase function having a value proportional to this data in accordance with the holding timing of the first data D (see Fig. 12 (C)). ).
  • step function generator 1 1 0 2 generates a step function to have a value proportional to the data D 2 (FIG. 1 2 (E )).
  • Data holding unit 1 00 3 takes in data D 3 to be input to the third, (up to 7 th data D 7 is input) to the data to be input is a round that holds (Fig. 1 2 (F)). Further, in accordance with the hold timing of the third de Isseki D 3, the step function generator 1 1 0 3 generates a step function number having a value proportional to the data D 3 (FIG. 1 2 (G)).
  • Data holding unit 1 00 4 takes in data D 4 input to the 4 th, (until the eighth data D 8 is input) to the data to be input is a round that holds (Fig. 1 2 (H)). Further, in accordance with the hold timing of the fourth de Isseki D 4, step function generator 1 1 0 4 staircase function having a value proportional to the data D 4 Generate a number (Fig. 12 (I)).
  • step function generating means may be realized by any method.
  • the present invention by generating a step function corresponding to that of input digital data, performing digital integration, and adding the results, output data whose value changes smoothly is obtained.
  • the frequency of oversampling is increased, it is only necessary to increase the operation speed of digital integration, and the configuration does not become complicated as in the conventional case. Can be reduced.
  • by resetting the integration operation at a predetermined timing it is possible to prevent errors and the like caused by the integration operation and the like from being accumulated.

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Description

明 細 書 ォ—バーサンプリング処理回路およびデジ夕ルーアナ口グ変換器
技術分野
本発明は、 離散的に入力されるデータの間を補間処理するオーバーサンプリン グ処理回路およびこれを用いたデジタル一アナログ変換器に関する。 なお、 本明 細書においては、 関数の値が局所的な領域で 0以外の有限の値を有し、 それ以外 の領域で 0となる場合を 「有限台」 と称して説明を行うものとする。
背景技術
最近のデジタルオーディオ装置、 例えば C D (コンパク トディスク） プレーヤ 等においては、 離散的な音楽データ （デジタルデータ） から連続的なアナログの 音声信号を得るためにオーバ一サンプリング技術を適用した D /A (デジタル— アナログ） 変換器が用いられている。 このような D /A変換器は、 入力されるデ ジタルデータの間を補間して擬似的にサンプリング周波数を上げるために一般に はデジタルフィル夕が用いられており、 各補間値をサンプルホールド回路によつ て保持して階段状の信号波形を生成した後にこれを口一パスフィルタに通すこと によって滑らかなアナログの音声信号を出力している。
ところで、 離散的なデジタルデータの間を補間する方法としては、 W 0 9 9 /
3 8 0 9 0に開示されたデータ補間方式が知られている。 このデータ補間方式で は、 全域で 1回だけ微分可能であって、 補間位置を挟んで前後 2個ずつ、 合計 4 個の標本点のみを考慮すればよい標本化関数が用いられている。 この標本化関数 は、 標本化周波数を： Γとしたときに s i n ( TT f t ) / ( ττ f t ) で定義される s i n e関数と異なり、 有限台の値を有しているため、 4個という少ないデジ夕 ルデータを用いて補間演算を行っても打ち切り誤差が生じないという利点がある c 一般には、 上述した標本化関数の波形デ一夕を F I R (finite impulse respo nse ) フィル夕のタップ係数に設定したデジタルフィルタを用いることにより、 オーバーサンプリングを行っている。 ところで、 上述したデジタルフィル夕によって離散的なデジタルデ一夕間の補 間演算を行うオーバーサンプリング技術を用いると、 減衰特性がなだらかな口一 パスフィルタを用いることができるため、 ローパスフィルタによる位相特性を直 線位相特性に近づけることができるとともに標本化折返し雑音を低減することが 可能になる。 このような効果はオーバーサンプリングの周波数を上げれば上げる ほど顕著になるが、 サンプリング周波数を上げるとそれだけデジタルフィル夕の タップ数が多くなるため、 回路規模が大きくなるという問題があった。 また、 デ ジタルフィルタを構成する遅延回路や乗算器の処理速度も高速化されるため、 高 速化に適した高価な部品を使用する必要があり、 部品コス卜の上昇を招くという 問題があった。 特に、 デジタルフィルタを用いてオーバーサンプリング処理を行 う場合には、 標本化関数の具体的な値をタップ係数として用いることになるため、 乗算器の構成が複雑になり、 さらに部品コス卜の上昇を招くことになる。
また、 一般にはオーバーサンプリング処理回路の後段にローパスフィルタを接 続することにより、 デジ夕ルーアナログ変換器を構成することができるが、 上述 した従来のオーバーサンプリング処理回路で生じていた各種の問題は、 これを用 いて構成したデジタル一アナログ変換器についても同様に生じていた。 発明の開示
本発明は、 このような課題を解決するために創作されたものであり、 その目的 は、 回路規模を小さくすることができ、 部品コストを低減することができるォ一 バーサンプリング処理回路およびデジタル—アナ口グ変換器を提供することにあ る。
本発明のオーバ一サンプリング処理回路は、 所定間隔で入力される複数のデジ 夕ルデ一夕のそれぞれに対応する階段関数を、 これらのデジタルデータの入力夕 ィ ミングに同期するように複数の階段関数発生手段によって発生しており、 各階 段関数の値を有するデータに対して複数の積分処理手段のそれぞれによって複数 回のデジタル積分をした後、 加算手段によって加算している。 このように、 入力 されるデジタルデータのそれぞれに対応する階段関数を発生させた後にデジ夕ル 積分を行ってその結果を加算することにより、 値が滑らかに変化する出力デ一夕 が得られ、 オーバ一サンプリングの周波数を高くする場合にデジタル積分の演算 速度を速くするだけでよく、 従来のように構成の複雑化を招くことがなく、 構成 の簡略化と部品コストの低減が可能になる。 特に、 リセッ ト手段によって積分処 理手段の動作を所定のタイ ミングでリセッ トすることにより、 積分演算等によつ て生じる誤差が累積することを防止することができる。
また、 上述した階段関数の各値は、 区分多項式によって構成された所定の標本 化関数について、 これらの区分多項式のそれぞれを複数回微分することにより得 られる階段関数の各値に対応していることが望ましい。 すなわち、 反対にこのよ うな階段関数を複数回積分することにより、 所定の標本化関数に対応した波形を 得ることができるため、 標本化関数による畳み込み演算を、 階段関数を合成する ことによって等価的に実現することが可能になる。 したがって、 処理内容を単純 化することができ、 オーバ一サンプリング処理に必要な処理量の低減が可能にな る
また、 上述した階段関数は、 正領域と負領域の面積が等しく設定されているこ とが望ましい。 これにより、 積分処理手段による積分結果が発散することを理論 上防止することができる。
また、 上述した標本化関数は、 全域が 1回だけ微分可能であって有限台の値を 有することが望ましい。 全域が 1回だけ微分可能であれば充分に自然現象を近似 できると考えられ、 しかも微分回数を少なく設定することにより、 積分処理手段 によりデジタル積分を行う回数を少なくすることができるため、 構成の簡略化が 可能になる。
また、 上述したリセッ ト手段によるリセッ ト動作を、 標本化関数の値が 0にな るタイミング、 さらに好ましくは有限台の標本化関数の値が微分可能性を維持し ながら 0に収束するタイ ミングで行うことが望ましい。 標本化関数の値が 0にな る位置では、 理論的には各積分処理手段による積分結果も 0になるため、 この夕 ィミングで各積分処理手段の動作をリセッ 卜することにより、 オーバーサンプリ ング処理に影響を与えることなく誤差の累積を防止することができる。 また、 有 限台の標本化関数が微分可能性を維持しながら 0に収束するタイミング （標本化 関数の両端部分） では、 複数回のデジタル積分演算の全てにおいて理論的に値が 0になるため、 各デジタル積分演算の動作を別々にリセッ トすることができ、 さ らに誤差の累積を防止することができる。
また、 上述した階段関数は、 等間隔に配置された 5つのデジタルデータに対応 した所定範囲において、 — 1、 + 3、 + 5、 一 7、 — 7、 + 5、 + 3、 — 1の重 み付けがなされた同じ幅の 8つの区分領域からなっており、 この 8つの重み付け 係数の 2つずつをデジタルデータの入力間隔に対応させることが望ましい。 整数 で表される単純な重み付け係数を用いることにより、 階段関数を発生する機構を 簡略化することができる。
また、 デジタル積分が行われる回数は 2回であり、 積分処理手段から二次関数 的に値が変化するデータを出力することが望ましい。 複数の離散的なデータの間 を滑らかに補間するためには、 少なくとも二次関数的に値を変化させる必要があ るが、 これはデジタル積分の回数を 2回に設定するだけで実現することができる ため、 積分処理手段の構成を簡略化することができる。
また、 積分処理手段によって行われるデジタル積分は、 入力データを累積する 演算処理であり、 この演算処理をデジタルデータが入力される 1周期内で n回繰 り返し行うことが望ましい。 このようにデータを累積する動作は、 保持データに 対して入力データを加算するだけで実現することができるため、 積分処理手段の 構成の簡略化が可能であり、 しかもこの演算処理の繰り返し速度を高速化するこ とは容易であるため、 構成の複雑化、 部品コストの上昇をほとんど伴わずに、 ォ —バーサンプリングの倍数 nの値を大きく設定することができる。
また、 上述したオーバーサンプリング処理回路の後段に、 電圧発生手段と平滑 手段を備えるだけでデジタル一アナログ変換器を構成することができる。 したが つて、 本発明のデジ夕ルーアナログ変換器は、 構成の簡略化と部品コストの低減 が可能となる。 また、 上述したオーバ一サンプリング処理回路は、 構成の複雑化、 部品コストの上昇をほとんど伴わずに容易にオーバーサンプリング周波数を高く 設定することができることから、 これを用いたデジタル一アナログ変換器の出力 波形の歪みを低減することができる。 図面の簡単な説明 図 1は、 一実施形態のオーバ一サンプリング処理回路における補間演算に用い られる標本化関数の説明図、
図 2は、 標本値とその間の補間値との関係を示す図、
図 3は、 図 1に示した標本化関数を 1回微分した波形を示す図、
図 4は、 図 3に示した折れ線関数をさらに微分した波形を示す図、
図 5は、 本実施形態のオーバ一サンプリング処理回路の構成を示す図、 図 6は、 標本化関数発生の動作タイミングを説明する図、
図 7は、 畳み込み演算の動作タイミングを説明する図、
図 8は、 図 5に示したオーバ一サンプリング処理回路の詳細構成を示す図、 図 9は、 タイ ミング制御部から出力される各種信号を説明するタイミング図、 図 10は、 図 5に示したオーバ一サンプリング処理回路を用いた D/A変換器 の構成を示す図、
図 1 1は、 階段関数を発生させる他の方法を用いたオーバーサンプリング処理 回路の構成を示す図、
図 1 2は、 図 1 1に示した変形例のオーバーサンプリング処理回路における標 本化関数発生の動作タイ ミングを説明する図である。 発明を実施するための最良の形態
以下、 本発明を適用した一実施形態のオーバ一サンプリング処理回路について、 図面を参照しながら詳細に説明する。 図 1は、 本実施形態のオーバーサンプリン グ処理回路における補間演算に用いられる標本化関数の説明図である。 この標本 化関数 H ( t ) は、 WO 99Z38090に開示されたものであり、 以下の式で 表される。
(- t 2 - 4 t - 4 ) /4 - 2≤t <- 3/2
( 3 t 2 + 8 t + 5 ) /4 - 3/2≤ t <- 1
( 5 t 2 + 1 2 t + 7 ) /4 - 1≤ t <- 1 /2
(― 7 t 2 + 4 ) /4 - 1 /2≤ t < 0
(一 7 t 2 +4) /4 0≤ t < 1 /2
( 5 t 2 - 1 2 t + 7 ) /4 1 /2≤ t < 1 (3 t 2 - 8 t + 5) /4 ； 1≤t < 3/2
(— t 2 +4 t - 4) /4 3/2≤ t≤ 2 - ( 1 ) ここで、 t = 0、 ± 1、 ± 2が標本位置を示している。 図 1に示される標本化関 数 H (t) は、 全域において 1回だけ微分可能であって、 しかも標本位置 t =± 2において 0に収束する有限台の関数であり、 この標本化関数 H (t) を用いて 各標本値に基づく重ね合わせを行うことにより、 各標本値の間を 1回だけ微分可 能な関数を用いて補間することができる。
図 2は、 標本値とその間の補間値との関係を示す図である。 図 2に示すように、 4つの標本位置を t l、 t 2、 t 3、 t 4とし、 それぞれの間隔を 1とする。 標 本位置 t 2と t 3の間の補間位置 t 0に対応する補間値 yは、
y = Y ( t 1 ) · Η ( 1 +a) + Y (t 2) · H (a)
+ Y ( t 3 ) · H ( 1 -a) +Y (t 4) · H ( 2 - a) - (2) となる。 ここで、 Y (t ) は標本位置 tにおける各標本値を示している。 また、 l +a、 a、 1— a、 2— aのそれぞれは、 補間位置 t 0と各標本位置 t 1〜 t 4間での距離である。
ところで、 上述したように、 原理的には各標本値に対応させて標本化関数 H (t) の値を計算して畳み込み演算を行うことにより、 各標本値の間の補間値を 求めることができるが、 図 1に示した標本化関数は全域で 1回だけ微分可能な二 次の区分多項式であり、 この特徴を利用して、 等価的な他の処理手順によって補 間値を求めることができる。
図 3は、 図 1に示した標本化関数を 1回微分した波形を示す図である。 図 1に 示した標本化関数 H (t ) は、 全域で 1回微分可能な二次の区分多項式であるた め、 これを 1回微分することにより、 図 3に示すような連続的な折れ線状の波形 からなる折れ線関数を得ることができる。
また、 図 4は図 3に示した折れ線関数をさらに微分した波形を示す図である。 但し、 折れ線波形には複数の角点が含まれており、 全域で微分することはできな いため、 隣接する 2つの角点に挟まれた直線部分について微分を行うものとする c 図 3に示す折れ線波形を微分することにより、 図 4に示すような階段状の波形か らなる階段関数を得ることができる。 このように、 上述した標本化関数 H (t ) は、 全域を 1回微分して折れ線関数 が得られ、 この折れ線関数の各直線部分をさらに微分することにより階段関数が 得られる。 したがって、 反対に図 4に示した階段関数を発生させ、 これを 2回積 分することにより、 図 1に示した標本化関数 H ( t ) を得ることができる。
なお、 図 4に示した階段関数は正領域と負領域とが等しい面積を有しており、 これらを合計した値が 0となる特徴を有している。 換言すれば、 このような特徴 を有する階段関数を複数回積分することにより、 図 1に示したような全域におけ る微分可能性が保証された有限台の標本化関数を得ることができる。
ところで、 （2 ) 式に示した畳み込み演算による補間値の算出では、 標本化関 数 H (t ) の値に各標本値を乗算したが、 図 4に示した階段関数を 2回積分して 標本化関数 H (t ) を求める場合には、 この積分処理によって得られた標本化関 数の値に各標本値を乗算する場合の他に、 等価的には、 積分処理前の階段関数を 発生させる際に、 各標本値が乗算された階段関数を発生させ、 この階段関数を用 いて畳み込み演算を行った結果に対して 2回の積分処理を行って補間値を求める ことができる。 本実施形態のオーバーサンプリング処理回路は、 このようにして 補間値を求めており、 次にその詳細を説明する。
図 5は、 本実施形態のオーバーサンプリング処理回路の構成を示す図である。 同図に示すオーバーサンプリング処理回路は、 所定間隔で入力される離散的なデ 一夕に対してオーバーサンプリング処理を行うものであり、 乗算部 1、 4つのデ 一夕保持部 2— 1、 2— 2、 2— 3、 2— 4、 4つのデータセレクタ 3 _ 1、 3 —2、 3— 3、 3— 4、 4つの積分処理部 4— 1、 4— 2、 4— 3、 4— 4、 カロ 算部 5、 タイミング制御部 8を含んで構成されている。
乗算部 1は、 所定間隔で順次入力される離散的なデ一夕に対して、 図 4に示し た階段関数の各値に対応した乗数を乗算した結果を出力する。 図 4に示した階段 関数の各値は、 上述した （ 1 ) 式の各区分多項式を 2回微分することにより得る ことができ、 以下のようになる。
一 1 - 2≤t <- 3/2
+ 3 - 3/2≤t <- l
+ 5 - 1 < t <- 1 - 7 ； - 1/2≤ t < 0
- 7 ； 0≤ t < 1/2
+ 5 ； 1/2≤ t < 1
+ 3 ； 1≤ t < 3/2
- 1 ； 3/2≤ t≤ 2
したがって、 乗算部 1は、 例えば、 データ Dが入力された場合に、 この入力デー 夕 Dに対して上述した階段関数に対応した乗数である— 1、 + 3、 + 5、 — 7を それぞれ乗算して、 — D、 + 3 D、 + 5 D、 — 7 Dの 4つで 1組のデ一夕を並行 して出力する。
データ保持部 2—：！〜 2— 4のそれぞれは、 乗算部 1から出力される上述した 1組の 4つのデ一夕を巡回的に取り込み、 次の取り込みタイ ミングまでそのデー 夕を保持する。 例えば、 乗算部 1から最初に出力される 1組の 4つのデータがデ 一夕保持部 2― 1に保持され、 2番目に出力される 1組の 4つのデ一夕がデータ 保持部 2— 2に保持される。 また、 3番目に出力される 1組の 4つのデ一夕がデ 一夕保持部 2— 3に保持され、 4番目に出力される 1組の 4つのデ一夕がデ一夕 保持部 2— 4に保持される。 各デ一夕保持部 2— 1〜 2 _ 4におけるデータ保持 動作が一巡すると、 次に乗算部 1から出力される 5番目のデータは、 一番早くか らデータを保持しているデータ保持部 2 _ 1に取り込まれて保持される。 このよ うにして、 乗算部 1から順に出力される 4つ 1組のデータがデータ保持部 2— 1 〜2— 4のそれぞれによって巡回的に保持される。
データセレクタ 3—：!〜 3— 4のそれぞれは、 1対 1に対応するデータ保持部 2— 1〜 2— 4のそれそれに保持された 4つのデータを所定の順番で読み出すこ とにより階段関数に対応して階段状に値が変化するデータを出力する。 具体的に は、 例えば、 データ Dに上述した 4種類の乗数を乗算して得られた 4つのデータ (― D、 + 3 D、 + 5 D、 - 7 D) がデータ保持部 2— 1に保持されている場合 に、 データセレクタ 3— 1は、 この保持されたデジタルデ一夕を所定の時間間隔 で— D、 + 3 D、 + 5 D、 — 7 D、 一 7 D、 + 5 D、 + 3 D、 —Dという順番で 巡回的に読み出すことにより、 入力データ Dに比例した値を有する階段関数のデ 一夕を出力する。 積分処理部 4— 1〜4ー 4のそれぞれは、 1対 1に対応するデ一夕セレクタ 3 - 1〜3— 4のそれそれから出力されるデータに対して、 2回のデジタル積分処 理を行うものであり、 積分回路 4 0および積分回路 4 5を含んで構成されている c 各積分処理部 4一 1〜4一 4からは、 入力データに比例した値を有する標本化関 数に対応するデータが出力される。
ところで、 積分処理部 4一；！〜 4一 4に入力されるデータには、 ノイズ等によ る誤差が含まれている場合がある。 順次入力されるデ一夕に対して、 積分処理部 4— 1〜4— 4においてそれそれ積分処理を繰り返すと、 この誤差が累積して演 算結果が発散してしまう場合があるために、 この誤差による影響を取り除くこと が望ましい。 本実施形態の積分処理部 4— 1〜4— 4の各々には、 積分処理を行 う際に演算結果の発散が生じることを防止するためにリセッ ト信号 R 1〜R 4が 入力されている。 次に、 このリセッ ト信号 R 1〜R 4について説明する。
図 1に示したように、 本実施形態で用いている標本化関数は、 ± 2の標本位置 で 0に収束する有限台の関数である。 また、 この標本化関数を 1回微分すること により得られる図 3に示す折れ線関数も ± 2の標本位置で 0に収束する。 したが つて、 入力されるデ一夕に比例した値を有する階段関数を発生させ、 これを 1回 積分することにより得られる折れ線関数およびこの折れ線関数をさらに 1回積分 することにより得られる標本化関数も、 理論的には土 2の標本位置で 0に収束す るはずである。 しカゝし、 実際のデジタル積分回路では、 上述したようにノイズ等 による誤差がデータに含まれていると、 折れ線関数および標本化関数の演算結果 が土 2の標本位置で 0に収束しないこととなり、 積分処理を繰り返すことにより この演算誤差が累積すると演算結果が発散する。 したがって、 本実施形態では、 各デジタル積分回路において、 土 2の標本区間に対応する間隔だけ積分処理を行 つたタイミングで演算結果をリセッ トすることにより、 誤差による影響をなく し て演算結果の発散を防止している。
加算部 5は、 4つの積分処理部 4—；！〜 4— 4から出力されるデータを順次加 算することにより補間データを出力する。 タイ ミング制御部 8は、 本実施形態の オーバ一サンプリング処理回路全体の動作タイ ミングを制御するための各種信号、 例えば、 各積分処理部 4— 1〜 4— 4に入力されるリセッ ト信号 R 1〜R 4等を 発生する。 タイミング制御部 8から発生される各種信号の詳細については後述す る。
上述した乗算部 1、 データ保持部 2— 1、 データセレクタ 3— 1が第 1の階段 関数発生手段に、 乗算部 1、 データ保持部 2— 2、 データセレクタ 3— 2が第 2 の階段関数発生手段に、 乗算部 1、 データ保持部 2— 3、 データセレクタ 3— 3 が第 3の階段関数発生手段に、 乗算部 1、 データ保持部 2— 4、 データセレクタ 3— 4が第 4の階段関数発生手段にそれそれ対応している。 また、 積分処理部 4 一 1〜4— 4が複数の積分処理手段に、 加算部 5が加算手段に、 リセッ ト信号 R 1〜R 4を発生するタイミング制御部 8がリセッ ト手段にそれぞれ対応する。 ところで、 上述したデータセレクタ 3― 1から出力される階段関数に対応した データは乗算部 1に対して所定間隔で入力されるデータの値に比例した値を有し ているため、 この階段関数に対して積分処理部 4一 1によって 2回の積分処理を 行うことにより、 積分処理部 4— 1からは、 入力データに比例した値を有する標 本化関数に対応するデータが出力される。 また、 加算部 5によって、 各積分処理 部 4一 1〜 4— 4から出力されるデータを加算するということは、 所定間隔で入 力されるデータに対応して図 1に示した標本化関数を用いて畳み込み演算を行つ て補間値を得ることに他ならない。
したがって、 本実施形態のオーバーサンプリング処理回路に一定の時間間隔で データが入力される場合を考えると、 この入力間隔に対応させて各データ保持部 によるデータ保持タイミングをずらすとともに、 各データセレクタ 3—；！〜 3— 4による階段関数の発生開始タイミングをずらし、 それそれにおいて発生した階 段関数に対して 2回のデジタル積分処理を行った結果を加算することにより、 一 定間隔で入力されるデータの間を滑らかにつなぐ曲線に沿って階段状の値が変化 する複数の補間データが得られる。
また、 各データセレクタ 3— 1〜3— 4から出力される階段関数は、 図 1に示 した標本化関数の有限台の範囲である標本位置 t =— 2〜十 2の領域を 0 . 5毎 に分割した 8つの区分領域を有する有限台の関数である。 この階段関数に対して 2回の積分処理を行って入力データに対応した値を有する標本化関数を得る場合 に、 積分処理部 4— 1〜4一 4は、 上述した 8つの区分領域の各々についてさら に n回の累積演算を行うことによりデジタル積分処理を行っている。 すなわち、 入力データのサンプリング周波数に対して 2 n倍の周波数でデジタル積分処理を 行っていることとなる。 このようにして各積分処理部 4— 1〜 4— 4から出力さ れる標本化関数に対応したデジタルデ一夕を加算部 5によって加算することによ り、 各入力データの間に （ 2 n— 1 ) 個の補間データが得られることになるが、 これは、 2 n倍のオーバーサンプリング処理を行ったことに他ならない。
図 6は、 本実施形態のオーバーサンプリング処理回路における標本化関数発生 の動作タイミングを説明する図である。 図 6 ( A ) に示すように一定の時間間隔 でデータ 、 D 2 、 D 3 、 …が入力されると、 乗算部 1は、 これらの入力デ一 夕に対して上述した階段関数に対応した 4つの乗数を乗算する処理を並行して行 う。 乗算部 1によって所定の乗数が乗算された 4つのデータは、 この 4つを一組 としてデータ保持部 2— 1〜 2— 4のそれぞれによって巡回的に保持される。 具 体的には、 データ保持部 2— 1は、 乗算部 1から 1番目に出力される 1組のデ一 夕 （一 、 + 3 D 1 、 + 5 D！ 、 - 7 D 1 ) を取り込んで、 次のデータ取り込 みタイミングが到来するまで保持する （図 6 ( B ) 〜 （E ) ) 。 次に、 データセ レクタ 3— 1は、 上述したようにデータ保持部 2— 1から一 、 + 3 D 1 、 +
5 D 1 、 - 7 D！ 、 - 7 D 1 、 + 5 D 1 、 + 3 D i 、 - D i の順番で保持データ を読み出す。 この保持データの読み出しは、 入力データ 、 D 2 、 D 3 、 …の 入力間隔の 1 Z 2の間隔で行われる。 したがって、 デ一夕セレクタ 3 _ 1からは、 入力データ に比例した値を有する階段関数に対応するデータが出力される
(図 6 ( F ) ) 。
データセレクタ 3 — 1から出力されたデ一夕 （階段関数に対応するデ一夕） に 対して、 積分処理部 4— 1に含まれる 2つの積分回路 4 0および 4 5によって 2 回のデジタル積分処理が行われる。 したがって、 前段の積分回路 4 0からは入力 データ の値に比例した折れ線関数に対応するデ一夕が出力される （図 6
( G ) ) 。 また、 後段の積分回路 4 5からは、 入力デ一夕 の値に比例した標 本化関数に対応するデ一夕が出力される （図 6 ( H ) ) 。
上述した図 6 ( B ) 〜 （H ) に示すデータ処理が、 データ保持部 2— 2〜2— 4、 各データセレクタ 3— 2〜3— 4および積分処理部 4— 2〜4— 4によって 行われ （図 6 ( I ) 、 （J) 、 ···） 、 各積分処理部 4— 1〜4— 4からは、 入力 データ Di 、 D2 、 D3 、 …に対応した値を有する標本化関数に対応するデータ がそれそれ出力される。
図 7は、 本実施形態のオーバ一サンプリング処理回路における畳み込み演算の 動作タイミングを示す図である。 図 7 (A) は、 積分処理部 4— 1から出力され る標本化関数に対応したデータを示している。 また、 図 7 (B) は、 積分処理部 4一 2から出力される標本化関数に対応したデータを示し、 図 7 (C) は、 積分 処理部 4一 3から出力される標本化関数に対応したデータを示し、 図 7 (D) は、 積分処理部 4一 4から出力される標本化関数に対応したデータを示している。 図 7 (A) に示す標本化関数が入力データ D, に、 図 7 (B) に示す標本化関数が 入力データ D 2 に、 図 7 (C) に示す標本化関数が入力データ D 3 に、 図 7
(D) に示す標本化関数が入力データ D4 にそれぞれ対応している。 また、 図 7
(E) は、 各積分処理部 4一：！〜 4一 4から出力されるデータを順次加算するこ とによって得られる補間データを示している。
このように、 本実施形態のオーバーサンプリング処理回路は、 乗算部 1に所定 間隔で入力されるデータに対して 4種類の乗数を乗算し、 これらの乗算結果を各 データ保持部 2— 1〜 2— 4に巡回的に保持するとともに、 各デ一夕保持部 2— 1〜 2— 4に保持された 4種類の乗算結果を所定の順番で読み出して階段関数を 発生させている。 そして、 順番に入力される 4つのデータのそれそれに対応した 各階段関数をそれそれ異なるタイ ミングで発生させ、 各階段関数に対して各積分 処理部 4一；！〜 4— 4によって 2回のデジタル積分処理を行った後に加算するこ とにより、 入力された各デジタルデータに対して擬似的にサンプリング周波数を 上げるオーバーサンプリング処理を行っている。 このため、 オーバ一サンプリン グの周波数を高くする場合にデジタル積分処理を行う際の演算速度を速くするだ けでよく、 従来のように構成の複雑化を招くことがなく、 構成の簡略化と部品コ ス卜の低減が可能になる。
特に、 入力データに比例した値を有する折れ線関数および標本化関数に対応す るデータを各積分処理部において演算する際に、 土 2の標本位置で 0に収束する 標本化関数の特徴を生かして、 この ± 2の標本位置においてデジタル積分処理の 演算結果を強制的にリセッ トすることにより、 各積分処理部における演算結果の 発散を防止することができる。
図 8は、 図 5に示したオーバ一サンプリング処理回路の詳細構成を示す図であ る。 また、 図 9は、 タイミング制御部 8から出力される各種信号を説明するタイ ミング図である。
乗算部 1は、 図 8に示すように、 入力データの各ビッ トの論理を反転して出力 する 2つのインバータ 1 0、 1 1と、 乗数 「2」 の乗算を行う乗算器 1 2と、 乗 数 「4」 の乗算を行う乗算器 1 3と、 乗数 「8」 の乗算を行う乗算器 14と、 4 つの加算器 1 5、 1 6、 1 7、 1 8とを含んで構成されている。 また、 図 9に示 すクロック信号 C LKは、 入力データのサンプリング周波数と同じ周波数を有す るクロック信号であり、 このクロック信号 C LKに同期して、 乗算部 1にデータ 、 D2 、 …が所定間隔で入力される。
例えば、 データ が入力された場合に、 インバ一タ 1 0から入力データ D i の各ビッ 卜の論理を反転したデ一夕が出力され、 加算器 1 5によってこの出力デ 一夕に対して最下位ビッ 卜に " 1" を加算することにより、 入力データ D, の補 数が得られる。 これは、 入力データ Di を一 1倍した値 （― Di ) を等価的に表 している。 また、 乗算器 1 2から入力データ を 2倍した値 （+ 2 ) が出 力され、 加算器 1 6によってこのデータに対して元の入力データ D が加算され ることにより、 入力データ D! を 3倍した値 （+ 3 D , ) が得られる。 同様に、 乗算器 1 3から入力デ一夕 Di を 4倍した値 （+4 D! ) が出力され、 これと元 の入力データ とが加算器 1 7によって加算されて、 入力データ D t を 5倍し た値 （+ 5 D ) が得られる。 また、 乗算器 14から入力データ D 1 を 8倍した 値 （+ 8 D！ ) が出力され、 この出力デ一夕の各ビヅ トの論理をィンバ一タ 1 1 によって反転したデータに対して、 加算器 1 8によって元の入力データ D！ が加 算される。 この加算器 1 8はキャリー端子 Cが有効になっており、 インバー夕 1 1の出力データに対して最下位ビッ 卜に " 1" を加算することにより、 インバー 夕 1 1の出力データの補数が得られる。 したがって、 加算器 1 8によって、 入力 データ Di を一 8倍した値 （一 8 D! ) に対して元の入力デ一夕 D が加算され ることにより、 入力データ Di を一 7倍した値 （一 7 D! ) が得られる。 ところで、 上述した 3つの乗算器 1 2、 1 3、 1 4は、 乗数が 2のべき乗であ ることから単純にビッ トシフトを行うだけで乗算処理を行うことができる。 この ように、 ビッ トシフ トによる 2のべき乗の乗算処理と加算処理とを組み合わせる ことにより、 4つの乗数の乗算処理を行うことにより、 構成の簡略化が可能とな る。
データ保持部 2— 1〜2— 4のそれそれは、 4つの D型フリヅプフ口ップ 2 0 〜2 3によって構成されている。 図 9に示すタイ ミング信号 b 1〜b 4は、 各デ 一夕保持部 2—；！〜 2— 4のデータ保持タイ ミングを示しており、 夕イミング信 号 1がデータ保持部 2— 1に、 夕イ ミング信号 b 2がデータ保持部 2— 2に、 夕イミング信号 b 3がデータ保持部 2— 3に、 夕イミング信号 b 4がデータ保持 部 2— 4にそれぞれ入力される。 例えば、 データ保持部 2― 1に含まれる 4つの D型フ リ ップフロップ 2 0、 2 1、 2 2、 2 3のデ一夕保持動作は、 タイミング 信号 b 1の立ち上がりに同期して行われており、 1番目の入力データ に対応 して乗算部 1から出力されたデータのうち、 加算器 1 5から出力されるデータ ( - D i ) が D型フリヅブフロップ 2 0に、 加算器 1 6から出力されるデータ ( + 3 D 1 ) が D型フリヅプフ口ップ 2 1に、 加算器 1 7から出力されるデータ ( + 5 D 1 ) が D型フリヅプフ口ップ 2 2に、 加算器 1 8から出力されるデータ ( - 7 D 1 ) が D型フ リ ップフロップ 2 3にそれぞれ同時に取り込まれ、 次のデ 一夕取り込み夕イ ミングが到来するまで保持される。
図 9に示すクロック信号 c 1は、 データセレクタ 3—：！〜 3— 4が対応するデ 一夕保持部 2— 1〜2— 4に保持されたデータを読み出す際の読み出しタイミン グを示している。 例えば、 データセレクタ 3 — 1は、 クロック信号 c lに同期し て、 D型フリップフロップ 2 0〜2 3を所定の順番に選択してこれらに保持され たデータを読み出すことにより、 階段関数に対応するデータ （― D ! 、 + 3 D ! 、 + 5 D 1 、 - 7 D 1 、 - 7 D 1 、 + 5 D , 、 + 3 D i 、 - D i ) を出力する。 積分処理部 4一 1〜4— 4に含まれる前段の積分回路 4 0は、 2つの D型フリ ップフコップ 4 1、 4 2と加算器 4 3によって構成されている。 また、 後段の積 分回路 4 5は、 D型フリヅプフロヅプ 4 6と加算器 4 7によって構成されている ( これらの積分回路 4 0および 4 5は、 入力されるデータを順次加算して累積して いくことによりデジタル積分演算を行っている。 図 9に示すクロック信号 c 2は、 D型フリップフロップ 4 1、 4 2、 4 6に入力されるクロック信号であり、 この クロック信号 c 2によって 2つの積分回路 4 0 , 4 5による累積演算の繰り返し 周期が設定される。 例えば、 クロック信号 c 2の周波数が、 上述したクロック信 号 C L Kの周波数の 8倍に設定されている。 したがって、 積分回路 4 0、 4 5の それそれは、 このクロック信号 c 2に同期して新たなデータを取り込んで累積動 作を行っている。 また、 クロック信号 c 2の周波数を変化させることにより、 累 積動作を行う際の時間間隔を任意に設定することができ、 これよりオーバ一サン プリングの倍率 nを変えることができる。
図 9に示す R 1〜R 4は、 積分処理部 4一 1〜4— 4のそれそれに入力される リセッ ト信号を示している。 例えば、 リセッ ト信号 R 1は、 図 3に示した折れ線 関数および図 1に示した標本化関数の標本位置 t = ± 2に対応したタイ ミングで 積分処理部 4— 1の積分回路 4 0、 4 5に入力され、 3つの D型フリップフロッ プ 4 1、 4 2、 4 6の保持内容がリセッ トされる。 なお、 図 3に示した折れ線関 数は、 標本位置 t = 0においても必ず値が 0になるため、 このタイ ミングで前段 の積分回路 4 ◦にリセッ ト信号を入力するようにしてもよい。 同様に、 図 1に示 した標本化関数は、 標本位置 t = ± 1においても必ず値が 0になるため、 この夕 ィ ミングで後段の積分回路 4 5にリセッ ト信号を入力するようにしてもよい。 他のリセッ ト信号 R 2〜R 4についても同様であり、 各積分回路 4 0、 4 5に おいて必ず値が 0になるタイミングで積分処理部 4一 2〜 4一 4のそれそれに入 力される。
また、 図 8に示す加算部 5は、 2つの入力端子を有する 3つの加算器 5 0、 5 1、 5 2によって構成されている。 これら 3つの加算器 5 0、 5 1、 5 2によつ て、 積分処理部 4— 1〜4一 4から並行して出力される 4つのデータが加算され て、 補間データが出力される。
このように、 本実施形態のオーバーサンプリング処理回路では、 オーバーサン プリングの周波数を入力デ一夕のサンプリング周波数の何倍に設定するかは、 2 つの積分回路 4 0、 4 5に入力するクロック信号 c 2の周波数のみに依存する。 すなわち、 これら 2つの積分回路 4 0、 4 5のみを高速の部品を用いて構成する だけで、 オーバ一サンプリングの倍数を大きく設定することができる。 したがつ て、 デジタルフィルタを用いてオーバ一サンプリング処理を行う従来方法と異な り、 オーバ一サンプリングの周波数を上げた場合であっても回路規模が大きくな るということはなく、 部品コストの上昇も最小限に抑えることができる。 また、 乗算部 1の乗算処理で用いる 4つの乗数を整数値とすることにより、 演算内容が 簡素化されるため、 これらの乗算器の構成も単純になり、 さらに部品コストを下 げることができる。
また、 例えば、 サンプリング周波数の n倍 （例えば 1 0 2 4倍） の擬似的な周 波数を得るためにォ一バーサンプリング処理を行う場合を考えると、 従来では、 各部品の動作速度もこの擬似的な周波数と同じにする必要があつたが、 本実施形 態のオーバーサンプリング処理回路では、 2つの積分回路を除くとサンプリング 周波数あるいはその 2倍の周波数で乗算部 1、 各データ保持部、 各データセレク タ等を動作させる必要があるだけであり、 各部品の動作速度を大幅に下げること ができる。
ところで、 上述したオーバーサンプリング処理回路の後段にローパスフィル夕 等を追加することにより、 少ない部品で D /A変換器を構成することができる。 図 1 0は、 D ZA変換器の構成を示す図である。 この D ZA変換器は、 図 5に示 したオーバ一サンプリング処理回路の後段に、 D /A変換器 6と口一パスフィル 夕 （L P F ) 7を追加した構成を有している。 D /A変換器 6が電圧発生手段に、 ローパスフィルタ 7が平滑手段にそれそれ対応する。
D / A変換器 6は、 加算部 5から出力される階段状のデジタルデータに対応す るアナログ電圧を発生する。 この D /A変換器 6は、 入力されるデジタルデータ の値に比例した一定のアナログ電圧を発生するため、 D / A変換器 6の出力端に 現れる電圧値も階段状に変化する。 ローパスフィルタ 7は、 D /A変換器 6の出 力電圧を平滑化して、 滑らかに変化するアナログ信号を出力する。
図 1 0に示した D ZA変換器は、 図 5に示したオーバ一サンプリング処理回路 を用いていることから、 構成の簡略化、 部品コストの低減が可能となる。 特に、 オーバーサンプリングの周波数を高く して歪みの少ない出力波形を得るようにし た場合であっても、 構成の複雑化を伴うことなく、 コストの低減を実現すること ができる。 また、 誤差が累積して出力電圧が徐々に上昇あるいは低下してしまう ことを防止することができる。
なお、 本発明は上記実施形態に限定されるものではなく、 本発明の要旨の範囲 内で種々の変形実施が可能である。 例えば、 上述した実施形態では、 標本化関数 として全域で 1回だけ微分可能な有限台の関数を用いていたが、 微分可能回数を 2回以上に設定してもよい。 また、 図 1に示すように、 本実施形態の標本化関数 は、 t = ± 2で 0に収束するようにした力 t = ± 3以上で 0に収束するように してもよい。 例えば、 t = ± 3で 0に収束するようにした場合には、 図 5に示し たデータ保持部、 データセレクタおよび積分処理部のそれぞれの数を 6とし、 6 個のデジタルデータを対象に補間処理を行えばよい。
また、 必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、 一 oo〜 + ooの範囲において所定の値を有する有限回微分可能な標本化関数を用い、 有限の標本位置に対応する複数個のデジタルデータのみを補間処理の対象とする ようにしてもよい。 例えば、 このような標本化関数が二次の区分多項式で定義さ れているものとすると、 各区分多項式を 2回微分することにより所定の階段関数 波形を得ることができるため、 この階段関数を用いて補間値を求める場合にも、 標本化関数の値が常に 0になるタイ ミングで、 あるいは折れ線関数の値が常に 0 になるタイ ミングで積分回路の出力値をリセッ 卜することにより、 誤差の累積に よる演算結果の発散を防止することができる。
また、 上述した実施形態では、 所定間隔で順次入力される離散的なデ一夕に対 して、 乗算部 1によって上述した図 4に示した階段関数の各値に対応した乗数を 乗算し、 この結果得られる 4つで 1組のデータを各デ一夕保持部 2— 1〜2 _ 4 によって巡回的に取り込んで保持しており、 各デ一夕保持部 2— 1〜2— 4によ つて保持されたデータを各データセレクタ 3 _ 1〜3— 4によって所定の順番で 読み出すことにより階段関数を発生させていたが、 階段関数を発生させる方法は これに限定されるものではなく、 他にも種々のバリエーションが考えられる。 図 1 1は、 階段関数を発生させる他の方法を用いたオーバーサンプリング処理 回路の構成を示す図である。 図 1 1に示すオーバーサンプリング処理回路は、 4 つのデータ保持部 1 0 0— 1、 1 0 0— 2、 1 0 0— 3、 1 0 0— 4、 4つの階 段関数発生部 1 1 0— 1、 1 10— 2、 1 1 0— 3、 1 1 0— 4、 4つの積分処 理部 4一 1、 4— 2、 4— 3、 4— 4、 加算部 5、 タイミング制御部 8を含んで 構成されている。 このうち、 各積分処理部 4一；！〜 4— 4、 加算部 5、 タイミン グ制御部 8は、 基本的に上述した図 5に示したものと同様の動作を行っているた め詳細な説明を省略する。
各データ保持部 1 00— 1〜 1 00— 4は、 所定の時間間隔で順次入力される 離散的なデ一夕を巡回的に取り込み、 次の取り込みタイ ミングが到来するまでそ の値を保持する。 例えば、 最初に入力されるデータがデータ保持部 1 00— 1に 保持され、 2番目に入力されるデータがデータ保持部 1 00— 2に保持される。 また、 3番目、 4番目に入力される各デ一夕がデータ保持部 1 00— 3、 1 00 一 4にそれぞれ保持される。 各データ保持部 100— 1〜 1 00— 4におけるデ 一夕の保持動作が一巡すると、 次に入力される 5番目のデータは、 一番早くデー 夕を保持したデ一夕保持部 1 00— 1に取り込まれて保持される。 このようにし て、 順に入力される各データがデータ保持部 1 00— 1等によって巡回的に保持 される。 なお、 各データ保持部 100— 1〜 100— 4によるデータ保持動作は、 上述した図 9に示したクロック信号 b l〜b 4に同期して行われる。 具体的には、 データ保持部 1 00— 1はクロック信号 b 1の立ち上がりに同期し、 デ一夕保持 部 100— 2はクロック信号 b 2の立ち上がりに同期し、 データ保持部 100— 3はクロヅク信号 b 3の立ち上がりに同期し、 データ保持部 1 00— 14クロッ ク信号 b 4の立ち上がりに同期して、 それそれデータ保持動作を行う。
各階段関数発生部 1 1 0— 1〜 1 1 0— 4は、 1対 1に対応する各データ保持 部 1 00— 1〜 1 00— 4によるデ一夕の保持タイ ミングに同期して、 それそれ の保持データの値に比例した値を有する階段関数を発生する。 階段関数そのもの は、 上述した図 4に示した形状を有しており、 この階段関数の値が、 データ保持 部 100— 1〜 1 00— 4のそれぞれに保持されたデータの値に比例している。 具体的には、 各階段関数発生部 1 1 0— 1〜 1 1 0— 4は、 上述した図 9に示し たクロック信号 c 1の立ち上がりに同期したタイミングで、 階段関数を発生する c したがって、 図 1 1に示す変形例のオーバーサンプリング処理回路に一定の時 間間隔でデータが入力される場合を考えると、 このデータの入力間隔に対応させ て各データ保持部 1 00— 1〜 1 00— 4によるデータ保持夕ィミングをずらす とともに、 各階段関数発生部 1 1 0— 1〜 1 1 0— 4による階段関数の発生タイ ミングをずらし、 それぞれにおいて発生した階段関数に対して 2回のデジタル積 分を行った結果を加算することにより、 上述した実施形態と同様に、 一定の時間 間隔で入力されるデータの間を滑らかにつなぐ曲線に沿って階段状に値が変化す る複数の補間データが得られる。
図 1 2は、 図 1 1に示した変形例のオーバーサンプリング処理回路における標 本化関数発生の動作タイミングを説明する図である。 図 1 2 (A) に示すように 一定の時間間隔でデータ D , 、 D2 、 D3 、 D4 、 …が入力されると、 各データ 保持部 1 00— 1〜 1 00— 4は、 これらのデータを巡回的に保持する。 具体的 には、 データ保持部 1 00— 1は、 1番目に入力されるデ一夕 D！ を取り込んで、 入力されるデータが一巡するまで （5番目のデータ D5 が入力されるまで） 保持 する （図 1 2 (B) ) 。 また、 この 1番目のデ一夕 D, の保持タイミングに合わ せて、 階段関数発生部 1 1 0— 1は、 このデータ に比例した値を有する階段 関数を発生する （図 1 2 (C) ) 。
同様に、 データ保持部 1 00— 2は、 2番目に入力されるデータ D 2 を取り込 んで、 入力されるデータが一巡するまで （ 6番目のデータ D6 が入力されるま で） 保持する （図 1 2 (D) ) 。 また、 この 2番目のデータ D 2 の保持タイミン グに合わせて、 階段関数発生部 1 1 0— 2は、 このデータ D2 に比例した値を有 する階段関数を発生する （図 1 2 (E) ) 。
データ保持部 1 00— 3は、 3番目に入力されるデータ D 3 を取り込んで、 入 力されるデータが一巡するまで （7番目のデータ D7 が入力されるまで） 保持す る （図 1 2 (F) ) 。 また、 この 3番目のデ一夕 D3 の保持タイ ミングに合わせ て、 階段関数発生部 1 1 0— 3は、 このデータ D3 に比例した値を有する階段関 数を発生する （図 1 2 (G) ) 。
データ保持部 1 00— 4は、 4番目に入力されるデータ D4 を取り込んで、 入 力されるデータが一巡するまで （8番目のデータ D8 が入力されるまで） 保持す る （図 1 2 (H) ) 。 また、 この 4番目のデ一夕 D4 の保持タイ ミングに合わせ て、 階段関数発生部 1 1 0— 4は、 このデータ D4 に比例した値を有する階段関 数を発生する （図 1 2 ( I ) ) 。
このように、 階段関数発生手段には種々のバリエーションが考えられるが、 い ずれの方法により階段関数発生手段を実現してもよい。 産業上の利用可能性
上述したように、 本発明によれば、 入力されるデジタルデータのそれそれに対 応する階段関数を発生させた後にデジタル積分を行ってその結果を加算すること により、 値が滑らかに変化する出力データが得られ、 ォ一バーサンプリングの周 波数を高くする場合にデジタル積分の演算速度を速くするだけでよく、 従来のよ うに構成の複雑化を招くことがなく、 構成の簡略化と部品コス卜の低減が可能に なる。 特に、 積分動作を所定のタイミングでリセッ トすることにより、 積分演算 等によって生じる誤差等が累積することを防止することができる。

Claims

請 求 の 範 囲
1 . 所定間隔で入力される複数のデジタルデータのそれぞれに対応する階段関数 を、 前記複数のデジタルデータのそれそれの入力タイミングに同期させて発生す る複数の階段関数発生手段と、
前記複数の階段関数発生手段のそれぞれによって発生した前記階段関数の値を 有するデータに対して複数回のデジタル積分を行う複数の積分処理手段と、 前記複数の積分処理手段のそれぞれの動作を所定のタイミングでリセッ 卜する リセッ ト手段と、
前記複数の積分処理手段によって得られた複数のデータを加算する加算手段と、 を備えることを特徴とするオーバ一サンプリング処理回路。
2 . 前記複数の階段関数発生手段によって発生した前記階段関数の各値は、 区分 多項式によって構成された所定の標本化関数について、 前記区分多項式のそれぞ れを複数回微分することにより得られる各値に対応していることを特徴とする請 求の範囲第 1項記載のオーバーサンプリング処理回路。
3 . 前記階段関数は、 正領域と負領域の面積が等しく設定されていることを特徴 とする請求の範囲第 2項記載のオーバ一サンプリング処理回路。
4 . 前記標本化関数は、 全域が 1回だけ微分可能であって有限台の値を有するこ とを特徴とする請求の範囲第 3項記載のオーバーサンプリング処理回路。
5 . 前記リセッ ト手段によってリセッ ト動作を行う前記所定のタイ ミングは、 前 記標本化関数の値が 0になるタイミングであることを特徴とする請求の範囲第 2 項記載のオーバーサンプリング処理回路。
6 . 前記リセッ ト手段によってリセッ ト動作を行う前記所定の夕ィ ミングは、 微 分可能性を維持しながら有限台の前記標本化関数の値が 0に収束する位置に対応 するタイ ミングであることを特徴とする請求の範囲第 4項記載のオーバーサンプ リング処理回路。
7 . 前記階段関数は、 等間隔に配置された 5つの前記デジタルデータに対応した 所定範囲において、 — 1、 + 3、 + 5、 — 7、 一 7、 + 5、 + 3、 一 1の重み付 けがなされた同じ幅の 8つの区分領域からなっており、 この 8つの重み付け係数 の 2つずつを前記複数のデジタルデータの入力間隔に対応させることを特徴とす る請求の範囲第 2項記載のオーバ一サンプリング処理回路。
8 . 前記デジタル積分が行われる回数は 2回であり、 前記積分処理手段から二次 関数的に値が変化するデータを出力することを特徴とする請求の範囲第 1項記載 のォ一バーサンプリング処理回路。
9 . 前記積分処理手段によって行われる前記デジタル積分は、 入力データを累積 する演算処理であり、 この演算処理を前記デジタルデータが入力される 1周期内 で n回繰り返し行うことにより、 n倍のオーバーサンプリング処理を行うことを 特徴とする請求の範囲第 1項記載のオーバーサンプリング処理回路。
1 0 . 請求の範囲第 1項に記載のオーバ一サンプリング処理回路の後段に、 前記積分処理手段から出力されるデータの値に対応するアナ口グ電圧を生成す る電圧発生手段と、
前記電圧発生手段によって生成される前記アナ口グ電圧を平滑化する平滑手段 と、
を備えることを特徴とするデジ夕ルーアナログ変換器。
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