WO2001037432A1

WO2001037432A1 - Dispositif et procede de traitement des erreurs, utilisant un code cyclique

Info

Publication number: WO2001037432A1
Application number: PCT/JP1999/006360
Authority: WO
Inventors: Yukio Kodama; Takeshi Kyomoto
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 1999-11-15
Filing date: 1999-11-15
Publication date: 2001-05-25
Also published as: EP1152540A1; EP1152540A4; US6516439B2; US20010056563A1; JP3655872B2; CN1333950A

Description

明細書巡回符号を用いた誤り制御装置および方法技術分野

この発明は通信における巡回符号を用いた誤り制御装置および方法に関し、特に、デ一タインタリーブを用いた通信とデータインタリーブを用いない通信とを切り替えて使用することができる通信方式を用いた誤り制御装置および方法に関する。背景技術

近年、携帯電話など、無線通信を用いた通信装置が普及している。無線通信を用いた通信は通常の電話システムにおける電話線などが不要であり、基地局を適切な箇所に設けることにより行えるため、電話線の敷設などのコストが過大になると思われる地域で利用するのに最適である。のみならず、通信を行なうことのできる地点が必ずしも限定されないため、将来もさらに普及することが見込まれる。

こうした無線通信では、ディジタル通信が主として利用される。特に無線を用いた通信ではたとえば電話における通話の秘話性を確保するために、ディジタル通信を用いることが好ましい。

ディジタル通信では、誤り訂正符号を用いた符号化方式と、 C R C符号とを組み合わせた誤り制御方式が用いられることがある。特に最近の携帯電話システムの規格の一部に見られるように、基地局から移動局に送信する際に、移動局からの通信の状況を見て無線回線品質が良好であればィンタリーブを行なわない C R Cにより得られた C R C符号をデータに付加して送信し、無線回線品質が良好でないと誤り訂正符号により符号化し、インタリーブを行なった C R Cにより得られた C R C符号をデータに付加して送信するなど、回線の状況により C R C符号の方式を変えることがある。

インタリーブされないデータは、図 9に示される受信データ 1 2 0のように、データ D₀〜D₂23の 2 2 4ビット（うちデータは Do〜D₂o7の 2 0 8ビット、 C R Cビットは D₂08〜D223の 1 6ビット）を含み、これらデータビットがその順番にしたがって送信されてくる。データはこの順番で受信バッファに格納され、この順番で読み出されて C R Cによる誤り制御のための復号が行なわれる。なおここでは、例として符号長 2 2 4ビット、 1 6ビット〇1 じ、 1 6段インタリーブを仮定している。

図 1 0を参照して、インタリーブされた受信データ 1 3 0は、 Do〜D₂23の順番ではなく、 Do、 Dw、 D₃2、 …ゝ D₂。9、 Di、 Dn、 D₃3、 …ゝ D₂io、 · · ·、 D₂22、 Di₅、 D₃i、 D₄7、 ···、 D₂₀₇、 D₂23という順番でインタリーブされて送信され、矢印 1 3 2により示されるようにこの順番で読み出され C R Cによる誤り制御のための復号がおこなわれる。特に、このようなインタリーブは、回線状況が悪い場合に、誤り訂正信号を付加して行なわれる。

こうしたインタリーブなし/ありのデ一タフォ一マツトは基地局側で行なう。移動機は、基地局から受信したデータがインタリ一ブなしなのか、ありなのかを知ることができない。そこで、従来は移動機はまず受信したデータがインタリーブありであることを仮定して C R C回路で誤り検出を行ない、誤りがなければ受信したデータがインタリーブありのフォーマツトであったと判断してそのまま処理し、誤りがあれば受信したデータがインタリーブなしのフォ一マツトであったと判断して再度インタリーブなしとして C R C回路で誤り検出を行なう。この処理によりさらに C R Cエラーがあれば、たとえばデータの再転送などの適切なェラ一処理が行なわれる。誤り訂正符号が付加されているときには、このときに誤り訂正符号による誤り訂正も行なう。なお、誤り訂正符号を付加してデータ送信する技術を F E C (Foward Error Correction) と呼び、そのための回路を F E C回路と呼ぶ。またこの発明は C R C復号処理に関するものであり F E Cには関係しないため、以下の説明ではこの発明に関する説明を明確にするために F E C については考慮しないものとする。

上記した C R C処理を実現するための回路の一例を図 7に示す。図 7を参照して、従来の誤り制御復号部 9 0は、基地局から受信されたデータを格納するための受信データバッファ 5 0と、受信データバッファ 5 0に格納されたデータがィンタリーブされた（インタリーブフォーマットの）データであると仮定して所定の順序でデータの読出を行なうことによりデータのディンタリ一ブを行なうディンタリーバ 52と、ディンタリーバ 52の出力を受ける FEC 54と、受信データバッファ 50からストレートに読み出されたデータを受ける FEC 56と、 F EC 56および FEC 54のいずれか一方のデータを選択して出力するセレクタ 100と、セレクタ 100の出力を受け、データの CRCを計算するための CR C回路 58とを含む。

図 1 1を参照して、〇1 〇回路58は、良く知られているように、データを順にシフトしていくように直列に接続された複数個の 1ビットレジスタ CR0~C R15 (この個数は CRCの生成多項式によって定まる。）と、 CRC生成多項式における各項の係数のうち、 0以外の係数に対応する位置の 1ビットレジスタの前に挿入され、データ線 140 を介して与えられるデータと、直前の 1ビットレジスタの出力との 2を法とする加算を行なって直後の 1ビットレジスタに与えるための加算器 142、加算器 144と、入力データと最後の 1ビットレジスタ CR 15の出力との 2を法とする加算を行なってデータ線 140を介して先頭の 1ビットレジスタ CR0、加算器 142 および加算器 144に与えるための加算器 146とを含む。図 1 1に示すのは、生成多項式：

に対応する CRC回路である。 CRC回路は、実質的には割算回路である。

CRC回路では、最初に各 1ビットレジスタに所定の初期値を設定し、—入力データとして受信データを 1ビットずつ与え各 1ビットレジスタ間で値をシフトしていく。全ビットを入力し終えたときに 1ビットレジスタ CR0〜CR15に保持されている値が割算の剰余、すなわち CRCビットである。通常は CRCビットが 0であれば誤りがなく、 0以外であれば誤りがあつたと判定される。

この回路を用いた誤り検出は、図 12に示したフローチャートで示される処理によって行なわれる。すなわち、移動機が起動され、ユニットを受信する（ステップ S 2) と、最初に受信データがインタリーブされていることを仮定して、図 7に示すディンタリーバ 52を経由してディンタリ一ブされたデータをセレクタ 100で選択して CRC回路 58で CRC処理を行なう（ステップ S 30) 。この結果 CRCエラーがなければ制御はステップ S 8に、 CRCエラーがあれば制御はステップ S 34に、それぞれ進む（ステップ S 32での判定）。

CRCエラーがなかった場合には、基地局から送信されてくるデータはインタリーブされているということであり、以下ではそれを前提として受信処理を行なう。すなわち、ますステップ S 8で、ステップ S 2で受信されたユニットが先頭ュニットか否かを判定する。先頭ュニットでなければステップ S 14でこのュニットを破棄して制御はステップ S 2に戻る。

ステップ S 8で、ステップ S 2で受信したユニットが先頭ユニットであると判定されると、ステップ S 10でインタリーブありとして継続ュニットを受信し C RC処理を行なう。すなわち、これ以下の処理ではセレクタ 100は FEC 54 の出力を選択する。続いてステップ S 12で継続ュニットがある力否かを判定し、あれば制御をステップ S 10に戻して継続ュニットの受信処理を継続する。ステップ S 1 2で継続ュニットがないと判定されれば制御はステップ S 2に戻る。

—方、ステップ S 32で CRCエラーがあつたと判定された場合には、インタリーブなしと判断され、したがってステップ S 34でインタリーブなしと仮定して CRC処理が行なわれる。図 7に示す例では、再びデータが受信データバッファ 50から読み出され、今度はセレクタ 100によって FEC56を経由したデ —タが選択されて CRC回路 58に与えられる。 CRC回路 58での CRC処理の結果、 CRCエラーがあった力否かをステップ S 36で判定する。 CRCエラ —がなければステップ S 2で受信されたデータはインタリーブなしであつたと判断され、制御はステップ S 18に進む。 CRCエラーがあれば、なにもせず（すなわち受信ユニットは破棄され）、制御はステップ S 2に戻る。

ステップ S 36で CRCエラーがなかったと判定された場合に行なわれるステップ S 18〜S 24までの処理はそれぞれ、ステップ S 8〜14までの処理と同様であるので、ここではそれらについての詳細な説明は繰返さない。ただし、ステツプ S 20では受信データにはインタリーブがかかっていないものとして CR C処理をする点がステップ S 10と異なる。図 7に示す従来の誤り制御復号部 90と同様の処理を行なうための他の従来の誤り制御復号部 1 10を図 8に示す。この例でも、最初に受信データにはインタリーブがかけられていると仮定して、受信データバッファ 50から読み出されデインタリーバ 52によってディンタリーブされたデータを FEC 54を経て CR C回路 58 Aで CRC処理する。この結果 CRCエラーがあればインタリーブなしと判断して改めて受信データバッファ 50からデータを読出し、今度はディンタリ一ブされないデータを FEC 56を経て CRC回路 58 Aとは別の CRC回路 58 Bで CRC処理する。図 7に示した例は、この図 8に示した回路の二つの CRC回路 58 A、 58 Bを一つの CRC回路 58にまとめたものである。

し力し、上述のように受信されたデータにインタリーブがかけられているか否かは C RC処理を一旦行なわなければ判定ができず、最初には必ずィンタリーブがかけられていることを仮定して読出したデータをディンタリーブして処理され、実際にデータにはインタリーブがかけられていない場合にはあらためて受信データバッファからデータをストレートに読出して CRC処理しなければならない。その結果、受信データバッファからデータを 2回読出さなければならなくなる場合があり、 2回分に相当する処理時間を要することになる。また CRC計算も 2 度行なうこととなる。そのため移動機のシステム負荷が増大し、ひいては移動機の消費電力が增加するという問題点がある。移動機の電源は限られているため、その消費電力はできるだけ抑えるのが好ましい。

したがって、この発明の目的は、インターリーブなし /"ありが予め分からないデータの巡回符号検査を行なう誤り制御装置および方法において、消費電力を削滅することが可能な誤り制御回路および方法を提供することである。

この発明の他の目的は、受信データバッファから一度だけデータを読み出すことにより、インターリーブぁりなしを判定することが可能な誤り制御回路および方法を提供することである。

この発明のさらに他の目的は、受信データバッファから一度だけデータを読み出すことにより、インターリーブありノなしを高速に判定することが可能な誤り制御回路および方法を提供することである。発明の開示

この発明にかかる誤り制御装置は、予め定められた巡回符号により符号化された、所定のィンタリ一ブ順序でィンタリ一ブされたことが予定されている所定ビット数のデータを、ディンタリーブするためのディンタリーバと、ディンタリーバの出力を受け、巡回符号の符号化方式に対応した検査方式により所定ビット数のデータの巡回符号検査を行なう第 1の巡回符号検査回路と、ディンタリーパの出力を受け、第 1の巡回符号検査回路による巡回符号検査と同時に、かつ実質的に同じ時間の間に、ディンタリーバによるインタリーブ効果を消しながら、巡回符号の符号化方式に対応した検査方式により所定ビット数のデータの巡回符号検査を行なう第 2の巡回符号検査回路とを含む。

第 1の巡回符号検査回路による、ディンタリーブされたデータに対する巡回符号検査と同時に、かつ実質的に同じ時間の間に、第 2の巡回符号検査回路によつて、ディンタリーブによるインタリーブの効果を消しながら巡回符号検査が行なわれる。これにより、ディンタリ一ブされる前のデータがインタリーブされていたものであれば第 1の巡回符号検査回路により C R C検査ができ、ディンタリーブされる前のデータがィンタリーブされていないものであれば第 2の巡回符号検査回路により C R C検査ができる。データの読出はディンタリーブされるときの 1回のみで上記した 2種類の巡回符号検査が行えるので、巡回符号検査に要する時間が短縮され、かつ計算のための負荷も減少する。その結果、誤り制御装置の消費電力も削減される。

好ましくは、第 2の巡回符号検査回路は、ディンタリ一バの出力に接続された入力データ線と、巡回符号の生成多項式の最高次数に対応した数のデータ信号線を含むデータバスと、各々が入力データ線およびデータ信号線の各々に接続され、入力データ線から与えられるデータとデータ信号線上のデータとに対して巡回符号の符号化方式とインタリーブの方式とによって定まる所定の演算シーケンスを行なうことによって巡回符号の所定位置の検査ビットを計算するための、巡回符号の生成多項式の最高次数に対応して設けられた複数個の部分検査ビット計算回路と、複数個の部分検査ビット計算回路の各々に接続され、部分検査ビット計算回路で行なわれるべき演算シーケンスを制御するための演算制御部とを含む。より好ましくは、複数個の部分検査ビット計算回路の各々は、演算制御部、入力データ線、およびデータバスに接続され、入力データ線上のデータ、およびデータバス上の所定データ線上のデータに対して、演算制御部から与えられる演算指定信号により定められる演算を行なうための演算器と、演算器の出力に接続された入力と、デ一タバスの、所定のデータ線に接続された出力とを有し、演算器の出力するデータを保持して所定のデータ線に出力するためのデータレジスタと、データレジスタの出力に接続され、演算シーケンス中、所定ビット数をインタリ一ブの段数で除した数に対応した回数だけの演算が終了するごとに自己の保持デ —タとデータレジスタの出力とに対して 2を法とする演算を行なって結果を保持するための演算結果レジスタとを含む。

この発明の他の局面にかかる誤り制御方法は、予め定められた巡回符号により符号ィヒされた、所定のインタリーブ順序でインタリーブされたことが予定されている所定ビット数のデータを、ディンタリ一ブするステップと、ディンタリーブするステップによってディンタリーブされたデータを受け、巡回符号の符号化方式に対応した検査方式により所定ビット数のデータの第 1の巡回符号検査を行なうステップと、ディンタリーブされたデータを受け、第 1の巡回符号検査を行なうステップと同時に、かつ実質的に同じ時間の間に、ディンタリーブするステツプによるインタリーブ効果を消しながら、巡回符号の符号化方式に対応した検査方式により所定ビット数のデータの第 2の巡回符号検査を行なうステップとを含む。

ディンタリ一ブされたデータに対する第 1の巡回符号検査と同時に、かつ実質的に同じ時間の間に、ディンタリ一ブによるインタリーブの効果を消しながら第 2の巡回符号検査が行なわれる。これにより、ディンタリ一ブされる前のデータがインタリーブされていたものであれば第 1の巡回符号検査により C R C検査ができ、ディンタリーブされる前のデータがインタリ一ブされていないものであれば第 2の巡回符号検査により C R C検査ができる。データの読出はディンタリーブされるときの 1回のみで上記した 2種類の巡回符号検査が行えるので、巡回符号検査に要する時間が短縮され、かつ計算のための負荷も減少する。その結果、誤り制御装置の消費電力も削減される。好ましくは、第 2の巡回符号検査を行なぅステップは、巡回符号の生成多項式の最高次数に対応した数の複数のテンポラリな巡回検査データレジスタを初期化するステップと、ディンタリーブするステップによりディンタリーブされたデ— タに対して、複数のテンポラリな巡回検査データレジスタを用いながら、巡回符号の符号化方式とインタリーブの方式とによって定まる複数個のクロックサイクル演算からなる演算シーケンスを行なうことによって巡回符号の各位置の検査ビットを計算するステップとを含む。図面の簡単な説明

図 1はこの発明の一実施例の無線電話システムにおける移動機のプロック図である。

図 2はこの発明の一実施例の無線電話システムにおける誤り制御復号部 3 6のプロック図である。

図 3は新 C R C回路 6 0の原理を説明するための図である。

図 4は新 C R C回路 6 0の構成を示すプロック図である。

図 5は新 C R C回路 6 0に用いられる部分 C R C計算回路のプロック図である。図 6はこの発明の一実施例の誤り制御復号部 3 6で行なわれる処理を示すフ口 —チヤ一トである。

図 7は従来の誤り制御復号部 9 0のブロック図である。

図 8は従来の誤り制御復号部 1 1 0のブロック図である。

図 9はインタリーブなしのデータを示す図である。

図 1 0はインタリ一ブありのデータを示す図である。

図 1 1は C R C計算回路を示すブロック図である。

図 1 2は従来の誤り制御回路復号部で行なわれる処理を示すフローチヤ一トである。発明を実施するための最良の形態

図 1を参照して、この発明の好ましい実施例にかかる移動機 2 0は、基地局との間で無線通信を行なうための R F部 3 0と、 R F部 3 0によって受信された基地局からの信号を復調する復調部 32と、復調部 32の出力に接続され、チヤネルデコ一ド処理を行なうチヤネルデコード部 34と、チヤネルデコ一ド処理されたデータに対して C R Cチェックなどによる誤り検出および誤り訂正符号による誤り訂正などを行なうための誤り制御復号部 36と、移動機 20全体の、図示されない他の回路部も含めての基本的な動作を制御するための CPU 38と、 CP U38から出力される基地局へ送信されるべきデータに対して CRC符号付加などの誤り制御符号化処理を行なうための誤り制御符号化部 40と、誤り制御符号化部 40から出力される、誤り制御符号によって符号化されたデータに対してチャネル符号化を行なうためのチャネルコード部 42と、チャネルコード部 42の出力を無線周波数で変調するための変調部 44とを含む。

図 2を参照して、誤り制御復号部 36は、基地局から受信されたデータを格納するための受信データバッファ 50と、受信データバッファ 50からデータを所定の順番（図 10の矢印 132で示されるもの）で読み出すことによりデータのディンタリーブを行なうためのディンタリ一バ 52と、ディンタリーバ 52の出力に接続された F EC 54と、 FEC 54の出力に接続された CRC回路 58 と、ディンタリーバ 52の出力に接続された FEC 56と、 FEC56の出力に接続され、ディンタリ一ブされるデータが受信データバッファ 50内においてィンタリーブなしフォーマツトの場合であっても、 CRC回路 58と並行に同じ時間で CRC処理をおこなう機能を持つ新 CRC回路 60とを含む。

01¾ 回路58は、図 1 1に示したものと同様である。新 CRC回路 60がこの発明にかかわる部分であって、新 CRC回路 60は、データがインタリーブなしの場合に、そのデータに対してデインタリーブ処理がされたものについてもィンタリ一ブなしでデータが入力されたときと同じ結果を得ることができる。この新 CRC回路 60 を設けることにより、受信データバッファ 50から読み出したデータに対してディンタリーバ 52でディンタリーブしたものについて、 CR C回路 58によってインタリーブされたデータに対する CRC検査を行なうのと並行して、新 CRC回路 60によってインタリーブなしのデータに対する CRC 検査が行える。受信データバッファ 50からの読出が一度で済むため、 CRC計算の負荷が減少し、消費電力を少なくすることができる。新 CRC回路 60の構成を説明する前に、新 CRC回路 60で行なわれる処理の原理について説明する。

インタリーブなしの場合のデータフォーマツトは図 9に示すとおりであり、 C RC受信多項式 Fは次の式（1) のとおりとなる。

F = Dox²²³ + Dix²²² + D2X²²¹+… +D₂o7X¹⁶ + D₂osx¹⁵

+ D₂09X + ... + D223X⁰... (1) 一方、インタリーブありの場合のデータフォーマツトは図 10に示すとおりであり、 CRC受信多項式は次の式（2) となる。

Dox²²³ + D₁₆x²²² + D32X²²¹ +… + D₂08x²¹⁰

+ DiX²⁰⁹ + D₁₇X²⁰⁸ + D₃3X²⁰⁷ +… + D209X¹⁹⁶

+ D₂x¹⁹⁵ + Disx¹⁹⁴ + D₃4X¹⁹³ + ... + D₂iox¹⁸²

+ D₁₄X²⁹ + D30X²⁸ + D₄6X²⁷ +… + Dl90X¹⁶ + D₂06X¹⁵ + D222X¹⁴

+ D₁₅x¹³ + Daix¹² + D₄7X^U + D₂23X° (2) ここで、式（1) をインタリーブ（16段）フォーマットにあわせた表現にすると、以下のように 16個の部分データ F1〜F16に分解できる。

F =∑Fi (3)

Fi =∑D_(jxl6+i—_1)X ²²³ 'し-(4)

ここで、求めるべき CRC (インタリーブなしフォーマット対応）は、式 (3) を CRC多項式で割った剰余である。この求めるべき CRC (インタリーブなしフォーマット対応）を CRC (X) とすると、 CRC符号が線形符号であるので、分配則によって次の式（5) が成立する。 CRC(x) = F(x) modG(x)

上記した式 Fi (i=l〜16)は、 xの高次から見ればその各項の係数 Do〜D₂₂₃ の出現順序はインタリ—ブありの式（2) の各項の係数 Do〜D₂₂₃ の出現順序と同一である。ただし、対応の項の Xの次数が式（1) と式（2) とでは異なる。式 (2) では Xの次数は各項ごとに 1ずつ減じていくのに対して、式（1) では X の次数はインタリーブ段数である 16ずつ減じていくことに注目する。

こ ϋ'ΓΞの発明の原理をより明確にするために、式 F1をさらに以下のように展開することができる。

Fl = Do · X²²³ + 0 · 222 + 0 · _Χ221 + 0 · Χ220 + 0 · X²¹⁹ + 0 · 3²¹8 + 0 · X²¹⁷ +

0 · X²¹⁶ + 0 · X²¹⁵ + 0 · X²¹⁴ + 0 · X²¹³ + 0 · X²¹² + 0 · X²¹¹ + 0 · X²¹⁰ + 0 · x²⁰⁹ + 0 · X²⁰⁸ +D₁₆x²⁰⁷十… + D₁₉₂x³¹ + D₂08x¹⁵ …（3) 式（3) と式（2) とを比較すると、式（2) において、第 1項 D₀が入力されてから次のディンタリ一ブされた第 2項データ D₁₆が入力されるまでの 15クロックの間、「0」データが入力されたものとし、以下同様に各項データ Diが入力されてから次のデータ Di+iが入力されるまでの 15クロックの間、「0」データが入力されたものとすると式（3) の形と一致した形を有する。

同じことが、 F2〜F16についてもいえる。ただし F2〜F16の最終項についてのみ、以下のような調整が必要である。たとえば F2の最終項 D₂₀₉x¹⁴について見ると、次のようになる。

D₂09X¹⁴ = D₂09X¹⁴ + 0·χ¹³ + 0·χ¹² + 0-x¹¹ + 0·χ¹⁰ + 0·χ⁹ + 0·χ⁸ + 0·χ⁷ + 0·χ⁶ + 0·χ⁵ + 0·χ⁴ + 0·χ³ + 0·χ² + 0·χ¹ + 0·χ° この式では、全部で 15項あるうちの、最初の項が D209X¹⁴であり、残りの 1 4項には「0」というデータが入力されるものと考えて良い。同様にたとえば F15の最終項 D222X¹および F16の最終項 D₂23X⁰について見ると、次のようになる。

F15 においては D₂22の後 1クロックサイクルの間のみデータ「0」が入力されたものと考え、 F16 においては D₂₂₃の後にはデータの入力がないものと考えると、それぞれ式（2 ) での C R C計算と同じ形の計算が可能であることがわかる。

つまり、 F1〜F16 式の最終項の計算において、それぞれ最初のデータが D₂09

〜D₂₀3で、続く 1 5クロック〜 0クロック（F1では 1 5クロック、 F2では 1 4 クロック、 F3では 1 3クロック、以下同様にして F15では 1クロック、 F16では 0クロック）では固定「0」データが入力されたものとするとそれぞれ式 ( 2 ) と同じように計算でき、これによつてこれら部分データの各々に対して C R Cビットを計算できることが分かる。

したがって、原理的には、上記した F1〜F16 を式（2 ) でそれぞれ計算し、その後にそれらの剰余の和を求めれば本来ィンタリーブなしのデータであってデインタリーバ 5 2によってディンタリーブ処理されたデータを、その順番に受取つて C R C計算を行なうことができる。

しかしこの場合、式（2 ) の計算を図 1 1に示す C R C計算回路で行なうと、 F1 の計算に 2 0 8サイクル、 F2 の計算に 2 0 7サイクル、 F3 の計算に 2 0 6 サイクル等、各々の計算時間が C R C回路 5 8で行なわれるのと同程度の大きさとなり、全体ではインタリーブありのデータの C R C計算に要する時間の 1 6倍近くかかることになる。これではインタリーブありのデータとインタリーブなしのデータとの C R C計算を同時に行えることにはならない。そこで、何らかのェ夫が必要となる。

ここで、本願発明者は、上記した F1〜F16の計算において、計算対象となる各項の間に挿入されるデータが固定であり必ず「0」であることに着目した。特に、第 1項にデータ、続く 1 5項に「0」が続く、という形で 1 6クロックサイクルが連続して行なわれる場合、生成多項式に対応した CRC回路において、最初の状態が分かっていれば、その 1 6クロックサイクルが終了した後の各 CRCレジスタの内容が最初の各 CRCレジスタの内容の関数として簡略な形で予め計算し表現できることに着目した。こうした性質を用いると、全部で 1 6項（最初の 1 項がデータ、続く 1 5項が「0」）分の演算を CRC回路で 1 6クロックサイクルをかけて行なう処理結果を、上記した関数を用いて 1サイクルで計算することができる。本明細書では、このようにもとの CRC回路で 1 6クロックサイクルをかけて行なう処理を、予め求めていた関数により 1クロックサイクルで計算することを「1 6クロックサイクル演算」と呼ぶ。

1 6クロックサイクル演算をどのようにして予め計算するかについて、図 3を参照して説明する。図 3の最も上段に既に述べた生成多項式 χΐ⁶+χΐ²+χ⁵+1 に対応した CRC計算回路の構成を示す。このように、生成多項式に対応する C R C 計算回路の構成に基づいて以下に述べるように順に C R C計算回路内の C R Cレジスタの各々の状態遷移を考えて.いくと、上記した 1 6クロックサイクル演算の表現が求められる。

まず、 0クロック目（初期状態）における各 CRCレジスタ（全部で 1 6個）の内容を CO〜(： 15 とする。最初に入力されるデータを P0とする。このデータには、まず入力部にある加算器により CRCレジスタ 1 5の内容が（2を法として）加算される。すると、 1クロック目における各 CRCレジスタの内容は図 3 において「1クロック」と記載した段に示されたようになる。たとえば CRC レジスタ 0の値は「C15※P0」と表される（ここで記号厂※」は 2を法とする加算を表す。図での標記と異なることに注意）。同様に、 CRCレジスタ 1、 2、 3、 4の値はそれぞれ C0、 Cl、 C2、 C3 となる。 C R Cレジスタ 5の内容は、入力データ P0 と CRCレジスタとの 2を法とする加算結果 C15¾^P0に対してさらに CRCレジスタ 4の内容 C4との 2を法とする加算を行なった結果となり、したがって C4※C15※P0となる。以下同様にして全ての CRCレジスタの内容力最初の CRCレジスタの値と入力データ P0とによって表現できる。

2クロック以下も同様である。 2クロック目に入力されるデータを P1 とすれば、 C RCレジスタ 0の内容は：！ ※？となり、 CRCレジスタ 1の内容は C15¾P0 となり、 CRCレジスタ 2、 3、 4の内容はそれぞれ C0、 Cl、および C2 となる。 CRCレジスタ 5、 6の内容はそれぞれ C3※C14※P1、および C4>¾C15^P0 となる。以下同様にして全ての CRCレジスタの内容が、 0クロック目の各 CRCレジスタの値と入力されるデータ P0および P1によって定まる。

以下同様にして、前クロックサイクルにおける各 CRCレジスタの内容と、そのクロックサイクルで入力されるデータとの値とによって、次のクロックサイクルにおける各 CRCレジスタの内容を表現することができ、これを 16クロックサイクルまで繰返すことにより、 16クロックサイクル後の CRCレジスタの内容が全ての CRCレジスタの初期値と入力されたデータ P0〜P15 によって表現できる。この際に、 P1〜P15 力 S 「0」であることを用いれば、この計算は容易に行える。

このようにして、 16クロックサイクル演算によれば、 P1〜P15がすべて 0 であることが分かっているものとすれば、 P0が入力された時点で 1クロックサィクルで上記した 16クロックサイクル後の全ての CRCレジスタの内容が計算できることは、当業者には容易に理解できるであろう。

この 16クロックサイクル演算を用いると、たとえば上記した式 F1については全てのデータの計算を 1サイクルの間に実行される 16クロックサイクル演算で行なって、 Fl mod G(x)を求めることができる。式 F1 に含まれる項（データ）数は 14項（Do, Di₆， D₃₂，…， D₂₀₈) であるから、式 Flの結果は全部で 14 サイクルで計算できる。前述のとおり CRC回路で計算するときの 208サイクルの 1 16である。

次に、 F2について考えてみる。 F2では、最初の 13項については上記した 1 6クロックサイクル演算で計算できる。しかし最後の 1項については、その後に「0」 (15個ではなく） 14個あるだけである。したがって最後の「0」が入力されるのは、 16サイクル後ではなく 15サイクル目となる。この場合、上記した 16クロックサイクル演算は用いることができない。

しかし、上記した 16クロックサイクル演算を求める過程の図（図 3) を参照すると、 16クロックサイクル演算を求める過程で、同じように 15クロックサィクル後に各 C RCレジスタの内容がどのようになっているかが既に求められていることが分かる。これを 16クロックサイクル演算と同様に 15クロックサイクル演算と呼ぶことにする。すると、 F2 の場合には、データとして

Dl7 Dl93、 D209の 14個のデータを各サイクルごとに与えながら、最初の 13サイクルではそれぞれ 1回ずつ、合計 13回の 16クロックサイクル演算を行ない、最後の 1クロックサイクルでは 1回の 15クロックサイクル演算を行なうことにより、 F2modG(x)が求められる。

以下同様にして、 F3 については 1 3回の 16クロックサイクル演算と 1回の 14クロックサイクル演算で F3 mod G(x)が求められ、 F4については 13回の 16クロックサイクル演算と 1回の 13クロックサイクル演算で F4 mod G(x)が求められ、以下同様にして Fi については 13回の 16クロックサイクル演算と 1回の mクロックサイクル演算（m = 17 - i) で Fi mod G(x)が求められる。前述したとおりこれら Fi mod G(x) (i = 1〜16)を全て合計することにより F mod G(x)が計算できる。これに要するクロックサイクル数は 14X 16 = 22 4であって、インタリーブありのデータに対する CRC計算に必要なクロックサイタル数と一致する。

こうした原理を実現する回路によって、インタリーブなしのデータの CRC計算を、インタリーブありのデータの CRC計算に要するのと同じ時間の間に並行して行なうことができる。

上記した 16クロックサイクル演算、 1 5クロックサイクル演算、 . · · 1クロックサイクル演算は、与えられるデータの内容とは関係なく、巡回符号の生成多項式と、予定されているインタリーブのインタリーブ段数とにのみ依存して予め決定できる。また、こうしてその内容が決定された演算を「クロックサイクル演算」と呼ぶものとすると、クロックサイクル演算の種類は、インタリーブ段数の数だけ存在することになる。

図 4に、上記した新 CRC回路 60の一構成例を示す。図 4を参照して、新 C RC回路 60 は、 CRC巡回符号の生成多項式の最高次数（16) に対応した数だけ設けられ、 CRCの各ビットの計算を行ない結果を保持するための部分 C 1^〇計算回路八0〜 15と、これら部分 CRC計算回路に入力データを供給するための入力データ線 70と、これら部分 CRC回路の間のデータ供給路となる Cバス 74と、これら部分 CRC 回路に対して前述の 1 6クロックサイクル演算、 15クロックサイクル演算などのうちのどの演算を行なうかを指定することにより演算シーケンスを指定するサイクル制御信号が与えられるサイクル制御信号線 72とを含む。

図 5を参照して、部分 CRC計算回路 AOは、入力データ線 70、サイクル制御信号線 72および Cバス 74に接続され、サイクル制御信号線 72上のサイクル制御信号にしたがって、 16クロックサイクル演算〜 1クロックサイクル演算のうちのいずれか一つを選択して Cバス Ί 4上の所定の CRCビットおよび入力データ線 70を介して与えられるディンタリーブ処理がされた入力データに対してその演算を行ない、結果を出力するための係数器 80と、係数器 80の出力に接続された入力と、 Cバス 74の 1本の信号線に接続された出力とを持ち、部分データに対する部分 CRC検査ビットのうち、係数器 80が出力する 1ビットを保持し Cバス 74上の対応する信号線上に出力するための CRCレジスタ 82と、この部分 CRC計算回路 AOによる CRCビット計算の途中結果を、受信データをインタリーブの段数（図 10に示される例では 16) に対応した回数だけ式 (5) の iの数だけの演算結果を格納するテンポラリ CRCレジスタ 84と、 C RCレジスタ 82の内容とテンポラリ CRCレジスタ 84との内容の間で 2を法とする加算を行なってテンポラリ CRCレジスタ 84に CRC計算の途中結果として与えるための加算器 86とを含む。

他の部分 CRC計算回路 A 1〜A 15についても、 Cバス 74のうち CRCレジスタ 82が接続される信号線が異なる点を除き、部分 C R C計算回路 A 0と同じ構成を有している。したがってここではそれらについての詳細は繰返さない。係数器 80は、既に述べた 16ビット演算〜 1ビット演算までのいずれをも実行可能であり、そのうちのどの演算を実行するかをサイクル制御信号線 72上のサイクル制御信号による指示によって選択して実行する。このとき、入力データ線 70上の入力データおよび Cバス 74上のどのデータを用いるかは、その部分 CRC計算回路がどの何ビット目の計算を行なう回路なのか、およびそのときサィクル制御信号線 72上のサイクル制御信号によって指示された演算が何ビット演算なのかによって異なってくる。

いずれにせよ、係数器 80は、クロック信号の 1サイクルの間に、サイクル制御信号線 72上のサイクル制御信号によって指示される演算を行ない結果を CR Cレジスタ 82に与える。 CRCレジスタ 82はこの出力を保持するとともに C バス 74上に出力する。前述のとおり F1〜F16 の各々に対して 16クロックサィクル演算を 13回と、残りのデータ数に対応する 16クロックサイクル〜 1ク口ックサイクル演算のうちのいずれかを一回した後、 C RCレジスタ 82には F1〜F16のいずれかに対して求められた CRC(Fi mod G(x))のうち、この部分 CRC計算回路に対応したビットが格納されていることになる。そのビットをテンポラリ CRCレジスタ 84に格納されている値と 2を法とする演算を行なってテンポラリ CRCレジスタ 84に再び格納することで、 CRC計算の途中結果がテンポラリ CRCレジスタ 84に格納される。

さて、図 1〜図 2、図 4および図 5に示されるこの発明の実施例の移動機 20 は以下のように動作する。受信時、 RF部 30は基地局から電波を受信し復調部 32に与える。復調部 32はこの受信信号を復調しチャネルデコード部 34に与える。チャネルデコード部 34はチャネル復調されたデータに対してチャネルデコード処理を行ない、デコードされたデータを誤り制御復号部 36に与える。このとき、受信されだデータがィンタリ一ブありかなしかは直ちには判断できなレ、。誤り制御復号部 36は以下のようにしてこのデータの CRC検査を行なう。図 2を参照して、受信データバッファ 50に一且格納されたデータはディンタリーバ 52によって図 10の矢印 1 32で示されるような順番で受信データバッファ 50から読み出され（すなわちディンタリ一ブ処理されて）、 FEC54および FEC56に与えられる。説明を簡略化するために、このデータは FEC 54および FEC56を経てそのまま CRC回路 58および新 CRC回路 60に与えられるものとして以下説明する。

。1 じ回路58は、従来と同じ態様で与えられたデータに対して、インタリーブありという仮定のもとで、従来と同様の CRC計算処理を行なう。それと並行して、同時に、新 CRC回路 60 が図 3に示した原理にしたがって、インタリ —ブなしという仮定のもとで CRC計算を行なう。新 CRC回路 60の動作については後述する。〇1 じ回路58 による CRC計算と新 CRC回路 60による CRC計算とはほぼ同時におわる。 CRC回路 58での CRC計算によって CR C誤りがない場合には CRC回路 58の出力が CPU 38に与えられ、たとえば音声の再生などが行なわれる。 CRC回路 58での CRC計算によって CRC誤りがあった場合には新 CRC回路 60での CRC計算の結果が調べられ、 CRC 誤りがなければ新 CRC回路 60の結果が CPU 38に与えられる。 CRC誤りがあればたとえば基地局に対してデータの再送要求をするなど、必要なエラー処理が行なわれる。

図 6を参照して、この誤り制御復号部 36における CRC制御は以下の制御構造にしたがって行なわれる。まず、移動機が起動され、ユニットを受信する（ステツプ S 2) と、最初に図 2に示すディンタリ一バ 52を経由してディンタリーブされたデータを CRC回路 58および新 CRC回路 60に与え、同時に CRC 処理を行なう（ステップ S 4) 。この結果 CRC回路 58の処理で CRCエラーがなければ（ステップ S 6の判定で「YES」）制御はステップ S 8に進み、 CR C回路 58の処理で CRCエラーがあれば（ステップ S 6の判定で「N0j ) 制御はステップ S 1 6に進む。

CRC回路 58での CRC処理により CRCエラーがなかった場合には、基地局から送信されてくるデータはインタリーブされているということであり、以下ではそれを前提として受信処理を行なう。すなわち、まずステップ S 8で、ステップ S 2で受信されたュニッ卜が先頭ュニットか否かを判定する。先頭ュニットでなければステップ S 14でこのュニットを破棄して制御はステップ S 2に戻る。ステップ S 8で、ステップ S 2で受信したュニットが先頭ユニットであると判定されると、ステップ S 10でインタリーブありとして継続ュニットを受信し C RC処理を行なう。続いてステップ S 12で継続ュニットがある力否かを判定し、あれば制御をステップ S 10に戻して継続ュニットの受信処理を継続する。ステップ S 12で継続ュニットがないと判定されれば制御はステップ S 2に戻る。

—方、ステップ S 6で CRC回路 58での CRC処理により CRCエラーがあつたと判定された場合には、ステップ S 1 6で新 CRC回路 60による CRC処理の結果 CRCエラーがあつたか否かを判定する。この場合、実質的にはこの判定は既にステップ S 4で得られており、改めて受信データバッファ 50からデ一タをインタリーブなしで読出す必要はない。新 CRC回路 60での CRC処理の結果、 CRCエラーがなければステップ S 2で受信されたデータはインタリーブなしであつたと判断され、制御はステップ S 18に進む。 CRCエラ一があれば、なにもせず（すなわち受信ユニットは破棄され）、制御はステップ S 2に戻る。ステップ S 16で CRCエラーがなかったと判定された場合に行なわれるステップ S 18〜S 24までの処理はそれぞれ、ステップ S 8〜 14までの処理と同様であるので、ここではそれらについての詳細な説明は繰返さない。

したがつてこの制御構造では、図 12に示される従来例と異なり、 CRC回路 58 による CRC処理で CRCエラーがあつたと判定されても、あらためて受信データを受信データバッファ 50から読出す必要はない。処理時間が短縮され、処理の負荷も軽減されることになる。

図 4および図 5を参照して、新 CRC回路 60は以下のように動作する。先に説明したとおり、ディンタリーブされた受信データは、 16段インタリーブがかかっていれば、 D₀、 D 6、 -.、 Di92、 D₂08、 Di、 Di₇、 ...、 D₁₉3、 D₂。9、 D₂、

Dl8 Dl94、 D₂10、 ·.·、 Di5、 D₃₁ D₂07、 D₂23という順序で受信データバッファ 50から読み出される。これらは前述のとおり Fl、 F2、 F3〜F15という形に分解される。

まず F1に対するテンポラリ CRCを以下のようにして求める。最初に全ての部分 CRC計算回路 A0〜A 15の CRCレジスタ 82の内容を所定の値で初期化し、すべてのテンポラリ CRCレジスタ 84をクリアする。最初のデータ Do が入力データ線 70を介して入力されるときには 16クロックサイクル演算を実行するよう指示するサイクル制御信号をサイクル制御信号線 72上に出力する。各部分 CRC計算回路 A0〜A15の係数器 80は、 16クロックサイクル演算に対応した演算を入力データ線 70上の入力データ Doおよび Cバス 74上の C RCレジスタ 82の値のうちの所定のものに対して行ない、結果を出力する。 C RCレジスタ 82が対応の係数器 80の演算結果を格納する。ここまでの処理は 1サイクルで行なわれる。

次にデータが入力される。このときにも、同様に 1 6クロックサイクル演算を実行するよう指示するサイクル制御信号をサイクル制御信号線 72上に出力する。各部分 CRC計算回路 AO〜A 1 5の係数器 80は、 16クロックサイクル演算に対応した演算を入力データ線 70上の入力データ 0₁ぉょび。バス74 上の CRCレジスタ 82の値のうちの所定のものに対して行ない、結果を出力する。 CRCレジスタ 82が対応の係数器 80の演算結果を格納する。この処理も 1サイクルで行なわれる。すなわちここまでの処理は合計 2サイクルで行なわれる。

以下同様にして最終項 D208まで 16クロックサイクル演算を行なう。その結果、この最終項 D₂₀₈が入力された時点で部分 CRC計算回路 A0〜A15の C RCレジスタ 82には、 F1 についてのテンポラリ CRCである CRCl(x)が格納されていることになる。これをテンポラリ CRCレジスタ 84に転送する。次の入力データ Di、 Dn、 Di₉₃、 D₂₀₉は F2に関するものである。まず部分 C 1^ 計算回路 0〜八1 5の係数器 80のみを初期化する。最初のデータが入力されるときには 1 6クロックサイクル演算を行なうよう指示するサイクル制御信号をサイクル制御信号線 72上に出力する。これに応じて入力データと係数器 80に格納されている値との間で 16クロックサイクル演算が部分 CRC 計算回路 A0〜A15の各々において 1クロックサイクルで行なわれ、その結果がそれぞれの係数器 80に格納される。続いて次のデータ Dnが入力されるときには同様に 1 6クロックサイクル演算を実行する。以下同様にして最終項 (D₂₀₉) の前の項（Di93) までの演算を行なう。

最終項（D₂₀₉) については、前述したとおりこの後に固定の「0」が 14個だけ続く。したがつてこの最終項に対しては 1 5クロックサイクル演算を指示するサイクル制御信号をサイクル制御信号線 72に出力する。各部分 C R C計算回路 A0〜A1 5では入力データ D₂₀₉と各係数器 80の値とを用いて前述した 1 5 クロックサイクル演算を 1クロックサイクルで行ない、その結果がそれぞれの係数器 80に格納される。こうして、最終項データの演算が終了した時点で係数器 80には、全体として F2に対するテンポラリ CRCである CRC2(x)が格納されている。これと、既にテンポラリ CRCレジスタ 84に格納されている F1 に対するテンポラリ CRCである CRCl(x)との間で 2を法とする加算を行なうことにより、 CRCl(x) + CRC2(x) = (Fl(x) + F2(x)) mod G(x)が求められる。

以下同様にして、 F3〜F16 に対して最終項の演算のときのみ 14クロックサィクル演算〜 1クロックサイクル演算を行なうようにしながら各テンポラリ C R Cを求め、それをテンポラリ CRCレジスタ 84に 2を法として加算することで、全てのデータに対する演算が終了した時点でテンポラリ CRCレジスタ 84には全体として (Fl(x) + F2(x) + F3(x) +...+F15(x) + F16(x)) mod G(x) 、すなわちィンタリーブなしフォ一マツトのデータの CRCが求められている。この値を読み出すことにより、インタリーブなしフォーマツ卜のデータの CRCエラーの有無を判定することができる。

以上の新 CRC回路 60の処理は、既に説明したとおり CRC回路 58によるインタリーブありフォーマツトのデータの CRC計算と同じ時間で行なうことができる。したがって、受信データバッファ 50から、データがインタリーブフォ —マツトであるという仮定のもとでディンタリーバ 52によって読み出したデータによって、インタリーブなしの CRCチェック結果と、インタリーブありの C RCチェック結果とが同時に得られる。 CPU38は、この結果を用いて、送信データの再生などを行ない、さらに基地局に対して送信するデータを誤り制御符号化部 40、チャネルコード部 42、変調部 44を経て RF部 30から送信する。以上のようにこの実施例によれば、基地局から送信されてきたデータがィンタリーブフォーマツトか否かがわからないときでも、インタリーブありと仮定して —度だけデータを読み出すことにより、同時にインタリーブなしの CRCチエツク結果と、インタリーブありの CRCチェック結果とが得られる。受信データがインタリーブありかなしかにかかわらず、一度だけの演算でインタリーブされているか否かを判定することができる。そのため演算の負荷が削減され、ひいては移動機の電力消費を抑えることができるという効果が奏される。

以上に開示された実施例はすべての点で例示的に示されるものであり、制限的なものではないと考えられるべきである。本発明の範囲は、以上の実施の形態や実施例ではなく、請求の範囲によって示され、請求の範囲と均等の意味と範囲内でのすベての修正や変形を含むものである。産業上の利用可能性

以上のように、この発明の誤り制御回路によれば、受信したデータがインタリーブされたものか否かを、受信データを一度だけ読出すことで判定でき、かつそれに要する時間は受信したデータがインタリーブされたものであるときにその旨判定するのに要する時間と同じである。したがって、この発明の誤り制御回路は、基地局が回線の状況によりデータをインタリーブありのフォーマツトまたはインタリ一ブなしのフォーマツトのいずれで送信するかを切り替え、かつ受信データにはィンタリーブの有無を示すデータが付加されないような通信システムに用いるのに適している。

Claims

請求の範囲

1. 予め定められた巡回符号により符号化された、所定のインタリーブ順序でインタリーブされたことが予定されている所定ビット数のデータ（130) を、ディンタリーブするためのディンタリーバ（52) と、

前記ディンタリ一バ（52) の出力を受け、前記巡回符号の符号化方式に対応した検査方式により前記所定ビット数のデータの巡回符号検査を行なう第 1の巡回符号検査回路（58) と、

前記ディンタリーバ（52) の出力を受け、前記第 1の巡回符号検査回路（5 8) による巡回符号検査と同時に、かつ実質的に同じ時間の間に、前記ディンタリーバ（52) によるインタリーブ効果を消しながら、前記巡回符号の符号化方式に対応した検査方式により前記所定ビット数のデータの巡回符号検査を行なう第 2の巡回符号検査回路（60) とを含む、誤り制御回路（36) 。

2. 前記第 2の巡回符号検査回路（60) は、

前記ディンタリーバの出力に接続された入力データ線（70) と、

前記巡回符号の生成多項式の最高次数に対応した数のデータ信号線を含むデータバス（74) と、

各々が前記入力データ線（70) および前記データ信号線 (74) の各々に接続され、前記入力データ線（70) から与えられるデータと前記データ信号線 (74) 上のデータとに対して前記巡回符号の符号ィヒ方式と前記インタリーブの方式とによって定まる所定の演算シーケンスを行なうことによって前記巡回符号の所定位置の検査ビットを計算するための、前記巡回符号の生成多項式の最高次数に対応して設けられた複数個の部分検査ビット計算回路（A0〜A15) と、前記複数個の部分検査ビット計算回路（A0〜A15) の各々に接続され、前記部分検査ビット計算回路（A0〜A1 5) で行なわれるべき演算シーケンスを制御するための演算制御手段（72) とを含む、請求項 1に記載の誤り制御回路。

3. 前記複数個の部分検査ビット計算回路（A0〜A1 5) の各々は、前記演算制御手段（72) 、前記入力データ線（70) 、および前記データバス（74) に接続され、前記入力データ線（70) 上のデータ、および前記データバス（74) 上の所定データ線上のデータに対して、前記演算制御手段（7 2) から与えられる演算指定信号により定められる演算を行なうための演算手段 (80) と、

前記演算手段（80) の出力に接続された入力と、前記データバス（74) の、所定のデータ線に接続された出力とを有し、前記演算手段（80) の出力するデータを保持して前記所定のデータ線（74) に出力するためのデータ保持手段 (82) と、

前記データ保持手段（82) の出力に接続され、前記演算シーケンス中、前記所定ビット数を前記ィンタリ一ブの段数で除した数に対応した回数だけの演算が終了するごとに自己の保持データと前記データ保持手段（82) の出力とに対して 2を法とする演算を行なって結果を保持するための演算結果保持手段（84、 86) とを含む、請求項 2に記載の誤り制御回路。

4. 前記演算手段（80) は、前記インタリーブのインタリーブ段数に対応した数だけの種類の、前記生成多項式によって定まるクロックサイクル演算を実行可能である、請求項 3に記載の誤り制御回路。

5. 前記演算指定信号は、前記クロックサイクル演算のうちのいずれかを指定する、請求項 4に記載の誤り制御回路。

6. 前記巡回符号は、 16ビット CRC符号である、請求項 1に記載の誤り制御回路。

7. 前記インタリーブは 16段インタリーブである、請求項 1に記載の誤り制御回路。

8. 予め定められた巡回符号により符号ィヒされた、所定のインタリーブ順序でインタリーブされたことが予定されている所定ビット数のデータ（130) を、ディンタリーブするステップ（52) と、

前記ディンタリーブするステップによってディンタリーブされたデータを受け、前記巡回符号の符号化方式に対応した検査方式により前記所定ビット数のデータ (1 30) の第 1の巡回符号検査を行なうステップ（58) と、

ディンタリーブされた前記データ（1 30) を受け、前記第 1の巡回符号検査を行なうステップ（58) と同時に、かつ実質的に同じ時間の間に、ディンタリーブするステップによるインタリーブ効果を消しながら、前記巡回符号の符号化方式に対応した検査方式により前記所定ビット数のデータの第 2の巡回符号検査を行なうステップ（6 0 ) とを含む、誤り制御方法。

9 . 前記第 2の巡回符号検査を行なう前記ステップ（6 0 ) は、

前記巡回符号の生成多項式の最高次数に対応した数の複数のテンポラリな巡回検査データ保持手段（8 4 ) を初期化するステップと、

前記ディンタリーブするステップによりディンタリーブされたデータに対して、前記複数のテンポラリな巡回検査データ保持手段（8 4 ) を用いながら、前記巡回符号の符号化方式と前記ィンタリーブの方式とによって定まる複数個のク口ックサイクル演算からなる演算シーケンスを行なうことによって前記巡回符号の各位置の検査ビットを計算するス-テ-ップとを含む、誤り制御方法。

1 0 . 前記所定ビット数を前記インタリーブのインタリーブ段数で除した数は、インタリーブ段内のデータ数を表し、

前記所定ビット数のデータは前記インタリーブ段内のデータ数ごとに複数個の部分データに区分され、

前記各位置の検査ビットを計算するステップは、

前記複数個の部分データごとにテンポラリな巡回検査データを計算する処理を行なうステップと、

前記部分データごとに計算されたテンポラリな巡回検査データを加算することにより前記所定ビット数のデータの巡回検查デ一タを求めるステップとを含む、請求項 9に記載の誤り制御方法。

1 1 . 複数種類のクロックサイクル演算は、 1クロックサイクル演算から、前記インタリーブの段数に対応した最高数のクロックサイクル演算までを含み、前記複数個の部分データの各々には、前記所定ビット数の位置に対応した番号が付与され、

前記テンポラリな巡回検査データを計算する処理は、

前記巡回符号の生成多項式の最高次数に対応した数の複数のデータ保持手段を予め定められた初期値で初期化するステップと、

入力されたデ一タと前記複数のデ一タ保持手段の保持するデータとに对して、前記最高数のクロックサイクル演算を行ない、結果を前記複数のデータ保持手段の各ビッ卜に保持する処理を、前記ィンタリ一ブの段数より 1少ない数だけ繰返すステップと、

入力されたデータと前記複数のデータ保持手段の保持するデータとに対して、前記部分データに付与された番号により定まる前記クロックサイクル演算を行なレ、、結果を前記複数のデータ保持手段の各ビットに保持する処理とを含む、請求項 1 0に記載の誤り制御方法。

1 2 . 前記所定ビット数のデータの巡回検査データを求めるステップは、前記部分データごとの巡回検査データの計算が終了するたびに、前記複数のデータ保持手段の各々の保持内容と、対応する前記複数のテンポラリな巡回検査ビット保持手段の保持内容との間で 2を法とする加算を行なって、結果を前記对応するテンポラリな巡回検査ビット保持手段に保持するステップを含む、請求項 1 1に記載の誤り制御方法。

1 3 . 前記巡回符号は、 1 6ビット C R C符号である、請求項 8に記載の誤り制御方法。

1 4 . 前記インタリーブは 1 6段インタリーブである、請求項 8に記載の誤り制御方法。