WO2001011674A1 - Ätzprozess für eine zweischicht-metallisierung - Google Patents

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Grégoire GRANDRÉMY
Gabriela Brase
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Definitions

  • the invention relates to an etching process for a two-layer metallization, or dual damascene structuring for a semiconductor structure with functional elements formed in a substrate, a dielectric located on the substrate, for example an oxide layer, and the etching mask consisting of a photoresist and between the etching mask and a polymer intermediate layer is inserted into the oxide layer.
  • Semiconductor structures are generally equipped with a multilevel metallization with corresponding interconnects which are connected to one another and / or to active or doped elements of the semiconductor structure via vertical interconnections.
  • the interconnects and the interconnections are produced in several process steps, which include deposition, structuring and etching steps.
  • a common method for producing a two-level metallization consists in first establishing a connection to individual functional elements of the semiconductor structure. For this purpose, an opening is made through the oxide layer on the semiconductor structure with the aid of a photolithographic process followed by an etching step, so that the position of the interconnection in the first metallization level is fixed.
  • This opening which extends vertically through the semiconductor structure, is subsequently made in a deposition process, e.g. a CVD or sputtering process with a thin adhesive layer, e.g. Titanium nitride, and a metal, e.g. Tungsten filled. Since the deposition process can not only be limited to the opening, but a deposition on the entire surface of the
  • a metallization for example made of aluminum, is then applied to the oxide layer present, which is then photolithographically structured in order to create the desired interconnect structure. This is done by applying a photoresist from which a photoresist etching mask is formed photolithographically, so that it can then be etched through the etching mask and finally the interconnects remain.
  • an oxide layer is applied over the entire surface, in a planar manner, and the negative of the interconnects is generated in the oxide layer by first applying a photoresist to the latter, which is then structured photolithographically.
  • the negative structure of the interconnects is then etched through the openings in the photoresist into the oxide layer.
  • the negative structure is then coated with a liner and then with a metal, e.g. Aluminum or copper, filled. The excess metal is then also removed by a CMP process step.
  • US Pat. No. 5,801,094 discloses a dual damascene method in which the metallization of the interconnections between structural elements of the semiconductor structure and an interconnect level and the metallization of the interconnects of the interconnect level take place in one step.
  • the preparatory process steps are still complex.
  • An oxide layer is first applied to the substrate as a dielectric and then an etching stop layer. After the photolithographic application of an etching mask, openings are etched into this etching stop layer at the points at which interconnections are to be realized, so that the oxide layer underneath is exposed.
  • a further oxide layer is then applied to the etch stop layer as a carrier for the interconnects of a metallization level.
  • the structuring of the negative form of the interconnects within the upper oxide layer and the negative form for the Interconnections are made using photolithography and subsequent etching.
  • openings corresponding to the etching mask are etched in the upper oxide layer until either the etching stop layer is reached or at the points where the etching stop layer is interrupted in order to implement the interconnections in the via, to the underlying conductor tracks to be contacted or to the substrate (soap Aligned Dual Damascene).
  • the metallization can then be carried out by simultaneously filling the trenches for the interconnects and also the openings for the interconnections with metal, metal deposition also taking place on the other surface. Accordingly, a planarization of the surface, e.g. done by a CMP process.
  • a method in which the interconnections are structured in a first process step (photolithography and etching process) and the interconnects are formed in a subsequent process step (photolithography and etching process) (sequential dual damascene).
  • a photolithography method is used as standard, in which an intermediate layer made of a polymer, i.e. an ARC polymer as an antireflection layer, in order to exclude reflections during the exposure of the photoresist and thus to minimize the reflected light and thereby improve the resolution.
  • an intermediate layer made of a polymer, i.e. an ARC polymer as an antireflection layer
  • This is a standard photo process for sub-0.5 mm technologies with DUV exposure.
  • Such anti-reflection layers can consist of organic or inorganic materials.
  • this intermediate layer leads to problems.
  • the ARC polymer layer is thographic process not open.
  • the etching process for structuring the interconnects must therefore begin with an ARC etching step (polymer etch).
  • the second step is the oxide etching step (normal two-step process). The problem here is that the already opened contact holes are filled with this ARC polymer.
  • a fence is to be understood as meaning a relatively sharp-edged edge which projects as the rest of the intermediate layer and at least partially surrounds the opening etched into the oxide layer. In a subsequent metallization step, however, such fences result in the filling of the trench being made more difficult and in that mechanical stresses can arise from the fences. Fences of this type in particular interfere with Al deposition by sputtering.
  • the invention is based on the object of creating an etching process for a two-layer metallization which is simple and inexpensive to carry out and with which it is reliably prevented that fences are formed during the etching process and which likewise meets the requirements for a good ARC open Process to be fulfilled.
  • the problem underlying the invention is achieved in that the etching of the oxide layer and the polymer intermediate layer for the dual damascene structuring by CF 4 -ARC Open process with high selectivity to the photoresist with extended etching time.
  • etching time is compared to a conventional one
  • the etching time is preferably approximately 140 seconds.
  • the entire etching process takes place in an etching chamber with plasma support, the RF power preferably being approximately 600 watts.
  • the CF «ARC open / oxide process is also supported by a share of CHF 3 , the CF 4 flow being set to approx. 40 sccm and the CHF 3 flow to approx. 20 sccm during the ARC open / oxide process.
  • the section of a semiconductor structure shown in FIG. 1 shows a substrate 1 made of silicon with a doped region 2 located therein, which represents a functional element of the semiconductor structure. Above this substrate 1 there is an oxide layer 3, which is provided with an opening 9 for receiving a metallization 8 and which, as an intermediate connection 6, connects the doped region 2 to a conductor level 7 (FIG. 2).
  • the opening 9 is produced using the etching process described below.
  • a polymer intermediate layer 4 is first applied to the oxide layer 3 and an etching mask 5, consisting of a photoresist, is produced thereon using a conventional photolithographic method.
  • the polymer intermediate layer 4 is intended to prevent or reduce reflections during the exposure of the photoresist.
  • the polymer intermediate layer 4 must first be removed. This is done by the CF 4 ARC Open process, which has a much higher selectivity to the photoresist.
  • the etching time is at least doubled compared to a conventional 0 2 / N 2 ARC open process, so that oxide and polymers can be etched to a trench depth.
  • brackets are exemplary recommended values that are variable within the specified limits.
  • the metallization can then be carried out by filling the opening 9 in the oxide by a PVD filling process as usual, at the same time the desired interconnection 6 between the doped region 2 and the interconnect level 7 and this itself will be produced.

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Abstract

Die Erfindung betrifft einen Ätzprozess für eine Zweischicht-Metallisierung, bzw. Dual Damascene Strukturierung, der einfach und kostengünstig auszuführen ist und mit dem sicher verhindert wird, dass sich während des Ätzprozesses im Bereich der Polymer-Zwischenschicht Fences bilden. Erfindungsgemäss erfolgt das dadurch, dass das Ätzen der Oxidschicht und der Polymer-Zwischenschicht für die Dual Damascene Strukturierung durch einen CF4 ARC Open Prozess mit hoher Selektivität zum Photoresist mit verlängerter Ätzzeit erfolgt.

Description

Beschreibung
Ätzprozeß für eine Zweischicht-Metallisierung
Die Erfindung betrifft einen Ätzprozeß für eine Zweischicht- Metallisierung, bzw. Dual Damascene Strukturierung für eine Halbleiterstruktur mit in einem Substrat ausgebildeten Funktionselementen, einem auf dem Substrat befindlichen Dielektrikum, beispielsweise einer Oxidschicht und wobei die Ätz- maske aus einem Photoresist besteht und zwischen der Ätzmaske und der Oxidschicht eine Polymer-Zwischenschicht eingefügt ist.
Halbleiterstrukturen sind in der Regel mit einer Mehrebenen- Metallisierung mit entsprechenden Leitbahnen ausgestattet, die über vertikale Zwischenverbindungen miteinander und/oder mit aktiven bzw. dotierten Elementen der Halbleiterstruktur verbunden sind. Die Herstellung der Leitbahnen und der Zwischenverbindungen erfolgt in mehreren Prozeßschritten, die Abscheide-, Strukturierungs- und Ätzschritte umfassen.
Ein übliches Verfahren zur Herstellung einer Zweiebenen- Metallisierung besteht darin, zunächst eine Verbindung zu einzelnen Funktionselementen der Halbleiterstruktur herzu- stellen. Dazu wird mit Hilfe eines photolithographischen Prozesses gefolgt von einem Ätzschritt eine Öffnung durch die auf der Halbleiterstruktur befindliche Oxidschicht hergestellt, so daß die Position der Zwischenverbindung in der ersten Metallisierungsebene festgelegt ist. Diese Öffnung, die sich vertikal durch die Halbleiterstruktur erstreckt, wird anschließend in einem Abscheideprozeß, z.B. einem CVD- oder Sputter-Verfahren mit einer dünnen Haftschicht, z.B. Titannitrid, und einem Metall, z.B. Wolfram, gefüllt. Da der Abscheideprozeß nicht nur auf die Öffnung begrenzt werden kann, sondern eine Abscheidung auf der gesamten Oberfläche der
Halbleiterstruktur erfolgt, muß das überschüssige Metall auf der Oberfläche beispielsweise durch einen sogenannten CMP- Prozeß (chemisch-mechanisches Polieren) oder durch Rückätzen entfernt werden. Anschließend wird auf der vorhandenen Oxidschicht eine Metallisierung, z.B. aus Aluminium, aufgebracht, die dann photolithographisch strukturiert wird, um die gewünschte Leitbahnstruktur zu schaffen. Das erfolgt durch Aufbringen eines Photoresists aus dem photolithographisch eine Photoresist-Ätzmaske gebildet wird, so daß dann durch die Ätzmaske geätzt werden kann und schließlich die Leitbahnen übrigbleiben.
In einer bevorzugten Variante wird eine Oxidschicht ganzflächig, planar aufgebracht und das Negativ der Leitbahnen in der Oxidschicht erzeugt, indem zunächst auf dieser ein Photoresist aufgebracht wird, der dann photolithographisch struk- turiert wird. Anschließend wird die Negativstruktur der Leitbahnen durch die Öffnungen im Photoresist in die Oxidschicht geätzt. In einem weiteren Schritt wird dann die Negativstruktur mit einem Liner und dann mit einem Metall, z.B. Aluminium oder Kupfer, gefüllt. Das überschüssige Metall wird danach ebenfalls durch einen CMP-Prozeßschritt entfernt.
Aus der US-A-5,801,094 geht beispielsweise ein Dual Damascene Verfahren hervor, bei dem die Metallisierung der Zwischenverbindungen zwischen Strukturelementen der Halbleiterstruktur und einer Leitbahnebene und die Metallisierung der Leitbahnen der Leitbahnebene in einem Schritt erfolgt. Die vorbereitenden Verfahrensschritte sind jedoch nach wie vor aufwendig. So wird auf dem Substrat zunächst eine Oxidschicht als Dielektrikum und anschließend eine Ätzstoppschicht aufgebracht. In diese Ätzstoppschicht werden an den Stellen, an denen Zwischenverbindungen realisiert werden sollen, nach dem photolithographischen Aufbringen einer Ätzmaske Öffnungen geätzt, so daß die darunter liegende Oxidschicht freigelegt wird. Auf der Ätzstoppschicht wird dann eine weitere Oxidschicht als Träger für die Leitbahnen einer Metallisierungsebene aufgebracht. Die Strukturierung der Negativform der Leitbahnen innerhalb der oberen Oxidschicht und der Negativform für die Zwischenverbindungen erfolgt mit Hilfe der Photolithographie und nachfolgendem Ätzen. Bei dem Ätzvorgang werden in die obere Oxidschicht Öffnungen entsprechend der Ätzmaske geätzt, bis entweder die Atzstoppschicht erreicht ist, oder an den Stellen, wo die Ätzstoppschicht zur Realisierung der Zwischenverbindungen im Via unterbrochen ist, bis zur darunterliegenden, zu kontaktierenden Leitbahnen oder zum Substrat (Seif Aligned Dual Damascene) .
Nach dem Entfernen der Ätzmaske kann dann die Metallisierung erfolgen, indem die Gräben für die Leitbahnen und auch die Öffnungen für die Zwischenverbindungen gleichzeitig mit Metall gefüllt werden, wobei eine Metallabscheidung auch auf der sonstigen Oberfläche erfolgt. Dementsprechend muß danach noch eine Planarisierung der Oberfläche, z.B. durch einen CMP-Prozeß erfolgen.
Weiterhin ist ein Verfahren bekannt, bei dem in einem ersten Prozeßschritt die Zwischenverbindungen strukturiert werden (Photolithographie und Ätzprozeß) und die Leitbahnen in einem nachfolgenden Prozeßschritt (Photolithographie und Ätzprozeß) gebildet werden (sequentielles Dual Damascene) . Dafür wird standardmäßig ein Photolithpgraphieverfahren verwendet, bei dem unterhalb der Photoresistschicht eine Zwischenschicht aus einem Polymer, d.h. eines ARC-Pol mers als Antireflexions- schicht, einzufügen, um während der Belichtung des Photore- sists Reflexionen auszuschließen und somit das reflektierte Licht zu minimieren und dadurch die Auflösung zu verbessern. Es handelt sich hierbei um einen Standard Photoprozeß für sub-0,5 mm Technologien mit DUV-Belichtung. Derartige Anti- reflexionsschichten können aus organischen oder anorganischen Materialien bestehen.
Bei dem nach dem photolithographischen Schritt zur Ausbildung der Ätzmaske erfolgenden Atzen zum öffnen der Oxidschicht zur Bildung z.B. eines Trenches führt diese Zwischenschicht jedoch zu Problemen. Die ARC-Polymerschicht wird beim photoli- thographischen Prozeß nicht geöffnet. Deshalb muß der Ätzprozeß zur Strukturierung der Leitbahnen mit einem ARC Ätzschritt (Polymer-Etch) beginnen. Der zweite Schritt ist dann der Oxid Ätzschritt (normal Zweischrittprozeß) . Das Problem hierbei ist, daß die schon geöffneten Kontaktlöcher mit diesem ARC-Polymer gefüllt werden/sind.
Dabei ist eine Fencebildung nicht zu vermeiden. Unter einem Fence ist ein verhältnismäßig scharfkantig ausgebildeter Rand zu verstehen, der als Rest der Zwischenschicht hervorsteht und die in die Oxidschicht geätzte Öffnung zumindest teilweise umgibt. Derartige Fences führen aber bei einem nachfolgenden Metallisierungsschritt dazu, daß die Auffüllung des Tren- ches erschwert wird und daß von den Fences mechanische Span- nungen ausgehen können. Insbesondere stören derartige Fences bei der AI-Abscheidung durch Sputtern.
Bisher wurde versucht, die Fencebildung durch eine erhöhte Zugabe von Sauerstoff beim Leitbahnätzprozeß zu vermeiden, wodurch der Aufbau einer schützenden Seitenwandpolymerschicht unterdrückt werden kann. Andererseits wird dadurch gleichzeitig die Photoresistseitenwand nicht mehr in ausreichendem Maße passiviert, so daß eine Aufweitung der kritischen Dimension die Folge ist. Ein anderer Lösungsansatz wäre die Anwen- düng einer Hand Mask Strukturierung, was aber wegen der erhöhten Prozeßkomplexität unpraktikabel ist.
Der Erfindung liegt nunmehr die Aufgabe zugrunde, einen Ätzprozeß für eine Zweischicht-Metallisierung zu schaffen, der einfach und kostengünstig auszuführen ist und mit dem sicher verhindert wird, daß während des Ätzprozesses Fences gebildet werden und mit dem gleichermaßen die Anforderungen an einen guten ARC-Open-Prozeß erfüllt werden.
Die der Erfindung zugrundeliegende Aufgabenstellung wird dadurch gelöst, daß das Ätzen der Oxidschicht und der Polymer- Zwischenschicht für die Dual Damascene Strukturierung durch einen CF4-ARC Open Prozeß mit hoher Selektivität zum Photoresist mit verlängerter Ätzzeit erfolgt.
Ein Vorteil dieses erfindungsgemäßen Ätzprozesses ist darin zu sehen, daß die Polymere im Via gleichzeitig mit dem Oxid auf Trench-Tiefe geätzt werden, so daß keine Fence gebildet werden können. ARC Open- und Oxid-Ätzung erfolgen in einem Schritt, um die Leitbahnen fencefrei zu strukturieren. Damit ist es möglich, mit einem kostengünstigen und einfach in der Fertigung umsetzbaren Atzprozeß die Dual Damascene Strukturierung vorzunehmen, wobei gleichzeitig ein Ätzprofil erhalten wird, welches den Einsatz kostengünstiger PVD Metall Füllverfahren erleichtert.
Weiterhin wird die Ätzzeit gegenüber einem herkömmlichen
O2 2 ARC Open Prozeß mindestens verdoppelt, so daß die Polymere im Via reduziert werden können. Die Ätzzeit beträgt in Abhängigkeit von den sonstigen Prozeßparametern bevorzugt ca. 140 Sekunden.
Der gesamte Ätzprozeß erfolgt in einer Ätzkammer mit Plasmaunterstützung, wobei die RF-Leistung bevorzugt ca. 600 Watt beträgt.
Weiterhin wird der CF« ARC Open/Oxid Prozeß durch einen Anteil von CHF3 unterstützt, wobei der CF4-Fluß während des ARC Open/Oxid Prozesses auf ca. 40 sccm und der CHF3-Fluß auf ca. 20 sccm eingestellt ist.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungsfiguren zeigen:
Fig. 1: einen Ausschnitt aus einer Halbleiterstruktur mit ei- ner vorbereiteten Ätzmaske und einer zwischen Oxidschicht und Atzmaske befindlichen Polymerschicht; und Fig. 2: eine Halbleiterstruktur mit einer Zweischicht- Metallisierung, bestehend aus einer Leitbahnebene und einer Zwischenverbindung zwischen Leitbahnebene und dem Substrat der Halbleiterstruktur.
Der in Fig. 1 dargestellte Ausschnitt aus einer Halbleiterstruktur zeigt ein Substrat 1 aus Silizium mit einem in diesem befindlichen dotierten Bereich 2, der ein Funktionselement der Halbleiterstruktur darstellt. Über diesem Substrat 1 befindet sich eine Oxidschicht 3, die mit einer Öffnung 9 zur Aufnahme einer Metallisierung 8 versehen ist und die als Zwischenverbindung 6 den dotierten Bereich 2 mit einer Leitbahnebene 7 verbindet (Fig. 2) .
Die Herstellung der Öffnung 9 erfolgt mit Hilfe des nachfolgend beschriebenen Ätzprozesses. Dazu wird zunächst auf der Oxidschicht 3 eine Polymer-Zwischenschicht 4 aufgebracht und auf dieser mit einem üblichen photolithographischen Verfahren eine Atzmaske 5, bestehend aus einem Photoresist, herge- stellt. Die Polymer-Zwischenschicht 4 soll Reflexionen während der Belichtung des Photoresists verhindern bzw. reduzieren. Bei der nachfolgenden Durchätzung der Oxidschicht 3 muß zunächst die Polymer-Zwischenschicht 4 entfernt werden. Das erfolgt durch den CF4 ARC Open Prozeß, der eine wesentlich höhere Selektivität zum Photoresist hat.
Weiterhin wird die Ätzzeit gegenüber einem herkömmlichen 02/N2 ARC Open Prozeß mindestens verdoppelt, so daß Oxid und Polymere auf Trench Tiefe geätzt werden können.
Für den CF4 ARC Open Ätzprozeß sind folgende Parameter besonders günstig, um eine Trench-Ätzung ohne Bildung von Fences zu erreichen: Parameter Wert Einheit
RF Leistung 550 - 650 (600) Watt
Druck 80 - 120 (100) mTorr
He Backside
Pressure 26 Torr
Magnetfeld 0 Gauss
CF4 Fluß 35 - 45 (40) sccm
CHF3 Fluß 17 - 23 (20) sccm
Ar Fluß 80 - 120 (100) sccm
02 Fluß 5 - 7 (6) sccm
Ätzzeit 140 s
Bei den in Klammer angegebenen Werten handelt es sich um bei- spielhafte empfohlene Werte, die in den angegebenen Grenzen variabel sind.
Nach dem Durchlauf des ARC Open Ätzprozesses mit den angegebenen Parametern kann dann die Metallisierung erfolgen, indem die Öffnung 9 im Oxid durch ein PVD Füllverfahren wie üblich gefüllt wird, wobei gleichzeitig die gewünschte Zwischenverbindung 6 zwischen dem dotierten Bereich 2 und der Leitbahnebene 7 und diese selbst hergestellt wird.
Bezugszeichenliste
1 Substrat
2 dotierter Bereich
3 Oxidschicht
4 Polymer-Zwischenschicht
5 Ätzmaske
6 Zwischenverbindung
7 Leitbahnebene
8 Metallisierung
9 Öffnung

Claims

Patentansprüche
1. Atzprozeß für eine Zweischicht-Metallisierung, bzw. Dual Damascene Strukturierung für eine Halbleiterstruktur mit in einem Substrat ausgebildeten Funktionselementen, einem auf dem Substrat befindlichen Dielektrikum, beispielsweise einer Oxidschicht und wobei die Ätzmaske aus einem Photoresist besteht und zwischen der Ätzmaske und der Oxidschicht eine Polymer-Zwischenschicht eingefügt ist, d a du r c h g e k e n n z e i c h n e t, daß das Ätzen der Oxidschicht und der Polymer-Zwischenschicht für die Dual Damascene Strukturierung durch einen CF4 ARC Open Prozeß mit hoher Selektivität zum Photoresist mit verlängerter Ätzzeit erfolgt.
2. Ätzprozeß nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Ätzzeit gegenüber einem 02/N2 ARC Open Prozeß mindestens verdoppelt wird.
3. Ätzprozeß nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß die Ätzzeit in Abhängigkeit von der Ätztiefe ca. 140 s beträgt.
4. Ätzprozeß nach den Ansprüchen 1 bis 3, d a du r c h g e k e n n z e i c h n e t, daß der Atzprozeß in einer Ätzkammer mit Plasmaunterstützung erfolgt.
5. Ätzprozeß nach Anspruch 4, d a du r c h g e k e n n z e i c h n e t, daß der Ätzprozeß mit einer RF-Leistung von ca. 600 Watt vorgenommen wird.
6. Ätzprozeß nach den Ansprüchen 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der CF4 ARC Open Prozeß durch einen Anteil von CHF3 unterstützt wird.
Ätzprozeß nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß der CF4-Fluß während des ARC Open Prozesses auf ca. 40 sccm und der CHF3-Fluß auf ca. 20 sccm eingestellt ist.
PCT/EP2000/007784 1999-08-11 2000-08-10 Ätzprozess für eine zweischicht-metallisierung WO2001011674A1 (de)

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