WO2000046855A1 - Dispositif semi-conducteur de portes logiques non-et ou non-ou a n entrees, et procede de fabrication correspondant - Google Patents

Dispositif semi-conducteur de portes logiques non-et ou non-ou a n entrees, et procede de fabrication correspondant Download PDF

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WO2000046855A1
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WO
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transistors
parallel
source
series
semiconductor
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PCT/FR2000/000237
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Inventor
Thomas Skotnicki
Romain Gwoziecki
Jérôme Alieu
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France Telecom
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L27/0203—Particular design considerations for integrated circuits

Definitions

  • the invention relates to semiconductor devices of NAND or NON-OR logic gates with n inputs. Such elementary doors are the basis of all digital circuits, whose applications are multiple (microprocessor, ).
  • NAND NAND
  • NOR NOR
  • MOS transistors n insulated gate field effect transistors
  • the device also comprises n insulated gate field effect transistors connected in parallel and having a channel of a second type of conductivity opposite to the first type (for example of type P for a NAND gate and of type N for a NOR gate) .
  • all the transistors are vertical transistors.
  • the semiconductor device comprises in the substrate a first semiconductor region within which are made all the transistors connected in parallel. It also includes a second semiconductor region isolated from the first region by a first isolation zone, within which are made all the transistors connected in series.
  • the respective conductions in the respective channels of two adjacent transistors connected in series take place in two opposite vertical directions, while the respective conductions in the respective channels of all the transistors connected in parallel take place in the same vertical direction.
  • the first semiconductor region advantageously comprises a first semiconductor zone forming both one of the two source or drain electrodes of each of the transistors connected in parallel, while the other source or drain electrodes of these transistors connected in parallel are mutually connected by a first metallization (made for example at metal level 1).
  • the invention also provides the possibility of making doors having more than two entrances.
  • the transistors connected in series are distributed in groups of two with possibly one of the groups comprising only one transistor in the case where n is odd, and form a transistor chain. All the groups are respectively located in the semiconductor domains of the second semiconductor region, mutually isolated by intermediate isolation zones.
  • Each domain also comprises a second semiconductor zone forming both the drain of one of the transistors of the group and the source of the other transistor of the group when said group comprises two transistors.
  • the second semiconductor zone forms the drain or the source of the group transistor and is connected to a contact.
  • the source or the drain of an end transistor of the chain is connected to all the transistors connected in parallel by a second metallization.
  • the source or the drain of one of the transistors of a group is connected to the source or the drain of one of the transistors of a possible adjacent group by a third metallization.
  • each input of the device is produced by a metallic input contact contacting a polysilicon connection part produced on the semiconductor substrate and connecting the gate of one of the transistors connected in parallel with the gate of one of the transistors connected in series.
  • the invention also relates to a method of manufacturing a semiconductor device of NAND or NON-OR logic gates with n inputs.
  • this method includes the production within a semiconductor substrate of n vertical insulated gate field effect transistors connected in series and having a channel of a first type of conductivity, and of n insulated gate field effect vertical transistors connected in parallel and having a channel of a second type of conductivity opposite to the first type.
  • the method comprises the production of n polysilicon connecting parts each connecting the gate of one of the transistors connected in parallel with the gate of one of the transistors connected in series, these connecting parts being produced on the semiconductor substrate simultaneously with the production of the gates of the transistors, by masking and then anisotropic etching of a layer of polysilicon.
  • FIG. 1 illustrates an electrical diagram of a NAND gate with two inputs according to the invention
  • FIG. 2 schematically illustrates a section of a vertical transistor
  • FIG. 6 illustrates very schematically the arrangement of a NAND door according to the invention with three inputs.
  • the references T1 and T2 denote two transistors
  • PMOS P channel MOS
  • T3 and T4 designate two NMOS transistors (N channel MOS).
  • the two transistors Tl and T2 are connected in parallel and the two transistors T3 and T4 are connected in series.
  • the sources S 1 and S2 of the two transistors T 1 and T2 are connected to the supply voltage Ndd, while the source S4 of the transistor T4 is connected to ground (Nss).
  • the assembly therefore forms a gate ⁇ A ⁇ D with two inputs A and B respectively connected to the gates Gl and G4 of the transistors Tl and T4, and G2 and G3 of the transistors T2 and T3.
  • a NOR gate (NON-OR) is deduced from the NAND gate by replacing the PMOS transistors by NMOS transistors and vice-versa, and by replacing the voltage Vdd by the voltage Vss, and vice-versa. According to the invention, all of these transistors are vertical transistors.
  • the conduction in the channel controlled by the grid G does not take place in the plane parallel to the surface of the silicon wafer, but on the vertical side of the structures.
  • This field effect transistor operates as follows: current flows from the source electrode S (on the top) to the drain electrode (below) and is controlled by the gate electrode G. note here that the source and drain electrodes are interchangeable.
  • the references CS, CG and CD respectively designate the gate source and drain contacts, while the reference OX designates the layer of silicon oxide placed between the gate on the one hand, and the drain, the channel and the source on the other hand.
  • FIGS. 3a, 3b, 4 and 5 are simplified sections along the lines IV-IV and VV of Figure 3a, respectively.
  • FIG. 3a illustrates the simplified placement diagram of the NAND gate (simplified layout) and FIG. 3b is the same placement diagram on which the metal level 1 (metallization Ml) has been added.
  • FIG. 3a It can be seen in FIG. 3a that the transistors Tl and T2 are produced in a first semiconductor region RI of the substrate, while the transistors T3 and T4 are produced in a second semiconductor region R2 of the substrate. These two regions are mutually isolated by a conventional ISL isolation zone not shown in FIG. 3a for the sake of simplification. Furthermore, still for the sake of simplification, we have essentially shown at the top of FIG. 3a the active areas and the contacts of the transistors T1 and T2, while the bottom of FIG. 3a shows the active areas and the contacts of the transistors T3 and T4.
  • the PMOS, T1 and T2 transistors are produced in a well N formed within the P-type semiconductor substrate. More specifically, a first P + type semiconductor region, produced by implantation, forms the sources S1 and S2 of the transistors Tl and T2.
  • the grids G1 and G2 are obtained by etching a layer of polysilicon N.
  • the drains Dl and D2, of type P + are produced by implantation.
  • the references CD1, CD2, CS 1, CS2 respectively denote the drain and source contact sockets of the two transistors Tl and T2, while the reference BK denotes a substrate contact socket ("bulk" in English), this substrate socket n 'not being shown in the simplified diagrams of Figures 4 and 5. More specifically, the substrate contact of transistors Tl and T2 is formed by a semiconductor region of type N + , while the substrate contact of transistors T3 and T4 is formed by a P + type semiconductor region.
  • the contacts of the sources S 1 and S2 are connected to the voltage Ndd.
  • the ⁇ MOS transistors (T3 and T4) are produced directly within the P-type substrate. More precisely, the source region S 3 and the drain region D4 of the transistors T3 and T4 are produced by a second semiconductor region of the type ⁇ + , also established.
  • the gates G3 and G4 are also produced by masking and etching a layer of polysilicon N, while the drain regions D3 and source S4 of the transistors T3 and T4 are produced by implantation of dopant N.
  • the references CD3 and CS4 denote source and drain contacts.
  • the drains Dl, D2 and D3 are mutually connected by a first metallization Ml produced at the level of metal 1. It should be noted here that the channel implantation for the PMOS transistors is carried out with N-type dopants, while the channel implantation for producing the NMOS transistors is carried out with P type dopants.
  • the gate Gl of the transistor Tl is connected to the gate G4 of the transistor T4 by a connecting part PL 14, while the gate G2 of the transistor T2 is connected to the gate G3 of the transistor T3 by a link part PL23.
  • the two connecting parts PL 14 and PL23 are produced, simultaneously with the production of the transistor gates, by masking and then anisotropic etching of the type N polysilicon layer.
  • the input contact pads A and B are made on the two connecting parts PL 14 and PL23.
  • the output of the NAND gate can be taken independently on the drain contacts CD1, CD2 or CD3.
  • the CS4 contact point is connected to ground (Nss).
  • the arrows indicate the direction of current flow.
  • the use of vertical transistors is particularly advantageous.
  • the invention makes it possible to define lengths of grids less than the photolithography limits.
  • the surface occupied by a cell is smaller than in the case of a planar structure, while reducing the switching time.
  • a gain of up to 70% can be obtained in the area of silicon consumed, associated with a current gain of 20%.
  • the use of vertical transistors is advantageous when the output load is high with a speed gain of around 20% per gate.
  • the use of vertical transistors is better than the use of conventional planar type transistors.
  • the share of parasitic interconnection capacities compared to the useful capacity decreases for a vertical structure compared to a planar structure.
  • the structure according to the invention has a much higher current flow potential than a planar structure, with a lower occupied surface.
  • Figure 6 very schematically illustrates the placement diagram of a door ⁇ A ⁇ D with three inputs.
  • the region R2 in which the ⁇ MOS transistors connected in series are located, breaks down in the present case into two domains DM21 and DM20.
  • the DM21 domain comprises two transistors connected in series T1 and T12.
  • the region DM20 separated from the region DM21 by an intermediate isolation region ILSM, comprises a transistor TIO connected in series with the transistor T1 by a metallization M3.
  • the DM20 domain also includes a BK substrate contact point.
  • the source contact point connected to Vss of the DM20 domain also serves as substrate contact by means of a correct definition of the locations (N + for the source; P + for the substrate).
  • the first semiconductor region RI comprises the three PMOS transistors T20, T21 and T22 connected in parallel, as well as a contact point for the supply voltage Vdd.
  • the source contact point connected to Vdd also serves as a substrate contact by means of a correct definition of the locations (P + for the source; N + for the substrate).
  • the transistors in series are assembled in blocks of two transistors separated by isolation (with one of the groups comprising only one transistor in the case where the number of inputs is odd) in order to avoid short circuits between the sources of the transistors of two adjacent blocks.
  • the transistors connected in parallel they are gathered on the same active area.
  • the skilled person will have noticed that by going from three to four entrances, the occupied area remains almost the same. .

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Abstract

Le dispositif semi-conducteur de porte logique NON-ET ou NON-OU à n entrées, comprend au sein d'un substrat semi-conducteur, n transistors à effet de champ à grille isolée connectés en série T3, T4 et ayant un canal d'un premier type de conductivité, et n transistors à effet de champ à grille isolée connectés en parallèle T1, T2 et ayant un canal d'un deuxième type de conductivité opposé au premier type. Tous les transistors sont des transistors verticaux.

Description

Dispositif semi-conducteur de portes logiques NON-ET ou NON-OU à n entrées, et procédé de fabrication correspondant.
L'invention concerne les dispositifs semi-conducteurs de portes logiques NON-ET ou NON-OU à n entrées. De telles portes élémentaires sont à la base de tous les circuits numériques, dont les applications sont multiples (microprocesseur, ...). Un dispositif semi-conducteur de portes logiques NON-ET
(NAND) ou NON-OU (NOR) à n entrées, comprend au sein d'un substrat semi-conducteur, n transistors à effet de champ à grille isolée (transistors MOS) connectés en série et ayant un canal d'un premier type de conductivité (par exemple de type N pour une porte NAND ou de type P pour une porte NOR). Le dispositif comporte également n transistors à effet de champ à grille isolée connectés en parallèle et ayant un canal d'un deuxième type de conductivité opposé au premier type (par exemple de type P pour une porte NAND et de type N pour une porte NOR).
Selon une caractéristique générale de l'invention, tous les transistors sont des transistors verticaux.
Selon un mode de réalisation de l'invention, le dispositif semiconducteur comprend dans le substrat une première région semi- conductrice au sein de laquelle sont réalisés tous les transistors connectés en parallèle. Il comprend également une deuxième région semi- conductrice isolée de la première région par une première zone d'isolement, au sein de laquelle sont réalisés tous les transistors connectés en série. Les conductions respectives dans les canaux respectifs de deux transistors adjacents connectés en série s'effectuent dans deux sens verticaux opposés, tandis que les conductions respectives dans les canaux respectifs de tous les transistors connectés en parallèle s'effectuent dans le même sens vertical.
La première région semi-conductrice comporte avantageusement une première zone semi-conductrice formant à la fois l'une des deux électrodes source ou drain de chacun des transistors connectés en parallèle, tandis que les autres électrodes source ou drain de ces transistors connectés en parallèle sont mutuellement reliées par une première métallisation (réalisée par exemple au niveau de métal 1).
L'invention prévoit également la possibilité de réaliser des portes ayant plus de deux entrées. Dans ce cas, selon un mode de réalisation de l'invention, les transistors connectés en série sont répartis en groupes de deux avec éventuellement l'un des groupes ne comportant qu'un seul transistor dans le cas où n est impair, et forment une chaîne de transistor. Tous les groupes sont respectivement situés dans les domaines semi-conducteurs de la deuxième région semi-conductrice, mutuellement isolés par des zones d'isolement intermédiaires.
Chaque domaine comporte par ailleurs une deuxième zone semi- conductrice formant à la fois le drain de l'un des transistors du groupe et la source de l'autre transistor du groupe lorsque ledit groupe comporte deux transistors. Lorsque ledit groupe n'est constitué que d'un seul transistor, la deuxième zone semi-conductrice forme le drain ou la source du transistor du groupe et est reliée à une prise de contact. En outre, la source ou le drain d'un transistor d'extrémité de la chaîne est relié à tous les transistors connectés en parallèle par une deuxième métallisation. Enfin, la source ou le drain de l'un des transistors d'un groupe est relié à la source ou au drain de l'un des transistors d'un groupe adjacent éventuel par une troisième métallisation.
Selon un mode de réalisation de l'invention, chaque entrée du dispositif est réalisée par un contact métallique d'entrée contactant une partie de liaison en polysilicium réalisée sur le substrat semi-conducteur et reliant la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série.
L'invention a également pour objet un procédé de fabrication d'un dispositif semi-conducteur de portes logiques NON-ET ou NON-OU à n entrées. Selon une caractéristique générale de l'invention, ce procédé comprend la réalisation au sein d'un substrat semi-conducteur de n transistors verticaux à effet de champ à grille isolée connectés en série et ayant un canal d'un premier type de conductivité, et de n transistors verticaux à effet de champ à grille isolée connectés en parallèle et ayant un canal d'un deuxième type de conductivité opposé au premier type.
Selon un mode de mise en oeuvre de l'invention, le procédé comprend la réalisation de n parties de liaison en polysilicium reliant chacune la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série, ces parties de liaison étant réalisées sur le substrat semi-conducteur simultanément à la réalisation des grilles des transistors, par un masquage puis une gravure anisotrope d'une couche de polysilicium.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels :
- la figure 1 illustre un schéma électrique d'une porte NAND à deux entrées selon l'invention;
- la figure 2 illustre schématiquement une coupe d'un transistor vertical;
- les figures 3a, 3b, 4 et 5 représentent schématiquement une architecture selon l'invention de la porte NAND de la figure 1 ; et
- la figure 6 illustre très schématiquement la disposition d'une porte NAND selon l'invention à trois entrées. Sur la figure 1, les références Tl et T2 désignent deux transistors
PMOS (MOS à canal P) et les références T3 et T4 désignent deux transistors NMOS (MOS à canal N). Les deux transistors Tl et T2 sont connectés en parallèle et les deux transistors T3 et T4 sont connectés en série. Les sources S 1 et S2 des deux transistors T 1 et T2 sont reliées à la tension d'alimentation Ndd, tandis que la source S4 du transistor T4 est reliée à la masse (Nss).
L'ensemble forme donc une porte ΝAΝD à deux entrées A et B respectivement reliées aux grilles Gl et G4 des transistors Tl et T4, et G2 et G3 des transistors T2 et T3. Les drains Dl, D2 et D3 des transistors Tl, T2 et T3, reliés ensemble, forment la sortie de la porte NAND.
Une porte NOR (NON-OU) se déduit de la porte NAND en remplaçant les transistors PMOS par des transistors NMOS et vice-versa, et en remplaçant la tension Vdd par la tension Vss, et vice-versa. Selon l'invention, tous ces transistors sont des transistors verticaux.
On en rappelle ici brièvement les caractéristiques en se référant plus particulièrement à la figure 2.
Contrairement à une structure classique plane ("planar" en langue anglaise), la conduction dans le canal commandée par la grille G ne se déroule pas dans le plan parallèle à la surface de la tranche de silicium, mais sur le flanc vertical des structures. Ce transistor à effet de champ fonctionne de la façon suivante : le courant circule de l'électrode de source S (sur le dessus) vers l'électrode de drain (en dessous) et est commandé par l'élecrode de grille G. Il convient de noter ici que les électrodes de source et de drain sont interchangeables. Par ailleurs, sur la figure 2, les références CS, CG et CD désignent respectivement les contacts de source de grille et de drain, tandis que la référence OX désigne la couche d'oxyde de silicium disposée entre la grille d'une part, et le drain, le canal et la source d'autre part.
On se réfère maintenant plus particulièrement aux figures 3a, 3b, 4 et 5, pour décrire plus en détail les schémas de placement et la structure de la porte NAND illustrés sur la figure 1. Les figures 4 et 5 sont des coupes simplifiées selon les lignes IV-IV et V-V de la figure 3a, respectivement.
La figure 3a illustre le schéma de placement simplifié de la porte NAND (layout simplifié) et la figure 3b est le même schéma de placement sur lequel le niveau de métal 1 (métallisation Ml) a été rajouté.
On voit sur la figure 3a, que les transistors Tl et T2 sont réalisés dans une première région semi-conductrice RI du substrat, tandis que les transistors T3 et T4 sont réalisés dans une deuxième région semi- conductrice R2 du substrat. Ces deux régions sont mutuellement isolées par une zone d'isolement classique ISL non représentée sur la figure 3a à des fins de simplification. Par ailleurs, toujours à des fins de simplification, on a essentiellement représenté sur le haut de la figure 3a les zones actives et les prises de contact des transistors Tl et T2, tandis que l'on a représenté dans le bas de la figure 3a les zones actives et les prises de contact des transistors T3 et T4.
Les transistors PMOS, Tl et T2 sont réalisés dans un caisson N ménagé au sein du substrat semi-conducteur de type P. Plus précisément, une première région semi-conductrice de type P+, réalisée par implantation, forme les sources SI et S2 des transistors Tl et T2. Les grilles Gl et G2 sont obtenues par gravure d'une couche de polysilicium N. Les drains Dl et D2, de type P+ sont réalisés par implantation. Les références CD1, CD2, CS 1 , CS2 désignent respectivement les prises de contact drain et source des deux transistors Tl et T2, tandis que la référence BK désigne une prise de contact substrat ("bulk"en langue anglaise), cette prise substrat n'étant pas représentée sur les schémas simplifiés des figures 4 et 5. Plus précisément, le contact de substrat des transistors Tl et T2 est formé par une région semi-conductrice de type N+, tandis que le contact de substrat des transistors T3 et T4 est formé par une région semi-conductrice de type P+.
Les prises de contact des sources S 1 et S2 sont reliées à la tension Ndd. Les transistors ΝMOS (T3 et T4) sont réalisés directement au sein du substrat de type P. Plus précisément, la région de source S 3 et la région de drain D4 des transistors T3 et T4 sont réalisées par une deuxième zone semi-conductrice de type Ν+, également implantée. Les grilles G3 et G4 son réalisées également par masquage et gravure d'une couche de polysilicium N, tandis que les régions de drain D3 et de source S4 des transistors T3 et T4 sont réalisées par implantation de dopant N. Les références CD3 et CS4 désignent les prises de contact source et drain.
Les drains Dl, D2 et D3 sont mutuellement reliés par une première métallisation Ml réalisée au niveau de métal 1. II convient de noter ici que l'implantation de canal pour les transistors PMOS est réalisée avec des dopants de type N, tandis que l'implantation de canal pour réaliser les transistors NMOS est réalisée avec des dopants de type P.
La grille Gl du transistor Tl est reliée à la grille G4 du transistor T4 par une partie de liaison PL 14, tandis que la grille G2 du transistor T2 est reliée à la grille G3 du transistor T3 par une partie de liaison PL23. Les deux parties de liaison PL 14 et PL23 sont réalisées, simultanément à la réalisation des grilles des transistors, par un masquage puis une gravure anisotrope de la couche de polysilicium de type N. Les plots de contact d'entrée A et B sont réalisés sur les deux parties de liaison PL 14 et PL23.
La sortie de la porte NAND peut être prise indépendamment sur les contacts de drain CD1, CD2 ou CD3. La prise de contact CS4 est reliée quant à elle à la masse (Nss). Sur les figures 4 et 5, les flèches indiquent le sens de circulation du courant. L'utilisation de transistors verticaux est particulièrement avantageuse.
En effet, d'un point de vue technologique, l'invention permet de définir des longueurs de grilles inférieures aux limites de photolithographie. Du point de vue schéma de placement (layout), la surface occupée par une cellule est plus faible que dans le cas d'une structure plane, tout en réduisant le temps de commutation. A titre indicatif, on peut obtenir un gain allant jusqu'à 70% en surface de silicium consommée, associé à un gain en courant de 20%. Du point de vue électrique, l'utilisation de transistors verticaux est intéressante lorsque la charge en sortie est importante avec un gain en vitesse d'environ 20% par porte. De plus, en fonction des différentes solutions technologiques utilisées et visant à réduire les capacités parasites internes (recouvrement grille/substrat), l'utilisation de transistors verticaux est meilleure que l'utilisation de transistors classiques du type planar.
En outre, il faut noter que la part des capacités parasites d'interconnexion par rapport à la capacité utile diminue pour une structure verticale comparée à une structure planar. Ainsi, la structure selon l'invention présente un potentiel de débit en courant bien plus élevé qu'une structure planar, à surface occupée inférieure.
La figure 6 illustre très schématiquement le schéma de placement d'une porte ΝAΝD à trois entrées.
La région R2, dans laquelle sont situés les transistors ΝMOS connectés en série, se décompose dans le cas présent en deux domaines DM21 et DM20. Le domaine DM21 comporte deux transistors connectés en série Tl l et T 12. La région DM20, séparée de la région DM21 par une région d'isolement intermédiaire ILSM, comporte un transistor TIO connecté en série avec le transistor Tl l par une métallisation M3. Le domaine DM20 comporte par ailleurs une prise de contact substrat BK.
Plus précisément, la prise de contact source reliée à Vss du domaine DM20 sert aussi de contact substrat moyennant une définition correcte des implantations (N+ pour la source; P+ pour le substrat).
La première région semi-conductrice RI comporte les trois transistors PMOS T20, T21 et T22 connectés en parallèle, ainsi qu'une prise de contact pour la tension d'alimentation Vdd. La connexion entre le dernier transistor T12 de la chaîne des transistors connectés en série, et l'un des transistors PMOS, s'effectue par une métallisation M2 (analogue à la métallisation Ml). D'une façon analogue à ce qui a été expliqué pour le domaine DM20, la prise de contact source reliée à Vdd sert aussi de contact substrat moyennant une définition correcte des implantations (P+ pour la source; N+ pour le substrat).
Sur la figure 6, les flèches indiquent le sens de circulation du courant. Par ailleurs, une croix disposée dans un rond signifie que le courant sort en bas, tandis qu'un point situé dans un rond signifie que le courant sort en haut. La sortie est obtenue au niveau de la métallisation M2.
En d'autres termes, selon ce mode de réalisation concernant des portes avec plus de deux entrées, les transistors en série sont rassemblés en blocs de deux transistors séparés par de l'isolement (avec l'un des groupes ne comportant qu'un seul transistor dans le cas où le nombre d'entrées est impair) afin d'éviter des court-circuits entre les sources des transistors de deux blocs adjacents. Quant aux transistors connectés en parallèle, ils sont rassemblés sur la même zone active. De plus, alors que le passage d'une porte de deux à trois entrées se traduit par une augmentation de la surface occupée, l'homme du métier aura remarqué qu'en passant de trois à quatre entrées, la surface occupée reste quasiment la même.

Claims

REVENDICATIONS
1. Dispositif semi-conducteur de porte logique NON-ET ou NON-OU à n entrées, comprenant au sein d'un substrat semi-conducteur, n transistors à effet de champ à grille isolée connectés en série (T3, T4) et ayant un canal d'un premier type de conductivité, et n transistors à effet de champ à grille isolée connectés en parallèle (Tl , T2) et ayant un canal d'un deuxième type de conductivité opposé au premier type, caractérisé par le fait que tous les transistors sont des transistors verticaux.
2. Dispositif selon la revendication 1 , caractérisé par le fait qu'il comprend dans le substrat une première région semi-conductrice (RI) au sein de laquelle sont réalisés tous les transistors connectés en parallèle, et une deuxième région semi-conductrice (R2) isolée de la première région par une première zone d'isolement (ISL), au sein de laquelle sont réalisés tous les transistors connectés en série, et par le fait que les conductions respectives dans les canaux respectifs de deux transistors adjacents connectés en série s'effectuent dans deux sens verticaux opposés, tandis que les conductions respectives dans les canaux respectifs de tous les transistors connectés en parallèle s'effectuent dans le même sens vertical.
3. Dispositif selon la revendication 2, caractérisé par le fait que la première région semi-conductrice (RI) comporte une première zone semi-conductrice formant à la fois l'une des deux électrodes source ou drain de chacun des transistors connectés en parallèle et par le fait que les autres électrodes source ou drain de ces transistors sont mutuellement reliés par une première métallisation (Ml).
4. Dispositif selon la revendication 2 ou 3, caractérisé par le fait que les transistors connectés en série sont répartis en groupes de deux avec éventuellement l'un des groupes ne comportant qu'un seul transistor dans le cas où n est impair et forment une chaîne de transistors, par le fait que tous les groupes sont respectivement situés dans des domaines semiconducteurs (DM20, DM21 ) de la deuxième région semi-conductrice (R2) mutuellement isolés par des zones d'isolement intermédiaires (ISLM), par le fait que chaque domaine comporte une deuxième zone semi-conductrice formant à la fois le drain de l'un des transistors du groupe et la source de l'autre transistor du groupe lorsque ledit groupe comporte deux transistors, ou bien formant le drain ou la source du transistor du groupe et reliée à une prise de contact lorsque ledit groupe n'est constitué que d'un seul transistor, par le fait que la source ou le drain d'un transistor d'extrémité de la chaîne est relié à tous les transistors connectés en parallèle par une deuxième métallisation, et par le fait que la source ou le drain de l'un des transistors d'un groupe est relié à la source ou au drain de l'un des transistors d'un groupe adjacent éventuel par une troisième métallisation.
5. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que chaque entrée du dispositif est réalisée par un contact métallique d'entrée contactant une partie de liaison en polysilicium (PL 14, PL23) réalisée sur le substrat semi-conducteur et reliant la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série.
6. Procédé de fabrication d'un dispositif semi-conducteur de porte logique NON-ET ou NON-OU à n entrées, caractérisé par le fait qu'il comprend la réalisation au sein d'un substrat semi-conducteur de n transistors verticaux à effet de champ à grille isolée connectés en série (T3, T4) et ayant un canal d'un premier type de conductivité, et de n transistors verticaux à effet de champ à grille isolée (Tl, T2) connectés en parallèle et ayant un canal d'un deuxième type de conductivité opposé au premier type.
7. Procédé selon la revendication 6, caractérisé par le fait qu'il comprend la réalisation de n parties de liaison en polysilicium (PL 14, PL23) reliant chacune la grille de l'un des transistors connectés en parallèle avec la grille de l'un des transistors connectés en série, ces parties de liaison étant réalisées sur le substrat semi-conducteur simultanément à la réalisation des grilles des transistors, par un masquage puis une gravure anisotrope d'une couche de polysilicium.
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