WO1999062237A1 - Recepteur de diffusion numerique pour satellite de radiodiffusion - Google Patents

Recepteur de diffusion numerique pour satellite de radiodiffusion Download PDF

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Kenichi Shiraishi
Akihiro Horii
Soichi Shinjo
Shoji Matsuda
Ryuichi Okazaki
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Kabushiki Kaisha Kenwood
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    • H04L2027/0057—Closed loops quadrature phase

Definitions

  • the present invention relates to a BS digital broadcast receiver, and more particularly to a BS digital broadcast receiver provided with a phase error table for carrier reproduction.
  • trellis-encoded 8PSK (trellis-encoded 8PSK is also simply referred to as trellis 8PSK) modulation method, which is an encoded modulation method, is adopted as one of the modulation methods.
  • the conventional BS digital broadcast receiver receives an 8-bit baseband demodulated signal obtained by demodulating the received signal converted to an intermediate frequency as shown in Fig. 8.
  • I and Q are supplied to an 8 PSK demapper 31 to be converted into tribits (MSB, CSB, LSB) and supplied to delay circuits 32 to 34 for delay.
  • the baseband demodulated signals I and Q are supplied to the QPSK mapping conversion circuit 35 to be converted into QPSK baseband demodulated signals I ′ and Q ′ and transmitted.
  • the I-axis code data and the Q-axis code data at the position of the received signal point for detecting the presence or absence are sent to the delay circuits 36 and 37 to be delayed.
  • the baseband demodulated signals I ′ and Q ′ output from the QPSK mapping conversion circuit 35 are supplied to a Viterbi decoder 40 for Viterbi decoding, and the decoded data is sent out. And supply it again.
  • the delay time is the sum of the time required for decoding by the Viterbi decoder 40 and the time required for re-encoding by the convolution encoder 41.
  • the delay times of the circuits 32 to 34 and the delay circuits 36 and 37 are set.
  • the encode outputs (TCD 1 and TCD 0) are supplied to an MSB determination and error detection circuit 42 to obtain the most significant bit TCD 2 of trellis decoding and an error flag.
  • Demapping means remapping the correspondence between the received signal and the phase.
  • the decoder determines the path of the demapped 3-bit data, I-axis code data, and Q-axis code data. It is necessary to delay the sum of the time required to perform the reconvolution encoding and the time required for the reconvolution encoding. For this reason, there is a problem that five delay circuits are required.
  • An object of the present invention is to provide a BS digital broadcast receiver which does not require an 8PSK demapper and reduces the number of delay circuits for trellis code.
  • the BS digital broadcast receiver according to claim 1 of the present invention is a BS digital broadcast receiver that receives a trellis 8PSK modulated signal
  • Phase error transmitting means for transmitting phase error data based on the phase difference between the phase of the received signal point position and 0 degree for carrier reproduction
  • the sum of the time for video decoding by the video decoder and the time for convolutional encoding by the convolutional encoder, and the phase error data based on the phase difference between the phase of the received signal point position and 0 ° are determined in advance.
  • a demapping conversion circuit for demapping the output from the delay means, and a code determined based on the output of the demapping conversion circuit and the convolutional encoded output is output as an MSB code of the trellis 8 PSK decoded output.
  • the QPSK baseband signal based on the reception signal point position of the absolute-phased baseband demodulated signal is decoded by the video decoder, and
  • the evening decode output is reconvolution encoded by the convolution encoder.
  • a predetermined number of high-order bits in the phase error data based on the phase difference are transmitted with delay by the delay means, and the output from the delay means is demapped by the demapping conversion circuit, and the demapped output and the convolutional encoded output are output.
  • the code determined based on is output from the MSB code determination circuit as the MSB of the trellis 8 PSK decode output.
  • the 8 PSK demapper conventionally required is unnecessary.
  • the number of delay circuits for the trellis code is a predetermined number in the phase error data, and the number of delay circuits is reduced.
  • the predetermined number of higher-order bits may be 4 bits, and the MSB code determination circuit outputs the video signal output from the video decoder.
  • FIG. 1 is a block diagram showing a part of the configuration of a BS digital broadcast receiver according to an embodiment of the present invention.
  • FIGS. 2 (a) to 2 (c) are schematic diagrams showing a phase error table and a phase error data demap in the B digital broadcast receiver according to one embodiment of the present invention.
  • FIGS. 3 (a) to 3 (c) are schematic mapping diagrams for explaining trellis 8PSK modulation signal point arrangement and MSB inversion in a BS digital broadcast receiver according to an embodiment of the present invention.
  • FIG. 4 is an explanatory diagram for explaining the relationship between the phase error data and the MSB determination demapped value and the error flag demap value in the B digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 5 is a graph showing the relationship between the MSB determination demapping value and the MSB determination value in the BS digital broadcast receiver according to one embodiment of the present invention. It is explanatory drawing provided for explanation.
  • FIG. 6 is a block diagram showing a configuration of an MSB determination and error detection circuit in the BS digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration of an MSB determination circuit in the BS digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 8 is a block diagram showing a part of the configuration of a conventional B digital broadcast receiver.
  • FIG. 1 is a block diagram showing a part of a configuration of a BS digital broadcast receiver according to one embodiment of the present invention.
  • the received signal converted to the intermediate frequency has 8-bit baseband demodulated signals I (8) and Q (8) ((8) indicate the number of quantization bits. Demodulated).
  • the demodulated baseband demodulated signals I and Q are applied to the absolute phase shifter 1 and a reminder that matches the phase of the received signal point to the phase on the transmitting side and sets all the received points to the reference phase, for example, 0 phase.
  • the absolute phase shifter 1 compares the received signal point position of the frame synchronization signal in the baseband demodulated signals I and Q with the known signal point position of the transmission side frame synchronization signal.
  • the current reception phase is obtained, and a 3-bit first phase rotation signal AR for adjusting the reception signal point position to the transmission-side signal point position is supplied to the remapper 2, and the first phase rotation signal AR is supplied to the remapper 2.
  • the phase of the received signal is rotated in the opposite direction to match the transmission phase.
  • the baseband demodulated signals I and Q whose phases are matched with the transmission phase in the remapper 2 and are absolutely phased are supplied to the phase error detection processing circuit 3 and are based on the difference between 0 degree and the reception point phase.
  • a second phase rotation signal CR of bits is obtained, and the second phase rotation signal CR is supplied to the remapper 2, and the baseband demodulated signals I and Q are rotated in the opposite direction by the second phase rotation signal CR. It is operated so that the receiving point position coincides with 0 degrees.
  • the remapping process of matching the position of the received signal point with the position of the transmitting side by the rematsuba 2 is performed in the first half of the length of one symbol period, and the process of matching the phase of the position of the received signal point to 0 degree is performed by one symbol. This is done in the last 12 periods of the period.
  • the absolute phase conversion circuit 1, the rematsuba 2, and the phase error detection processing circuit 3 the applicant of the present invention has already proposed in Japanese Patent Application No. 10-030332. .
  • the absolute-phased baseband signal output from the remapper 2 is supplied to the latch circuit 4 and latched for one symbol period in synchronization with the symbol clock. Therefore, the baseband demodulated signals I and Q, which are absolutely phased, are output from the latch circuit 4 over one symbol period.
  • the phase error detection processing circuit 3 schematically stores the phase error data corresponding to the phase angle of the difference between 0 ° and the received signal phase due to the baseband demodulated signals I and Q, as shown in FIG. 2 (a).
  • the phase error data 31 corresponding to the phase angle of the difference between the baseband demodulated signals I and Q whose base point demodulation signals I and Q are matched with 0 degrees and the reception point position at 0 degrees is provided. Is obtained by referring to the phase error table 31 and the phase error data is sent to the AFC circuit for carrier recovery, and the carrier Is played.
  • the phase error detection processing circuit 3 calculates the phase difference between the baseband demodulated signals I and Q received and demodulated by the 8 It is only necessary to provide one phase error table 31 having phase error data for angles.
  • 0 degrees is an example, and an arbitrary reference value can be considered.
  • the phase error table 31 can have a phase error data for the phase angle of the difference between the arbitrary reference value and the received signal phase.
  • the absolute-phased baseband demodulated signals I and Q output from the latch circuit 4 are supplied to the QPSK matching table conversion circuit 5, where they are placed in the signal point arrangement of the lower 2 bits in the tribits that demap the reception point.
  • the baseband demodulated signals of QPSK are converted into I 'and Q'.
  • the QPSK mapping table conversion circuit 5 performs the QPSK mapping shown in FIG. 3 (b) based on the lower 2 bits in the tri-bit to which the receiving point shown in FIG. 3 (a) is demapped. And converted to QPSK baseband demodulated signals I 'and Q' based on the position of the received signal point, and transmitted.
  • the converted baseband demodulated signals I ′ and Q ′ of QPSK are sent to the video decoder 6 to be Viterbi-decoded, and the decoded data is output.
  • the decoded data is supplied to the convolutional encoder 7 and re-encoded.
  • the re-encoded encoded outputs TCD1 (C1) and TCD0 (C0) are sent out.
  • the upper 4 bits (MSB, MSB_1, MSB-2, MSB) of the 8-bit phase error data output from the phase error detection processing circuit 3 are referred to by referring to the phase error table 31.
  • — 3 is the delay circuit 8 1. 8 2, 8 3, and 84, respectively, and the time for decoding by the video decoder 6 and the time for encoding by the convolutional encoder 15 by delay circuits 81, 82, 83, and 84. And the sum time is delayed.
  • Each output from the delay circuits 8 1, 8 2, 8 3, and 8 4 is supplied to a demapping value conversion circuit 9, and an MSB for determining the sign of 0 or 1 of the MSB of the Viterbi decode output in the trellis decoding processing. It is converted into a judgment demap value and an error flag demap value for error detection.
  • the configuration instead of supplying the upper 4 bits in the phase error data to the delay circuit, the configuration may be such that the upper 4 bits are supplied to the demapping value converter and the output is supplied to the delay circuit.
  • phase error data ( ⁇ )) in the phase error data are supplied to the demapping value conversion circuit 9, and as shown in FIG. 4, the upper 3 bits (/ 3) of the phase error data ( ⁇ )
  • the area corresponding to the upper 3 bits () 3) is determined as shown in ⁇ , ⁇ ,..., ⁇ in Fig. 2 (c).
  • 1 1 0 is added to the upper 3 bits (3), and the lower 2 bits of the addition result are 1 1 If it is, change it to 10 and if it is 10, change it to 11 and output it as the MSB judgment demap value (D2, Dl, DO).
  • the lower two bits of the MSB determination demap value (D2, D1, DO) are gray-coded.
  • the upper 4 bits (phase error data ( ⁇ )) during the phase error data are supplied to the demapping value conversion circuit 9, and as shown in FIG.
  • the upper 3 bits ( ⁇ ) of the data (a) are obtained from the data ( ⁇ ) to which 0 01 has been added, and the area corresponding to the upper 3 bits ( ⁇ 5) is shown in FIG. Determined as shown in a), b,..., h in b).
  • Adds 110 to the upper 3 bits (d) changes to 1 0 when the lower 2 bits of the addition are 1 1 and to 1 1 when it is 10, and demaps the error flag.
  • positions 0 0 1 and 1 0 1 in the trellis 8 PSK mapping are both 0 1 in the lower 2 bits, and 0 1 of the Viterbi decoding result is obtained.
  • the position 101 and position 101 force trellis is a candidate for determination of the MSB in the 8 PSK mapping.
  • the MSB determination demapping value is 0 1
  • the MSB determination value candidate 101 is the MSB determination demapping value 0, as indicated by the dashed line with respect to the MSB determination value candidate 0 1. Because it is close to 10 in terms of distance, it is determined to be 101 as the MSB determination value.
  • the MSB determination value is 101 with respect to the MSB determination demap value 0 10, and since both MSBs are not the same sign, the MSB determination demap value 0 1 0 MSB needs to be inverted.
  • the MSB decision value candidate 0 1 Because 101 is closer in distance to the MSB determination demap value 111, it is determined to be 101 as the MSB determination value.
  • the determined value of the MSB is 101 with respect to the demapped value for the MSB determination of 111, and the MSB of the demapped value for the MSB determination is 111 and the MSB of the determined value of the MSB is 101.
  • the error detection circuit 10 includes an MSB determination circuit 111, exclusive OR circuits 112, 113, and 114.
  • the MSB decision circuit 1 1 1 is supplied with an MSB decision demapping value (D 2, D l, DO) that requires inversion of the MSB and sends an output to the AND gate 2 1 1 ⁇ 2,16, OR gate 217 ⁇ 2,19 to send output based on Viterbi decoding result, select gate to select one of outputs of OR gate 21 ⁇ 2 ⁇ 19, based on Viterbi decoding result 2 2 0,
  • Exclusive OR circuit 2 2 1 to which the output of selector 2 2 0 and the demapping value for MSB judgment (D 2, D l, DO) D 2 are input and TCD 2 (MSB) is output
  • TCD 2 (MSB) from the exclusive OR circuit 22 1 and the decoded output from the video decoder 6 become trellis-decoded Viterbi decoded data.
  • TCD1 and TCD0 are the reconvolution encoded outputs (C1, C0) by the convolution encoder 7.
  • AND gate 211 sends a high-potential output when the MSB judgment demap value is 0 1 0, and AND gate 211 sends a high-potential output when the MSB judgment demap value is 0 1 1,
  • the AND gate 2 13 sends a high-potential output when the MSB judgment demap value is 110, When the demap value for MSB judgment is 1 1 1, the gate 2 sends out a high-potential output, and the OR gate 2 1 7 outputs the AND gate 2 1 1, 2 1 2, 2 1 3, or 2 1 4
  • a high-potential output is sent out when the output of (1) is sent out, and this output is selected by the selector 220 when the reconvolution encoder output (Cl, CO) is 0.
  • OR gate 218 sends a high-potential output when AND-gate 211 or 213 sends a high-potential output, and this output is reconvolved encoded output (Cl, CO) by selector 220. Is selected when is 0 1.
  • AND gate 215 sends a high-potential output when the MSB judgment demap value is 0 0 0, and AND gate 2 16 sends a high-potential output when the MSB judgment demap value is 100, OR gate 219 sends a high-potential output when AND gate 215 or 216 sends a high-potential output, and this output is re-encoded by selector 220 (Cl, CO). Is selected when is 10.
  • the high-potential output from the selector 220 is inverted based on 0 and 1 of the MSB determination demap value D2 and output as 1 and 0 as TCD2.
  • the MSB decision rule is based on the trellis 8 PSK mapping having the same lower 2 bits as the Viterbi decode encoded output, and the trellis 8 PSK mapping is 22.5 degrees.
  • the received signal point position of the smaller distance is determined as the determined position by comparing the MSB determination demap value on the MSB determination circle rotated counterclockwise, and the MSB of the determined position and the MSB of the MSB determination demap value are determined. If they are not the same, the MSB of the MSB judgment demap value is inverted and sent out as the MSB.
  • the MSB determination circuit 111 outputs an inverted MSB when the demap value requires inversion shown in FIG. 5, and the MSB determination circuit 111 generates a video decoder 611.
  • trellis decoding is performed in cooperation with the convolution encoder 7.
  • the output TCD 2 of the MSB determination circuit 1 1 1 and the error flag demap value Z 2 are supplied to the exclusive OR circuit 1 12, and the reconvolution code output C 0 and the error flag demap value Z are supplied. 1 is supplied to the exclusive OR circuit 113, and the reconvolution encode output C 1 and the error flag demap value Z 0 are supplied to the exclusive OR circuit 114, and the exclusive OR circuit 111 is supplied. Error flags are output from 2 to 1 14.
  • An error flag is output from the exclusive OR circuit 1 1 2 to 1 1 4 because one input of each of the exclusive OR circuits 1 1 2 to 1 14 is equal to the input for convolutional encoding. This is because when the error flag demap value does not match Z 2 to Z 0, an output with a bit set is sent.
  • the conventionally required 8 PSK demapper is unnecessary, and the number of delay circuits for the trellis code is determined in advance in the phase error data.
  • the number of delay circuits can be reduced, and the effect of reducing the number of delay circuits can be obtained.

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Description

明 細 書
B Sディジタル放送受信機
技術分野
本発明は B ディジタル放送受信機に関し、 さらに詳細にはキヤ リャ再生のための位相誤差テーブルを備えた B Sディジタル放送受 信機に関する。
背景技術
B Sディジ夕ル放送方式では、 変稠方式の一つに符号化変調方式 である トレリス符号化 8 P S K (トレリス符号化 8 P S Kを単にト レリス 8 P S Kとも記す） 変調方式が採用されている。
ビタビ復号器でトレリス復号を行う掲合に、 従来の B Sディ ジ夕 ル放送受信機は第 8図に示すように中間周波数に変換された受信信 号を復調した 8 ビッ トのベースバンド復調信号 I 、 Qを 8 P S Kデ マツパ 3 1 に供給してトリ ビッ ト （ M S B、 C S B、 L S B ) に変 換し、 遅延回路 3 2 〜 3 4に供給して遅延する。 一方、 ベースバン ド復調信号 I 、 Qを Q P S Kマッピング変換回路 3 5に供給して Q P S Kのベースバンド復調信号 I ' 、 Q ' に変換して送出すると共 に、 受信点の位置が何象限に入っているかを検出するための受信信 号点位置の I軸符号デ一夕と Q軸符号データを遅延回路 3 6 、 3 7 に送出して遅延する。
Q P S Kマッピング変換回路 3 5から出力されるべ一スバンド復 調信号 I ' 、 Q ' をビタビデコーダ 4 0に供給してビタビ復号し、 復号デ一夕を送出すると共に、 復号データを畳み込みエンコーダ 4 1に供給して再ェンコ一ドする。
ビタビデコーダ 4 0による復号のための時間と畳み込みェンコ一 ダ 4 1 による再エンコードのための時間との和の遅延時間に、 遅延 回路 3 2〜 3 4、 遅延回路 3 6、 3 7の遅延時間が設定されている。 遅延回路 3 2〜 3 4を介して遅延されたトリビッ ト （M S B、 C S B、 L S B) 、 遅延回路 3 6、 3 7を介して遅延された I軸符号 データおよび Q軸符号デ一夕、 再畳み込みエンコード出力 （T C D 1、 T C D 0 ) は M S B判定および誤り検出回路 4 2に供給して、 トレリス復号の最上位ビッ ト T C D 2 と誤りフラグを得ている。 デ マップは受信信号と位相との対応関係のマッピングをし直すことを 意味する。
上記したように従来の B ディジタル放送受信機において、 トレ リスデコードを行う場合、 デマップした 3 ビッ トのデータおよび I 軸符号のデータ、 Q軸符号のデ一夕をビ夕ビデコーダがパスを決定 するまでの時間と再畳み込みエンコードの時間との和の時間を遅延 させる必要があり、 そのために 5つの遅延回路を必要とするという 問題点があった。
本発明は、 8 P S Kデマッパを不要とし、 かつトレリスェンコ一 ドのための遅延回路の数を低減させた B Sディジタル放送受信機を 提供することを目的とする。
発明の開示
本発明にかかる請求の範囲第 1項記載の B Sディジ夕ル放送受信 機は、 トレリス 8 P S K変調信号を受信する B Sディジタル放送受 信機において、
キヤリア再生のために受信信号点位置の位相と 0度との位相差に 基づく位相誤差データを送出する位相誤差送出手段と、
絶対位相化されたベースバンド復調信号の受信信号点位置に基づ く Q P S Kベースバンド信号をビタビデコードするビ夕ビデコーダ と、 ビタビデコード出力を畳み込みエンコードする畳み込みェンコ一 ダと、
ビ夕ビデコーダによるビ夕ビデコードのための時間と畳み込みェ ンコーダによる畳み込みエンコードのための時間との和の時間、 受 信信号点位置の位相と 0度との位相差に基づく位相誤差データ中の 予め定めた数の上位ビッ 卜を遅延させる遅延手段と、
遅延手段からの出力をデマッピングするデマッピング変換回路と、 デマッピング変換回路の出力と畳み込みエンコード出力とに基づ き定められた符号を、 トレリス 8 P S Kデコード出力の M S Bとし て出力する M S B符号判定回路と
を備えたことを特徴とする。
本発明にかかる請求の範囲第 1頃記載の B ディジタル放送受信 機では、 絶対位相化されたベースバンド復調信号の受信信号点位置 に基づく Q P S Kベースバンド信号がビ夕ビデコーダによってビ夕 ビデコードされ、 ビ夕ビデコード出力が畳み込みエンコーダによつ て再畳み込みエンコードされる。 ビ夕ビデコーダによるビ夕ビデコ ―ドのための時間と畳み込みエンコーダによる畳み込みェンコ一ド のための時間との和の時間、 キヤリァ再生のために位相誤差検出受 信信号点位置の位相と 0度との位相差に基づく位相誤差データ中の 予め定めた数の上位ビッ トが遅延手段によって遅延して送出され、 遅延手段からの出力がデマツビング変換回路によってデマッピング され、 デマッピング出力と畳み込みエンコード出力とに基づき定め られた符号が、 トレリス 8 P S Kデコード出力の M S Bとして M S B符号判定回路から出力される。
したがって、 本発明にかかる請求の範囲第 1項記載の B ディジ タル放送受信機によれば、 従来必要とした 8 P S Kデマツパは不要 であり、 かつトレリスェンコ一ドのための遅延回路の数は位相誤差 データ中の予め定めた数で済み、 遅延回路の数が低減させられる。 本発明の請求の範囲第 1項記載の B Sディジタル放送受信機にお いて、 予め定めた数の上位ビッ トは 4ビッ トであってもよく、 M S B符号判定回路はビ夕ビデコ一ド出力と同一の下位 2 ビッ トを有す る トレリス 8 P S Kマツビング上の受信信号点位置と、 トレリス 8 P S Kマッピングを 2 2. 5度反時計方向に回転させた M S B判定 円上における M S B判定用デマップ値とを比較して、 距離の小さい 方の受信信号点位置を正規受信決定位置とし、 決定位置の M S Bと M S B判定用デマツプ値の M S Bが同一でないときは M S B判定用 デマップ値の M S Bを反転して M S Bとして送出する M S B符号判 定回路であつてもよい。
図面の簡単な説明
第 1図は、 本発明の実施の一形態にかかる B Sディジ夕ル放送受 信機の構成の一部を示すブロック図である。
第 2図（a)から第 2図（c )は、 本発明の実施の一形態にかかる B ディジタル放送受信機における位相誤差テーブルと位相誤差デー タのデマップを示す模式図である。
第 3図（a)から第 3図（c )は、 本発明の実施の一形態にかかる B Sディジタル放送受信機における トレリス 8 P S K変調信号点配置 と M S B反転の説明に供する模式マッピング図である。
第 4図は、 本発明の実施の一形態にかかる B ディジタル放送受 信機における位相誤差データと M S B判定用デマツプ値および誤り フラグ用デマップ値との関係の説明に供する説明図である。
第 5図は、 本発明の実施の一形態にかかる B Sディジタル放送受 信機における M S B判定用デマップ値と M S Bの決定値との関係の 説明に供する説明図である。
第 6図は、 本発明の実施の一形態にかかる B Sディジタル放送受 信機における M S B判定、 誤り検出回路の構成を示すブロック図で ある。
第 7図は、 本発明の実施の一形態にかかる B Sディジ夕ル放送受 信機における M S B判定回路の構成を示すブロック図である。
第 8図は、 従来の B ディジタル放送受信機の構成の一部を示す ブロック図である。
発明の実施の形態
以下、 本発明にかかる B Sディジタル放送受信機を実施の形態に よつて説明する。
第 1図は、 本発明の実施の一形態にかかる B Sディジタル放送受 信機の構成の一部を示すブロック図である。
中間周波数に変換された受信信号は、 復調回路において 8 ビッ ト のベースバンド復調信号 I ( 8 )、 Q ( 8 ) ( ( 8 )は量子化ビッ ト数を 示すが、 以下ビッ ト数を略する） に復調される。
復調されたベースバンド復調信号 I 、 Qは絶対位相化回路 1およ び受信信号点位相を送信側の位相に一致およびすベての受信点を基 準となる位相、 例えば 0位相にさせるリマツバ 2に供給され、 絶対 位相化回路 1 においてベースバンド復調信号 I 、 Q中のフレーム同 期信号の受信信号点位置を既知である送信側フレーム同期信号の信 号点位置と比較することによつて現在の受信位相が求められ、 送信 側信号点位置に受信信号点位置を合わせるための 3 ビッ トの第 1位 相回転信号 A Rがリマッパ 2に供給されて、 リマッパ 2において第 1位相回転信号 A Rに基づく角度、 受信信号位相を逆方向に位相回 転させられて送信位相に一致させられる。 一方、 リマッパ 2において送信位相と位相が一致させられて絶対 位相化されたベースバンド復調信号 I 、 Qは位相誤差検出処理回路 3に供給されて、 0度と受信点位相との差に基づく 3 ビッ トの第 2 位相回転信号 C Rが求められ、 第 2位相回転信号 C Rがリマツパ 2 に供給されて、 ベースバンド復調信号 I 、 Qを第 2位相回転信号 C Rだけ逆方向に位相回転させられて受信点位置が 0度に一致する ように動作させられる。
かかるリマツバ 2による受信信号点位置を送信側位置と一致させ るリマッビング処理は 1 シンポル期間長の前半 1 / 2期間において なされ、 受信信号点位置の位相を 0度に一致させるための処理は 1 シンポル期間長の後半 1 2期間においてなされる。 絶対位相化回 路 1、 リマツバ 2および位相誤差検出処理回路 3については、 本特 許出願人が日本国出願特願平 1 0— 0 3 3 7 3 2号において既に提 案しているところである。
リマツパ 2から出力される絶対位相化されたベースバンド信号は ラッチ回路 4に供給されてシンポルクロックに同期して 1.シンボル 期間ラッチされる。 したがって、 ラッチ回路 4からは絶対位相化さ れたベースバンド復調信号 I 、 Qが 1 シンポル期間長にわたって出 力される。
一方、 位相誤差検出処理回路 3には、 0度とベースバンド復調信 号 I 、 Qによる受信信号位相との差の位相角に対する位相誤差デー 夕が格納された第 2図（a )に模式的に示す位相誤差テーブル 3 1 を 備えており、 0度と受信点位置が 0度に一致させられたベースバン ド復調信号 I 、 Qによる受信信号位相との差の位相角に対応する位 相誤差データが位相誤差テーブル 3 1 を参照して求められて、 位相 誤差データが搬送波再生のための A F C回路に送出されて、 搬送波 の再生が行われる。
したがって、 位相誤差検出処理回路 3は、 8 P S K変調波を受信 して復調したベースバンド復調信号 I、 Qに対して、 0度とベース バンド復調信号 I、 Qによる受信信号位相との差の位相角に対する 位相誤差デ一夕を有する 1つの位相誤差テーブル 3 1 を備えるだけ で済むことになる。 ここで、 0度は一例であって、 任意の基準値が 考えられる。 この場合、 位相誤差テーブル 3 1は任意の基準値と受 信信号位相との差の位相角に対する位相誤差デ一夕を有することが できる。
ラッチ回路 4から出力される絶対位相化されたベースバンド復調 信号 I、 Qは Q P S Kマツビングテーブル変換回路 5に供給されて、 受信点をデマップしたトリビッ ト中の下位 2 ビッ トの信号点配置に 基づく Q P S Kのベースバンド復調信号 I ' 、 Q ' に変換される。 Q P S Kマッピングテーブル変換回路 5は、 第 3図（a )に模式的に 示す受信点がデマップされた卜リビッ 卜中の下位 2 ビッ 卜に基づい て、 第 3図（b )に模式的に示す Q P S Kにマッピングされ、 受信信 号点位置に基づく Q P S Kのベースバンド復調信号 I ' 、 Q ' に変 換して送出される。
この変換された Q P S Kのベースバンド復調信号 I ' 、 Q ' はビ 夕ビデコーダ 6に送出されてビタビ復号され、 復号デ一夕が出力さ れる。 この復号デ一夕は畳み込みエンコーダ 7に供給されて再ェン コードされ、 再エンコードされたエンコード出力 T C D 1 (C 1 ) , T C D 0 (C O ) が送出される。
一方、 位相誤差テーブル 3 1が参照されて、 位相誤差検出処理回 路 3から出力される 8 ビッ 卜の位相誤差デ一夕中の上位 4ビッ ト (M S B, M S B _ 1、 M S B— 2、 M S B— 3 ) は遅延回路 8 1. 8 2、 8 3、 8 4にそれぞれ供給されて、 遅延回路 8 1、 8 2、 8 3、 8 4によってビ夕ビデコーダ 6による復号のための時間と畳み 込みエンコーダ 1 5によるエンコードのための時間との和の時間遅 延させられる。
遅延回路 8 1、 8 2、 8 3、 8 4からの各出力はデマップ値変換 回路 9に供給されて、 トレリス復号処理におけるビタビデコード出 力の M S Bの 0または 1の符号を決定するための M S B判定用デマ ップ値および誤り検出のための誤りフラグ用デマップ値に変換され る。 ここで、 位相誤差データ中の上位 4ビッ トを遅延回路へ供給す る代わりに、 デマップ値変換回路へ供給し、 その出力を遅延回路へ 供給する構成とすることができる。
デマップ値変換回路 9の説明の前に、 第 2図（a)に示す位相誤差 テ一ブル 3 1からの出力中の上位 4ビッ トについて説明する。 0度 とべ一スパンド復調信号 I、 Qによる受信信号点の位相との差が 3 πΖ 2ラジアン〜 0〜兀ノ 2ラジアンまでのときには I軸の値 （Μ S B) が 0 (正） の場合であって、 位相誤差データの M S Bは 1で ある。 0度とベースバンド復調信号 I、 Qによる受信信号点の位相 との差が π/ 2ラジアン〜 π〜 3 % / 2 ラジアンまでのときには I 軸の値 （M S B) が 1 (負） の場合であって、 位相誤差データの M S Bは 0である。 第 2図（a)において位相誤差デ一夕の M S B— 1、 M S B— 2、 M S B— 3の 3 ビッ トが 2進数にて示してある。
位相誤差データ中の 4ビッ ト （位相誤差データ（α)) がデマップ 値変換回路 9に供給されて、 第 4図に示すように、 位相誤差データ ( α )の上位 3 ビッ ト（ /3 )から上位 3 ビッ ト（ )3 )に対応するエリアが， 第 2図（c )の Α、 Β、 ···、 Ηに示すように決定される。 上位 3 ビッ ト（3 )に対して、 1 1 0を加算し、 加算結果の下位 2 ビッ トが 1 1 のときは 1 0に、 1 0のときには 1 1 に変更して M S B判定用デマ ップ値 （D 2、 D l、 D O ) として出力する。 このように処理する ことによって M S B判定用デマップ値 （ D 2、 D 1、 D O ) の下位 2 ビッ トはグレイ符号となっている。
位相誤差デ一夕中の上位 4ビッ ト （位相誤差データ（α)) がデマ ップ値変換回路 9に供給されて、 第 4図に示すように、 位相誤差デ 一夕（α)に 0 0 0 1が加算されたデ一夕（τ)から、 データ（ァ）の上 位 3 ビッ ト（δ )を得て、 上位 3 ビッ ト（<5 )に対応するエリアが、 第 2図（b)の a、 b、 ···、 hに示すように決定される。 上位 3 ビッ ト (d )に対して、 1 1 0を加算し、 加算結果の下位 2 ビッ 卜が 1 1の ときは 1 0に、 1 0のときには 1 1 に変更して誤りフラグ用デマッ プ値 （トレリス 8 P S Kデマップ値（Z 2、 Z l、 Z 0 )) として出 力する。 このように処理することによって誤りフラグ用デマップ値
( Z 2、 Z l、 Z 0 ) の下位 2ビッ トはグレイ符号となっている。 デマップ値変換回路 9から出力される M S B判定用デマップ値
(D 2、 D l、 D O ) および誤りフラグ用デマップ値 （ Z 2、 Z 1、 Z 0 ) 、 畳み込みエンコーダ 1 5から出力される再エンコード出力 T C D 1、 T C D 0は、 M S B判定および誤り検出回路 1 0に供給 される。
なお、 第 2図（a)に示す位相誤差テーブルおいて、 対応するエリ ァの記号 a、 b、 ···、 h、 A、 B、 ···、 Hが参考のために記入して ある。
8 P S K変調のトレリスエンコーダの場合、 トリ ビッ トの M S B は畳み込み符号化せずにそのまま出力される。 したがって、 復号化 に際して M S Bを決定する必要がある。 第 3図（a)に示すトレリス 8 P S Kマッピングに対し、 第 3図（ c )の内側の円に示すように 第 3図（a)を 2 2. 5度反時計方向に回転させた M S B判定円を考 える。
ここで、 例えば、 ビタビデコード結果が 0 1のときについてみれ ば、 トレリス 8 P S Kマッピングにおける位置 0 0 1および位置 1 0 1が下位 2 ビッ トにおいて共に 0 1であってビタビデコ一ド結果 の 0 1 と同一であり、 位置 0 0 1および位置 1 0 1力 トレリス 8 P S Kマッピングにおける M S Bの決定値候補になる。 M S B判定用 デマップ値が 0 1 0のとき、 M S Bの決定値候補の 0 0 1 に対して 一点鎖線にて示すように、 M S Bの決定値候補の 1 0 1の方が M S B判定用デマップ値 0 1 0に距離的に近いために、 M S Bの決定値 として 1 0 1 に決定される。 この決定の結果、 この場合は M S B判 定用デマップ値 0 1 0に対して M S Bの決定値は 1 0 1であり、 両 M S Bは同一符号ではないために、 M S B判定用デマップ値 0 1 0 の M S Bを反転する必要がある。
同様にビタビデコ一ド結果が 0 1のときについて、 M S B判定用 デマップ値が 1 1 1のとき、 二点鎖線に示すように、 M S Bの決定 値候補の 0 0 1 に対して M S Bの決定値候補の 1 0 1の方が M S B 判定用デマップ値 1 1 1 に距離的に近いために、 M S Bの決定値と して 1 0 1 に決定される。 この決定の結果、 この場合は M S B判定 用デマップ値 1 1 1 に対して M S Bの決定値は 1 0 1であり、 M S B判定用デマップ値 1 1 1の M S Bと M S Bの決定値 1 0 1の M S Bは同一符号であって、 M S B判定用デマップ値 1 1 1の M S Bを 反転する必要がない。
このようにして、 それぞれのビ夕ビデコ一ド結果および M S B判 定用デマップ値に対し、 M S Bの符号反転の要否を求めると、 第 5 図に示すごとくになる。 第 5図において、 変更の欄に〇が記載して あるところが M S Bの反転を必要とするところである。 M S Bの反 転を必要とするデマップ値をビ夕ビデコ一ド結果の位置に対応して 模式的に第 3図（b )の枠 〔 〕 内に示してある。 第 5図において、 ビ夕ビデコ一ド結果を単に X Xと記し、 M S B判定用デマップ値を 単にデマップ値と記し、 M S Bの決定値を単に決定値と記してある。 そこで、 デマップ値変換回路 9から出力される M S B判定用デマ ップ値 （D 2、 D l、 D O ) および誤りフラグ用デマップ値 （ Z 2、 Z 1、 Z 0 ) が供給される M S B判定、 誤り検出回路 1 0は、 第 6 図に示すように、 M S B判定回路 1 1 1、 排他論理和回路 1 1 2、 1 1 3および 1 1 4から構成されている。
M S B判定回路 1 1 1は第 7図に示すように、 M S Bの反転を必 要とする M S B判定用デマップ値 （D 2、 D l、 D O ) が供給され て出力を送出するアンドゲート 2 1 1〜 2 1 6、 ビタビデコード結 果に基づいて出力を送出するオアゲート 2 1 7〜 2 1 9、 ビタビデ コード結果に基づいてオアゲート 2 1 Ί〜 2 1 9の出力の一つを選 択するセレク夕 2 2 0、 セレクタ 2 2 0の出力と M S B判定用デマ ップ値 （D 2、 D l、 D O ) の D 2 とが入力されて T C D 2 (M S B) を出力する排他論理和回路 2 2 1からなり、 排他論理和回路 2 2 1からの出力 T C D 2 (M S B) とビ夕ビデコーダ 6からの復号 出力とがトレリス復号されたビタビ復号データとなる。 第 7図にお いて、 T C D 1、 T C D 0は畳み込みエンコーダ 7による再畳み込 みエンコード出力 （C l、 C O ) である。
アンドゲート 2 1 1 は M S B判定用デマップ値が 0 1 0のとき高 電位の出力を送出し、 アンドゲート 2 1 2は M S B判定用デマップ 値が 0 1 1のとき高電位の出力を送出し、 アンドゲート 2 1 3は M S B判定用デマップ値が 1 1 0のとき高電位の出力を送出し、 アン ドゲート 2 1 4は M S B判定用デマップ値が 1 1 1のとき高電位の 出力を送出し、 オアゲート 2 1 7はアンドゲート 2 1 1、 2 1 2、 2 1 3、 または 2 1 4が高電位の出力を送出したとき高電位の出力 を送出し、 この出力はセレクタ 2 2 0によって再畳み込みェンコ一 ド出力 （C l、 C O ) が 0 0のときに選択される。
オアゲート 2 1 8はアンドゲート 2 1 1、 または 2 1 3が高電位 の出力を送出したとき高電位の出力を送出し、 この出力はセレクタ 2 2 0によって再畳み込みエンコード出力 （C l、 C O ) が 0 1の ときに選択される。
アンドゲート 2 1 5は M S B判定用デマップ値が 0 0 0のとき高 電位の出力を送出し、 アンドゲート 2 1 6は M S B判定用デマップ 値が 1 0 0のとき高電位の出力を送出し、 オアゲート 2 1 9はアン ドゲート 2 1 5または 2 1 6が高電位の出力を送出したとき高電位 の出力を送出し、 この出力はセレクタ 2 2 0によって再畳み込みェ ンコード出力 （C l、 C O ) が 1 0のときに選択される。
セレクタ 2 2 0からの高電位の出力は M S B判定用デマップ値 D 2の 0、 1 に基づいて反転されて T C D 2 として 1、 0で出力され る。
以上から明らかなように、 M S B判定則は、 ビタビデコードのェ ンコード出力と同一の下位 2 ビッ トを有する トレリス 8 P S Kマツ ビング上の受信信号点位置と、 トレリス 8 P S Kマッピングを 2 2. 5度反時計方向回転させた M S B判定円上における M S B判定用デ マップ値とを比較して、 距離の小さい方の受信信号点位置を決定位 置とし、 決定位置の M S Bと M S B判定用デマップ値の M S Bが同 一でないときは M S B判定用デマップ値の M S Bを反転して M S B として送出することである。 M S B判定回路 1 1 1からは第 5図に示した反転を必要とするデ マップ値のときに反転された M S Bが出力されることになつて、 M S B判定回路 1 1 1 にてビ夕ビデコーダ 6および畳み込みェンコ一 ダ 7 と協働してトレリス復号がなされる。
また、 M S B判定回路 1 1 1の出力 T C D 2 と誤りフラグ用デマ ップ値 Z 2 とを排他論理和回路 1 1 2に供給し、 再畳み込みェンコ —ド出力 C 0 と誤りフラグ用デマップ値 Z 1 とを排他論理和回路 1 1 3に供給し、 再畳み込みエンコード出力 C 1 と誤りフラグ用デマ ップ値 Z 0 とは排他論理和回路 1 1 4に供給して、 排他論理和回路 1 1 2〜 1 1 4から誤りフラグが出力される。
排他論理和回路 1 1 2〜 1 1 4から誤りフラグが出力されるのは、 排他論理和回路 1 1 2〜 1 1 4のそれぞれの一方の入力は畳み込み エンコードのための入力に等しく、 これと誤りフラグ用デマップ値 Z 2〜 Z 0 と一致していないときはビッ トが立った出力が送出され るためである。
産業上の利用可能性
以上説明したように本発明の B ディジ夕ル放送受信機によれば、 従来必要とした 8 P S Kデマッパは不要であり、 かつトレリスェン コードのための遅延回路の数は位相誤差データ中の予め定めた数で 済み、 遅延回路の数が低減させられるという効果が得られる。

Claims

請 求 の 範 囲
. トレリス 8 P S K変調信号を受信する B Sディジタル放送受信 機において、
キャリア再生のために受信信号点位置の位相と 0度との位相差 に基づく位相誤差データを送出する位相誤差送出手段と、
絶対位相化されたベースバンド復調信号の受信信号点位置に基 づく Q P S Kベースバンド信号をビ夕ビデコードするビタビデコ ーダと、
ビ夕ビデコード出力を畳み込みエンコードする畳み込みェンコ —ダと、
ビタビデコーダによるビ夕ビデコードのための時間と畳み込み エンコーダによる畳み込みエンコードのための時間との和の時間、 受信信号点位置の位相と 0度との位相差に基づく位相誤差データ 中の予め定めた数の上位ビッ トを遅延させる遅延手段と、
遅延手段からの出力をデマッピングするデマッピング変換回路 と、
デマッピング変換回路の出力と畳み込みエンコード出力とに基 づき定められた符号を、 トレリス 8 P S Kデコード出力の M S B として出力する M S B符号判定回路と
を備えたことを特徴とする B ディジ夕ル放送受信機。
. 請求の範囲第 1項記載の B Sディジタル放送受信機において、 予め定めた数の上位ビッ 卜は 4ビッ トであることを特徴とする B Sディジタル放送受信機。
. 請求の範囲第 1項記載の B Sディジタル放送受信機において、 M S B符号判定回路はビ夕ビデコード出力と同一の下位 2 ビッ ト を有する トレリス 8 P S Kマツピング上の受信信号点位置と、 卜 レリス 8 P S Kマッピングを 2 2. 5度反時計方向に回転させた M S B判定円上における M S B判定用デマップ値とを比較して、 距離の小さい方の受信信号点位置を決定位置とし、 決定位置の M S Bと M S B判定用デマップ値の M S Bが同一でないときは M S B判定用デマップ値の M S Bを反転して M S Bとして送出するこ とを特徴とする B Sディジタル放送受信機。
4. トレリス 8 P S K変調信号を受信する B Sディジタル放送受信 機において、
キヤリァ再生のために受信信号点位置の位相と所定の基準値と の位相差に基づく位相誤差データを送出する位相誤差送出手段と、 絶対位相化されたベースバンド復調信号の受信信号点位置に基 づく Q P S Kベースバンド信号をビタビデコードするビ夕ビデコ ーダと、
ビ夕ビデコーダからの出力を畳み込みエンコードする畳み込み エンコーダと、
該位相誤差データ中の予め定めた数の上位ビッ トをデマツビング するデマッピング変換回路と、
デマッピング変換回路からの出力と畳み込みエンコード出力と に基づき定められた符号を、 トレリス 8 P S Kデコード出力の M S Bとして出力する M S B符号判定回路とを備え、
該デマッピング変換回路からの出力と畳み込みエンコード出力 とが該 M S B符号判定回路へ同期して入力されることを特徴とす る B Sディジ夕ル放送受信機。
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