WO1998026607A1 - Dispositif de conversion de signaux et procede correspondant - Google Patents

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WO1998026607A1
WO1998026607A1 PCT/JP1997/004562 JP9704562W WO9826607A1 WO 1998026607 A1 WO1998026607 A1 WO 1998026607A1 JP 9704562 W JP9704562 W JP 9704562W WO 9826607 A1 WO9826607 A1 WO 9826607A1
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digital image
image signal
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PCT/JP1997/004562
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Takashi Horishi
Tetsujiro Kondo
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Sony Corporation
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    • H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios

Definitions

  • the present invention relates to a signal conversion apparatus and method, and more particularly to a signal conversion apparatus and method that efficiently processes components of a luminance signal and a chrominance signal to generate a higher-resolution image signal.
  • Standard television broadcasting in Japan is based on the NTSC system.
  • a high-definition television broadcasting system represented by a high vision has been developed and is becoming popular.
  • the number of scanning lines is set to 525, and the aspect ratio is set to 4: 3.
  • the number of scanning lines is set to 112, and the aspect ratio is set to 16: 9. Therefore, in the case of the high vision system, it is possible to enjoy a higher resolution and more realistic image.
  • an SD (Standard Definition) signal corresponding to the NTSC image signal is converted to a higher-resolution image. It must be converted to an HD (High Definition) signal corresponding to the signal.
  • an SD signal, SD data, or an SD pixel a signal in a state before being converted into a larger number
  • an HD signal, an HD data, Or referred to as HD pixels a signal in a state after the conversion.
  • the conversion process of the SD signal into the HD signal has been performed by a simple interpolation process in the horizontal and vertical directions.
  • the present applicant has filed Japanese Patent Application No. 6-2055934 by performing class division according to the three-dimensional (spatiotemporal) distribution of the image signal level as the input signal, and Then, we proposed a method of calculating the optimal estimation value as an HD signal using the prediction coefficient values obtained by preliminary learning.
  • the present invention has been made in view of such a situation, and it is an object of the present invention to propose a signal conversion device and a signal conversion method capable of reducing the size and cost.
  • the signal conversion device for converting a first digital image signal into a second digital image signal different from the first digital image signal includes the first digital image signal described above.
  • Memory that stores the coefficient of each class, a class classification circuit that determines the class from the luminance signal component of the first digital image signal, and a class that is determined by the class classification circuit. The corresponding coefficient is read from the memory, and the product of the read coefficient and the luminance signal component of the first digital image signal is calculated to obtain the luminance signal of the second digital image signal.
  • a signal conversion method for converting a first digital image signal into a second digital image signal different from the first digital image signal includes the step of converting the first digital image signal into a second digital image signal.
  • a luminance signal component and a color signal component are converted, a class is determined from the luminance signal component of the first digital image signal, and the luminance of the first digital image signal corresponding to the determined class is determined.
  • a coefficient for converting the signal component into the luminance component of the second digital image signal is read from the memory, and the read coefficient and the luminance component of the first digital image signal are sum-of-products-operated.
  • a luminance signal component of the second digital image signal is obtained, and a coefficient based on a positional relationship of a scanning line between the first digital image signal and the second digital image signal and the first digital image signal are calculated.
  • a coefficient based on a positional relationship of a scanning line between the first digital image signal and the second digital image signal and the first digital image signal are calculated.
  • FIG. 1 is a block diagram showing a configuration example of the signal conversion device of the present invention.
  • FIG. 2 is a diagram illustrating the forward operation of the scanning line conversion circuit 8 of FIG.
  • FIG. 3 is a diagram for explaining the operation of the scanning line conversion circuit 8 in FIG. 1 in the reverse direction.
  • FIG. 4 is a diagram for explaining the processing of the resolution creation device 9 in FIG.
  • FIG. 5 is a diagram illustrating the positional relationship between SD pixels and HD pixels.
  • FIG. 6 is a block diagram showing a configuration example of the resolution creation device 9 in FIG.
  • FIG. 7 is a block diagram showing a configuration example of the delay register section 31 of FIG.
  • FIG. 8 is a block diagram illustrating a configuration example of the maximum value / minimum value calculation unit 32 in FIG.
  • FIG. 9 is a block diagram showing a configuration example of the comparative large selection circuit 61 of E18.
  • FIG. 10 is a block diagram showing a configuration example of the comparison small selection circuit 65 of FIG.
  • FIG. 11 is a diagram illustrating a range of pixels in a spatial class.
  • FIG. 12 is a diagram for explaining the element of the small area.
  • FIG. 13 is a diagram for explaining the pixels of the carpenter rear.
  • FIG. 14 is a block diagram illustrating a configuration example of the motion determination unit 34 of FIG.
  • FIG. 15 is a view for explaining the processing of the absolute value calculation circuit 101 of FIG.
  • FIG. 16 is a block diagram showing a configuration example of the class classification unit 33 of FIG.
  • FIG. 17 is a block diagram showing a configuration example of the address degeneration circuit 141 of FIG.
  • FIG. 18 is a block diagram illustrating a configuration example of the class degeneration circuit 142 of FIG.
  • FIG. 19 is a diagram illustrating the operation of the class degeneration circuit 142 of FIG.
  • FIG. 20 is a diagram for explaining the range of pixels in the short tap mode.
  • FIG. 21 is a block diagram showing a configuration example of the tap degenerating unit 35 of FIG.
  • FIG. 22 is a diagram illustrating a range of 7-tap pixels.
  • FIG. 23 is a diagram illustrating a range of 17-tap pixels.
  • FIG. 24 is a block diagram showing a configuration example of the coefficient RAM section 40 of FIG.
  • FIG. 25 is a block diagram illustrating a configuration example of the product-sum unit 38 in FIG.
  • FIG. 26 is a block diagram illustrating a configuration example of the interpolation pixel calculation unit 42 in FIG.
  • FIG. 27 is a diagram for explaining the operation of the interpolation pixel calculation unit 42 of FIG.
  • FIG. 28 is a timing chart for explaining the operation of the interpolation pixel calculation unit in FIG.
  • FIG. 1 is a block diagram illustrating a configuration example of a signal conversion device according to the present invention.
  • the interface 1 receives, for example, digital image data of an NTSC image based on D1 which is a standard of a digital VTR.
  • the interface 1 separates and extracts the horizontal synchronizing signal ⁇ , the vertical synchronizing signal V, and the frame synchronizing signal F from the input image data, and outputs them to the PLL clock generation control circuit 2.
  • the PLL clock generation control circuit 2 generates a clock in synchronization with the input signal and supplies the clock to each circuit.
  • the interface 1 separates a luminance signal Y and color signals U and V from the input image data, and outputs the separated signals to the matrix conversion circuit 3.
  • the matrix conversion circuit 3 generates a color difference signal Pb and a color difference signal Pr from the input signal, and outputs them to the time division circuit 7.
  • the time division circuit 7 time-divides the input color difference signals Pb and Pr and supplies the time-division signals to the line memory 6.
  • the matrix conversion circuit 3 supplies the luminance signal Y directly to the line memory 6 and further via the cascade-connected field memory 4 to the field memory Output to line memory 6 via memory 5. Therefore, the line memory 6 is supplied with the luminance signal of the current field, the luminance signal of one field before, and the luminance signal of one frame (two fields) before. You.
  • Line memory 6 generates the luminance signal of 7 lines in the current field, the luminance signal of 2 lines 1 field before, and the luminance signal of 3 lines 1 frame before. These are stored and supplied to the scanning line conversion circuit 8. Further, the line memory 6 stores the data of the color signals of three lines of the current field supplied from the time division circuit 7 and supplies the data to the scanning line conversion circuit 8. I have.
  • the scanning line conversion circuit 8 converts the input luminance signal Y and color signal C into the resolution creation device 9 as shown in FIG. Output to
  • mode 2 as shown in FIG. 3, the order of the scanning lines of the luminance signal or the chrominance signal of each field is shifted up and down.
  • the order of the scanning lines is converted and output to the resolution creating device 9 so that the scanning lines are inverted, that is, the upper scanning lines are arranged lower.
  • the resolution creation device 9 performs an initialization process in accordance with the data supplied from the initialization circuit 10, and then performs a pixel data and color signal corresponding to the luminance signal Y input from the scanning line conversion circuit 8.
  • Pixel data (SD data) corresponding to C is separately processed to generate higher-resolution pixel data (HD data). That is, as shown in FIG. 4, the resolution creating device 9 generates HD data indicated by small circles in the figure from SD data indicated by large circles in the figure.
  • the solid line is Represents the pixel data of the current field, and the dashed line represents the pixel data of the immediately preceding field.
  • the scanning lines of the HD signal generated by the resolution creating device 9 are returned to the original order by the scanning line conversion circuit 11. That is, in the scanning line conversion circuit 11 in the mode 1, since the scanning line order is not changed in the scanning line conversion circuit 8 as shown in FIG. Outputs the HD signal lines in the same order. On the other hand, in mode 2, as shown in FIG. 3, the order is changed in the scanning line conversion circuit 8, so that the order is returned to the original order.
  • the luminance signal component output from the scanning line conversion circuit 11 is supplied to the HD field memory 12 and the color signal component is supplied to the HD field memory 13 and stored.
  • the number of scanning lines is converted from 1500 to 1125, and then supplied to the HD interface 14. .
  • the HD interface 14 processes the input HD signal, converts the input HD signal into an HD signal corresponding to a high-vision format, and outputs the converted HD signal.
  • the interface 1 separates the luminance signal Y and the chrominance signals U and V from the input image data of the NTSSC system, and outputs them to the matrix conversion circuit 3.
  • the matrix conversion circuit 3 supplies the luminance signal Y directly to the line memory 6 and, via the field memories 4 and 5, one frame (two fields). After a delay, output to line memory 6. At this time, the luminance signal delayed by one field by the field memory 4 is also supplied to the line memory 6. Further, the matrix conversion circuit 3 generates the color difference signal Pb and the color difference signal Pr, and the time division circuit 7 performs time division on the color difference signal Pb and the color difference signal Pr to obtain a line memory. Supply 6
  • the line memory 6 is composed of pixel data of a luminance signal corresponding to seven lines of the input predetermined field, and three lines before one frame delayed by the field memories 4 and 5. Pixel data of the luminance signal and two lines delayed by the field memory 4 The pixel data of the minute luminance signal is supplied to the scanning line conversion circuit 8.
  • the scanning line conversion circuit 8 outputs a luminance signal for seven lines of the input current field and a luminance signal for one line before three lines as shown in FIG.
  • the luminance signal for two lines one field before is supplied to the resolution creating device 9 in the same order.
  • the pixel data of the color signal for three lines is supplied to the resolution creating device 9 in the same order.
  • the uppermost line is the lowest, and the lowermost is the lowest.
  • the order is changed so that the line of the image is the uppermost line, and the line is supplied to the resolution creating device 9.
  • the uppermost line is arranged at the lowermost side, and the lowermost line is arranged at the lowermost side.
  • the order is changed so that the images are also arranged on the upper side, and the images are supplied to the resolution creating device 9.
  • the order is changed so that the signal of the uppermost line is placed at the top and the signal of the bottom line is placed at the bottom. And supplies it to the resolution creation device 9.
  • mode 1 and mode 2 will be described.
  • the pixel of interest is the SD pixel X 13
  • the HD pixel at the lower left A pixel y3 and a lower right HD pixel y4 are generated, and the mode that generates the upper two HD pixels yl and y2 is mode 1.
  • the mode for generating the lower HD pixels y3 and y4 is mode2.
  • the vertical interval between the SD pixels in each field is 1
  • the vertical interval between the HD pixel y and y2 and the SD pixel x13 is 18.
  • the interval between the HD pixels y3 and y4 and the SD pixel x13 is 3/8. Therefore, the vertical interval between the HD pixel y l, 2 and the ⁇ 10 pixel 3, y 4 is 4-8.
  • the resolution creation device 9 generates HD pixel data from the input SD pixel data. , And output to the scanning line conversion circuit 11. A more detailed operation of the resolution creation device 9 will be described later with reference to FIG.
  • the scanning line conversion circuit 11 converts the pixel data of each line of the luminance signal and the pixel data of each line of the color signal input in the mode 1 into the field memory 12 or Output to field memory 13 respectively.
  • 5 25 scanning lines are converted into twice as many 150 scanning lines.
  • the 1550 scanning lines are converted into 1125 scanning lines and supplied to the interface 14.
  • the conversion of the scanning lines from 1,500 to 1,125 lines is performed by adding 75, one scanning lines. This is performed, for example, by reading 75 scanning lines that are practically invalid from the field memories 12 and 13 respectively.
  • the interface 14 outputs the luminance signal Y and chrominance signal C supplied from the field memories 12 and 13 as HD signals corresponding to a high-vision format. You.
  • the field memories 12 and 13 convert the 150 scanning lines to 1125 lines. If it is sufficient to keep 0 50 scanning lines, these field memories 12 and 13 become unnecessary.
  • FIG. 6 shows a detailed configuration example of the resolution creation device 9.
  • the scanning line conversion circuit 8 supplies a 7-line luminance signal of the current field, a 3-line luminance signal one frame before, and a 1-field luminance signal. Brightness signals for two lines before the ground are supplied and stored.
  • FIG. 7 shows a configuration example of the delay register section 31.
  • the delay register section 31 is provided with 12 lines of registers 51-1 to 51-1 2 so as to store 12 lines of pixel data, respectively.
  • Each line is cascaded with P registers so as to hold P pixel data.
  • registers 5 1-1-1 through 5 11-11 _P are cascaded, and in the second line, register 5 1 1 2 — 1 to 5 1 — 2 — P are connected in cascade.
  • the pixel data held in the predetermined register is read out as appropriate, and the class classification unit 33, the maximum / minimum value calculation unit 32, the motion determination unit 34, the tap reduction unit 35, or the tap The degeneracy section 36 is supplied to each of them. Which pixel data is supplied differs for each part.
  • FIG. 8 illustrates a configuration example of the maximum value / minimum value calculation unit 32.
  • the maximum value / minimum value calculation unit 32 two predetermined pixel data are supplied to the comparative large selection circuit 61 and the comparative small selection circuit 65, respectively.
  • the relative large selection circuit 61 selects the larger of the two inputs, and stores the selected pixel data in one of the inputs of the register 62, the comparative large selection circuit 63, or the comparative large selection circuit 64. Supplying.
  • the output of the register 62 is supplied to the other input of the comparative large selection circuit 63, and the output of the comparative large selection circuit 63 is supplied to the other input of the comparative large selection circuit 64. .
  • the comparison small selection circuit 65 selects the smaller one of the two pixel data, outputs it to the register 66, and supplies it to one input of the comparison small selection circuit 67 and the comparison small selection circuit 68. ing.
  • the output of the register 66 is supplied to the other input of the comparison small selection circuit 67, and the output of the comparison small selection circuit 67 is supplied to the other input of the comparison small selection circuit 68. .
  • the maximum value is output from the large comparison circuit 64, and the minimum value is output from the small selection circuit 68.
  • the comparative large selection circuit 61 is configured, for example, as shown in FIG. That is, the two inputs are input to the multiplexer (MUX) 71 and the comparator 72.
  • the comparator 72 compares the sizes of the two input pixel data and outputs a selection signal for selecting the larger one to the multiplexer 71.
  • the output of the multiplexer 71 is configured to be output via a register 73.
  • the comparative large selection circuits 63 and 64 are configured similarly to the comparative large selection circuit 61.
  • the comparison small selection circuit 65 is configured, for example, as shown in FIG.
  • the two pixel data are input to the multiplexer 81 and the comparator 82.
  • Comparator 8 2 is The comparator 81 compares the sizes of the two input pixel data, and outputs a selection signal such that the multiplexer 81 selectively outputs the smaller one.
  • the output of the multiplexer 81 is output via the register 83.
  • the class classifying unit 33 mainly requires the maximum value and the minimum value of the pixels within a predetermined range necessary for class classification (spatial class) for representing a waveform in space.
  • the maximum value minimum value calculation unit 32 calculates the maximum value and the minimum value. In this case, in order to generate the HD pixels y 1 and y shown in FIG. 4, as shown in FIG. Five SD pixels kl to k5 near the HD pixels y 1 and y 2 are selected, and the maximum and minimum values among these five pixels are calculated.
  • the SD pixels k1 and k2 are input to the comparative large selection circuit 61.
  • the comparator 72 compares the size of the SD pixel k 1 with the size of the SD pixel k 2, and outputs a selection signal such that the multiplexer 71 selects the larger one.
  • the register 73 holds the larger one of the SD pixels kl and k2. This data is supplied to the register 62 in FIG. 8 and is retained.
  • the comparison large selection circuit 61 compares the magnitudes of the SD pixels k3 and k4. Then, as in the case described above, the larger pixel is held in the register 73. The larger one of the SD pixels k 3 and k 4 held in the register 73 is supplied to the other input of the comparison large selection circuit 63.
  • the comparison large selection circuit 63 determines the larger one of the SD pixels k1 and k2 held in the register 6 and the larger one of the SD pixels k3 and k4 held in the register 73. The comparison is made, the larger one is selected, and output to the large comparison selection circuit 64 through the register 73.
  • the comparison large selection circuit 61 compares the SD pixel k5 with the pixel 0 (virtual pixel). In this case, the SD pixel k5 is selected and supplied to the other input of the comparative large selection circuit 64.
  • the comparison large selection circuit 6 4 compares the SD pixel supplied from the comparison large selection circuit 63 with the SD pixel k 5 supplied by the comparison large selection circuit 61, selects the larger one, and outputs I do. In this way, the comparative large selection circuit 64 The largest of the elements k 1 to k 5 is selected and output.
  • the comparator 82 of the comparison small selection circuit 65 first compares the magnitudes of the SD pixels k1 and k2, and outputs a selection signal to the multiplexer 81 to select the smaller one.
  • the smaller one of the SD pixels kl and k2 is output via the register 83 and is stored in the register 66.
  • the comparison small selection circuit 65 compares the magnitudes of the SD pixels k 3 and k 4, selects the smaller one, and outputs the smaller one to the comparison small selection circuit 67.
  • the comparison small selection circuit 67 receives the smaller one of the SD pixels k1 and k2 supplied from the register 66 and the SD pixels k3 and k4 supplied from the comparison small selection circuit 65.
  • the comparison is made with the smaller one, and the smaller one is output to the comparison small selection circuit 68.
  • the comparison sub-selection circuit 65 compares the SD pixel k 5 with the virtual maximum pixel data, selects the SD pixel k 5 as the smaller one, and selects the comparison sub-selection via the register 83.
  • the comparison small selection circuit 68 compares the output of the comparison small selection circuit 67 with the size of the SD pixel k5, selects the smaller one, and outputs the smaller one. As described above, the smallest one of the SD pixels k1 to k5 is output from the comparison small selection circuit 68.
  • the class classification section 33 requires the maximum and minimum values of the small area and the maximum and minimum values of the large area. Therefore, the maximum value minimum value calculation unit 32 calculates the maximum value and the minimum value of the small area and the maximum value and the minimum value of the carpentry area in the same manner as described above.
  • the small area is, as shown in Fig. 12, five SD pixels x5 and X12 in the same field, which are located above, below, left and right of the SD pixel X13 of interest. , X 13, 14, x 21.
  • the maximum value / minimum value calculation unit 32 obtains the maximum value and the minimum value of the five SD pixels in the same manner as described above, and outputs the maximum value and the minimum value to the class classification unit 33.
  • the carpenter rear is defined as the SD pixel X13 as the pixel of interest and the SD pixels xl and xl2, which are located on the same line in the same field.
  • X14, X15, SD pixels x4 to X6, 20 to 22 located above and below the line, and SD pixels X2, 24 located above and below the line 1 3 pixels means.
  • the maximum value / minimum value calculation unit 32 obtains the maximum value and the minimum value in the 13 pixels in the same manner as described above, and outputs the maximum value and the minimum value to the class classification unit 33.
  • FIG. 14 illustrates a configuration example of the motion determination unit 34.
  • the 3 x 3 SD pixels ml to m9 in the current field and the SD in the spatially corresponding position one frame before that are displayed.
  • the absolute value calculation circuit 101 includes the SD pixel of the uppermost line among the 3 ⁇ 3 SD pixels (the SD pixels m 1 to m 3 in FIG. 15 and the SD pixel m 1 to m 3 in FIG. 15).
  • the pixels n 1 to n 3) are input, and the absolute value calculation circuit 107 receives the next line of SD pixels (SD pixels m 4 to m 6 and SD pixels n 4 to n 6 in FIG. 15). Is input to the absolute value calculation circuit 115 so that the lowermost SD pixels (SD pixels m7 to m9 and SD pixels n7 to n9 in FIG. 15) are input. It has been done.
  • the absolute value calculation circuit 101 calculates the absolute value of the difference between the two input SD pixels, and outputs the calculation result to the register 102, the adder 103, and the adder 105. are doing.
  • the adder 103 adds the output of the register 102 and the output of the absolute value calculation circuit 101 and outputs the result to the register 104.
  • the adder 105 adds the output of the register 104 and the output of the absolute value arithmetic circuit 101 and outputs the result to the register 106.
  • the absolute value of the difference between the two SD pixels output from the absolute value calculation circuit 107 is supplied to the register 107 and the adders 109 and 111.
  • the adder 109 adds the output of the register 108 to the output of the absolute value calculation circuit 107 and outputs the result to the register 110.
  • the adder 111 adds the output of the register 110 to the output of the absolute value calculation circuit 107 and outputs the result to the register 112.
  • the adder 113 adds the output of the register 106 and the output of the register 112, and outputs the result to the register 114.
  • the absolute value calculation circuit 115 calculates the absolute value of the difference between the two input SD pixels, and outputs the output to the register 116 and the adders 117, 119.
  • the adder 1 17 adds the output of the register 1 16 to the output of the absolute value arithmetic circuit 1 15 1 1 8 is output.
  • the adder 119 adds the output of the register 118 to the output of the absolute value calculation circuit 115 and outputs the result to the register 120.
  • the output of register 120 is provided to register 121.
  • the adder 122 adds the output of the register 114 and the output of the register 121 and outputs the result to the register 123.
  • a predetermined set value (threshold value) is input to and held in the registers 1226 and 1227.
  • the comparator 124 holds the value held in the register 123 and the magnitude of the set value (threshold) held in the register 126, and outputs the comparison result to the encoder 128. are doing.
  • the comparator 125 compares the value held in the register 123 with the magnitude of the set value (threshold) held in the register 127, and outputs the comparison result to the encoder 128. are doing.
  • the encoder 128 is configured to perform an encoding process corresponding to the output of the comparator 124 and the output of the comparator 125.
  • the absolute value calculation circuit 101 calculates the absolute value of the difference between the SD pixel ml in the current field and the SD pixel n 1 in the corresponding spatial position one frame before, and stores the calculation result in the register 1. Output to 0 2 and hold. At the next timing, the absolute value calculation circuit 101 calculates the absolute value of the difference between the SD pixels m 2 and n 2, and outputs the calculation result to the adder 103.
  • the adder 103 calculates the difference between the absolute value of the difference between the SD pixel ml output from the register 102 and n 1 and the difference between the SD pixel m 2 and n 2 output from the absolute value calculation circuit 101. Adds the absolute value, outputs the addition result to register 104, and holds it.
  • the absolute value of the difference between the SD pixels m 3 and n 3 is calculated by the absolute value calculation circuit 101 and output to the adder 105.
  • the adder 105 calculates the absolute value of the difference between the SD pixels m 3 and n 3, the absolute value of the difference between the SD pixels m 1 and n 1 held in the register 104, and the SD pixel m 2. Adds the sum of the absolute values of the differences of 2 and outputs the result to register 106 to hold.
  • the absolute value of the difference between the SD pixels m 1 and n 1 the absolute value of the difference between the SD pixels m 2 and n 2 in the uppermost line shown in FIG. 15 are stored in the register 106. And SD images The sum of the absolute values of the differences between the elements in 3 and n 3 is retained.
  • the same processing is performed for the SD pixels on the second and third lines, and the register 1 1 2 on the second line stores the absolute difference between the SD pixels m 4 and n 4.
  • the value, the sum of the absolute value of the difference between the SD pixels m5 and n5, and the absolute value of the difference between the SD pixels m6 and n6 are stored.
  • the register 120 of the third line contains the absolute value of the difference between the SD pixels m7 and n7, the absolute value of the difference between the SD pixels m8 and n8, and the SD pixels m9 and n9. The sum of the absolute values of the differences is retained.
  • the adder 113 adds the value held in the register 106 and the value held in the register 112, and outputs the result to the register 114.
  • the output of register 114 is supplied to adder 122.
  • the value held in the register 120 is supplied to the adder 122 via the register 122. Therefore, the adder 122 adds the output of the register 114 and the output of the register 121, and outputs the addition result to the register 123.
  • the register 123 finally stores the sum of the absolute values of the differences between the SD pixels m1 to m9 shown in FIG. 15 and the SD pixels n1 to n9. That is, the following equation is calculated by the above circuit.
  • the comparator 1 2 4 compares the value S held in the register 1 23 with the threshold held in the register 1 26.For example, when the value S is larger than the threshold, 1 is set to be smaller. At this time, 0 is output to encoders 1 2 8.
  • the comparator 125 determines the value S held in the register 123 and the threshold value held in the register 127 (a value smaller than the threshold held in the register 126). Have been compared) For example, when the value S is larger than the threshold value, 1 is output to the encoder 1 28 when the value S is smaller.
  • the encoder 128 outputs 0 as a class (movement class) mainly representing the degree of movement.
  • the absolute value calculation circuits 101, 107, and 115 calculate the absolute value of the difference. However, it is also possible to calculate 1/2 of the absolute value of the difference. Good. In this case, the values held in the registers 126 and 127 are also the values corresponding to the absolute value of the difference per pixel.
  • FIG. 16 shows an example of the configuration of the class classification section 33.
  • the ADRC (Adaptive Dynamic Range Coding) encoder 140 has a delay register section 31, for example, SD pixels kl to k5 shown in FIG. 11 (SD pixels x5 and x8 in FIG. 4). , x13, ⁇ 18, ⁇ 21) are input.
  • the A / D encoder 140 receives the maximum and minimum values of the spatial class output from the maximum / minimum value calculator 32.
  • the ADRC encoder 140 calculates the value of each of the SD pixels k1 to k5, and when the maximum value of the SD pixels k1 to k5 is MAX and the minimum value is MIN, it is expressed by the following equation.
  • the requantization code Q to be calculated is calculated.
  • the 5-bit spatial class data output from the ADRC encoder 140 is input to the address degeneration circuit 141, where it is degenerated into 4-bit data.
  • FIG. 17 shows an example of the configuration of the address compression circuit 14 1.
  • ADRC0 is supplied as a switching signal to the multiplexers 155 to 158.
  • ADRC 1 is input to the multiplexer 1555 directly or after being inverted by the inverter 1551.
  • the input to the multiplexer 156 is ADRC2, directly or inverted by the inverter 152.
  • the input to the multiplexer 157 is ADRC3, directly or inverted by the inverter 153.
  • ADRC 4 is input to the multiplexer 158 directly or after being inverted by the inverter 154.
  • Each of the multiplexers 155 to 158 selects ADRC1 to ADRC4 when ADRC0 is 0, and outputs them as 4-bit data SP0 to SP3.
  • the multiplexers 155 to 158 select the outputs of the corresponding inverters 155 to 154, respectively, and output the outputs of SP0 to SP3. Is output as
  • the 5-bit spatial class is converted to 4-bit and output to the class reduction circuit 144.
  • the data of “0 1 1 1 1” is set to “1 1 1 1”
  • the data of “1 0 0 0 0” is also set to “1 1 1 1”, which is a common class. .
  • the 2-bit motion class output from the encoder 128 of the motion judging section 34 is also supplied to the class degeneration circuit 144. In other words, a total of 6 bits of class code are input to the class degeneration circuit 142.
  • the class degeneration circuit 1442 degenerates the 6-bit class code into 5 bits and outputs it to the encoder 144. Encoders 1 4 3 The class code is encoded and output.
  • the class reduction circuit 144 is configured, for example, as shown in FIG. In the example of FIG. 18, the MV 1 as the MSB of the 2-bit motion class MV output from the motion judging unit 34 and the MB 0 as the LSB are sent to the OR circuit 16 1. Supplied.
  • the output of the OR circuit 161 is input to the MSB terminal of one input of the adder 162.
  • M V1 as the MSB of the motion class is input to the second bit from the MSB of one input of the adder 162.
  • the lower 3 bits of one input of the adder 16 2 are grounded and set to 0.
  • the 5-bit spatial class data output from the ADRC encoder 140 and the 4-bit data SP3 to SP0 decompressed by the address degeneration circuit 141. 3 is input to the second terminal from the MSB of shifter 16 3
  • SP 2 is input to the second terminal from the MSB
  • SP 1 is input to the third terminal from the MSB
  • SP 0 is input to the LSB terminal Have been.
  • the MSB terminal of shifter 163 is grounded and set to 0.
  • the shifter 163 operates in response to the motion class, and when the motion class is 0, the input lower 4 bits of data are directly used as the lower 4 bits of the other input of the adder 162. Input.
  • shifter 1663 shifts the lower 4 bits of data to the LSB side one bit at a time. That is, the input data is substantially set to a value of 1 Z 2. Then, the data after the bit shift is supplied to the lower 4 bits of the other input of the adder 162.
  • the MSB of the other input of the adder 16 2 is grounded and is always 0.
  • the adder 162 adds the 5-bit data supplied from one input to the 5-bit data supplied from the other input, outputs the addition result to the register 1664, and holds the result. It is made to make it. Note that the adder 162 in this example practically constitutes the encoder 144 in FIG.
  • the class classifying unit 33 includes a subtractor 144 in the maximum classifier shown in FIG.
  • the value and the minimum value are supplied from the maximum value / minimum value calculation unit 32.
  • the subtractor 144 subtracts the minimum value from the input maximum value and outputs the result to the comparator 144.
  • the maximum value and the minimum value of the small area shown in FIG. 12 are input to the subtractor 1 46 from the maximum value minimum value calculator 32.
  • the subtractor 146 subtracts the minimum value from the input maximum value, and outputs the subtraction result to the multiplier 147.
  • Register 148 holds a predetermined set value in the initial state.
  • the multiplier 147 multiplies the value input from the subtractor 146 by the coefficient held in the register 148, and outputs the multiplier result to the comparator 145.
  • the comparator 144 compares the magnitude of the output of the subtractor 144 with the magnitude of the output of the multiplier 144, and outputs a short tap selection signal when the output of the subtractor 144 is larger. When the output of the subtractor 144 is smaller than the output of the multiplier 144, a long tap selection signal is output.
  • the ADRC encoder 140 calculates a requantization code Q according to the above equation for each of the input 5-pixel SD data k 1 to k 5, and as data representing a spatial class, Outputs 5-bit data ADRC 0 to ADRC 4.
  • the 5-bit data is reduced to 4-bit data SP3 to SP0 by the address compression circuit 141 and supplied to the shifter 163 of the class compression circuit 144. Is done.
  • the motion class M V1 and M V0 are also supplied to the class degeneration circuit 142 from the motion judging unit 34. For example, the motion class of the upper two bits (MV1, MV0) and the spatial class of the lower four bits (SP3, SP2, SP1, SP0) are now used to classify the data into 6 bits.
  • the OR circuit 161 sets "1" to the MSB of one of the inputs of the adder 162.
  • the next bit is "0", which is the MSB of the motion class. Since the lower three bits of one input of the adder 162 are always set to 0, "100000" is input to one input of the adder 162 after all. Become.
  • Figure 19 shows how the class is degenerated in this way.
  • the classes before the degeneration when the motion class is 0, 1 or 2
  • the classes before the degeneration when the motion class are 0 to 15, 16 to 31 or 32 to 47, respectively.
  • a 6-bit code is required to represent a total of 48 classes.
  • the class after the reduction is 0 to 15 when the motion class is 0.
  • the class in the case of the motion class 1 is 16 to 23, and the class in the case of the motion class is 2 is 24 to 31.
  • the total number of classes becomes 32, which can be represented by 5 bits. Therefore, the number of coefficients to be stored in the coefficient RAM section 40, which will be described later, becomes smaller, and the capacity of the coefficient RAM section 40 can be reduced accordingly.
  • the subtractor 144 subtracts the minimum value from the maximum value of the carpenter rear and outputs the result to the comparator 144.
  • the subtractor 146 subtracts the minimum value from the maximum value of the small area and outputs the result to the multiplier 144.
  • the multiplier 147 multiplies the output of the subtractor 146 by the coefficient held in the register 148, and outputs the result to the comparator 145.
  • the value set in register 148 is the difference between the maximum and minimum values of the five SD pixels in the small area shown in Figure 12 and the value of the 13 SD pixels in the carpentry area shown in Figure 13. Corresponding to the difference between the maximum and minimum of It is adjusted to be a value.
  • the comparator 145 compares the output of the subtractor 144 with the magnitude of the output of the multiplier 147 to determine the presence or absence of a steep change.
  • the comparator 144 When the output of the subtractor 144 is smaller than the output of the multiplier 144 (when there is no sharp change), the comparator 144 outputs a long tap selection signal and the subtractor 1 When the output of 44 is larger than the output of multiplier 147 (when there is a sharp change), comparator 145 outputs a short tap selection signal. Thus, when there is a steep change, the prediction range is narrowed to suppress the occurrence of a ringing component.
  • the tap degenerating units 35 and 36 described later use the SD pixels X 1 and X 2 existing in the predetermined fields shown in FIG.
  • x4 to x6, xl O to xl6, x20 to x22, x24, 17 tap pixels (17 taps) are reduced to 7 pixels (7 taps).
  • Tap) data is generated, and the 7 pixels are multiplied by the coefficients to calculate the HD pixels.
  • SD pixel data x2, X5, xl2 to xl4, x21, ⁇ 24 exist.
  • HD pixels are obtained by performing a product-sum operation on coefficients for seven SD pixels (7 taps). In each case, the number of taps on which the coefficients are finally calculated is seven, so the product-sum units 38, 39 as the circuit for the product-sum operation are shared. can do.
  • the control ROM section 37 stores the class code output from the class classification section 33 and the tap degeneration sections 35, 3 in accordance with the long tap or short tap selection signal. 6 is controlled. That is, when the long tap selection signal is input, the control ⁇ -rule R0M section 37 controls the tap degeneration sections 35 and 36, and the delay register section 31 outputs , The 17-tap SD pixels X1, X2, x4 to x6, xlO to xl6, x20 to x22, x24, x in the current field shown in FIG. 2 Load 5. On the other hand, when the short tap selection signal is input, the control R ⁇ M section 37 performs delay delay with respect to the tap degeneration sections 35 and 36. The seven SD pixels X 2, x 5, xl 2 to xl 4, X 21, and x 24 of the current field shown in FIG. 5 and 36.
  • the tap reduction sections 35 and 36 perform processing to reduce these into 7 pixels, and the corresponding sum-of-product sections 38 and 3 Output to 9. Since the circuit for reducing 17 pixels into 7 pixels has a huge configuration, it is difficult to illustrate this. Therefore, here, an example of the configuration of the tap reduction section in the case where seven pixels are fetched and reduced to three pixels will be described with reference to FIG.
  • FIG. 21 shows a configuration example of the tap degenerating unit 35 of the mode 1.
  • the input of the multiplexer 18 1-1 is supplied to each of the two input terminals of the seven SD pixels shown in Fig. 22. Is done.
  • the multiplexer 181-1-2 is supplied with the SD pixel X5 to either of the two inputs.
  • the left input of the multiplexer 18 1-3 is supplied with the SD pixel X 12, and the right input is supplied with the SD pixel X 14.
  • Multiplexers 18 1-4 are supplied with SD pixel X 13 at both inputs.
  • the left input of the multiplexer 18 1-5 is supplied with the SD pixel X 14, and the right input is supplied with the SD pixel X 12.
  • Multiplexers 18 1 — 6 are supplied with SD pixel X 21 on either of their two inputs, and multiplexers 18 1 — 7 are supplied with SD pixels X 24 on either of the two inputs. ing.
  • a pixel having a corresponding pixel symmetrically with respect to a vertical line is supplied to one input and the other input of the corresponding multiplexer.
  • the input arrangement of one multiplexer and the other multiplexer is symmetric. That is, as shown in FIG. 21, in the multiplexer 18 1-3, the SD pixel X 12 is supplied to the left input, and the SD pixel X 14 is supplied to the right input. On the other hand, in the multiplexers 18 1-5, the SD pixel X 14 is supplied to the left input, and the SD pixel is supplied to the right input. Element x12 is supplied.
  • the same pixel is supplied to each of the two inputs of the multiplexer corresponding to a pixel for which no corresponding pixel exists in line symmetry.
  • the multiplexers 18 1 — 1 to 18 1 _ 7 are connected to the left and right inputs, respectively.
  • the left input is selected and output
  • the right input is selected and output. Therefore, when the control signal of logic 0 is input to the multiplexers 18 1-1 to 18 1-7, the registers 18 2-1 to 18 2-7 have the SD pixels.
  • the control signal of logic 1 is input to the multiplexer 18 1-1 to 18 1-7, the SD pixels X 2, X 5, ⁇ 1 4, x13, X1, X21, or X24 are held.
  • control of the registers 182-1 to 182-1-7 and the subsequent control of the multiplexers 181-1 to 181-1-7 are performed at double speed.
  • logic 0 is input to the multiplexers 18 1 — 1 to 18 1 — 7.
  • a logical 1 is input.
  • the pixel data held in the registers 182-1 is output as it is via the registers 186-1, 1888-1 and 190-0-1.
  • the SD pixel held in register 182-2 is supplied to the right input of multiplexer 183-1 and the left input of multiplexer 1833-3.
  • the outputs of registers 1 8 2 — 3 are fed to the left input of multiplexer 1 8 3 — 1 and to the right input of multiplexer 1 8 3 — 4.
  • the output of registers 1 8 2 — 4 is applied to one input of multiplexer 1 8 3 — 2 and to the right input of multiplexer 1 8 3 — 5.
  • the output of registers 1 8 2 — 5 is fed to the left input of multiplexers 1 8 3 — 4.
  • the output of registers 1 8 2 — 6 feeds the right input of multiplexer 1 8 3 — 3.
  • the output of registers 1 8 2 — 7 is Supplied to the input on the left side of the multiplexor 1 8 3 — 5.
  • Multiplexers 1 8 3 — 1 to 1 8 3 — 5 correspond to one of the left input or the right input, corresponding to the control port code supplied from the control ROM section 37. Is selected and output to the subsequent circuit.
  • the multiplexer 183-1 supplies the selected SD pixel data to the two's complement circuit 184-1.
  • the two's complement circuit 184-1 converts the data input from the multiplexer 183-1 in response to the control port signal from the control R0M section 37. , Or output the result to register 186 — 2 as is, or perform a two's complement operation and output the result to register 186 — 2.
  • Two's complement operation is performed by inverting the bit 1 of the SD data to 0, inverting 0 to 1, and adding 1 to LSB.
  • Multiplexers 1 8 3 — 2 correspond to control ROM section 3 7 control code and register 1 8 2 — 4 control, data of 0 or 0, respectively. Is selected and output to register 1 8 6 — 3.
  • the adder 1 8 7-1 adds the output of the register 1 8 6-2 and the output of the register 1 8 6-3, and outputs the result via the register 1 8 8-2 and the register 1 9 12 .
  • Multiplexer 1 8 3 — 3 outputs either the output of register 18 2 — 2 or the output of register 18 2-6 to the control code of control R 0 section 37 Select accordingly and feed to 2's complement circuit 1 8 4 — 2.
  • the two's complement circuit 1 84 4-2 is a multiplexer corresponding to the control code from the control ⁇ -ROM ROM section 37, as in the two's complement circuit 18 4-1.
  • 1 8 3 — The pixel data supplied from 3 is output to register 18 6 — 4 as it is or by performing a 2's complement operation.
  • Multiplexer 1 8 3 — 4 selects the output of register 1 8 2 — 5 or the output of register 1 8 2 — 3 according to the control code from control ROM section 37 Then, the selected pixel data is output to the two's complement circuit 185.
  • the two's complement circuit 185 performs a two's complement operation on the pixel data input from the multiplexers 183-4, and outputs the result to the register 186-5.
  • Adders 1 8 7 — 2 are The output of register 1886-4 is added to the output of register 86-6-5, and the result is output to register 1888-3.
  • Multiplexer 1 8 3 — 5 corresponds to one of the output of register 18 2 _ 7 and the output of register 18 2 — 4 according to the control code of control ROM section 37.
  • the two's complement circuit 18 4 — 3 stores the input pixel data as it is in the register 18 6 — corresponding to the control code from the control R 0 M section 37.
  • the outputs of registers 1886-6 are also provided to registers 1888-4.
  • the adder 189 adds the output of the register 188—3 and the output of the register 188—4, and outputs the addition result to the register 190—3.
  • the data of 7 taps shown in FIG. 22 is converted into data of 3 taps.
  • Neighboring image data has strong autocorrelation, and thus is often symmetrical with respect to the central SD pixel data. Therefore, in the tap degenerating unit 35, when the HD pixel y1 having a mirror image relationship in the horizontal direction is obtained and the HD pixel y2 is obtained, only the SD pixels having the mirror image relationship are exchanged. In the same circuit, both the HD pixel y1 and the HD pixel y2 can be obtained.
  • the tap reduction section 36 can perform the same tap reduction processing when generating the HD pixel y3 and the HD pixel y4 that are mirror images in the horizontal direction.
  • the mirror image relationship is as shown in Fig. 23. That is, the SD pixels X 4 and X 6 have a mirror image relationship. Similarly, the SD pixels xlO and xl6, xl and X15, xl2 and xl4, x20 and x22 are mirror images, respectively.
  • the 7-tap data captured by the tap degeneration sections 35 and 36 is input directly to the sum-of-product sections 38 and 39.
  • FIG. 24 shows a configuration example of the coefficient RAM section 40. This example shows a case where coefficients for three taps are stored. However, in the coefficient RAM section 40 of FIG. 6, coefficients for seven taps are stored as described above.
  • the decoder 202 puts SRAM 205-1 through 205-3 in the write state.
  • the initialization power counter 201 counts the clock and outputs the count value.
  • the decoder 202 controls the multiplexer 203 to select the output of the initialization counter 201.
  • the count value of the initialization counter 201 is supplied from the multiplexer 203 to the register 204 and held.
  • the count value held in the register 204 is supplied to the SRAM 205-1 to 205-3 as a write address.
  • the coefficient data supplied from the initialization circuit 10 is supplied to SRAM 205-1 to 205-3.
  • the coefficient supplied from the initialization circuit 10 is written to the SRAM 205-1 to 205-3 at the address specified by the initialization power counter 201.
  • the initialization power counter 201 becomes a reset supplied from the initialization circuit 10.
  • the reset is performed in response to the set signal, and the decoder 202 reads the SRAMs 205-1 through 205-3 in the read mode when the initialization counter 201 is reset.
  • the multiplexer 203 is controlled to select the class code output from the encoder 144 of the class classification unit 33, and the selected class code is supplied to the register 204.
  • the class stored in register 204 is used as the read address, Supplied to SRAM 205-1 through 205-3. Therefore, the coefficients corresponding to the class code are read out from the SRAMs 205-1 to 205-3 and output via the registers 206-1 to 206-3.
  • the coefficients read in this way are supplied to the product-sum units 38 and 39.
  • the coefficient for each class stored in the coefficient RAM unit 40 is described in, for example, Japanese Patent Application Laid-Open Publication No. 9-151510 (published Feb. 18, 1997).
  • FIG. 25 shows a configuration example of the product-sum unit 38.
  • the sum-of-products section 38 (similar to the sum-of-products section 39) supplies the 7-tap data supplied from the tap reduction section 35 to the coefficient RAM section 40 and supplies the 7-tap data.
  • One HD pixel data is obtained by calculation by multiplying the seven coefficients to be calculated.
  • Fig. 25 shows a configuration example in the case of performing a 4-tap product-sum calculation.
  • the 4-tap pixel data supplied from the tap degenerating unit 35 is held in registers 21 1 -1 to 21 1 -14, respectively.
  • the coefficient data supplied from the coefficient RAM unit 40 is held in registers 2 1 1 1 to 2 1 1 4.
  • the multiplier 2 1 3-1 multiplies the pixel data held in the register 2 1 1-1 by the coefficient data held in the register 2 1 2-1 and outputs the result to the register 2 1 4 1 1.
  • the multiplier 2 1 3 — 2 multiplies the pixel data held in the register 2 12 by the coefficient data held in the register 2 1 2-, and outputs the multiplication result to the register 2 1 4 Output to 1 and 2.
  • the adder 2 1 5 — 1 adds the value held in the register 2 1 4 1 1 and the value held in the register 2 1 4 1 2, and outputs the addition result to the register 2 1 6 — 1 .
  • the pixel data held in the registers 2 1 1-3 and the coefficient data held in the registers 2 1 2-3 are multiplied by the multiplier 2 1 3-3 and the registers 2 1 4-1 3 Is held.
  • the pixel data held in registers 2 1-4 and the coefficient data held in registers 2 1 2-4 are multiplied by multiplier 2 13-4, and held in registers 2 1 4-4 Is done.
  • the adder 2 1 5 — 2 adds the value held in the register 2 1 4 — 3 with the value held in the register 2 14 4 and outputs it to the register 2 16 — 2 to hold.
  • the adder 2 17 adds the value held in the register 2 16-1 and the value held in the register 2 16-2, and outputs the result via the register 2 18.
  • the pixel data stored in the registers 2 1 1 to 1 to 2 1 1 to 4 by this circuit are referred to as X 1 to x 4 for convenience, and are stored in the registers 2 1 2 to 1 to 2 1 2 4
  • the register 218 holds the operation result represented by the following equation as HD pixel data.
  • H D X l X w l tens x 2 X w 2 + x 3 X w 3 + x 4 X w 4
  • the HD pixels y l and y 2 are calculated and output to the scanning line conversion circuit 11.
  • the pixel data supplied from the tap degenerating unit 36 and the coefficient data supplied from the coefficient RAM unit 40 are subjected to a product-sum operation to obtain the HD pixel y 3 , y 4 are calculated and output to the scanning line conversion circuit 11.
  • the HD pixel is generated from the SD pixel for the luminance signal component.
  • it is also possible to calculate and generate HD pixels from SD pixels for color signal components but in such a case, it becomes necessary to provide a coefficient RAM unit for color signal components.
  • the resolution creation device 9 becomes large and expensive. Therefore, in this embodiment, the color signal component has a different structure from the luminance signal component. It is designed to be processed at the same time.
  • the pixel data of the color signal components for three lines input from the scanning line conversion circuit 8 is input to the delay register unit 41 and held.
  • the configuration of the delay register section 41 is basically the same as that of the delay register section 31 that holds the luminance signal component, except that the number of lines is different.
  • the delay register section 41 stores pixel data of the color signal component of the line of the target pixel and pixel data of the color signal components of the lines above and below the same field, for a total of three lines. The pixel data will be held.
  • the pixel data held in the delay register section 41 is input to the interpolation pixel calculation section 42, and interpolation processing is performed.
  • FIG. 26 illustrates a configuration example of the interpolation pixel calculation unit 42 of FIG. 6 in a case where the HD pixels y 1 and y 2 are generated in the mode 1.
  • the interpolated pixel operation section 42 includes SD pixel data of the upper line of the HD pixels yc 1 and yc 2 (SD pixel data of the terminals U 1 to U 5) and the lower side.
  • Line SD pixels SD pixel data of terminals J1 to J5) are input.
  • the 8-bit SD pixel data at the terminal U 1 is shifted by 3 bits to the LSB side by the shifter 231, and input to the multiplexer 23 as 5-bit SD pixel data.
  • the 8-bit SD pixel data at the terminal U3 is shifted by 3 bits to the LSB side by the shifter 232, and is input to the multiplexer 233 as 5-bit SD pixel data. ing.
  • the multiplexer 233 selects one of the SD pixel data input by the shifter 231 or the shifter 232 in response to a selection signal.
  • the output of the multiplexer 233 is supplied to the adder 236 via the register 234 and the register 235.
  • the shifter 237 shifts the 8-bit data input from the terminal U3 by three bits to the LSB side and supplies the resulting data to the adder 236 as 5-bit data. .
  • the adder 236 adds the 5-bit data supplied from the register 235 and the shifter 237, respectively, and outputs the result as 6-bit data via the register 238. It is lined up on March 9.
  • the shifter 240 shifts the 8-bit SD pixel data at the terminal J2 by 2 bits to the LSB side and supplies the data to the multiplexer 242 as 6-bit data.
  • the shifter 241 shifts the 8-bit SD pixel data at the terminal J4 by 2 bits to the LSB side and supplies the data to the multiplexer 242 as 6-bit data.
  • the multiplexer 224 selects one of the two inputs in response to the selection signal, and supplies it to the adder 239 via the register 243.
  • the adder 239 adds the output of the register 238 to the output of the register 243, and supplies 7-bit data to the adder 245 via the register 244.
  • the shifter 246 shifts the 8-bit data supplied from the terminal J 4 by one bit to the LSB side and supplies the result to the adder 245 as 7-bit data. .
  • the adder 245 adds the output of the register 244 and the output of the shifter 246, and outputs 8-bit data via the register 247.
  • the distance between the HD pixel yci, yc2 generated in Mote 1 and the SD pixel of interest at terminal J3 is a1, the HD pixel ycl, yc2 and the SD pixel at terminal U3.
  • the distance between the HD pixels ycl and yc2 and the SD pixels at terminals U4 and U2 is c1, and the distance between the HD pixels ycl and yc2 and the SD pixels at terminals J4 and J2.
  • their reciprocal ratio is as follows.
  • the HD pixel yc 3 generated in mode 2
  • the distance from yc4 to the SD pixel at terminal J3 is a2
  • the distance from the SD pixel at terminal JK3 is b2
  • the distance from terminal K4, , 2 is c2
  • the ratio of the reciprocal of the distance is as follows.
  • the SD pixels A ′ to I ′ are sequentially input to the terminals U 1 to U 5, and the SD pixels A to I are sequentially supplied to the terminals J 1 to J 5. Then, as shown in FIG. 28, the pixel data of each terminal U1 to U5 or each of the terminals J1 to J5 is sequentially delayed by one click from the adjacent terminal.
  • the multiplexer 233 alternately selects one of the two inputs at a period of one to two with respect to the shift period of the pixel data. Therefore, as shown in FIG. 28, if the register 234 holds the SD pixel E ′ supplied from the shifter 231 at a predetermined timing, the register 234 holds the next timing. The SD pixel C ′ supplied from the shifter 232 is held. The SD pixels E and C ′ held in the register 234 are sequentially transferred to the register 235 of the subsequent stage.
  • the SD pixel D ′ is supplied from the shifter 237 to the other input of the adder 236. Supplied.
  • the adder 236 adds the two inputs and outputs the result to the register 238, so that the register 238 holds the data E′10D ′.
  • the adder 236 adds the SD pixel ′ held in the register 235 and the SD pixel supplied from the shifter 237 to the register 233. 8 holds the data C '+ D'.
  • a multiplexer 2 4 2 that alternately selects and outputs one of the two inputs in a half cycle of the data transfer cycle, the register 2 38 holds the data C '+ D'
  • the SD pixel E supplied from the shifter 240 is selected and stored in the register 243, and the data C '+ D' is stored in the register 238.
  • the SD pixel C is held in the register 243.
  • the adder 239 adds the data held in the registers 238 and 243 and outputs the result to the register 244, so that the register 244 stores the data E '+ in the register 238.
  • D ' is held and data E is held in register 2 4 3
  • the register 244 holds the data D '+ D' + C at the next timing.
  • the shifter 246 outputs the data D. Therefore, the adder 245 adds the data + D + E held in the register 244 and the data D output from the shifter 246, and stores the data in the register 247. E '+ D' + E + D is retained. Similarly, at the next timing, the data C ′ + D ′ + C is held in the register 244, and the data D is supplied from the shifter 246, so that the data is stored in the register 247. C '+ D' + C + D is retained.
  • the data E ', C', D ', E, C, and D have the following relationships with the pixel data of each terminal.
  • the data E '+ D' + E + D represents the HD pixel yc2 represented by the following equation.
  • the present invention is not limited to such a system. In short, it can be applied to the case where high-quality pixel data is generated from low-quality pixel data.
  • the gist of the present invention is not limited to the embodiments.
  • the product obtained by the coefficient obtained by learning corresponding to the class is calculated,
  • the product-sum operation is performed by performing a product-sum operation on a coefficient based on the positional relationship between the image signal before the signal conversion and the scanning line after the signal conversion, so that the product-sum operation is performed. Capacity can be reduced, and downsizing and cost reduction can be achieved.
  • NTSC format images on a high-vision TV receiver In order to display NTSC format images on a high-vision TV receiver, it uses low-definition pixel data, such as a signal converter that converts NTSC SD signals to high-vision HD signals. This can be used when generating high-quality pixel data.
  • low-definition pixel data such as a signal converter that converts NTSC SD signals to high-vision HD signals. This can be used when generating high-quality pixel data.

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Description

明 細 信号変換装置および方法 技術分野
本発明は信号変換装置および方法に関し、 特に、 効率的に輝度信号と色信号の 成分を処理して、 より高解像度の画像信号を生成するよう にした、 信号変換装置 および方法に関する。 背景技術
わが国における標準テレビジョ ン放送は、 NT S C方式とされている。 これに 対して、 最近、 ハイ ビジョ ンに代表される、 より高品位のテ レビジョ ン放送方式 が開発され、 普及しつつある。 NT S C方式の場合、 その走査線数は 5 2 5本と され、 ァスぺク ト比は 4対 3 とされている。 これに対して、 ハイ ビジョ ン方式に おいては、 その走査線数は、 1 1 2 5本とされ、 そのァスぺク ト比は 1 6対 9と されている。 従って、 ハイ ビジョ ン方式による場合、 より高解像度で臨場感のあ る画像を楽しむことができる。
このようなハイ ビジョン方式のテレビジョ ン受像機で NT S C方式の画像を表 示するには、 N T S C方式の映像信号に対応する S D (Standard Def in i t i on)信 号を、 より高解像度の映像信号に対応する H D (High Definition)信号に変換す る必要がある。 なお、 以下においては、 より多い数に変換される前の状態の信号 を適宜、 S D信号、 S Dデータ、 または、 S D画素と称し、 変換された後の状態 の信号を、 H D信号、 H Dデータ、 または H D画素と称する。
従来、 この S D信号の H D信号への変換処理は、 水平方向と垂直方向への単純 な補間処理によ り行われていた。
しかしながら、 この補間処理は、 縦続接続形の F I Rフィ ルタ により行われる よう になされているため、 H D信号とはいっても、 その解像度は、 元の S D信号 の場合と同一であった。 むしろ、 通常の画像を変換対象と した場合、 垂直方向の 補間をフィ 一ルド内処理して行い、 フィ 一ルド間相関を使用していないため、 静 止画像部においては、 変換ロスにより、 S D信号よ り解像度が劣化する欠点があ つた。
そこで、 本出願人は、 特願平 6 — 2 0 5 9 3 4号と して、 入力信号である画像 信号レベルの 3次元 （時空間） 分布に応じてク ラス分割を行い、 ク ラス毎に、 予 め学習によ り獲得された予測係数値を用いて、 最適な推定値を H D信号と して演 算する方式を提案した。
しかしながら、 輝度信号と色信号の両方を、 先の提案のような方式により処理 すると、 高解像度の画像を得ることができるが、 係数を記憶する R O Mの容量が 大き く なり、 装置が大型化するだけでなく 、 コ ス ト高となる課題があった。 発明の開示
本発明はこのような状況に鑑みてなされたものであり、 小型化、 低コス ト化を 図ることができ るよう にする信号変換装置及び信号変換方法を提案しょう とする ものである。
かかる課題を解決するため本発明においては、 第 1 のディ ジタル画像信号をそ の第 1 のディ ジタル画像信号とは異なる第 2のディ ジタル画像信号に変換する信 号変換装置は、 上記第 1 のディ ジタル画像信号を輝度信号成分と色信号成分に変 換する変換回路と、 上記第 1 のディ ジタル画像信号の輝度信号成分を、 上記第 2 のディ ジタル画像信号の輝度成分に変換するための係数をク ラス毎に記憶するメ モ リ と、 上記第 1 のディ ジタル画像信号の輝度信号成分からク ラスを決定するク ラス分類回路と、 上記ク ラス分類回路によって決定されたク ラスに対応する係数 を上記メモ リから読み出し、 その読み出された係数と上記第 1 のディ ジタル画像 信号の輝度信号成分を積和演算して、 上記第 2のディ ジタル画像信号の輝度信号 成分を求める第 1 の演算回路と、 上記第 1 のディ ジタル画像信号と上記第 2のデ ィ ジタル画像信号との走査線の位置関係に基づいた係数と上記第 1 のディ ジタル 画像信号の色信号成分とを積和演算して、 上記第 2 のディ ジタル画像信号の色信 号成分を求める第 2 の演算回路とを具える。
また、 本発明においては、 第 1 のディ ジタル画像信号をその第 1 のディ ジタル 画像信号とは異なる第 2のディ ジタル画像信号に変換する信号変換方法は、 上記 第 1 のディ ジタル画像信号を輝度信号成分と色信号成分に変換し、 上記第 1 のデ ィ ジタル画像信号の輝度信号成分からク ラスを決定し、 上記決定されたク ラスに 対応する上記第 1 のディ ジタル画像信号の輝度信号成分を上記第 2のディ ジタル 画像信号の輝度成分に変換するための係数をメ モリ から読み出し、 その読み出さ れた係数と上記第 1 のディ ジタル画像信号の輝度成分を積和演算して、 上記第 2 のディ ジタル画像信号の輝度信号成分を求め、 上記第 1 のディ ジタル画像信号と 上記第 2のディ ジタル画像信号との走査線の位置関係に基づいた係数と上記第 1 のディ ジタル画像信号の色信号成分とを積和演算して、 上記第 2のディ ジタル画 像信号の色信号成分を求める。 図面の簡単な説明
図 1 は、 本発明の信号変換装置の構成例を示すブ π ック図である。
図 2 は、 図 1 の走査線変換回路 8 の順方向の動作を説明する図である。
図 3 は、 図 1 の走査線変換回路 8の逆方向の動作を説明する図である。
図 4 は、 図 1 の解像度創造装置 9 の処理を説明する図である。
図 5 は、 S D画素と H D画素の位置関係を説明する図である。
図 6 は、 図 1 の解像度創造装置 9の構成例を示すブ n ック図である。
図 7 は、 図 6のディ レイ レジスタ部 3 1 の構成例を示すプロック図である。 図 8 は、 図 6の最大値最小値演算部 3 2の構成例を示すプロック図である。 図 9 は、 E1 8 の比較大選択回路 6 1 の構成例を示すブロ ック図である。
図 1 0 は、 図 8 の比較小選択回路 6 5の構成例を示すブ nック図である。
図 1 1 は、 空間ク ラスの画素の範囲を説明する図である。
図 1 2 は、 小エ リ アの函素を説明する図である。 図 1 3 は、 大工 リ アの画素を説明する図である。
図 1 4 は、 図 6 の動き判定部 3 4の構成例を示すプロック図である。
図 1 5 は、 図 1 4 の絶対値演算回路 1 0 1 の処理を説明する図である。
図 1 6 は、 図 6 のク ラ ス分類部 3 3の構成例を示すブ π ック図である。
図 1 7 は、 図 1 6のア ドレス縮退回路 1 4 1 の構成例を示すプロ ック図である。 図 1 8 は、 図 1 6のク ラ ス縮退回路 1 4 2の構成例を示すブ n ック図である。 図 1 9 は、 図 1 6 のク ラ ス縮退回路 1 4 2の動作を説明する図である。
図 2 0 は、 短タ ップモー ドにおける画素の範囲を説明する図である。
図 2 1 は、 図 6のタ ップ縮退部 3 5の構成例を示すプ ック図である。
図 2 2 は、 7 タ ップの画素の範囲を説明する図である。
図 2 3 は、 1 7 タ ップの画素の範囲を説明する図である。
図 2 4 は、 図 6の係数 R A M部 4 0の構成例を示すブロ ック図である。
図 2 5 は、 図 6の積和部 3 8の構成例を示すブ nック図である。
図 2 6 は、 図 6の補間画素演算部 4 2の構成例を示すブ口 ック図である。
図 2 7 は、 図 2 6の補間画素演算部 4 2の動作を説明する図である。
図 2 8 は、 図 2 6の補間画素演算部の動作を説明するタィ ミ ングチヤ一 トである
発明の実施するための最良の形態
以下図面について、 本発明の一実施例を詳述する。
図 1 は、 本発明の信号変換装置の構成例を示すブ σ ック図である。 イ ンタ フ エ —ス 1 には、 ディ ジタ ル V T Rの規格である D 1 に基づく 、 例えば N T S C方式 の画像のディ ジタル画像データが入力される。 イ ンタ フ ェース 1 は、 入力された 画像データから水平同期信号 Η、 垂直同期信号 V、 およびフ レーム同期信号 Fを 分離抽出し、 P L Lクロック発生コ ン ト ロ ール回路 2 に出力する。 P L Lク ロッ ク発生コ ン ト ル回路 2 は、 入力された信号に同期してク ロ ックを生成し、 各 回路に供給している。 ィ ンタ フエース 1 はまた、 入力された画像データから輝度信号 Y、 色信号 U , Vを分離し、 マ ト リ クス変換回路 3 に出力する。 マ ト リ ク ス変換回路 3 は、 入力 された信号から色差信号 P b と色差信号 P r を生成し、 時分割回路 7 に出力する 。 時分割回路 7 は、 入力された色差信号 P b と P r を時分割し、 ラ イ ンメ モ リ 6 に供給する。
マ ト リ クス変換回路 3 は、 輝度信号 Yをライ ンメ モ リ 6 に直接供給するととも に、 縦続接続されたフ ィ ール ドメ モ リ 4を介して、 さ らにフ ィ ール ドメ モ リ 5 を 介して、 ライ ンメ モリ 6 に出力する。 従って、 ライ ンメ モ リ 6 には、 現在のフィ —ル ドの輝度信号、 1 フ ィ ール ド前の輝度信号、 および 1 フ レーム （ 2 フ ィ 一ル ド） 前の輝度信号が供給される。
ライ ンメ モ リ 6 は、 現在のフィ 一ルドの 7 ライ ン分の輝度信号、 1 フィ ール ド 前の 2 ライ ン分の輝度信号、 および 1 フ レーム前の 3 ライ ン分の輝度信号を記憶 し、 それぞれを走査線変換回路 8 に供給している。 また、 ラ イ ンメ モ リ 6 は、 時 分割回路 7 より供給された現在のフィ一ル ドの 3 ライ ン分の色信号のデータを記 憶し、 これを走査線変換回路 8 に供給している。
走査線変換回路 8 は、 モー ド 1 (図 4を参照して後述する） のとき、 図 2 に示 すよう に、 入力された輝度信号 Yと色信号 Cを、 それぞれ、 そのまま解像度創造 装置 9 に出力する。 これに対して、 モー ド 2 (図 4 を参照して後述する） の場合 においては、 図 3 に示すよう に、 各フ ィ ール ドの輝度信号または色信号の走査線 の順番が、 上下反転するよう に、 すなわち、 より上の走査線が、 より下に配置さ れるよう に、 走査線の順番を変換して解像度創造装置 9 に出力する。
解像度創造装置 9 は、 初期化回路 1 0 より供給されたデータ に対応して初期化 処理を行った後、 走査線変換回路 8 より入力された輝度信号 Yに対応する画素デ 一夕 と色信号 Cに対応する画素データ （ S Dデータ） を、 それぞれ別個に処理し て、 より高解像度の画素データ （H Dデータ） を生成するよう になされている。 すなわち、 解像度創造装置 9 は、 図 4 に示すよう に、 図中、 大きな丸印で示す S Dデータから、 図中、 小さな丸印で示す H Dデータを生成する。 図中、 実線は 、 現在のフィ ール ドの画素データを表し、 破線は、 直前のフィ ール ドの画素デ一 タを表している。
解像度創造装置 9 により生成された H D信号の走査線は、 走査線変換回路 1 1 により、 その順番が元の順番に戻される。 すなわち、 走査線変換回路 1 1 は、 モ — ド 1 のとき、 走査線変換回路 8 において、 図 2 に示すよう に、 走査線の順番は 変更されていないので、 解像度創造装置 9 より入力された H D信号の各ライ ンを そのままの順番で出力する。 これに対して、 モー ド 2 においては、 走査線変換回 路 8で、 図 3 に示したよう に、 その順番が入れ換えられているので、 この順番を もとの順番に戻す処理が行われる。 走査線変換回路 1 1 より出力された輝度信号 成分は H Dフィ ール ドメ モ リ 1 2 に供給され、 色信号成分は H Dフィ ール ドメ モ リ 1 3 に供給され、 それぞれ記憶される。
フィ 一ルドメモ リ 1 2 , 1 3 においては、 それぞれ走査線の数を 1 0 5 0本か ら 1 1 2 5本に変換する処理が行われた後、 H Dイ ンタ フェース 1 4 に供給され る。 H Dイ ンタ フェース 1 4 は、 入力された H D信号を処理し、 ハイ ビジョ ンの フォーマツ ト に対応する H D信号に変換して出力する。
次に、 その動作について説明する。 イ ンタ フェース 1 は、 入力された N T S C 方式の画像データから輝度信号 Y、 色信号 U ， Vを分離し、 マ ト リ クス変換回路 3 に出力する。 マ ト リ クス変換回路 3 は、 輝度信号 Yをライ ンメ モ リ 6 に直接供 給するとともに、 フィ ール ドメ モ リ 4 ， 5 を介して、 1 フ レーム分 （ 2 フィ 一ノレ ド分） だけ遅延した後、 ライ ンメ モ リ 6 に出力する。 このとき、 フィ ール ドメ モ リ 4 により 1 フィ 一ルド分だけ遅延された輝度信号もライ ンメ モ リ 6 に供給され る。 また、 マ ト リ クス変換回路 3 は、 色差信号 P b と色差信号 P r を生成し、 時 分割回路 7 はこれを時分割して、 色差信号 P bまたは色差信号 P r をライ ンメ モ リ 6 に供給する。
ライ ンメ モ リ 6 は、 入力された所定のフィ ール ドの 7 ライ ン分の輝度信号の画 素データ、 フィ ール ドメ モ リ 4 , 5 により遅延された 1 フ レーム前の 3 ライ ン分 の輝度信号の画素データ、 およびフィ ール ドメ モ リ 4 により遅延された 2 ラ イ ン 分の輝度信号の画素データを走査線変換回路 8 に供給する。
走査線変換回路 8 は、 モー ド 1 のとき、 図 2 に示すよう に、 入力された現在の フィ ール ドの 7 ライ ン分の輝度信号、 3 ライ ン分の 1 フ レーム前の輝度信号、 1 フィ ールド前の 2 ラィ ン分の輝度信号を、 そのままの順番で解像度創造装置 9 に 供給する。 同様に、 3 ライ ン分の色信号の画素データ も、 そのままの順番で解像 度創造装置 9 に供給する。
これに対して、 モー ド 2 においては、 図 3 に示すよう に、 現在のフィ ール ドの 7 ラィ ン分の輝度信号のうち、 最も上側のラィ ンが最も下側に、 そして最も下側 のライ ンが最も上側になるよう に、 その順番を変更して、 解像度創造装置 9 に供 給する。 また、 1 フ レーム前のフ ィ 一ルドの輝度信号と 1 フ ィ 一ル ド前の輝度信 号についても、 最も上側のライ ンが最も下側に配置され、 最も下側のライ ンが最 も上側に配置されるよう に、 その順番を変更して、 解像度創造装置 9 に供袷する 。 3 ライ ン分の色差信号についても同様に、 最も上側のライ ンの信号が最も上側 に配置され、 最も下側のライ ンの信号が最も下側に配置されるよう に、 その順番 を変更して、 解像度創造装置 9 に供給する。
こ こで、 モー ド 1 とモー ド 2 について説明する。 図 4 に示すよう に、 いま注目 画素を S D画素 X 1 3 とするとき、 それに対応して、 S D画素 X 1 3 の左上の H D画素 y 1 と右上の H D画素 y 2、 さらに、 左下の H D画素 y 3 と右下の H D画 素 y 4が生成されるのであるが、 このうちの上側の 2つの H D画素 y l ， y 2 を 生成するモー ドがモ一 ド 1 である。 これに対して、 下側の H D画素 y 3 と y 4を 生成するモ一 ドがモー ド 2である。
図 5 に示すよう に、 各フィ ールドにおける S D画素の垂直方向の間隔を 1 とす るとき、 H D画素 y し y 2 と、 S D画素 x 1 3の垂直方向の間隔は、 1 8 と なる。 また、 H D画素 y 3， y 4 と、 S D画素 x 1 3 との間隔は、 3 / 8 となる 。 従って、 H D画素 y l ， 2 と、 ^1 0画素 3， y 4の垂直方向の間隔は、 4 ノ 8 となる。
解像度創造装置 9 は、 入力された S D画素データから H D画素データを生成し 、 走査線変換回路 1 1 に出力する。 なお、 この解像度創造装置 9 のよ り詳細な動 作については、 図 6 を参照して後述する。
走査線変換回路 1 1 は、 モー ド 1 のとき入力された輝度信号の各ライ ンの画素 データ と、 色信号の各ラィ ンの画素データを、 そのままの順番でフィ ール ドメモ リ 1 2 またはフィ ール ドメ モ リ 1 3 に、 それぞれ出力する。 解像度創造装置 9 に おいては、 5 2 5本の走査線が、 2倍の 1 0 5 0本の走査線に変換される。 フィ —ルドメ モ リ 1 2 , 1 3 においては、 この 1 0 5 0本の走査線が、 さ らに 1 1 2 5本の走査線に変換されて、 イ ンタ フェース 1 4 に供給される。 この 1 0 5 0本 から 1 1 2 5本への走査線の変換は、 7 5本のダミ 一の走査線を付加することに より行われる。 これは、 例えば、 フ ィ ール ドメ モ リ 1 2 , 1 3から、 それぞれ実 質的に無効な 7 5本の走査線を読み出すことで行われる。
イ ンタ フ エ一ス 1 4 は、 フ ィ ール ドメ モ リ 1 2， 1 3 より供給された輝度信号 Yと色信号 Cを、 ハイ ビジョ ンのフォーマツ ト に対応する H D信号と して出力す る。
なお、 図 1 の実施の形態においては、 フ ィ ール ドメ モ リ 1 2， 1 3 によ り、 1 0 5 0本の走査線を 1 1 2 5本に変換するよう にしたが、 1 0 5 0本の走査線の ままでよい場合には、 これらのフ ィ ール ドメ モ リ 1 2， 1 3 は不要となる。 図 6 は、 解像度創造装置 9の詳細な構成例を表している。 ディ レイ レジスタ部 3 1 には、 走査線変換回路 8 よ り、 現在のフィ 一ル ドの 7 ライ ン分の輝度信号、 1 フ レーム前の 3 ライ ン分の輝度信号、 および 1 フ ィ ール ド前の 2 ライ ン分の輝 度信号が供給され、 記憶されるよう になされている。
図 7 は、 ディ レイ レジスタ部 3 1 の構成例を表している。 同図に示すよう に、 ディ レイ レジスタ部 3 1 は、 1 2 ライ ン分の画素データを、 それぞれ記憶できる よう に、 1 2 ライ ン分のレジスタ 5 1 — 1 乃至 5 1 — 1 2が設けられており、 各 ライ ンには、 P個の画素データを保持できるよう に、 P個のレジスタが縦続接続 されている。 例えば、 最も上側のラィ ンにおいては、 レジスタ 5 1 — 1 — 1 乃至 5 1 一 1 _ Pが縦続接続されており、 第 2番目のライ ンにおいては、 レジスタ 5 1 一 2 — 1 乃至 5 1 — 2 — Pが縦続接続されている。 そして、 所定のレジスタ に 保持されている画素データが、 適宜読み出され、 ク ラス分類部 3 3、 最大値最小 値演算部 3 2、 動き判定部 3 4、 タップ縮退部 3 5、 またはタ ップ縮退部 3 6 に 、 それぞれ供給されるよう になされている。 どの画素データが供給されるかは、 それぞれの部分毎に異なっている。
図 8 は、 最大値最小値演算部 3 2の構成例を表している。 同図に示すよう に、 最大値最小値演算部 3 2 においては、 所定の 2つの画素データが、 比較大選択回 路 6 1 と比較小選択回路 6 5 に、 それぞれ供給されている。 比蛟大選択回路 6 1 は、 2つの入力のうち大きい方を選択し、 選択した画素データを、 レジスタ 6 2 、 比較大選択回路 6 3、 または比較大選択回路 6 4のそれぞれ一方の入力に供給 している。 比較大選択回路 6 3の他方の入力には、 レジスタ 6 2の出力が供給さ れ、 比較大選択回路 6 4の他方の入力には、 比較大選択回路 6 3の出力が供給さ れている。
比較小選択回路 6 5 は、 2つの画素データのうち、 小さい方を選択し、 レジス タ 6 6 に出力するとともに、 比較小選択回路 6 7 と比較小選択回路 6 8の一方の 入力に供給している。 比較小選択回路 6 7の他方の入力には、 レジスタ 6 6の出 力が供給され、 比較小選択回路 6 8の他方の入力には、 比較小選択回路 6 7の出 力が供給されている。 そして、 比較大選択回路 6 4から最大値が、 比較小選択回 路 6 8かラ最小値が、 それぞれ出力されるよう になされている。
比較大選択回路 6 1 は、 例えば図 9 に示すよう に構成されている。 すなわち、 2つの入力は、 マルチプレクサ （M U X ) 7 1 と比較器 7 2 に入力されている。 比較器 7 2 は、 入力された 2つの画素データの大きさを比較し、 大きい方を選択 する選択信号をマルチプレクサ 7 1 に出力するよう になされている。 マルチプレ クサ 7 1 の出力は、 レジスタ 7 3 を介して出力されるよう になされている。 なお 、 比較大選択回路 6 3 , 6 4 も、 比較大選択回路 6 1 と同様に構成されている。 比較小選択回路 6 5 は、 例えば図 1 0 に示すよう に構成されている。 2つの画 素データは、 マルチプレクサ 8 1 と比較器 8 2 に入力されている。 比較器 8 2 は 、 入力された 2つの画素データの大きさを比較し、 マルチプレクサ 8 1 が小さい 方を選択出力するよう に、 選択信号を出力している。 マルチプレクサ 8 1 の出力 は、 レジスタ 8 3 を介して出力されている。
次に、 その動作について説明する。 例えばク ラス分類部 3 3 においては、 主に 空間内の波形表現のためのク ラス分類 （空間ク ラス） に必要な所定の範囲内の画 素の最大値と最小値を必要とする。 最大値最小値演算部 3 2 は、 この最大値と最 小値を演算するが、 この場合、 図 4 に示した H D画素 y 1 , y を生成するのに 、 図 1 1 に示すよう に、 H D画素 y 1 , 2の近傍の 5つの S D画素 k l 乃至 k 5 を選択し、 この 5つの画素の中の最大値と最小値を演算する。
このとき、 比較大選択回路 6 1 には、 最初に、 S D画素 k 1 と k 2が入力され る。 比較大選択回路 6 1 においては、 比較器 7 2が、 S D画素 k 1 と S D画素 k 2の大き さを比較し、 そのう ちの大きい方をマルチプレクサ 7 1 が選択するよう に選択信号を出力する。 その結果、 レジスタ 7 3 には、 S D画素 k l と k 2のう ち、 大きい方が保持される。 このデータは、 図 8 のレジスタ 6 2 に供給され、 保 持される。
次に、 比較大選択回路 6 1 は、 S D画素 k 3 と k 4 の大小を比較する。 そ して 、 上述した場合と同様にして、 レジスタ 7 3 に大きい方の画素が保持される。 レ ジスタ 7 3 に保持された S D画素 k 3 と k 4 のう ちの大きい方は、 比較大選択回 路 6 3の他方の入力に供給される。 比較大選択回路 6 3 は、 レジスタ 6 に保持 されている S D画素 k 1 と k 2のうちの大きい方と、 レジスタ 7 3 に保持されて いる S D画素 k 3 と k 4 のう ちの大きい方を比較し、 大きい方を選択して、 その レジスタ 7 3 を介して比較大選択回路 6 4 に出力する。
次に、 比較大選択回路 6 1 は、 S D画素 k 5 と 0 の画素 （仮想的な画素） とを 比較する。 この場合は、 S D画素 k 5が選択され、 比較大選択回路 6 4の他方の 入力に供給される。 比較大選択回路 6 4 は、 比較大選択回路 6 3 より供給された S D画素と、 比較大選択回路 6 1 より供袷された S D画素 k 5 の大小を比較し、 大きい方を選択し、 出力する。 このよう にして、 比較大選択回路 6 4 は、 S D画 素 k 1 乃至 k 5のうち、 最大のものを選択し、 出力する。
一方、 比較小選択回路 6 5の比較器 8 2 は、 最初に、 S D画素 k 1 と k 2の大 小を比較し、 マルチプレクサ 8 1 に、 小さい方を選択させる選択信号を出力する 。 これにより、 レジスタ 8 3 を介して、 S D画素 k l と k 2のうち、 小さい方が 出力され、 レジスタ 6 6 に保持される。 次に、 比較小選択回路 6 5 は、 S D画素 k 3 と k 4の大小を比較し、 小さい方を選択して、 比較小選択回路 6 7 に出力す る。 比較小選択回路 6 7 は、 レジスタ 6 6 より供給されている S D画素 k 1 と k 2 のう ちの小さい方と、 比較小選択回路 6 5 より供給されている S D画素 k 3 と k 4 のう ちの小さい方と比較し、 小さい方を比較小選択回路 6 8 に出力する。 さ らに、 比較小選択回路 6 5 は、 S D画素 k 5 と仮想の最大の画素データ とを 比較し、 小さい方と して S D画素 k 5 を選択し、 レジスタ 8 3 を介して比較小選 択回路 6 8 に供給する。 比較小選択回路 6 8 は、 比較小選択回路 6 7 の出力と、 S D画素 k 5の大小を比較し、 小さい方を選択して出力する。 以上のよう にして 、 比較小選択回路 6 8からは、 S D画素 k 1 乃至 k 5のうち、 最小のものが出力 される。
この他、 ク ラス分類部 3 3 においては、 小ェ リ ァの最大値および最小値と、 大 エ リ アの最大値および最小値を必要と している。 そこで、 最大値最小値演算部 3 2 は、 この小エ リ アの最大値および最小値と、 大工 リ アの最大値および最小値を 、 上述した場合と同様にして演算する。 ここにおいて小ェ リ アとは、 図 1 2 に示 すように、 注目 S D画素 X 1 3の上下左右に位置する、 同一フ ィ ール ド内の 5つ の S D画素 x 5 , X 1 2 , X 1 3 , 1 4 , x 2 1 である。 最大値最小値演算部 3 2 は、 この 5つの S D画素の中の最大値と最小値を上述した場合と同様にして 求め、 ク ラス分類部 3 3 に出力する。
また、 大工 リ アとは、 図 1 3 に示すよう に、 注目画素と しての S D画素 X 1 3 と、 同一フィ 一ル ド内の同一ライ ン上に位置する S D画素 x l し x l 2， X 1 4， X 1 5、 その上下のライ ンに位置する S D画素 x 4乃至 X 6， 2 0乃至 2 2、 さ らに、 その上下のライ ンに位置する S D画素 X 2， 2 4の 1 3画素を 意味する。 最大値最小値演算部 3 2 は、 この 1 3画素の中の最大値と最小値を上 述した場合と同様にして求め、 ク ラス分類部 3 3 に出力する。
図 1 4 は、 動き判定部 3 4の構成例を表している。 この構成例は、 図 1 5 に示 すよう に、 現在のフィ ール ドの 3 X 3個の S D画素 m l 乃至 m 9 と、 その 1 フ レ ーム前の空間的に対応する位置の S D画素 n 1 乃至 n 9 を利用して、 動き判定を 行う場合の構成例を表している。
図 1 4 に示すよう に、 絶対値演算回路 1 0 1 には、 3 X 3個の S D画素のうち 、 最も上側のライ ンの S D画素 （図 1 5の S D画素 m 1 乃至 m 3 と S D画素 n 1 乃至 n 3 ) が入力され、 絶対値演算回路 1 0 7 には、 その次のラィ ンの S D画素 (図 1 5 の S D画素 m 4乃至 m 6 と S D画素 n 4乃至 n 6 ) が入力され、 絶対値 演算回路 1 1 5 には、 最も下側のライ ンの S D画素 （図 1 5の S D画素 m 7乃至 m 9 と S D画素 n 7乃至 n 9 ) が入力されるよう になされている。 絶対値演算回 路 1 0 1 は、 入力された 2つの S D画素の差の絶対値を演算し、 その演算結果を 、 レジスタ 1 0 2、 加算器 1 0 3、 および加算器 1 0 5 に出力している。 加算器 1 0 3 は、 レジスタ 1 0 2の出力と絶対値演算回路 1 0 1 との出力とを加算し、 レジスタ 1 0 4 に出力している。 加算器 1 0 5 は、 レジスタ 1 0 4の出力と、 絶 対値演算回路 1 0 1 の出力とを加算し、 レジスタ 1 0 6 に出力している。
同様にして、 絶対値演算回路 1 0 7 より出力される、 2つ S D画素の差の絶対 値は、 レジスタ 1 0 7 と加算器 1 0 9 , 1 1 1 に供給されている。 加算器 1 0 9 は、 レジスタ 1 0 8 の出力と絶対値演算回路 1 0 7 の出力を加算し、 レジスタ 1 1 0 に出力している。 加算器 1 1 1 は、 レジスタ 1 1 0の出力と絶対値演算回路 1 0 7 の出力とを加算し、 レジスタ 1 1 2 に出力している。 加算器 1 1 3 は、 レ ジスタ 1 0 6 の出力と レジスタ 1 1 2 の出力とを加算し、 レジスタ 1 1 4 に出力 している。
絶対値演算回路 1 1 5 は、 入力された 2つの S D画素の差の絶対値を演算し、 その出力をレジスタ 1 1 6 と加算器 1 1 7 , 1 1 9 に出力している。 加算器 1 1 7 は、 レジスタ 1 1 6 の出力と絶対値演算回路 1 1 5 の出力を加算し、 レジスタ 1 1 8 に出力している。 加算器 1 1 9 は、 レジスタ 1 1 8 の出力と、 絶対値演算 回路 1 1 5の出力を加算し、 レジスタ 1 2 0 に出力している。 レジスタ 1 2 0 の 出力は、 レジスタ 1 2 1 に供給されている。 加算器 1 2 2 は、 レジスタ 1 1 4の 出力とレジスタ 1 2 1 の出力とを加算し、 レジスタ 1 2 3 に出力している。
レジスタ 1 2 6 とレジスタ 1 2 7 には、 初期状態において、 所定の設定値 （閾 値） が入力され、 保持されるよう になされている。 比較器 1 2 4 は、 レジスタ 1 2 3 に保持されている値と、 レジスタ 1 2 6 に保持されている設定値 （閾値） の 大きさを保持し、 その比較結果をエンコーダ 1 2 8 に出力している。 比較器 1 2 5 は、 レジスタ 1 2 3 に保持されている値と、 レジスタ 1 2 7 に保持されている 設定値 （閾値） の大きさを比較し、 その比較結果をェンコーダ 1 2 8 に出力して いる。 エ ンコーダ 1 2 8 は、 比較器 1 2 4 の出力と比較器 1 2 5 の出力に対応す るエンコー ド処理を行う よう になされている。
次に、 その動作について説明する。 絶対値演算回路 1 0 1 は、 現在のフィ 一ル ドの S D画素 m l と、 1 フ レーム前の対応する空間位置の S D画素 n 1 の差の絶 対値を演算し、 演算結果をレジスタ 1 0 2 に出力し、 保持させる。 次のタ イ ミ ン グにおいては、 絶対値演算回路 1 0 1 は、 S D画素 m 2 と n 2の差の絶対値の演 算し、 その演算結果を加算器 1 0 3 に出力する。 加算器 1 0 3 は、 レジスタ 1 0 2 より出力された S D画素 m l と n 1 の差の絶対値と、 絶対値演算回路 1 0 1 よ り出力された S D画素 m 2 と n 2の差の絶対値を加算し、 加算結果をレジスタ 1 0 4 に出力し、 保持させる。
さ らに、 次のタイ ミ ングにおいては、 絶対値演算回路 1 0 1 によ り、 S D画素 m 3 と n 3の差の絶対値が演算され、 加算器 1 0 5 に出力される。 加算器 1 0 5 は、 この S D画素 m 3 と n 3の差の絶対値と、 レジスタ 1 0 4 に保持されている S D画素 m 1 と n 1 の差の絶対値と、 S D画素 m 2 と 2の差の絶対値の和を加 算し、 レジスタ 1 0 6 に出力し、 保持させる。
以上のよう にして、 レジスタ 1 0 6 には、 図 1 5 に示す最も上のライ ンの S D 画素 m 1 と n 1 の差の絶対値、 S D画素 m 2 と n 2の差の絶対値、 および S D画 素 in 3 と n 3の差の絶対値の和が保持される。
同様の処理が、 第 2 ライ ン目と第 3 ライ ン目の S D画素に対しても行われ、 第 2 ライ ン目のレジスタ 1 1 2 には、 S D画素 m 4 と n 4の差の絶対値、 S D画素 m 5 と n 5 の差の絶対値、 および S D画素 m 6 と n 6の差の絶対値の和が保持さ れる。 また、 第 3 ライ ン目のレジスタ 1 2 0 には、 S D画素 m 7 と n 7 の差の絶 対値、 S D画素 m 8 と n 8の差の絶対値、 および S D画素 m 9 と n 9の差の絶対 値の和が保持される。
加算器 1 1 3 は、 レジスタ 1 0 6 に保持されている値と、 レジスタ 1 1 2 に保 持されている値とを加算し、 レジスタ 1 1 4 に出力する。 レジスタ 1 1 4 の出力 は、 加算器 1 2 2 に供給される。 この加算器 1 2 2 には、 レジスタ 1 2 0 に保持 されている値が、 レジスタ 1 2 1 を介して供給される。 従って、 加算器 1 2 2 は 、 レジスタ 1 1 4 の出力と、 レジスタ 1 2 1 の出力とを加算し、 加算結果をレジ スタ 1 2 3 に出力する。
以上のよう にして、 レジスタ 1 2 3 には、 結局、 図 1 5 に示す S D画素 m l 乃 至 m 9 と、 S D画素 n 1 乃至 n 9 の差の絶対値の和が保持される。 すなわち、 以 上の回路により、 次式が演算されることになる。
【数 1 】
S = ∑ m
比較器 1 2 4 は、 レジスタ 1 2 3 に保持されている値 S と、 レジスタ 1 2 6 に 保持されている閾値とを比較し、 例えば、 値 Sの方が閾値より大きいとき 1 を、 小さいとき 0 を、 エンコーダ 1 2 8 に出力する。 同様に、 比較器 1 2 5 は、 レジ スタ 1 2 3 に保持されている値 S と、 レジスタ 1 2 7 に保持されている閾値 （レ ジスタ 1 2 6 に保持されている閾値より小さい値とされている） を比較し、 例え ば、 値 Sの方が閾値より大きいとき 1 を、 小さいとき 0 を、 エンコーダ 1 2 8 に 出力する。 エンコーダ 1 2 8 は、 比較器 1 2 4 と 1 2 5の出力がいずれも 0であ るとき、 主に動きの程度を表すためのク ラス （動きク ラス） と して 0 を出力し、 比較器 1 2 4の出力が 0であり、 比較器 1 2 5の出力が 1 であるとき 1 を出力し 、 比較器 1 2 4の出力が 1 である場合は、 比較器 1 2 5 の出力が 0 または 1 のい ずれであったと しても 2 を出力する。
なお、 以上においては、 絶対値演算回路 1 0 1 , 1 0 7， 1 1 5で、 差の絶対 値を演算するよう にしたが、 差の絶対値の 1 / 2 を演算するよう にしてもよい。 この場合、 レジスタ 1 2 6， 1 2 7 に保持される値も、 1 画素当たりの差の絶対 値に対応する値とされる。
図 1 6 は、 ク ラス分類部 3 3の構成例を表している。 A D R C (Adaptive Dyna tnic Range Coding) エンコーダ 1 4 0 には、 ディ レイ レジスタ部 3 1 力、ら、 例え ば、 図 1 1 に示す S D画素 k l 乃至 k 5 (図 4の S D画素 x 5， x 8 , x 1 3 , χ 1 8， χ 2 1 に対応する） が入力される。 また、 A D R Cエ ンコーダ 1 4 0 に は、 最大値最小値演算部 3 2 より出力した、 空間ク ラスの最大値と最小値が入力 されている。 A D R Cエンコーダ 1 4 0 は、 S D画素 k 1 乃至 k 5の、 それぞれ の値をし、 S D画素 k 1 乃至 k 5のう ちの最大値を M A X、 最小値を M I Nとす るとき、 次式で表される再量子化コー ド Qを演算する。
Q= 〔 ( L - M I N + 0. 5 ) X 2 n / D R ] なお、 〔 〕 は、 切り捨て処理を意味し、 D Rは次式で表される。
D R -M A X -M I N + 1 n はビッ ト割当を意味し、 例えば 1 ビッ ト A D R Cの場合、 n = 1 とされる。 以上のよう にして、 5個の S D画素は、 それぞれ 1 ビッ トの再量子化コ一ド Q で表され、 合計 5 ビッ ト の S D画素とされる。
A D R Cエンコーダ 1 4 0 よ り出力された 5 ビッ ト の空間ク ラスのデータ は、 ア ド レス縮退回路 1 4 1 に入力され、 4 ビッ トのデータ に縮退される。 図 1 7 は 、 ァ ドレス縮退回路 1 4 1 の構成例を表している。
図 1 7 に示すよう に、 S D画素 k 1 乃至 k 5 に対応する A D R Cエンコーダ 1 4 0 の 5 ビッ ト の出力を A D R C 0乃至 A D R C 4 とする。 A D R C 0 は、 マル チプレクサ 1 5 5乃至 1 5 8 に、 その切換信号と して供給される。 マルチプレク サ 1 5 5 には、 A D R C 1 が、 直接またはィ ンバ一タ 1 5 1 によ り反転されて、 入力されている。 マルチプレクサ 1 5 6 には、 A D R C 2力く、 直接またはィ ンバ —タ 1 5 2 によ り反転されて、 入力されている。 マルチプレクサ 1 5 7 には、 A D R C 3力く、 直接又はイ ンバータ 1 5 3 により反転されて、 入力されている。 マルチプレク サ 1 5 8 には、 A D R C 4が、 直接またはイ ンバ一タ 1 5 4 によ り 反転されて、 入力されている。
各マルチプレクサ 1 5 5乃至 1 5 8 は、 A D R C 0力 0であるとき、 それぞれ A D R C 1 乃至 A D R C 4を選択して、 4 ビッ ト のデータ S P 0乃至 S P 3 と し て出力する。 これに対して、 A D R C 0力く 1 であるとき、 マルチプレクサ 1 5 5 乃至 1 5 8 は、 それぞれ対応するィ ンバ一タ 1 5 1 乃至 1 5 4の出力を選択して 、 S P 0乃至 S P 3 と して出力する。
このよう にして、 5 ビッ ト の空間ク ラスは 4 ビッ ト に変換されて、 ク ラス縮退 回路 1 4 2 に出力される。 これにより、 例えば" 0 1 1 1 1 " のデータ は、 " 1 1 1 1 " とされ、 " 1 0 0 0 0 " のデータ も" 1 1 1 1 " とされ、 共通のク ラス とされる。
ク ラス縮退回路 1 4 2 にはまた、 動き判定部 3 4のエンコーダ 1 2 8 より出力 した、 2 ビッ ト の動きク ラスが供給されている。 すなわち、 ク ラス縮退回路 1 4 2 には、 合計 6 ビッ 卜 のク ラスコ ー ドが入力される。
ク ラス縮退回路 1 4 2 は、 この 6 ビッ トのク ラスコー ドを 5 ビッ ト に縮退し、 エンコーダ 1 4 3 に出力している。 エンコーダ 1 4 3 は、 入力された 5 ビッ トの ク ラスコ 一 ドをェンコ ー ドして出力するよう になされている。
ク ラス縮退回路 1 4 2 は、 例えば、 図 1 8 に示すよう に構成されている。 図 1 8の例においては、 動き判定部 3 4 より出力された 2 ビッ ト の動きク ラス M Vの M S Bと しての M V 1 と、 L S Bと しての M B 0が、 オア回路 1 6 1 に供給され ている。 オア回路 1 6 1 の出力は、 加算器 1 6 2の一方の入力の M S B端子に入 力されている。 動きク ラスの M S Bと しての M V 1 は、 加算器 1 6 2の一方の入 力の M S Bから 2 ビッ ト目に入力されている。 加算器 1 6 2の一方の入力の下位 3 ビッ ト は、 接地され 0 とされている。
A D R Cエ ンコーダ 1 4 0 より出力された 5 ビッ ト の空間ク ラスのデータであ つて、 ァ ドレス縮退回路 1 4 1 により 4 ビッ ト に縮退されたデータ S P 3乃至 S P 0のうち、 M S Bの S P 3 は、 シフタ 1 6 3の M S Bから 2番目の端子に、 S P 2 は M S Bから 2番目の端子に、 S P 1 は M S Bから 3番目の端子に、 そして 、 S P 0 は L S Bの端子に、 それぞれ入力されている。 シフタ 1 6 3 の M S Bの 端子は接地され、 0 とされている。
シフタ 1 6 3 は、 動きク ラスに対応して動作し、 動きク ラスが 0である場合、 入力された下位 4 ビッ トのデータを、 そのまま加算器 1 6 2の他方の入力の下位 4 ビッ ト に入力させる。 これに対して、 動きク ラスが 0ではない場合 （ 1 または 2である場合） 、 シフタ 1 6 3 は、 下位 4 ビッ トのデータを L S B側に 1 ビッ ト ずつシフ ト させる。 すなわち、 入力されたデータを、 実質的に 1 Z 2 の値とする 。 そして、 ビッ ト シフ ト した後のデータを、 加算器 1 6 2の他方の入力の下位 4 ビッ ト に供給する。 加算器 1 6 2の他方の入力の M S Bは、 接地され、 常に 0 と されている。
加算器 1 6 2 は、 一方の入力から供給された 5 ビッ トのデータ と、 他方の入力 から供給された 5 ビッ トのデータ とを加算し、 加算結果をレジスタ 1 6 4 に出力 し、 保持させるよう になされている。 なお、 この例における加算器 1 6 2 は、 実 質的に、 図 1 6 におけるエンコーダ 1 4 3 を構成している。
また、 ク ラス分類部 3 3 には、 減算器 1 4 4 に、 図 1 3 に示す大ヱリ ァの最大 値と最小値が、 最大値最小値演算部 3 2から供給されている。 減算器 1 4 4 は、 入力された最大値から最小値を減算し、 比較器 1 4 5 に出力している。 減算器 1 4 6 には、 図 1 2 に示した小エ リ アの最大値と最小値が、 最大値最小値演算部 3 2 より入力されている。 減算器 1 4 6 は、 入力された最大値から最小値を減算し 、 その減算結果を乗算器 1 4 7 に出力している。 レジスタ 1 4 8 には、 初期状態 において、 予め所定の設定値が保持されている。 乗算器 1 4 7 は、 減算器 1 4 6 よ り入力された値に、 レジスタ 1 4 8 に保持されている係数を乗算し、 その乗算 器結果を比較器 1 4 5 に出力している。 比较器 1 4 5 は、 減算器 1 4 4の出力と 乗算器 1 4 7 の出力の大きさを比較し、 減算器 1 4 4の出力の方が大きい場合、 短タ ップ選択信号を出力し、 減算器 1 4 4 の出力が乗算器 1 4 7 の出力よ り小さ いとき、 長タ ップ選択信号を出力するよう になされている。
次に、 その動作について説明する。 A D R Cエンコーダ 1 4 0 は、 入力された 5画素の S Dデータ k 1 乃至 k 5のそれぞれについて、 上記した式に従って、 再 量子化コ― ド Qを演算し、 空間ク ラスを表すデータ と して、 5 ビッ トのデータ A D R C 0乃至 A D R C 4を出力する。 この 5 ビッ ト のデータ は、 ァ ドレス縮退回 路 1 4 1 によ り、' 4 ビッ ト のデータ S P 3乃至 S P 0 に縮退され、 ク ラス縮退回 路 1 4 2 のシフタ 1 6 3 に供給される。 上述したよう に、 ク ラス縮退回路 1 4 2 にはまた、 動き判定部 3 4 よ り動きク ラス M V 1 と M V 0 が供給されている。 例えば、 いま、 上位 2 ビッ ト （M V 1 ， M V 0 ) の動きク ラス と、 下位 4 ビッ ト （ S P 3 , S P 2 , S P 1 ， S P 0 ) の空間ク ラス よりなる 6 ビッ ト によりク ラスコ一 ドが構成されているものとすると、 ク ラスコー ドが" 0 1 0 0 1 1 " で ある場合、 オア回路 1 6 1 は、 " 1 " を加算器 1 6 2の一方の入力の M S Bに出 力し、 その次のビッ ト には、 動きク ラスの M S Bである" 0 " が入力される。 加 算器 1 6 2の一方の入力の下位 3 ビッ ト は常に 0 とされているため、 結局、 加算 器 1 6 2の一方の入力には" 1 0 0 0 0 " が入力されることになる。
一方、 いまク ラスは 1 であ り、 0 ではないから、 シフタ 1 6 3 は、 端子 S P 3 乃至 S P 0 に入力された" 0 0 1 ' を L S B側に 1 ビッ トずつシフ ト して、 " 0 0 0 1 " とする。 これが、 加算器 1 6 2の他方の入力の下位 4 ビッ ト に入力さ れ、 その M S Bは常に 0 とされているため、 結局、 加算器 1 6 2の他方の入力に は" 0 0 0 0 1 " が供給されることになる。 その結果、 加算器 1 6 2の出力は、 " 1 0 0 0 1 " とな り、 これがレジスタ 1 6 4 に出力され、 保持される。 これに よ り、 ク ラスコ ー ド力く 1 9 ( = 0 1 0 0 1 1 ) から、 1 7 ( = 1 0 0 0 1 ) へ縮 退される。
同様に、 ク ラスコ一 ドが" 1 0 0 1 0 1 " である場合、 加算器 1 6 2の一方の 入力には" 1 1 0 0 0 " が入力され、 他方の入力には" 0 0 0 1 C " が入力され る。 その結果、 加算器 1 6 2 の出力は" 1 1 0 1 0 " とな り、 ク ラスコ ー ドが 3 7 ( = 1 0 0 1 0 1 ) から、 2 6 ( = 1 1 0 1 0 ) に縮退される。
図 1 9 は、 このよう にして、 ク ラスが縮退される様子を表している。 同図に示 すよう に、 動きク ラスが 0 , 1 または 2である場合における縮退前のク ラスが、 それぞれ 0乃至 1 5、 1 6乃至 3 1 、 または 3 2乃至 4 7であるとすると、 合計 4 8個のク ラスを表すために、 6 ビッ トの符号が必要となる。 これに対して、 ク ラス縮退回路 1 4 2 によ り、 ク ラス縮退処理を行う こ とによ り、 動きク ラスが 0 である場合の縮退後のク ラスは 0乃至 1 5 とするが、 動きク ラス 1 である場合に おけるク ラ スを 1 6乃至 2 3 と し、 動きク ラスが 2である場合におけるク ラスを 2 4乃至 3 1 と し、 縮退前の 1 2 とすることにより、 ク ラスの合計数は 3 2個 となり、 5 ビッ ト で表すことが可能となる。 従って、 後述する係数 R A M部 4 0 において記憶しておく係数の数がそれだけ少なく なり、 係数 R A M部 4 0の容量 をそれだけ小さ く することが可能となる。
一方、 減算器 1 4 4 は、 大工 リ アの最大値から最小値を減算し、 比較器 1 4 5 に出力している。 減算器 1 4 6 は、 小ェ リ ァの最大値から最小値を減算し、 乗算 器 1 4 7 に出力している。 乗算器 1 4 7 は、 減算器 1 4 6の出力に、 レジスタ 1 4 8 に保持されている係数を乗算し、 比較器 1 4 5 に出力する。 レジスタ 1 4 8 に設定する値は、 図 1 2 に示す小エ リ アの 5個の S D画素の最大値と最小値の差 が、 図 1 3 に示す大工 リ アの 1 3個の S D画素の最大値と最小値の差に対応する 値になるよう に調整するものである。 そして、 比較器 1 4 5 において、 減算器 1 4 4の出力と、 乗算器 1 4 7の出力の大きさを比較し、 急峻な変化の有無を判定 する。
減算器 1 4 4の出力の方が乗算器 1 4 7の出力よ り小さいとき （急峻な変化が ないとき） 、 比較器 1 4 5 は、 長タ ップ選択信号を出力し、 減算器 1 4 4 の出力 の方が乗算器 1 4 7 の出力より大きいとき （急峻な変化があるとき） 、 比較器 1 4 5 は、 短タ ップ選択信号を出力する。 これによ り、 急峻な変化がある場合にお いては、 予測範囲を狭く して、 リ ンギング成分の発生を抑制するよう にする。 詳細は後述するが、 長タップ選択信号が出力された場合、 後述するタ ップ縮退 部 3 5， 3 6 において、 図 4 に示す所定のフィ 一ル ドに存在する S D画素 X 1 , X 2 , x 4乃至 x 6 , x l O乃至 x l 6 , x 2 0乃至 x 2 2， x 2 4 の 1 7個 （ 1 7 タ ップ） の S D画素をタ ップ縮退して、 7画素 （ 7 タ ップ） のデータを生成 し、 この 7 タ ップに対して、 係数を積和演算するこ とで、 H D画素を演算する。 これに対して、 短タ ップが選択された場合においては、 図 2 0 に示すよう に、 S D画素データ x 2， X 5 , x l 2乃至 x l 4 , x 2 1 , χ 2 4の実在する 7個の S D画素 （ 7 タップ） に対して係数を積和演算するこ とによ り、 H D画素を求め るよう にする。 いずれの場合も、 最終的に係数が演算されるタ ップ数は 7個とさ れているので、 積和演算のための回路と しての積和部 3 8， 3 9 は、 共通化する こ とができ る。
コ ン ト ロ ール R O M部 3 7 は、 ク ラス分類部 3 3 より出力されたク ラスコー ド と、 長タ ップまたは短タップ選択信号に対応して、 タ ップ縮退部 3 5， 3 6 を制 御するよう になされている。 すなわち、 長タップ選択信号が入力された場合には 、 コ ン ト π —ル R 0 M部 3 7 は、 タ ップ縮退部 3 5， 3 6 を制御し、 ディ レイ レ ジスタ部 3 1 より、 図 4 に示した現在のフィ 一ル ドの 1 7 タップの S D画素 X 1 ， X 2 , x 4乃至 x 6， x l O乃至 x l 6 , x 2 0乃至 x 2 2， x 2 4 , x 2 5 を取り込ませる。 これに対して、 短タ ップ選択信号が入力された場合においては 、 コ ン ト ロ ール R 〇 M部 3 7 は、 タ ップ縮退部 3 5， 3 6 に対して、 ディ レイ レ ジスタ部 3 1 から、 図 2 0 に示す現在のフィ 一ル ドの 7個の S D画素 X 2， x 5 ， x l 2乃至 x l 4， X 2 1 , x 2 4を、 タ ツプ縮退部 3 5 , 3 6 に取り込ませ る。
タ ップ縮退部 3 5 , 3 6 は、 図 4 に示す 1 7個の S D画素を取り込んだとき、 これを 7個の画素に縮退する処理を行って、 対応する積和部 3 8， 3 9 に出力す る。 1 7個の画素を 7個の画素に縮退する回路は、 膨大な構成となるのて、 これ を図示するのが困難である。 そこで、 こ こでは、 7個の画素を取り込んで、 3個 の画素に縮退する場合のタ ップ縮退部の構成例について、 図 2 1 を参照して説明 する。
図 2 1 はモー ド 1 のタップ縮退部 3 5の構成例を示している。 図 2 1 に示すよ う に、 マルチプレクサ 1 8 1 — 1 の入力には、 図 2 2 に示す 7個の S D画素のう ち、 S D画素 X 2力く、 その 2つの入力端子のそれぞれに供給される。 マルチプレ クサ 1 8 1 — 2 には、 2つの入力のいずれにも S D画素 X 5が供給される。 マル チプレクサ 1 8 1 — 3の左側の入力には、 S D画素 X 1 2が供給され、 右側の入 力には、 S D画素 X 1 4が供紿される。 マルチプレクサ 1 8 1 — 4 には、 2つの 入力のいずれにも S D画素 X 1 3が供給されている。 マルチプレクサ 1 8 1 - 5 の左側の入力には、 S D画素 X 1 4が供給され、 右側の入力には、 S D画素 X 1 2が供給されている。 マルチプレクサ 1 8 1 — 6 には、 その 2つの入力のいずれ にも S D画素 X 2 1 が供給され、 マルチプレクサ 1 8 1 — 7 には、 2つの入力の いずれにも S D画素 X 2 4が供給されている。
すなわち、 図 2 2 に示すよう に、 垂直な線に対して左右対称に対応する画素が 存在する画素は、 対応するマルチプレクサの一方の入力と他方の入力に供給され ている。 そして、 一方のマルチプレクサと他方のマルチプレクサの入力の配置が 対称となるよう になされている。 すなわち、 図 2 1 に示すよう に、 マルチプレク サ 1 8 1 — 3 においては、 その左側の入力に S D画素 X 1 2が供給され、 右側の 入力に S D画素 X 1 4が供給されているのに対して、 マルチプレクサ 1 8 1 - 5 においては、 その左側の入力に S D画素 X 1 4が供給され、 右側の入力に S D画 素 x 1 2が供給されている。
そして、 線対称と して対応する画素が存在しない画素に対応するマルチプレク サの 2つの入力のそれぞれには、 同一の画素が供給されている。
各マルチプレクサ 1 8 1 — 1 乃至 1 8 1 _ 7 は、 例えば、 コ ン ト ロ ール R 〇 M 部 3 7から論理 0のコ ン ト ロ ール信号が入力されたとき、 左右の入力のうちの左 側の入力を選択、 出力し、 論理 1 が入力されたとき、 右側の入力を選択、 出力す る。 従って、 レジスタ 1 8 2 — 1 乃至 1 8 2 — 7 には、 論理 0 のコ ン ト ロ ール信 号が、 マルチプレクサ 1 8 1 — 1 乃至 1 8 1 — 7 に入力されたとき、 S D画素 X 2， X 5 , x l 2 , 1 3 , x l 4， x 2 1 または x 2 4力、'、 それぞれ保持され る。 これに対して、 論理 1 のコ ン ト α —ル信号が、 マルチプレク サ 1 8 1 — 1 乃 至 1 8 1 — 7 に入力された場合においては、 S D画素 X 2， X 5 , χ 1 4 , x 1 3， X 1 , X 2 1 または X 2 4が保持される。
なお、 マルチプレクサ 1 8 1 — 1 乃至 1 8 1 — 7 の制御に対して、 レジスタ 1 8 2 - 1 乃至 1 8 2 — 7以降の制御は、 倍速で行われるよう になされている。 図 2 0 を参照して説明したよう に、 S D画素 X 1 3の左上の H D画素 y 1 を生 成する場合、 マルチプレクサ 1 8 1 — 1 乃至 1 8 1 — 7 に例えば論理 0が入力さ れ、 右上の H D画素 y 2 を生成する場合、 論理 1 が入力される。
レジスタ 1 8 2 — 1 に保持された画素データ は、 レジスタ 1 8 6 — 1 ， 1 8 8 — 1 , 1 9 0 — 1 を介して、 そのまま出力される。
レジスタ 1 8 2 — 2 に保持された S D画素は、 マルチプレクサ 1 8 3 — 1 の右 側の入力と、 マルチプレクサ 1 8 3 - 3の左側の入力に供給される。 レジスタ 1 8 2 — 3の出力は、 マルチプレクサ 1 8 3 _ 1 の左側の入力と、 マルチプレクサ 1 8 3 — 4の右側の入力に供給される。 レジスタ 1 8 2 — 4の出力は、 マルチプ レクサ 1 8 3 — 2の一方の入力に供給されるとともに、 マルチプレクサ 1 8 3 — 5の右側の入力に供給される。 レジスタ 1 8 2 — 5 の出力は、 マルチプレクサ 1 8 3 — 4の左側の入力に供給される。 レジスタ 1 8 2 — 6の出力は、 マルチプレ クサ 1 8 3 — 3の右側の入力に供給される。 レジスタ 1 8 2 — 7の出力は、 マル チプレクサ 1 8 3 — 5の左側の入力に供給される。
マルチプレクサ 1 8 3 — 1 乃至 1 8 3 — 5 は、 コ ン ト u—ル R O M部 3 7 よ り 供給されるコ ン ト 口ールコ一ドに対応して、 左側の入力または右側の入力の一方 を選択し、 後段の回路に出力する。 マルチプレクサ 1 8 3 — 1 は、 選択した S D 画素データを 2の補数回路 1 8 4 — 1 に供給する。 2の補数回路 1 8 4 — 1 は、 コ ン ト ロ ール R 0 M部 3 7 からのコ ン ト 口 一ル信号に対応して、 マルチプレクサ 1 8 3 - 1 よ り入力されたデータを、 そのまま レジスタ 1 8 6 — 2 に出力するか 、 または 2の補数の演算を行って、 演算結果をレジスタ 1 8 6 — 2 に出力する。 2の補数演算は、 S Dデータのビッ トの 1 を 0 に反転し、 0 を 1 に反転し、 さ ら に、 L S Bに 1 を付加することにより行われる。
マルチプレクサ 1 8 3 — 2 は、 コ ン ト ロ ール R O M部 3 7 力ヽらのコ ン ト ϋ—ル コ一ドに対応して、 レジスタ 1 8 2 — 4力、らのデータ、 または 0 を選択し、 レジ スタ 1 8 6 — 3 に出力する。 加算器 1 8 7 — 1 は、 レジスタ 1 8 6 — 2 の出力と 、 レジスタ 1 8 6 — 3 の出力とを加算し、 レジスタ 1 8 8 — 2 、 レジスタ 1 9 0 一 2 を介して出力する。
マルチプレクサ 1 8 3 — 3 は、 レジスタ 1 8 2 — 2の出力、 またはレジスタ 1 8 2 - 6の出力の一方をコ ン ト ロ ール R 0 Μ部 3 7 のコ ン ト ロ ールコ一 ドに対応 して選択し、 2の補数回路 1 8 4 — 2 に供給する。 2の補数回路 1 8 4 — 2 は、 2の補数回路 1 8 4 — 1 における場合と同様に、 コ ン ト η—ル R O M部 3 7 から のコ ン ト ロ ールコー ドに対応して、 マルチプレクサ 1 8 3 — 3 より供給された画 素データを、 そのまま、 または、 2の補数演算を行って、 レジスタ 1 8 6 — 4 に 出力する。
マルチプレクサ 1 8 3 — 4 は、 レジスタ 1 8 2 — 5 の出力、 またはレジスタ 1 8 2 — 3 の出力をコ ン ト ロ ール R O M部 3 7からのコ ン ト ロ ールコー ドに対応し て選択し、 選択して画素データを 2 の補数回路 1 8 5 に出力する。 2 の補数回路 1 8 5 は、 マルチプレクサ 1 8 3 — 4から入力された画素データに対して 2の補 数演算を行い、 演算結果をレジスタ 1 8 6 — 5 に出力する。 加算器 1 8 7 — 2 は 、 レジスタ 1 8 6 — 4 の出力と、 レジスタ 1 8 6 — 5 の出力とを加算し、 レジス タ 1 8 8 — 3 に出力する。
マルチプレクサ 1 8 3 — 5 は、 レジスタ 1 8 2 _ 7 の出力と、 レジスタ 1 8 2 — 4の出力の一方を、 コ ン ト ロ ール R O M部 3 7のコ ン ト ロ ールコー ドに対応し て選択し、 2 の補数回路 1 8 4 — 3 に出力する。 2 の補数回路 1 8 4 — 3 は、 コ ン ト ロ ール R 0 M部 3 7からのコ ン ト ロ ールコ ー ドに対応して、 入力された画素 データを、 そのままレジスタ 1 8 6 — 6 に出力するか、 または 2の補数演算を行 つてレジスタ 1 8 6 — 6 に出力する。 レジスタ 1 8 6 — 6 の出力は、 さ らにレジ スタ 1 8 8 — 4 に供給される。
加算器 1 8 9 は、 レジスタ 1 8 8 — 3 の出力と、 レジスタ 1 8 8 — 4 の出力と を加算し、 加算結果をレジスタ 1 9 0 — 3 に出力する。
以上のよう に して、 図 2 2 に示す 7 タップのデータが、 3 タ ップのデータ に変 換される。
近傍の画像データは、 自己相関性が強いため、 中心の S D画素データ に対して 、 左右対称であることが多い。 そこで、 タ ップ縮退部 3 5 において、 水平方向に 鏡像関係にある H D画素 y 1 を求める場合と、 H D画素 y 2を求める場合とで、 鏡像関係にある S D画素を入れ換えるだけで、 実質的に同一の回路で、 H D画素 y 1 と H D画素 y 2のいずれをも求めることができる。
同様に、 タ ップ縮退部 3 6 において、 水平方向に鏡像関係にある H D画素 y 3 と、 H D画素 y 4を生成する場合においても、 同様のタップ縮退処理を行う こと ができ る。
なお、 タ ップ縮退部 3 5 ， 3 6 において、 1 7 タ ップを取り込んで、 7 タップ を出力する場合には、 鏡像関係は、 図 2 3 に示すよう になる。 すなわち、 S D画 素 X 4 と X 6が鏡像関係となる。 同様に、 S D画素 x l O と x l 6 、 x l l と X 1 5、 x l 2 と x l 4、 x 2 0 と x 2 2力く、 それぞれ鏡像関係となる。
図 2 1 における鏡像関係にない画素データが入力されているマルチプレクサ 1 8 1 — 1 ， 1 8 1 - 2 , 1 8 1 — 4， 1 8 1 — 6 ， 1 8 1 — 7 は、 実質的には、 常に同一の画素データを選択出力するので、 省略することも可能である。
以上のよう にして、 長タ ップモ一 ドにおいては、 タ ップ縮退部 3 5， 3 6で、 1 7 タップから縮退された 7 タ ップのデータ力 それぞれモー ド 1 とモー ド 2 の 積和部 3 8， 3 9 に入力される。 短タップモー ド時においては、 タ ップ縮退部 3 5， 3 6で取り込まれた 7 タップのデータが、 そのまま積和部 3 8 , 3 9 に入力 される。
図 2 4 は、 係数 R A M部 4 0の構成例を表している。 この例は、 3 タ ツプ分の 係数を記憶する場合を示しているが、 図 6 の係数 R A M部 4 0 においては、 上述 したよう に 7 タ ップ分の係数が記憶される。
初期化モー ド時、 デコーダ 2 0 2 は、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3 を書 き込み状態にする。 初期化力 ゥ ンタ 2 0 1 は、 ク ロ ックを計数し、 そのカ ウ ン ト 値を出力する。 デコ一ダ 2 0 2 は、 初期化モー ド時、 マルチプレクサ 2 0 3 を制 御し、 初期化カ ウ ンタ 2 0 1 の出力を選択させる。 その結果、 初期化カ ウ ンタ 2 0 1 のカ ウン ト値がマルチプレクサ 2 0 3からレジスタ 2 0 4 に供紿され、 保持 される。 そして、 レジスタ 2 0 4 に保持されたカ ウ ン ト値が、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3 に書き込みア ドレスと して供紿される。 また、 このとき、 初期 化回路 1 0 より供給される係数データが、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3 に 供給される。 その結果、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3 には、 初期化回路 1 0 よ り供給された係数が、 初期化力 ゥ ンタ 2 0 1 で指定したァ ド レスに書き込ま れる。
このよう にして、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3 に必要な係数がすべて書 き込まれたとき、 初期化力ゥ ンタ 2 0 1 は、 初期化回路 1 0 より供給される リ セ ッ ト信号に対応してリ セッ ト され、 デコーダ 2 0 2 は、 初期化カ ウ ンタ 2 0 1 が リ セッ ト されたとき、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3を読み出しモー ドに設 定するとともに、 マルチプレクサ 2 0 3 を制御し、 ク ラス分類部 3 3のェ ンコ一 ダ 1 4 3の出力するク ラスコー ドを選択させ、 レジスタ 2 0 4 に供給させる。 そ の結果、 レジスタ 2 0 4 に保持されたク ラスコ一ドが読み出しア ドレスと して、 S R A M 2 0 5 — 1 乃至 2 0 5 — 3 に供給される。 従って、 S R A M 2 0 5 - 1 乃至 2 0 5 — 3から、 ク ラスコー ドに対応する係数が読み出され、 レジスタ 2 0 6 — 1 乃至 2 0 6 — 3 を介して出力される。 このよう にして読み出された係数は 、 積和部 3 8 , 3 9 に供給される。
ここで、 係数 R A M部 4 0 に記憶されるク ラス毎の係数は、 例えば、 日本出願 公開特許公報平 9 一 5 1 5 1 0 ( 1 9 9 7年 2月 1 8 曰公開） に記載されている 学習方法を用いて産出することができる。 すなわち、 ク ラス毎の係数を学習によ り算出するために、 すでに知られている H D信号を学習信号と して利用する。 具 体的には、 H D信号において、 生成される H D画素を H D注目画素と して、 この H D注目画素を周辺の H D補間画素及び S D画素でなる一組の学習データ によつ て係数を用いた線形一次結合モデルによって表す。 このとき用いた係数を各ク ラ ス毎に最小自乗報を用いて求める。 このよう に学習信号を利用して係数を得る際 には、 1 つの H D信号を用いるのではなく複数の画像信号を用いて多数の学習デ —タを生成すれば、 より正確な係数を得ることができる。 なお、 詳細については 、 上記出願を参照することにより、 こ こでは省略する。
図 2 5 は、 積和部 3 8の構成例を表している。 上述したよう に、 積和部 3 8 ( 積和部 3 9 を同様） は、 タ ップ縮退部 3 5 より供給される 7 タ ップのデータ に対 して、 係数 R A M部 4 0 より供給される 7個の係数を乗算して、 1 つの H D画素 データを演算により求めるのであるが、 説明の便宜上、 図 2 5 に 4 タ ップの積和 演算を行う場合の構成例を示す。
図 2 5 においては、 タ ップ縮退部 3 5 より供給された 4 タップの画素データが 、 それぞれレジスタ 2 1 1 — 1 乃至 2 1 1 一 4 に保持される。 また、 係数 R A M 部 4 0 よ り供給された係数データが、 レジスタ 2 1 1 — 1 乃至 2 1 1 — 4 に保持 される。 乗算器 2 1 3 — 1 は、 レジスタ 2 1 1 — 1 に保持された画素データ と、 レジスタ 2 1 2 — 1 に保持された係数データ とを乗算し、 レジスタ 2 1 4 一 1 に 出力する。 乗算器 2 1 3 — 2 は、 レジスタ 2 1 2 に保持された画素データ と、 レ ジスタ 2 1 2 - に保持された係数データ とを乗算し、 乗算結果をレジスタ 2 1 4 一 2 に出力する。
加算器 2 1 5 — 1 は、 レジスタ 2 1 4 一 1 に保持された値と、 レジスタ 2 1 4 一 2 に保持された値とを加算し、 加算結果をレジスタ 2 1 6 — 1 に出力する。 同様に、 レジスタ 2 1 1 - 3 に保持された画素データ と、 レジスタ 2 1 2 — 3 に保持された係数データが、 乗算器 2 1 3 — 3 によ り乗算され、 レジスタ 2 1 4 一 3 に保持される。 またレジスタ 2 1 1 — 4 に保持された画素データ と、 レジス タ 2 1 2 — 4 に保持された係数データ とが、 乗算器 2 1 3 — 4 により乗算され、 レジスタ 2 1 4 — 4 に保持される。
加算器 2 1 5 — 2 は、 レジスタ 2 1 4 — 3 に保持された値と、 レジスタ 2 1 4 一 4 に保持された値とを加算し、 レジスタ 2 1 6 — 2 に出力し保持させる。 加算器 2 1 7 は、 レジスタ 2 1 6 — 1 に保持された値と、 レジスタ 2 1 6 — 2 に保持された値とを加算し、 レジスタ 2 1 8 を介して出力する。
すなわち、 この回路により、 レジスタ 2 1 1 — 1 乃至 2 1 1 — 4 に保持される 画素データを、 便宜上、 X 1 乃至 x 4 と し、 レジスタ 2 1 2 — 1 乃至 2 1 2 — 4 に保持される係数を、 w l 乃至 w 4 とすると、 レジスタ 2 1 8 には、 次式で示す 演算結果が H D画'素データ と して保持される。
H D = X l X w l 十 x 2 X w 2 + x 3 X w 3 + x 4 X w 4
以上のよう にして、 H D画素 y l , y 2が演算され、 走査線変換回路 1 1 に出 力される。
同様にして、 積和部 3 9 において、 タップ縮退部 3 6 より供給された画素デ一 タ と、 係数 R A M部 4 0 より供給された係数データ とが積和演算されて、 H D画 素 y 3 , y 4が演算され、 走査線変換回路 1 1 に出力される。
以上のよう にして、 輝度信号成分について、 S D画素から H D画素が生成され る。 同様の構成により、 色信号成分についても、 S D画素から H D画素を演算し 、 生成するよう にすることも可能であるが、 そのよう にすると、 色信号成分用の 係数 R A M部を設ける必要が生じ、 解像度創造装置 9が大型化し、 高価となる。 そこで、 この実施の形態においては、 色信号成分は、 輝度信号成分とは異なる構 成で処理されるよう になされている。
すなわち、 図 6 に示すよう に、 走査線変換回路 8 より入力された 3 ライ ン分の 色信号成分の画素データは、 ディ レイ レジスタ部 4 1 に入力され、 保持される。 このディ レイ レジスタ部 4 1 の構成は、 輝度信号成分を保持するディ レイ レジス タ部 3 1 と、 ライ ン数が異なる点を除き、 基本的に同様の構成とされている。 デ ィ レイ レジスタ部 4 1 には、 注目画素のライ ンの色信号成分の画素データ と、 同 ーフィ ール ドのその上下のラィ ンの色信号成分の画素データの、 合計 3 ライ ン分 の画素データが保持されることになる。
ディ レイ レジスタ部 4 1 に保持された画素データ は、 補間画素演算部 4 2 に入 力され、 補間処理が行われる。
図 2 6 は、 モー ド 1 において、 H D画素 y 1 , y 2 を生成する場合における図 6の補間画素演算部 4 2の構成例を表している。 この補間画素演算部 4 2 には、 図 2 7 に示すよう に、 H D画素 y c 1 , y c 2 の上側のライ ンの S D画素データ （ 端子 U 1 乃至 U 5の S D画素データ） と下側のラ イ ンの S D画素 （端子 J 1 乃至 J 5の S D画素データ） が入力されるよう になされている。 端子 U 1 の 8 ビッ ト の S D画素データは、 シフタ 2 3 1 により L S B側に 3 ビッ ト分シフ ト され、 5 ビッ トの S D画素データ と して、 マルチプレクサ 2 3 3 に入力れさている。 また 、 端子 U 3の 8 ビッ トの S D画素データは、 シフタ 2 3 2 により、 L S B側に 3 ビッ ト分シフ 卜 され、 5 ビッ 卜の S D画素データ と して、 マルチプレクサ 2 3 3 に入力されている。 マルチプレクサ 2 3 3 は、 シフタ 2 3 1 またはシフタ 2 3 2 により入力された S D画素データのうち一方を、 選択信号に対応して選択するよ う になされている。 マルチプレクサ 2 3 3の出力は、 レジスタ 2 3 4 とレジスタ 2 3 5 を介して、 加算器 2 3 6 に供給されている。
シフタ 2 3 7 は、 端子 U 3から入力される 8 ビッ トのデータを L S B側に 3 ビ ッ ト分シフ ト して、 5 ビッ トのデータ と して加算器 2 3 6 に供給している。 加算 器 2 3 6 は、 レジスタ 2 3 5 と シフタ 2 3 7 より供給された、 それぞれ 5 ビッ ト のデータを加算し、 6 ビッ トのデータ と して、 レジスタ 2 3 8 を介して加算器 2 3 9 に供袷している。
シフタ 2 4 0 は、 端子 J 2の 8 ビッ 卜の S D画素データを、 2 ビッ ト分だけ L S B側にシフ ト して、 6 ビッ 卜のデータ と して、 マルチプレクサ 2 4 2 に供給し ている。 シフタ 2 4 1 は、 端子 J 4の 8 ビッ トの S D画素データを 2 ビッ ト分だ け L S B側にシフ ト して、 6 ビッ トのデータ と してマルチプレクサ 2 4 2 に供紿 している。 マルチプレクサ 2 4 2 は、 選択信号に対応して、 2つの入力のうちの 一方を選択し、 レジスタ 2 4 3 を介して加算器 2 3 9 に供給している。
加算器 2 3 9 は、 レジスタ 2 3 8の出力と、 レジスタ 2 4 3の出力を加算し、 7 ビッ 卜のデータをレジスタ 2 4 4を介して加算器 2 4 5 に供給している。
シフタ 2 4 6 は、 端子 J 4 より供給される 8 ビッ トのデータを 1 ビッ ト分だけ L S B側にシフ 卜 して、 7 ビッ トのデータ と して加算器 2 4 5 に供給している。 加算器 2 4 5 は、 レジスタ 2 4 4の出力と、 シフタ 2 4 6 との出力とを加算し、 8 ビッ 卜のデータをレジスタ 2 4 7 を介して出力するよう になされている。 なお、 図 2 6 における、 シフタ 2 3 1 , 2 3 2 , 2 3 7 , 2 4 0 , 2 4 1， 2
4 6 は、 実質的には M S B側から所定のビッ トだけを後段に配線することで実現 することができる。
図 2 7 に示すよう に、 モー ト 1 において生成される H D画素 y c i， y c 2 と、 端子 J 3の注目 S D画素との距離を a 1、 H D画素 y c l, y c 2 と端子 U 3の S D画素との距離を b l、 H D画素 y c l， y c 2 と端子 U 4， U 2の S D画素との 距離を c 1 、 さ らに H D画素 y c l， y c 2 と端子 J 4， J 2の S D画素との距離 を d l とするとき、 それらの逆数の比は次のよう になる。
1 / a 1 ： 1 / b 1 ： 1 / c 1 ： 1 / d 1 = 1 / 2 ： 1 / 8 : 1 / 8 : 1 / 4 同様に、 モー ド 2 において生成される H D画素 y c 3, y c 4 から端子 J 3の S D画素までの距離を a 2、 端子 J K 3の S D画素までの距離を b 2、 端子 K 4， Κ 2 までの距離を c 2、 端子 J 4， J 2の S D画素までの距離を d 2 とするとき 、 その距離の逆数の比は次のよう になる。
l / a 2 : i / b 2 : i / c 2 : l / d 2 = 3 / 8 ： 3 / 1 6 ： 3 / 1 6 ： 1 / 4
次に、 図 2 8 のタイ ミ ングチャー ト を参照して、 その動作について説明する。 いま、 図 2 7 に示すよう に、 端子 U 1 乃至 U 5 に S D画素 A ' 乃至 I ' が順次入 力され、 端子 J 1 乃至 J 5 に S D画素 A乃至 I が、 順次供給されるものとすると 、 図 2 8 に示すよう に、 各端子 U 1 乃至 U 5、 または各端子 J 1 乃至 J 5の画素 データ は、 隣の端子より、 1 ク ック分ずつ、 順次遅れることになる。
マルチプレクサ 2 3 3 は、 画素データのシフ 卜の周期に対して、 1 ノ 2の周期 で、 2つの入力のうちの一方の入力を交互に選択する。 従って、 図 2 8 に示すよ う に、 レジスタ 2 3 4 は、 所定のタイ ミ ングにおいて、 シフタ 2 3 1 よ り供給さ れる S D画素 E ' を保持したとすると、 次のタイ ミ ングにおいては、 シフタ 2 3 2 より供給される S D画素 C ' を保持する。 レジスタ 2 3 4 に保持された S D画 素 E , C ' は、 後段のレジスタ 2 3 5 に順次転送される。
レジスタ 2 3 5 に S D画素 E ' が保持され、 加算器 2 3 6の一方の入力に供給 されたとき、 加算器 2 3 6の他方の入力には、 シフタ 2 3 7から S D画素 D ' が 供給される。 加算器 2 3 6 は、 2つの入力を加算し、 レジスタ 2 3 8 に出力する ので、 レジスタ 2 3 8 には、 データ E ' 十 D ' が保持される。 そして、 次のタイ ミ ングにおいては、 加算器 2 3 6 は、 レジスタ 2 3 5 に保持されている S D画素 ' と、 シフタ 2 3 7 より供給される S D画素 とを加算するので、 レジスタ 2 3 8 にはデータ C ' + D ' が保持される。
同様に、 データ転送周期の 1 / 2の周期で、 2つの入力のうちの一方を交互に 選択し 出力するマルチプレクサ 2 4 2 は、 レジスタ 2 3 8がデータ C ' + D ' を保持しているタィ ミ ングのと き、 シフタ 2 4 0 よ り供給される S D画素 Eを選 択し、 レジスタ 2 4 3 に保持させ、 レジスタ 2 3 8 にデータ C ' + D ' が保持さ れているタ イ ミ ングにおいては、 S D画素 Cをレジスタ 2 4 3 に保持させる。 加算器 2 3 9 は、 レジスタ 2 3 8 とレジスタ 2 4 3 に保持されているデータを 加算し、 レジスタ 2 4 4 に出力するので、 レジスタ 2 4 4 は、 レジスタ 2 3 8 に データ E ' + D ' が保持され、 レジスタ 2 4 3 にデータ Eが保持されている状態 の次のタイ ミ ングにおいては、 この 2つのデータを加算したデータ E ' 十 D + E を保持する。 そして、 レジスタ 2 4 4 は、 さ らに次のタィ ミ ングにおいては、 デ 一 ^ ' + D ' + Cを保持する。
レジスタ 2 4 4 にデータ E ' + D + Eが保持されたタイ ミ ングにおいて、 シフ タ 2 4 6 は、 データ Dを出力する。 従って、 加算器 2 4 5 によ り、 レジスタ 2 4 4 に保持されたデータ + D + Eと、 シフ タ 2 4 6 より出力されたデータ Dと が加算され、 レ ジス タ 2 4 7 にデータ E ' + D ' + E + Dが保持される。 同様に 、 次のタイ ミ ングにおいては、 レジスタ 2 4 4 にデータ C ' + D ' + Cが保持さ れ、 シフタ 2 4 6 よりデータ Dが供給されるので、 レジスタ 2 4 7 には、 データ C ' + D ' + C + Dが保持される。
図 2 7 を参照して説明したよう に。 データ E ' ， C ' , D ' , E， C， Dは、 それぞれ各端子の画素データ に対し、 次の関係を有している。
E ' = ( 1 , 8 ) U 2
C ' = ( 1 / 8 ) U 4
D ' = ( 1 / 8 ) U 3
E = ( 1 / 4 ) J 2
C = ( 1 / 4 ) J 4
D = ( 1 / 2 ) J 3
従って、 データ E ' + D ' + E + Dは、 次式で表される H D画素 y c 2 を表し ている。
y c 2 = ( 1 / 8 ) U 2 + ( 1 / 8 ) U 3 + ( 1 / 4 ) J 2 十 ( 1 / 2 ) J 3 また、 データ C ' + D ' + C + Dは、 次式で表される H D画素 y c 1 を表すこ とになる。
y c 1 = ( 1 / 8 ) U 4 + ( 1 / 8 ) U 3 + ( 1 / 4 ) J 4 + ( 1 / 2 ) J 3 以上においては、 モー ド 1 において H D画素 y c 1 ， y c 2 を求める場合を説 明したが、 モー ド 2 において H D画素 y c 3， y c 4 を求める場合も、 上述した 式に従って、 通常の補間処理によ り演算が行われる。
以上においては、 N T S C方式の S D信号を、 ハイ ビジヨ ンの H D信号に変換 する場合を例と して説明したが、 本発明は、 このよう な方式に限定されるもので はない。 要は、 低品位の画素データから高品位の画素データを生成する場合に応 用することが可能である。
なお、 本発明の主旨を逸脱しない範囲において、 さまざまな変形や応用例が考 え得る。 従って、 本発明の要旨は、 実施例に限定されるものではない。
以上のごと く 本発明の信号変換装置および信号変換方法によれば、 輝度信号成 分については、 ク ラスに対応する学習によって得られた係数を積和演算するよう にし、 色信号成分については、 信号変換前の画像信号と信号変換後の走査線の位 置関係に基づいた係数と色信号成分とを積和演算するこ とで、 積和演算をするよ う にしたので、 係数記億のための容量を小さ く し、 小型化、 低コス ト化を図るこ とが可能となる。 産業上の利用可能性
N T S C方式の画像をハイ ビジョ ン方式のテレビジョ ン受像器で表示するため 、 N T S C方式の S D信号をハイ ビジョ ン方式の H D信号に変換する信号変換装 置のよう に、 低品位の画素データから高品位の画素データを生成する場合等に利 用できる。

Claims

請求の範囲
1. 第 1 のディ ジタル画像信号をその第 1 のディ ジタル画像信号とは異なる第 2 のディ ジタル画像信号に変換する信号変換装置において、
上記第 1 のディ ジタ ル画像信号を輝度信号成分と色信号成分に変換する変換回 路と、
上記第 1 のディ ジタル画像信号の輝度信号成分を、 上記第 2のディ ジタル画像 信号の輝度成分に変換するための係数をク ラス毎に記憶するメ モリ と、
上記第 1 のディ ジタル画像信号の輝度信号成分からク ラスを決定するク ラス分 類回路と、
上記ク ラス分類回路によって決定されたク ラスに対応する係数を上記メ モ リ か ら読み出し、 その読み出された係数と上記第 1 のディ ジタ ル画像信号の輝度信号 成分を積和演算して、 上記第 2のディ ジタ ル画像信号の輝度信号成分を求める第 1 の演算回路と、
上記第 1 のディ ジタル画像信号と上記第 2のディ ジタル画像信号との走査線の 位置関係に基づいた係数と上記第 1 のディ ジタル画像信号の色信号成分とを積和 演算して、 上記第 2のディ ジタル画像信号の色信号成分を求める第 2 の演算回路 と、
からなることを特徴とする信号変換装置。
2. 請求の範囲第 1 項に記載の信号変換装置において、 上記第 2 の演算回路は、 上記第 2のディ ジタル画像信号の色信号成分を、 ビッ ト シフ トするこ とによ り所 定の係数を乗算するとともに、 その乗算値を他の乗算値と加算するこ とによ り積 和演算を行い、 上記第 2のディ ジタル画像信号の色信号成分を求める
よう になされていることを特徴とする信号変換装置。
3. 請求の範囲第 1 項に記載の信号変換装置において、 上記ク ラス分類回路は、 上記第 1 のディ ジタル画像信号の空間的特徴と動き量とからク ラスを決定するこ とを特徴とすることを特徴とする信号変換装置。
4. 請求の範囲第 1 項に記載の信号変換装置において、 さ らに、 上記第 2のディ ジタル画像信号を得るための第 1 のディ ジタル画像信号の輝度信号成分のタ ップ 数を縮退する第 1 の縮退回路を有することを特徴とする信号変換装置。
5. 請求の範囲第 4項に記載の信号変換装置において、 さ らに、 上記第 1 のディ ジタル画像信号の第 1 の領域の空間的特徴と上記第 1 の領域よ り大きい上記第 1 のディ ジタル画像信号の第 2の領域の空間的特徴とを比較することによって得ら れる比較結果に基づいて上記第 1 の縮退回路を制御する制御回路を有することを 特徴とする信号変換装置。
6. 請求の範囲第 1 項に記載の信号変換装置において、 上記ク ラス分類回路は、 上記ク ラスの数を縮退するよう になされていることを特徴とする信号変換装置。
7. 請求の範囲第 1 項に記載の信号変換装置において、 さ らに、 上記第 1 の演算 回路に上記第 1 のディ ジタル画像信号の輝度信号成分の走査線の順番を、 第 1 の モー ドと第 2のモー ドに応じて変更する第 1 の変更回路と、
上記第 1 の演算回路からの出力される上記第 2のディ ジタル画像信号の走査線 の順番を、
上記第 1 の変更回路によって変更される前の順番に変更する第 2の変更回路と からなることを特徴とする信号変換装置。
8. 請求の範囲第 4項に記載の信号変換装置において、 上記第 1 の演算回路は、 第 1 のモー ドに対応する第 1 の積和回路と第 2 のモー ドに対応する第 2 の積和回 路を有し、 上記第 1 の縮退回路は、 上記第 1 のモー ドに対応する第 1 のタ ップ縮 退回路と上記第 2のモー ドに対応する第 2のタ ップ縮退回路を有することを特徴 とする信号変換装置。
9. 請求の範囲第 1 項に記載の信号変換装置において、 上記メ モ リ に記憶されて いるク ラス毎の係数は、 上記第 2のディ ジタル画像信号の解像度を有する学習信 号から生成されていることを特徴とする信号変換装置。
1 0 . 請求の範囲第 1 項に記載の信号変換装置において、 上記各回路は、 1 チップ で構成されていることを特徴とする信号変換装置。
1 1 . 第 1 のディ ジタル画像信号をその第 1 のディ ジタル画像信号とは異なる第 2 のディ ジタル画像信号に変換する信号変換方法において、
上記第 1 のディ ジタル画像信号を輝度信号成分と色信号成分に変換し、 上記第 1 のディ ジタル画像信号の輝度信号成分からク ラスを決定するク ラス分 類回路と、
上記決定されたク ラスに対応する上記第 1 のディ ジタル画像信号の輝度信号成 分を上記第 2のディ ジタル画像信号の輝度成分に変換するための係数をメ モリか ら読み出し、 その読み出された係数と上記第 1 のディ ジタル画像信号の輝度成分 を積和演算して、 上記第 2のディ ジタル画像信号の輝度信号成分を求め、 上記第 1 のディ ジタル画像信号と上記第 2のディ ジタル画像信号との走査線の 位置関係に基づいた係数と上記第 1 のディ ジタル画像信号の色信号成分とを積和 演算して、 上記第 2のディ ジタル画像信号の色信号成分を求め、
よう になされていることを特徴とする信号変換方法。
12. 請求の範囲第 1 1 項に記載の信号変換方法において、 上記第 2の演算ステツ プは、 上記第 1 のディ ジタル画像信号の色信号成分を、 ビッ ト シフ トすることに より所定の係数を乗算するとともに、 その乗算値を他の乗算値と加算することに よ り積和演算を行い、 上記第 2のディ ジタ ル画像信号の色信号成分を求める よう になされていることを特徴とする信号変換方法。
13. 請求の範囲第 1 1 項に記載の信号変換方法において、 上記ク ラス分類ステツ プは、 上記第 1 のディ ジタル画像信号の空間的特徴と動き量とからク ラスを決定 することを特徴とする信号変換方法。
14. 請求の範囲第 1 1 項に記載の信号変換方法において、 さ らに、 上記第 2のデ ィ ジタル画像信号を得るための第 1 のディ ジタル画像信号の輝度信号成分のタ ッ プ数を縮退するよう になされていることを特徴とする信号変換方法。
1 5. 請求の範囲第 1 4項に記載の信号変換方法において、 さ らに、 上記第 1 のデ ィ ジタル画像信号の第 1 の領域の空間的特徴と上記第 1 の領域より大きい上記第 1 のディ ジタル画像信号の第 2の領域の空間的特徴とを比較することによって得 られる比較結果に基づいて上記タ ップ数の縮退動作を制御するよう になされてい ることを特徴とする信号変換方法。
1 6. 請求の範囲第 1 1 項に記載の信号変換方法において、 上記ク ラス分類ステツ プは、 上記ク ラスの数を縮退するよう になされていることを特徴とする信号変換 方法。
1 7. 請求の範囲第 1 1 項に記載の信号変換方法において、 さ らに、 上記第 1 の演 算動作を行う前に上記第 1 のディ ジタル画像信号の輝度信号成分の走査線の順番 を、 第 1 のモー ドと第 2のモー ドに応じて変更し、
上記第 1 の演算動作後に、 上記第 2のディ ジタ ル画像信号の走査線の順番を、 上記第 1 の変更回路によって変更される前の順番に変更するよう になされている ことを特徴とする信号変換方法。
1 8. 請求の範囲第 1 1 項に記載の信号変換方法において、 上記メ モ リ に記憶され ているク ラス毎の係数は、 上記第 2のディ ジタル画像信号の解像度を有する学習 信号から生成されていることを特徴とする信号変換方法。
補正書の請求の範囲
[ 1 9 9 8年 5月 1 5日 （1 5 . 0 5 . 9 8 ) 国際事務局受理：出願当初の請求の範囲 1 , 2 , 1， 1 5， 及び 1 7は補正された；他の請求の範囲は変更なし。 （4頁） ]
1. (変更） 第 1のディジタル画像信号をその第 1のディジタル画像信号とは異 なる第 2のディジタル画像信号に変換する信号変換装置において、
上記第 1のディジタル画像信号を輝度信号成分と色信号成分に変換する変換回 路と、
上記第 1のディジタル画像信号の輝度信号成分を、 上記第 2のディジタル画像 信号の輝度信号成分に変換するための係数をクラス毎に記憶するメモリ と、 上記第 1のディジタル画像信号の輝度信号成分からクラスを決定するクラス分 類回路と、
上記クラス分類回路によって決定されたクラスに対応する係数を上記メモリか ら読み出し、 その読み出された係数と上記第 1のディジタル画像信号の輝度信号 成分を積和演算して、 上記第 2のディジタル画像信号の輝度信号成分を求める第 1の演算回路と、
上記第 1のディジタル画像信号と上記第 2のディジタル画像信号との走査線の 位置関係に基づいた係数と上記第 1のディジタル画像信号の色信号成分とを積和 演算して、 上記第 2のディジタル画像信号の色信号成分を求める第 2の演算回路 と、
からなることを特徴とする信号変換装置。
2. (変更） 請求の範囲第 1項に記載の信号変換装置において、 上記第 2の演算 回路は、 上記第 1のディジタル画像信号の色信号成分を、 ビットシフトすること により所定の係数を乗算するとともに、 その乗算値を他の乗算値と加算すること により積和演算を行い、 上記第 2のディジタル画像信号の色信号成分を求める ようになされていることを特徴とする信号変換装置。
3. 請求の範囲第 1項に記載の信号変換装置において、 上記クラス分類回路は、 上記第 1のディジタル画像信号の空間的特徴と動き量とからクラスを決定するこ とを特徴どすることを特徴とする信号変換装置。
37 補正された用紙 (条約第 19条)
4. 請求の範囲第 1項に記載の信号変換装置において、 さらに、 上記第 2のディ ジタル画像信号を得るための第 1のディジタル画像信号の輝度信号成分のタップ 数を縮退する第 1の縮退回路を有することを特徴とする信号変換装置。
5. 請求の範囲第 4項に記載の信号変換装置において、 さらに、 上記第 1のディ ジタル画像信号の第 1の領域の空間的特徴と上記第 1の領域より大きい上記第 1 のディジタル画像信号の第 2の領域の空間的特徴とを比較することによって得ら れる比較結果に基づいて上記第 1の縮退回路を制御する制御回路を有することを 特徴とする信号変換装置。
6. 請求の範囲第 1項に記載の信号変換装置において、 上記クラス分類回路は、 上記クラスの数を縮退するようになされていることを特徴とする信号変換装置。
7. 請求の範囲第 1項に記載の信号変換装置において、 さらに、 上記第 1の演算 回路に上記第 1のディジタル画像信号の輝度信号成分の走査線の順番を、 第 1の モードと第 2のモードに応じて変更する第 1の変更回路と、
上記第 1の演算回路からの出力される上記第 2のディジタル画像信号の走査線 の順番を、
上記第 1の変更回路によって変更される前の順番に変更する第 2の変更回路と からなることを特徴とする信号変換装置。
8. 請求の範囲第 4項に記載の信号変換装置において、 上記第 1の演算回路は、 第 1のモ一ドに対応する第 1の積和回路と第 2のモードに対応する第 2の積和回 路を有し、 上記第 1の縮退回路は、 上記第 1のモードに対応する第 1のタップ縮 退回路と上記第 2のモ一ドに対応する第 2のタップ縮退回路を有することを特徴 とする信号変換装置。
9. 請求の範囲第 1項に記載の信号変換装置において、 上記メモリに記憶されて いるクラス毎の係数は、 上記第 2のディジタル画像信号の解像度を有する学習信 号から生成されていることを特徴とする信号変換装置。
10. 請求の範囲第 1項に記載の信号変換装置において、 上記各回路は、 1チップ で構成されていることを特徴とする信号変換装置。
38 補正された用教 (条約第 19条)
11. (変更） 第 1のディジタル画像信号をその第 1のディジタル画像信号とは異 なる第 2のディジタル画像信号に変換する信号変換方法において、
上記第 1のディジタル画像信号を輝度信号成分と色信号成分に変換し、 上記第 1のディジタル画像信号の輝度信号成分から分類すべきクラスを決定し 上記決定されたクラスに対応する上記第 1のディジタル画像信号の輝度信号成 分を上記第 2のディジタル画像信号の輝度成分に変換するための係数をメモリか ら読み出し、 その読み出された係数と上記第 1のディジタル画像信号の輝度信号 成分との第 1の積和演算を実行して、 上記第 2のディジタル画像信号の輝度信号 成分を求め、
上記第 1のディジタル画像信号と上記第 2のディジタル画像信号との走査線の 位置関係に基づいた係数と上記第 1のディジタル画像信号の色信号成分との第 2 の積和演算を実行して、 上記第 2のディジタル画像信号の色信号成分を求める ようになされていることを特徴とする信号変換方法。
12. 請求の範囲第 1 1項に記載の信号変換方法において、 上記第 2の演算ステツ プは、 上記第 1のディジタル画像信号の色信号成分を、 ビットシフトすることに より所定の係数を乗算するとともに、 その乗算値を他の乗算値と加算することに より積和演算を行い、 上記第 2のディジタル画像信号の色信号成分を求める ようになされていることを特徴とする信号変換方法。
13. 請求の範囲第 1 1項に記載の信号変換方法において、 上記クラス分類ステツ プは、 上記第 1のディジタル画像信号の空間的特徴と動き量とからクラスを決定 することを特徴とする信号変換方法。
14. 請求の範囲第 1 1項に記載の信号変換方法において、 さらに、 上記第 2のデ ィジタル画像信号を得るための第 1のディジタル画像信号の輝度信号成分のタツ プ数を縮退するようになされていることを特徴とする信号変換方法。
15. (変更） 請求の範囲第 1 4項に記載の信号変換方法において、 さらに、 上記 第 1のディジタル画像信号の第 1の領域の空間的特徴と上記第 1の領域より大き
39 铺正された用紙 (条約第 19条) い上記第 1のディジタル画像信号の第 2の領域の空間的特徴とを比較することに よって得られる比較結果に基づいて上記タップ数の縮退動作を制御することを特 徴とする信号変換方法。
16. 請求の範囲第 1 1項に記載の信号変換方法において、 上記クラス分類ステツ プは、 上記クラスの数を縮退するようになされていることを特徴とする信号変換 方法。
17. (変更） 請求の範囲第 1 1項に記載の信号変換方法において、 さらに、 上記 第 1の演算動作を行う前に上記第 1のディジタル画像信号の輝度信号成分の走査 線の順番を、 第 1のモードと第 2のモードに応じて変更し、
上記第 1の演算動作後に、 上記第 2のディジタル画像信号の走査線の順番を、 上記第 1のディジタル画像信号の輝度信号成分の走査線の順番を変更する前の順 番に再び変更することを特徴とする信号変換方法。
18. 請求の範囲第 1 1項に記載の信号変換方法において、 上記メモリに記憶され ているクラス毎の係数は、 上記第 2のディジタル画像信号の解像度を有する学習 信号から生成されていることを特徴とする信号変換方法。
40 補正された用紙 (条約第 19条)
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