KR19990082457A

KR19990082457A - 신호 변환 장치 및 방법

Info

Publication number: KR19990082457A
Application number: KR1019980706190A
Authority: KR
Inventors: 다카시 호리시; 데츠지로 콘도
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1996-12-11
Filing date: 1997-12-11
Publication date: 1999-11-25
Also published as: KR100504976B1; CN1097965C; US6356310B1; AU5410398A; WO1998026607A1; DE69722381D1; EP0883303A4; EP0883303B1; DE69722381T2; EP0883303A1; MX9805333A; CN1210653A; AU719477B2

Abstract

지연 레지스터부(31)는 휘도 신호의 SD 픽셀을 유지하고, 클래스 분류부(33)는 클래스를 분류하고, 계수 RAM부(40)로부터 결정 결과에 대응하는 계수를 판독하고, 합산부(38)로 계수를 출력한다. 합산부(38)는 지연 레지스터부(31)로부터 17개 탭에 대한 픽셀 데이터를 캡처하고, 픽셀 데이터를 7개의 탭으로 변환하고, 합산부(38)로 출력한다. 합산부(38)는 픽셀 데이터화 계수의 합산 연산을 수행하고, 연산 결과를 HD 픽셀로서 출력한다. 보간 픽셀 연산부(42)는 컬러 신호의 HD 픽셀을 생성하기 위해, 휘도 신호의 경우와는 다른 간단한 보간 처리를 컬러 신호 성분의 픽셀 데이터에 적용한다.

Description

신호 변환 장치 및 방법

일본 내에서의 표준 텔레비전 방송은 NTSC 시스템을 이용한다. 그러나, 최근 하이 비전(hi-vision)으로 나타나는 고품질 텔레비전 방송 시스템이 발전되어 점차 확산되고 있다. NTSC 시스템의 경우에 있어서, 주사선의 수는 525로 설정되고, 형태비는 4:3으로 설정되어 있다. 그러나, 하이 비전 시스템의 경우에 있어서는 주사선은 1,125로 설정되고, 형태비는 16:9로 설정되어 있다. 따라서, 하이 비전 시스템을 이용하는 경우에는 더 높은 해상도를 갖춘 실재적 화상을 즐길 수 있는 것이다.

하이 비전 시스템에 따른 텔레비전 수상기에 NTSC 시스템에 따른 화상을 디스플레이하기 위해서는 NTSC 시스템에 따른 비디오 신호에 대응하는 SD(Standard Definition) 신호를 더 높은 해상도 비디오 신호에 대응하는 HD(High Definition) 신호로 변환하는 것이 필수적인 것이다. 이후, 더 많은 수로 변환되기 전의 신호는 SD 신호, SD 데이터 또는 SD 픽셀로 적당히 언급되고, 더 많은 수로 변환된 후의 신호는 HD 신호, HD 데이터 또는 HD 픽셀로 언급된다.

SD 신호에서 HD 신호로의 변환은 수직 방향 및 수평 방향에서 단순 보간(interpolation)으로 수행되어 왔다.

그러나, 보간이 종속된 FIR 필터로 수행되기 때문에, HD 신호의 해상도는 원래의 SD 신호와 같은 것이다. 보통 화상이 변환 목적으로 이용되는 경우, 수직 보간은 인-필드 처리를 통해서 수행되지만, 인터-필드 관계는 이용되지 않기 때문에, HD 신호의 해상도는 정지 화상부에서의 변환 손실에 기인해서 SD 신호의 해상도 보다 떨어지게 된다.

따라서, 본 출원인은 각 클래스에 대한 연구를 통해서 앞서 얻은 예측 계수를 이용함으로써, 입력 신호로서 작용하는 화상 신호 레벨에서 3차원(공간-시간) 배치에 따른 클래스 배치를 수행하고, HD 신호로서 최적 평가값이 작용하는 일본 특허 출원 번호 제6-205934호를 제안하였다.

그러나, 상기 제안된 시스템에 의한 각각의 휘도 신호 및 컬러 신호를 처리함으로써 얻어질 수 있는 고해상도 화상을 통해서는 계수를 저장하기 위한 ROM의 용량이 증가하고, 장치의 크기가 증가하며, 더욱이 비용이 증가하게 되는 문제가 발생하였다.

본 발명은 신호 변환 장치 및 방법에 관한 것으로, 특히 휘도 신호 및 컬러 신호의 성분을 효과적으로 처리함으로써, 고해상도 화상 신호를 생성할 수 있는 신호 변환 장치 및 방법에 관한 것이다.

도 1은 본 발명의 신호 변환 장치의 구조 예를 도시한 블록도.

도 2는 전진 방향에서 도 1의 주사선 변환 회로(8)의 동작을 설명하기 위한 설명도.

도 3은 후진 방향에서 도 1의 주사선 변환 회로(8)의 동작을 설명하기 위한 설명도.

도 4는 도 1의 해상도 생성부(9)에 의한 처리를 설명한 설명도.

도 5는 SD 픽셀과 HD 픽셀간의 위치 관계를 설명한 설명도.

도 6은 도 1의 해상도 생성부(9)의 구조 예를 도시한 블록도.

도 7은 도 6의 지연 레지스터부(31)의 구조 예를 도시한 블록도.

도 8은 도 6의 최대 및 최소값 연산부(32)의 구조 예를 도시한 블록도.

도 9는 도 8의 비교 다수 선택 회로(61)의 구조 예를 도시한 블록도.

도 10은 도 8의 비교 소수 선택 회로(65)의 구조 예를 도시한 블록도.

도 11은 공간 클래스 픽셀의 범위를 설명하기 위한 설명도.

도 12는 소수 영역에서의 픽셀을 설명하기 위한 설명도.

도 13은 다수 영역에서 픽셀을 설명하기 위한 설명도.

도 14는 도 6에서 이동 결정 회로(34)의 구조 예를 도시한 블록도.

도 15는 도 14의 절대값 연산 회로(101)에 의한 처리를 설명하기 위한 설명도.

도 16은 도 6의 클래스 분류부(33)의 구조 예를 도시한 블록도.

도 17은 도 16의 어드레스 퇴보 회로(141)의 구조 예를 도시한 블록도.

도 18은 도 16의 클래스 퇴보 회로(142)의 구조 예를 도시한 블록도.

도 19는 도 16의 클래스 퇴보 회로(142)의 동작을 설명하기 위한 설명도.

도 20은 짧은 탭 모드에서 픽셀의 범위를 설명하기 위한 설명도.

도 21은 도 6의 탭 퇴보부(35)의 구조 예를 도시한 블록도.

도 22는 7 탭의 픽셀의 범위를 설명하기 위한 설명도.

도 23은 17 탭 픽셀의 범위를 설명하기 위한 설명도.

도 24는 도 6의 계수 RAM부(40)의 구조 예를 도시한 블록도.

도 25는 도 6의 합산부(38)의 구조 예를 도시한 블록도.

도 26은 도 6의 보간 픽셀 연산부(42)의 구조 예를 도시한 블록도.

도 27은 도 26의 보간 픽셀 연산부(42)의 동작을 설명하기 위한 설명도.

도 28은 도 26의 보간 픽셀 연산부의 동작을 설명하기 위한 타이밍 챠트.

본 발명은 상기 문제를 해결하기 위해 이루어진 것으로, 크기 축소 및 비용 절약을 실현할 수 있게 되는 신호 변환 장치 및 신호 변환 방법을 제공하는 것이다.

상기 문제점을 해결하기 위해, 본 발명에 있어서, 제 1 디지털 화상 신호를 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하기 위한 신호 변환 장치는, 상기 제 1 디지털 화상 신호를 휘도 신호 성분 및 컬러 신호 성분으로 변환하기 위한 변환 회로, 상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위한 계수를 각 클래스에 대해 기억하기 위한 메모리, 상기 제 1 디지털 화상 신호의 휘도 성분으로부터 클래스를 결정하기 위한 클래스 분류 회로, 상기 메모리로부터 상기 클래스 분류 회로에 의해 결정된 클래스에 대응하는 계수를 판독하고, 상기 제 1 디지털 화상 신호의 휘도 신호와 판독 계수의 합산 연산을 수행하고, 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻기 위한 제 1 연산 회로, 및 상기 제 1 디지털 화상 신호의 주사선의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 컬러 신호 성분을 합산 연산하고, 상기 제 2 디지털 화상 신호의 컬러 신호 성분을 얻기 위한 제 2 연산 회로가 제공된다.

또한, 본 발명에 있어서, 제 1 디지털 화상 신호를 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하기 위한 신호 변환 방법은, 상기 제 1 디지털 화상 신호는 휘도 신호 성분 및 컬러 신호 성분으로 변환되고, 상기 제 1 디지털 화상 신호의 휘도 신호 성분으로부터 클래스를 결정하고, 상기 결정된 클래스에 대응하는 상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위한 계수를 메모리로부터 판독하고, 그 판독된 계수와 상기 제 1 디지털 화상 신호의 휘도 신호 성분과의 제 1 합산 연산을 실행해서 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻고, 상기 제 1 디지털 화상 신호와 상기 제 2 디지털 화상 신호의 주사선의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 컬러 신호 성분과의 제 2 합산 연산을 실행해서 상기 제 2 디지털 화상 신호의 컬러 신호 성분을 얻는다.

도 1은 본 발명의 신호 변환 장치의 구조를 도시한 블록도이다. 예컨대, NTSC 시스템과, 디지털 VTR의 사항인 D1에 따른 디지털 화상 데이터는 인터페이스(1)에 입력된다. 인터페이스(1)는 수직 싱크 신호(H), 수평 싱크 신호(V), 및 입력 화상 데이터로부터의 싱크 신호(F)를 분리 및 발췌하고, PLL-클럭 발생 제어 회로(2)로 출력한다. PLL-클럭 발생 제어 회로(2)는 입력 신호와 동기적인 클럭을 발생하고 각 회로로 공급한다.

또한, 인터페이스(1)는 입력 화상 데이터로부터 휘도 신호(Y) 및 컬러 신호(U,V)를 분리하고, 매트릭스 변환 회로(3)로 출력한다. 매트릭스 변환 회로(3)는 입력 신호에 따른 컬러-차 신호(Pb,Pr)를 발생하고, 시간-분할 회로(7)로 출력한다. 시간 분할 회로(7)는 입력 컬러-차 신호(Pb,Pr)를 시간-분할하고, 라인 메모리(6)로 공급한다.

매트릭스 변환 회로(3)는 라인 메모리(6)로 휘도 신호(y)를 직접 공급하고, 또한 종속된 필드 메모리(4)와 필드 메모리(5)를 통해서 라인 메모리(6)로 신호(Y)를 출력한다. 따라서, 현재 프레임에서의 휘도 신호, 1 필드 전의 휘도 신호, 및 1 프레임 전의 휘도 신호가 라인 메모리(6)로 공급된다.

선 메모리(6)는 현재 필드의 7 라인에 대한 휘도 신호와, 1 필드 이전의 2 라인에 대한 휘도 신호, 및 1 프레임 이전의 3 라인에 대한 휘도 신호를 저장하고, 주사선 변환 회로(8)로 공급한다. 또한, 라인 메모리(6)는 시간-분할 회로(7)로부터 공급된 현재 필드의 3 라인에 대한 컬러 신호 데이터를 저장하고, 주사선 변환 회로(8)로 공급한다.

주사선 변환 회로(8)는 도 2에 도시한 바와 같이, 입력 신호(Y)와 컬러 신호(C)를 모드 1(도 4를 참조해서 이후 기술되는)에서 해상도 생성부(9)로 직접 출력한다. 그러나, 모드 2(도 4를 참조해서 이후 기술되는)에 있어서, 회로(8)는 각 필드의 휘도 신호 또는 컬러 신호가 수직으로 반전되도록, 즉 높은 주사선은 낮게 배치되게 주사선의 순서를 변환하여 신호를 해상도 생성부(9)로 출력한다.

해상도 생성부(9)는 초기화 회로(10)로부터 공급된 데이터에 대응하도록 초기화를 수행하고, 그 후 휘도 신호(Y)에 대응하는 주사선 변환 회로(8)로부터 입력되는 픽셀 데이터와, 컬러 신호(C)에 대응하는 픽셀 데이터(SD 데이터)를 서로 분리적으로 처리하여 픽셀 데이터(HD 데이터)를 생성한다.

즉, 도 4에 도시한 바와 같은 해상도 생성부(9)는 도 4에서 큰 원으로 나타낸 SD 데이터에 따라 도 4에서 작은 원으로 나타낸 HD 데이터를 생성한다. 도 4에 있어서, 연속선은 현재 필드의 픽셀 데이터를 나타내고, 파선은 최종 필드의 픽셀 데이터를 나타내는 것이다.

해상도 생성부(9)에 의해 발생된 HD 신호의 주사선의 순서는 주사선 변환 회로(11)에 의한 원래의 순서로 복귀된다. 즉, 주사선의 순서는 도 2에 도시한 바와 같이 모드 1에서 주사선 변환 회로(8)에 의해 변경되지 않기 때문에 주사선 변환 회로(11)는 그 자체의 순서로 해상도 생성부(9)로부터 입력된 HD 신호의 라인을 출력하는 것이다. 그러나, 모드 2에 있어서, 순서는 도 3에 도시한 바와 같이 주사선 변환 회로(8)에 의해 변경되기 때문에, 순서가 원래의 순서로 복귀하기 위한 처리가 수행된다. 주사선 변환 회로(11)로부터 출력된 휘도 신호 성분은 HD 필드 메모리(12)로 공급되고, 회로(11)로부터 출력된 컬러 신호 성분은 HD 필드 메모리(13)로 공급되며 각각 저장된다.

필드 메모리(12,13)에 있어서, 1,050 내지 1,125의 주사선 수를 변환하기 위한 처리가 각각 수행된 후, 주사선이 HD 인터페이스(14)로 공급된다. HD 인터페이스(14)는 입력 HD 신호를 처리하고, 그 신호를 하이-비전의 형태에 대응하는 HD 신호로 변환하고 출력한다.

이후 동작은 다음에 기술된다. 인터페이스(1)는 NTSC 시스템에 따른 입력 화상 데이터로부터 휘도 신호(Y) 및 컬러 신호(U,V)를 분리하고, 매트릭스 변환 회로(3)로 출력한다. 매트릭스 변환 회로(3)는 휘도 신호(Y)를 라인 메모리(6)로 공급하고, 또한 필드 메모리(4,5)를 통해서 1 프레임(2 필드)과 동등한 시간으로 신호(Y)를 지연한 후에 라인 메모리(6)로 신호(Y)를 출력한다. 이 경우에 있어서, 필드 메모리(4)에 의한 1 필드와 동등한 시간으로 지연된 휘도 신호도 라인 메모리(5)로 공급된다. 또한, 매트릭스 변환 회로(3)는 컬러 차 신호(Pb, Pr)를 발생하고, 시간 분할 회로(7)는 컬러 신호(Pb, Pr)를 시간-분할하여 라인 메모리(6)로 신호(Pb, Pr)를 공급한다.

선 메모리(6)는 입력 소정 필드의 7 라인에 대한 휘도 신호의 픽셀 데이터와, 필드 메모리(4,5)에 의해 지연되기 전의 3 라인 1 프레임에 대한 휘도 신호의 픽셀 데이터, 및 필드 메모리(4)로 지연된 2 라인에 대한 휘도 신호의 픽셀 데이터를 주사선 변환 회로(8)로 공급한다.

모드 1에 있어서, 주사라인 변환 회로(8)는 현재 필드의 7 라인에 대한 입력 휘도 신호와, 1 프레임 이전의 3 라인에 대한 휘도 신호, 및 1 프레임 이전의 3 라인에 대한 휘도 신호를 도 2에 도시한 바와 같은 그 자체의 순서로 해상도 생성부(9)로 직접 공급한다. 또한, 회로(8)는 3 라인에 대한 컬러 신호의 픽셀 데이터를 그 자체의 순서로 해상도 생성부(9)로 공급한다.

그러나, 모드 2에 있어서, 회로(8)는 현재 필드의 7 라인에 대한 휘도 신호를 해상도 생성부(9)로 공급하여 휘도 신호의 순서를 변경함으로써, 도 3에 도시한 바와 같이, 최상위 라인을 최하위 라인으로 가져오고, 최하위 라인을 최상위 라인으로 가져오게 된다. 또한, 회로(8)는 1 프레임 이전의 필드의 휘도 신호와, 1 필드 이전의 휘도 신호를 해상도 생성부(9)로 공급하여 신호의 순서를 변경함으로써, 최상위 라인을 최하위 라인으로 가져오고, 최하위 라인을 최상위 라인으로 가져오게 된다. 또한, 회로(8)는 3 라인에 대한 컬러 차 신호를 해상도 생성부(9)로 공급하여 신호의 순서를 변경함으로써, 최상위 라인의 신호를 최상위 위치로 가져오고, 최하위 라인의 신호를 최하위 위치로 가져오게 된다.

다음, 모드 1 및 모드 2가 이하에 기술된다. 도 4에 도시한 바와 같이, 통지된 픽셀(noticed pixel)이 SD 픽셀(x13), SD 픽셀(x12)의 좌상부의 HD 픽셀(y1), 및 SD 픽셀(x13)의 우상부의 HD 픽셀(y2)로, 또한 SD 픽셀(x13)의 좌하부의 HD 픽셀(y3)과, SD 픽셀(x13)의 우하부의 HD 픽셀(y4)로 가정할 때는 SD 픽셀(x13)에 대응해서 발생된다. 모드 1은 상부측에서 2개의 HD 픽셀(y1,y2)을 생성하고, 모드 2는 하부측에서 HD 픽셀(y3,y4)을 생성한다.

도 5에 도시한 바와 같이, 각 필드에서 SD 픽셀간의 수직 간격을 1로 할 때, 한쪽 HD 픽셀(y1,y2)과 다른쪽 SD 픽셀(x13) 사이의 수직 간격은 1/8로 된다. 또한, 한쪽 HD 픽셀(y3,y4)과 다른쪽 SD 픽셀(x13) 사이의 간격은 3/8이 된다. 따라서, 한쪽 HD 픽셀(y1,y2)과 다른쪽 HD 픽셀(y3,y4) 사이의 수직 간격은 4/8이 된다.

해상도 생성부(9)는 SD 픽셀 데이터에 따른 HD 픽셀 데이터를 생성하고, 주사선 변환 회로(11)로 데이터를 출력한다. 다음, 해상도 생성부(9)의 동작은 도 6을 참조해서 이후에 기술된다.

주사선 변환 회로(11)는 휘도 신호의 각 라인의 픽셀 데이터와, 모드 1에서 입력된 컬러 신호의 각 라인의 픽셀 데이터를 그 자체의 순서로 필드 메모리(12 또는 13)로 출력한다. 해상도 생성부(9)에서는 525 주사선이 1,50 주사선으로 변환된다. 필드 메모리(12,13)에서는 1,050 주사선이 또한 1,125 주사선으로 변환되어 인터페이스(14)로 공급된다. 1,050 주사선이 또한 1,125 주사선으로의 변환은 75 더미 주사선을 부가함으로써 수행된다. 즉, 필드 메모리(12,13)로부터 실질적으로 효과가 없는 75 주사선을 판독함으로써 수행되는 것이다.

인터페이스(14)는 하이-비전의 형태에 대응하는 HD 신호로서 필드 메모리(12,13)로부터 공급된 컬러 신호(C)와 휘도 신호(Y)를 출력한다.

도 1의 실시예의 경우에 있어서, 1,050 주사선은 필드 메모리(12,13)에 의해서 1,125 주사선으로 변환된다. 그러나, 1,050 내지 1,125의 주사선의 수를 변경할 필요가 없을 때에는 필드 메모리(12,13)도 불필요한 것이다.

도 6은 해상도 생성부(9)의 상세한 구조를 도시한 것이다. 현재 필드의 3 라인에 대한 휘도 신호와, 1 프레임 이전의 3 라인, 및 1 필드 이전의 2 라인에 대한 휘도 신호는 주사선 변한 회로(8)로 공급되고, 주사선 변환 회로(8)로부터 지연 레지스터부(31)에 저장된다.

도 7은 지연 레지스터부(31)의 구조 예를 도시한 것이다. 지연 레지스터부(31)는 12 라인에 대한 레지스터(51-1 내지 51-12)로 제공되어 각각 12 라인에 대한 픽셀 데이터를 저장하고, P 레지스터는 각 라인에 종속되어 P 데이터 값이 유지될 수 있다. 예컨대, 레지스터(51-1-1 내지 51-1-P)는 최상위 라인에 종속되어 있고, 레지스터(51-2-1 내지 51-2-P)는 두 번째 라인에 종속되어 있다. 또한, 소정 레지스터에 의해 유지된 픽셀 데이터가 적당히 판독되어 클래스 분류부(33), 최대 및 최소값 연산부(32), 이동 결정부(34) 및 탭 퇴보부(35,36)로 공급된다. 공급되는 픽셀 데이터는 상기 부에 의존한다.

도 8은 최대-최소값 연산부(32)의 구조 예를 도시한 것이다. 도 8에 도시한 바와 같이, 최대 및 최소값 연산부(32)에 있어서, 소정 2 픽셀 데이터값은 비교 다수 선택 회로(61) 및 비교 소수 선택 회로(65)로 각각 공급된다. 비교 다수 선택 회로(61)는 2 입력 중 더 큰 하나를 선택하고, 선택된 픽셀 데이터를 레지스터(62)와, 비교 다수 선택 회로(63) 또는 비교 다수 선택 회로(64)로 공급한다. 레지스터(62)의 출력은 비교 다수 선택 회로(63)의 다른 입력에 공급되고, 비교 다수 선택 회로(63)의 출력은 비교 다수 선택 회로(64)의 다른 입력에 공급된다.

비교 소수 선택 회로(65)는 두 개의 데이터값 중 작은 것을 선택하여 레지스터(66)로 출력하고, 작은 픽셀 데이터를 비교 소수 선택 회로(67,68)의 하나의 입력에 공급한다. 레지스터(66)의 출력은 비교 소수 선택 회로(67)의 다른 입력에 공급되고, 비교 소수 선택 회로(67)의 출력은 비교 소수 선택 회로(68)의 다른 입력에 공급된다. 또한, 최대값은 비교 다수 선택 회로(64)로부터 출력되고, 최소값은 비교 소수 선택 회로(68)로부터 출력된다.

비교 다수 선택 회로(61)는 도 9에 도시한 바와 같이 구성되어 있다. 즉, 두 개의 입력은 멀티플렉서(71; MUX) 및 비교기(72)로 입력된다. 비교기(72)는 두 개의 입력 픽셀 데이터값의 크기를 비교하여 두 개의 데이터값 중 큰 것을 선택하기 위해 선택 신호를 멀티플렉서(71)로 출력한다. 멀티플렉서(71)의 출력은 레지스터(73)를 통해서 출력된다. 또한, 비교 다수 선택 회로(63,64)는 비교 다수 선택 회로(61)와 동일하게 구성되어 있다.

비교 소수 선택 회로(65)는 도 10에 도시한 바와 같이 구성되어 있다. 픽셀 데이터값은 멀티플렉서(81) 및 비교기(82)로 입력된다. 비교기(82)는 두 개의 입력 픽셀 데이터값을 비교하고 선택 신호를 출력함으로써, 멀티플렉서가 데이터 값 중 작은 것을 선택한다. 멀티플렉서(81)의 출력은 레지스터(83)를 통해서 출력된다.

다음, 동작이 다음에 기술된다. 예컨대 클래스 분류부(33)는 공간 내에 파형을 나타내기 위해 분류(공간 클래스)에 필요한 소정 범위에서 픽셀의 최대 및 최소값을 주로 요구한다. 최대 및 최소값 연산부(32)는 최대 및 최소값을 연산한다. 이 경우에 있어서, 도 11에 도시한 바와 같은 부분(32)은 HD 픽셀(y1,y2)을 발생하도록 도 4에 도시한 HD 픽셀(y1,y2)에 가까운 5개의 SD 픽셀(k1,k5)을 선택하고, 이들 5개의 픽셀의 최대 및 최소값을 변환한다.

이 경우에 있어서, SD 픽셀(k1,k2)은 비교 다수 선택 회로(61)에 대한 제 1 입력이다. 비교 다수 선택 회로(61)에 있어서, 비교기(72)는 SD 픽셀(k1,k2)의 크기를 비교하고 선택 신호를 출력함으로써, 멀티플렉서(71)는 그 중 큰 것을 선택한다. 결과적으로, SD 픽셀(k1,k2) 중 큰 것은 레지스터(73)로 유지된다. 이 데이터는 도 8의 레지스터(62)로 공급되고, 레지스터(62)에 의해 유지된다.

다음, 비교 다수 선택 회로(61)는 SD 픽셀(k3,k4)의 크기를 비교한다. 다음, 상기 기술한 것과 유사하게, 큰 픽셀이 레지스터(73)에 의해 유지된다. 레지스터(73)에 의해 유지된 SD 픽셀(k3,k4) 중 큰 것은 비교 다수 선택 회로(63)의 다른 입력에 공급된다. 비교 다수 선택 회로(63)는 레지스터(62)에 의해 유지된 SD 픽셀(k1,k2)과 레지스터(73)에 의해 유지된 SD 픽셀(k3,k4)을 비교해서 큰 것을 선택하여, 레지스터(&3)를 통해서 비교 다수 선택 회로(64)로 출력한다.

다음, 비교 다수 선택 회로(61)는 SD 픽셀(k5)과 픽셀(0; 가상 픽셀)을 비교한다. 이 경우에 있어서, SD 픽셀(k5)이 선택되고, 비교 다수 선택 회로(64)의 다른 입력으로 공급된다. 비교 다수 선택 회로(64)는 비교 다수 선택 회로(63)로부터 공급된 SD 픽셀과 비교 다수 선택 회로(61)로부터 공급된 SD 픽셀(k5)을 비교해서 그 중 큰 것을 선택 및 출력한다. 따라서, 비교 다수 선택 회로(64)는 SD 픽셀(k1 내지 k5) 중 최대인 것을 선택 및 출력한다.

비교 소수 선택 회로(65)의 비교기(82)는 먼저 SD 픽셀(k1,k2)의 크기를 비교하고, 작은 것을 선택하는 멀티플렉서(81)에 대한 선택 신호를 출력한다. 따라서, SD 픽셀(k1,k2) 중 작은 것이 레지스터(83)를 통해서 출력되고, 레지스터(66)에 의해 유지된다. 다음, 비교 소수 선택 회로(65)는 SD 픽셀(k3,k4)의 크기를 비교하고, 비교 소수 선택 회로(67)에 대해 작은 것을 선택 및 출력한다. 비교 소수 선택 회로(67)는 레지스터(66)로부터 공급된 SD 픽셀(k1,k2) 중 작은 것과 비교 소수 선택 회로(65)로부터 공급된 SD 픽셀(k3,K4) 중 작은 것과 비교해서, 비교 소수 선택 회로(68)로 작은 것을 출력한다.

또한, 비교 소수 선택 회로(65)는 SD 픽셀(k5)과 최대 수직 픽셀 데이터값을 비교하고, SD 픽셀을 작은 것으로 선택해서, 레지스터(83)를 통해서 비교 소수 선택 회로(68)로 출력한다. 비교 소수 선택 회로(68)는 비교 소수 선택 회로(67)의 출력과 SD 픽셀(k5)의 크기를 비교해서 작은 것을 출력한다. 따라서, SD 픽셀(k1,k5) 중 최소인 것이 비교 소수 선택 회로(68)로부터 출력된다.

더욱이, 클래스 분류부(33)는 작은 영역의 최대값 및 최소값과 큰 영역의 최대값 및 최소값을 요구한다. 따라서, 최대 및 최소값 연산부(32)는 상기 기술한 경우와 유사하게, 작은 영역의 최대값 및 최소값과 큰 영역의 최대값 및 최소값을 연산한다. 이 경우에 있어서, 작은 영역은 도 12에 도시한 바와 같이, 통지된 SD 픽셀(x13)의 상부 및 하부, 우측 및 좌측에 위치한 동일한 필드에서 5개의 SD 픽셀(x5,x12,x13,x14 및 x21)을 나타낸다. 최대 빛 최소값 연산부(32)는 상기 기술한 경우와 유사하게 이들 5개의 SD 픽셀의 최대값 및 최소값을 얻고, 클래스 분류부(33)로 출력한다.

또한, 큰 영역은 다음의 13 픽셀, 즉 도 13에 도시한 바와 같이, 통지된 SD 픽셀(x13), 동일한 필드에서 동일한 라인에 위치한 SD 픽셀(x11,x12,x14 및 x15), 상기 라인보다 상부 및 하부에 위치한 SD 픽셀(x4 내지 x6, x20 내지 x22), 및 상기 라인보다 상구 및 하부에 위치한 SD 픽셀(x2,x24)을 나타낸다. 최대 및 최소값 연산부(32)는 상기 기술한 경우와 유사하게 이들 13 픽셀의 최대 및 최소값을 얻고, 클래스 분류부(33)로 출력한다.

도 14는 이동 결정부(34)의 구조 예를 도시한 것이다. 이 구조 예는 도 15에 도시한 바와 같이, 현재 필드에서 3×3 SD 픽셀(m1 내지 m9)과 1 프레임 전에 공간적으로 대칭하는 위치에서 SD 픽셀(n1 내지 n9)을 이용해서 이동 결정을 수행하는 경우의 구조 예를 나타낸다.

도 14에 도시한 바와 같이, 3×3 SD 픽셀 중에서 최상위 라인(도 15에서, SD 픽셀(m1 내지 m3), SD 픽셀(n1 내지 n3))에서의 SD 픽셀이 절대값 연산 회로(101)로 입력되고, 다음 라인(도 15에서, SD 픽셀(m4 내지 m6), SD 픽셀(n4 내지 n6))에서의 SD 픽셀은 절대값 연산 회로(107)로 입력되고, 최하위 라인(도 15에서, SD 픽셀(m7 내지 m9), SD 픽셀(n7 내지 n9))에서의 SD 픽셀은 절대값 연산 회로(115)로 입력된다. 절대값 연산 회로(101)는 입력 SD 픽셀들간의 차의 절대값을 연산하고, 결과적으로 레지스터(102), 가산기(103) 및 가산기(105)에 출력한다. 가산기(103)는 레지스터(102)의 출력과, 절대값 연산 회로(101)의 출력을 가산하고, 부가적 결과를 레지스터(104)로 출력한다. 가산기(105)는 레지스터(104)의 출력과, 절대값 연산 회로(101)의 출력을 가산하고, 부가적 결과를 레지스터(106)로 출력한다.

유사하게, 절대값 연산 회로(107)로부터 출력된 2개의 SD 픽셀들간의 차의 절대값은 레지스터(107) 및 가산기(109,111)로 공급된다. 가산기(109)는 레지스터(108)의 출력과, 절대값 연산 회로(107)의 출력을 가산하고, 부가적 결과를 레지스터(110)로 출력한다. 가산기(111)는 레지스터(110)의 출력과, 절대값 연산 회로(107)의 출력을 가산하고, 부가적 결과를 레지스터(112)로 출력한다. 가산기(109)는 레지스터(106)의 출력과, 레지스터(112)의 출력을 가산하고, 부가적 결과를 레지스터(114)로 출력한다.

절대값 연산 회로(115)는 2개의 입력 SD 픽셀들간의 차의 절대값을 연산해서 그 연산 결과를 레지스터(116) 및 가산기(117,119)로 출력한다. 가산기(117)는 레지스터(116)의 출력과, 절대값 연산 회로(115)의 출력을 가산하고, 부가적 결과를 레지스터(118)로 출력한다. 가산기(119)는 레지스터(118)의 출력과, 절대값 연산 회로(115)의 출력을 가산하고, 부가적 결과를 레지스터(120)로 출력한다. 레지스터(120)의 출력은 레지스터(121)로 공급된다. 가산기(122)는 레지스터(114)의 출력과, 레지스터(121)의 출력을 가산하고, 부가적 결과를 레지스터(123)로 출력한다.

소정 설정값(임계치)은 초기 상태에서 레지스터(126,127)로 입력되고, 그 레지스터에 의해 유지된다. 비교기(124)는 레지스터(123)에 의해 유지된 값과 레지스터(126)에 의해 유지된 설정값(임계값)의 크기를 비교해서, 비교 결과를 인코더(128)로 출력한다. 비교기(125)는 레지스터(123)에 의해 유지된 값과 레지스터(127)에 의해 유지된 설정값(임계값)의 크기를 비교해서, 비교 결과를 인코더(128)로 출력한다. 인코더(128)는 비교기(124)의 출력과 비교기(125)의 출력에 대응하는 인코딩을 수행한다.

그 후, 동작이 아래에 기술된다. 절대값 연산 회로(101)는 현재 필드에서의 SD 픽셀(m1)과 1 프레임 이전의 대칭 공간 위치에서 SD 픽셀(n1) 사이의 차의 절대값을 연산해서, 연산 결과를 레지스터(102)로 출력하여 레지스터(102)가 그 결과를 유지하게 한다. 다음 시간에서, 절대값 연산 회로(101)는 SD 픽셀들(m2,n2)간의 차의 절대값을 연산해서, 연산 결과를 가산기(103)로 출력한다. 가산기(103)는 레지스터(102)로부터 출력된 SD 픽셀들(m1,n1)간의 차의 절대값과, 절대값 연산 회로(101)로부터 출력된 SD 픽셀들(m2,n2)간의 차의 절대값을 가산하고, 가산 결과를 레지스터(104)로 출력해서 레지스터(104)가 그 결과를 유지하게 한다.

또한, 다음 시간에서 SD 픽셀들(m3,n3)간의 차의 절대값이 절대값 연산 회로(101)에 의해 연산되어 가산기(105)로 출력된다. 가산기(105)는 SD 픽셀들(m3,n3)간의 차의 절대값, 레지스터(104)에 의해 유지된 SD 픽셀들(m1,n1)간의 차의 절대값, 및 SD 픽셀들(m2,n2)간의 차의 절대값을 가산하고, 가산 결과를 레지스터(106)로 출력하여 레지스터(106)가 그 합을 유지하게 한다.

따라서, 레지스터(106)는 도 15에 도시한 최상부 라인 상에 SD 픽셀들(m1,n1)간의 차의 절대값, SD 픽셀들(m2,n2)간의 차의 절대값, 및 SD 픽셀들(m3,n3)간의 차의 절대값의 합을 유지한다.

동일한 처리가 제 2 및 제 3 라인 상의 SD 픽셀에 제공되고, 제 2 라인 상의 레지스터(112)는 SD 픽셀들(m4,n4)간의 차의 절대값과, SD 픽셀들(m5,n5)간의 차의 절대값, 및 SD 픽셀들(m6,n6)간의 차의 절대값의 합을 유지한다. 또한, 제 3 라인 상의 레지스터(120)는 SD 픽셀들(m7,n7)간의 차의 절대값과, SD 픽셀들(m8,n8)간의 차의 절대값, 및 SD 픽셀들(m9,n9)간의 차의 절대값의 합을 유지한다.

가산기(113)는 레지스터(116)에 의해 유지된 값과, 레지스터(112)에 의해 유지된 값을 가산해서 가산 결과를 레지스터(114)로 출력한다. 레지스터(114)의 출력은 가산기(122)에 제공된다. 레지스터(120)에 의해 유지된 값은 레지스터(121)를 통해서 가산기(122)에 제공된다. 따라서, 가산기(122)는 레지스터(114)의 출력과, 레지스터(121)의 출력을 가산해서 그 결과를 레지스터(123)로 출력한다.

따라서, 결과적으로 레지스터(123)는 도 15에 도시한 한쪽 SD 픽셀(m1,m9)과 다른쪽 SD 픽셀(n1,n9)간의 차의 절대값의 합을 유지한다. 즉, 상기 회로에 의해 다음 방정식이 연산된다.

...(1)

비교기(124)는 레지스터(123)에 의해 유지된 값(S)과 레지스터(126)에 의해 유지된 임계값을 비교해서, 값(S)이 임계값보다 크면 1을 인코더(128)로 출력하고, 값(S)이 임계값보다 작으면 0을 인코더(128)로 출력한다. 유사하게, 비교기(125)는 레지스터(123)에 의해 유지된 값(S)과 레지스터(127)에 의해 유지된 임계값을 비교해서(값은 레지스터(126)에 의해 유지된 임계값보다 작은 것으로 가정한다), 값(S)이 임계값보다 크면 1을 인코더(128)로 출력하고, 값(S)이 임계값보다 작으면 0을 인코더(128)로 출력한다. 인코더(128)는 비교기(124,125)의 출력이 각각 0이면 이동의 정도를 주로 나타내기 위한 클래스(이동 클래스)로서 0을 출력하고, 비교기(124)의 출력이 0이고 비교기(125)의 출력이 1이면 1을 출력하며, 비교기(125)의 출력이 0 및 1 중 어느 것이라도 비교기(124)의 출력이 1이면 2를 출력한다.

상기 경우에 있어서, 차의 절대값은 절대값 연산 회로(101,107,115)에 의해 연산된다. 그러나, 차의 절대값의 1/2 연산도 가능하다. 이 경우에 있어서, 레지스터(126)에 의해 유지되는 값도 하나의 픽셀에 대한 차의 절대값에 대응하는 값으로 가정된다.

도 16은 클래스 분류부(33)의 구조 예를 도시한 것이다. 도 11에 도시한 S 픽셀(k1 내지 k5)은 지연 레지스터부(31)로부터 ADRC(Adaptive Dynamic Range Coding) 인코더(140)로 입력된다. 또한, 최대 및 최소값 연산부(32)로부터 출력된 공간 클래스의 최대값 및 최소값은 ADRC 인코더(140)로 입력된다. ADRC 인코더(140)는 SD 픽셀(k1 내지 k5)의 각각의 값을 L로, SD 픽셀(k1 내지 k5) 중 최대값을 MAX 최소값을 MIN으로 할 때, 다음식으로 나타낸 재-양자화 코드(Q)를 연산한다.

Q=[(L-MIN+0.5)×2ⁿ/DR]

...(2)

상기 방정식에서 괄호 []는 라운드-다운(round-down) 처리를 나타내고, DR은 다음 방정식으로 나타내게 된다.

DR=MAX-MIN+1

...(3)

기호(n)는 비트 할당을 나타낸다. 예컨대, 1 비트 ADRC의 경우에 있어서, n은 1로 설정된다.

따라서, SD 픽셀들은 1 비트 재양자화 코드(Q)로 각각 나타내고, 총 5 비트의 SD 픽셀로서 가정한다.

ARDC 인코더(140)로부터 출력된 5 비트 공간-클래스 데이터는 어드레스 퇴보 회로(141)로 입력되고, 4 비트 데이터로 퇴보한다. 도 17은 어드레스 퇴보 회로(141)의 구조 예를 도시한 것이다.

도 17에 도시한 바와 같이, SD 픽셀(k1 내지 k5)에 대응하는 ADRC 인코더(140)의 5 비트 출력은 ADRC0 내지 ADRC4로서 이용된다. ADRC는 그 스위칭 신호로서 멀티플렉서(155 내지 158)로 공급된다. ADRC1은 직접 또는 인버터(151)에 의해 반전되어 멀티플렉서(155)로 입력된다. ADRC2는 직접 또는 인버터(152)에 의해 반전되어 멀티플렉서(156)로 입력된다. ADRC3은 직접 또는 인버터(153)에 의해 반전되어 멀티플렉서(157)로 입력된다. ADRC4는 직접 또는 인버터(154)에 의해 반전되어 멀티플렉서(158)로 입력된다.

ADRC0이 0으로 설정될 때, 멀티플렉서(155 내지 158)는 ADRC1 내지 ADRC4를 선택해서, 4 비트 데이터값(SP0 내지 SP3)으로서 출력한다. 그러나, ADRC0이 1로 설정될 때, 그들 대응하는 인버터(151 내지 154)의 출력을 선택하고, SP0 내지 SP3으로서 출력한다.

따라서, 5 비트 고아간 클래스는 4 비트 공간 클래스로 변환되어 클래스 퇴보 회로(142)로 출력한다. 그러므로, 예컨대 데이터 "1111"은 "1111"로 변환되고, 데이터 "10000"도 "1111"로 변환되어 공통 클래스로 이루어지게 된다.

더욱이, 이동 결정부(34)의 인코더(128)로부터 출력된 2 비트 이동 클래스는 클래스 퇴보 회로(142)로 공급된다. 즉, 총 6 비트의 클래스 코드는 클래스 퇴보 회로(142)로 입력된다.

클래스 퇴보 회로(142)는 6 비트의 클래스 코드를 5 비트의 클래스 코드로 퇴보하고, 인코더(143)로 출력한다. 인코더(143)는 5 비트의 입력 클래스 코드를 인코드 및 출력한다.

클래스 퇴보 회로(142)는 예컨대, 도 18에 도시한 바와 같이 구성된다. 도 18의 예의 경우에 있어서, 2 비트 이동 클래스(MV)의 MSB로서 MV1과, 이동 결정부(34)로부터 출력된 클래스(MV)의 LSB로서 MBO가 OR 회로(161)로 공급된다. OR 회로(161)의 출력은 가산기(162)의 한 입력의 MSB 단자에 입력된다. 이동 클래스의 MSB로서 MV1은 가산기(162)의 한 입력의 MSB로부터 제 2 비트로 입력된다. 가산기(162)의 한 입력의 하위 3 비트는 접지되어 0으로 설정된다.

ADRC 인코더(140)로부터 출력된 5 비트 공간 클래스 데이터값이고, 어드레스 퇴보 회로(141)에 의해 4 비트로 퇴보된 데이터값(SP3 내지 SP0) 중에서 MSB의 SP3은 쉬프터(163)의 MSB로부터 제 2 단자에, SP2는 MSB로부터 제 2 단자에, SP1은 MSB로부터 제 3 단자에, 또한 SP0은 LSB 단자에 각각 입력된다. 쉬프터(163)의 MSB의 단자는 접지되어 0으로 설정된다.

쉬프터(163)는 이동 클래스에 대응해서 동작한다. 이동 클래스의 수가 0일 때, 쉬프터(163)는 입력된 하위 4 비트의 데이터를 직접 가산기(162)의 다른 입력의 하위 4 비트로 입력한다. 그러나, 총 이동 클래스가 0이 아닐 때, 쉬프터(163)는 LSB측으로 하위 4 비트의 데이터를 1 비트씩 쉬프트한다. 즉, 쉬프터(163)는 실질적으로 입력 데이터를 1/2 값으로 변환한다. 또한, 쉬프터(163)는 쉬프트된 데이터를 가산기(162)의 다른 입력의 하위 4 비트로 공급한다. 가산기(162)의 다른 입력의 MSB는 접지되어 0으로 유지된다.

가산기(162)는 한 입력으로부터 공급된 5 비트의 데이터와, 다른 입력으로부터 공급된 5 비트의 데이터를 가산하고, 가산 결과를 레지스터(164)로 출력해서 가산기(164)가 그 결과를 유지하게 한다. 이러한 예의 가산기(162)는 도 16에서 실질적으로 인코더(143)를 구성한다.

또한, 도 13에 도시된 큰 영역의 최대값 및 최소값은 클래스 분류부(33) 내에서 최대 및 최소값 연산부(32)로부터 감산기(144)로 공급된다. 감산기(144)는 입력된 최대값으로부터 최소값울 감산하고, 감산 결과를 비교기(145)로 출력한다. 도 2에 도시한 작은 영역의 최대값 및 최소값은 최대 및 최소값 연산부(32)로부터 감산기(146)로 입력된다. 감산기(146)는 입력된 최대값으로부터 최소값을 감산하고, 감산 결과를 멀티플렉서(147)로 출력한다. 소정 설정값은 초기 상태에서 레지스터(148)로 미리 설정된다. 멀티플렉서(147)는 레지스터(148)로 유지된 계수로 감산기(146)로부터 입력된 값을 승산하고, 승간 결과를 비교기(145)로 출력한다. 비교기(145)는 감산기(144)의 출력과 멀티플렉서(147)의 출력의 크기를 비교해서, 감산기(144)의 출력이 멀티플렉서(147)의 출력보다 크면 짧은 탭 선택 신호를 출력하고, 감산기(144)의 출력이 멀티플렉서(147)의 출력보다 작으면 긴 탭 선택 신호를 출력한다.

다음, 동작이 아래 기술된다. ADRC 인코더(140)는 상기 방정식에 따라 입력된 5 픽셀의 각각의 SD 데이터값(k1 내지 k5)에 대한 재양자화 코드(Q)를 연산하고, 공간 클래스를 나타내는 데이터로서 5 비트 데이터값(ADRC0 내지 ADRC4)을 출력한다. 5 비트 데이터값은 어드레스 퇴보 회로(141)에 의해 4 비트 데이터값(SP3 내지 SP0)으로 퇴보되고, 클래스 퇴보 회로(142)의 쉬프터(163)로 공급된다. 상기 기술한 바와 같이, 이동 클래스(MV1,MV1)도 이동 결정부(34)로부터 클래스 퇴보 회로(142)로 공급된다.

예컨대, 6 비트의 클래스 코드가 상위 2 비트(MV1,MV2)의 이동 클래스와, 하위 4 비트(SP3,SP2,SP1,SP0)의 공간 클래스로 구성된 것으로 가정한다. 클래스 코드가 "10011"이면, OR 회로(161)는 "1"을 가산기(162)의 한 입력의 MSB로 출력하고, 다음 비트에 대한 이동 클래스의 MSB인 "0"이 입력된다. 가산기(162)의 다른 입력의 하위 3 비트는 항상 0으로 설정했기 때문에, 결과적으로 가산기(162)의 한 입력으로 "10000"이 입력된다.

그러나, 클래스의 수는 1도 아니고 0도 아니기 때문에, 쉬프터(163)는 단자(SP3 내지 SP0)로 입력된 "11"을 LSB측에 "11"을 쉬프팅함으로써 "1"로 1 비트씩 변환된다. "1"은 가산기(162)의 다른 입력의 하위 4 비트로 입력된다. 그러나, 다른 입력의 MSB는 항상 0으로 설정되기 때문에, 결과적으로 가산기(162)의 다른 입력에 "1"이 공급된다. 결과적으로, 가산기(162)의 출력은 "10001"로 설정되고, 이것은 레지스터(164)로 출력되며 레지스터(164)에 의해 유지된다. 그러므로, 클래스 코드는 19(=010011) 내지 17(10001)로 퇴보된다.

유사하게, 클래스 코드가 "100101"이면, 가산기(162)의 한 입력으로 "11000"이 입력되고, 가산기(162)의 다른 입력으로 "10"이 입력된다. 결과적으로, 가산기(162)의 출력은 "11010"으로 설정되고, 클래스 코드는 37(=100101) 내지 26(11010)으로 퇴보된다.

도 19는 클래스가 상기 방법으로 퇴보된 상태를 도시한 것이다. 도 19에 도시한 바와 같이, 이동 클래스의 수가 0,1 또는 2로, 퇴보되기 전에 클래스의 수가 0 내지 15, 16 내지 31, 또는 32 내지 47인 것으로 가정할 때, 총 48 클래스를 나타내기 위해 6 비트의 코드가 요구된다. 그러나, 클래스 퇴보 회로(142)에 의해 클래스 퇴보 처리를 수행함으로써, 이동 클래스의 수가 0일 때에는 퇴보 후의 클래스의 수는 0 내지 15가 된다. 그러나, 이동 클래스의 수가 1인 경우에서의 클래스를 16 내지 23으로 하고, 이동 클래스가 2인 경우에는 클래스를 24 내지 31로 하여 퇴보 전의 클래스의 수를 1/2로 함으로써 클래스의 총 수는 32개로 되고, 5비트로 나타낼 수 있데 된다. 따라서, 이하에 기술되는 계수 RAM부(40)에서 기억하고 있는 계수의 수가 작아지게 되고, 계수 RAM부(40)의 용량을 작아지게 할 수 있다.

감산기(144)는 그들의 최대값으로부터 큰 영역의 최소값을 감산하고, 감산 결과를 비교기(145)로 출력한다. 감산기(146)는 그들의 최대값으로부터 작은 영역의 최소값을 감산하고, 감산 결과를 멀티플렉서(147)로 출력한다. 멀티플렉서(147)는 레지스터(148)에 의해 유지된 계수에 의해 감산기(146)의 출력을 승산하고, 승산 결과를 비교기(145)로 출력한다. 레지스터에 설정한 값은 도 12에 도시한 작은 영역의 5개의 SD 픽셀의 최대값과 최소값간의 차가 도 13에 도시한 큰 영역의 13개의 SD 픽셀의 최대값 및 최소값간의 차에 대응하는 값으로 되도록 조정하는데 이용된다. 또한, 감산기(144)의 출력과 멀티플렉서(147)의 출력의 크기를 비교해서 거기에 급격한 변화가 있는 지의 여부를 결정한다.

감산기(144)의 출력이 멀티플렉서(147)의 출력보다 작을 때(거기에 급격한 변화가 없을 때), 비교기(145)는 긴-탭 선택 신호를 출력한다. 감산기(144)의 출력이 멀티플렉서(147)의 출력보다 클 때(거기에 급격한 변화가 있을 때), 비교기(145)는 짧은-탭 선택 신호를 출력한다. 그러므로, 거기에 급격한 변화가 있으면, 예측 범위가 좁게 되어 울림(ringing) 성분의 발생을 방지한다.

후술한 설명을 통해서, 긴-탭 선택 신호가 출력되면, 이하에 기술되는 탭-퇴보부(35,36)에 의해 도 4에 도시하는 소정 필드에 존재하는 SD 픽셀(x1,x2,x4 내지 x6,x10 내지 x16,x20 내지 x22 및 x24)의 17개(17 탭)의 SD 픽셀을 탭-퇴보해서 7 픽셀(7 탭)의 데이터를 생성하고, 이 7 탭에 대해서 계수를 합산 연산해서 HD 픽셀을 연산한다. 그러나, 도 20에 도시한 바와 같이 SD 픽셀 데이터 값(x2,x5,x12 내지 x14, x21 및 x24)이 존재하는 7개의 SD 픽셀(7 탭)에 대한 계수를 합산 연산함으로써 HD 픽셀이 얻어진다. 어느 경우에 있어서도, 최종 적으로 계수가 연산되는 탭수는 7개로 되어 있기 때문에, 합산 연산을 위한 회로로서의 합산부(38)는 공통적으로 이용할 수 있는 것이다.

제어 ROM부(37)는 클래스 분류부(33)로부터 출력된 클래스 코드 및 긴-탭 또는 짧은 탭에 따라 탭 퇴보부(35,36)를 제어한다. 즉, 긴-탭 선택 신호가 입력될 때, 제어 ROM부(37)는 탭 퇴보부(35,36)를 제어해서, 지연 레지스터부(31)로부터 x1,x2,x4 내지 x6,x10 내지 x16,x20 내지 x22 및 x24와 같이 도 4에 도시한 현재 필드에서 탭 퇴보부(35,36)가 17 탭의 SD 픽셀을 캡처하게 이루어진다. 그러나, 짧은 탭 선택 신호가 입력될 때, 제어 ROM부(37)는 지연 레지스터부(31)로부터 x2,x5,x12 내지 x14, x21 및 x24와 같이 도 20에 도시한 현재 필드에서 탭 퇴보부(35,36)가 7개의 SD 픽셀을 캡처하게 이루어진다.

탭 퇴보부(35,36)가 도 4에 도시한 17개의 SD 픽셀을 캡처하는 경우에는 SD 픽셀을 7개의 픽셀로 퇴보하고, 합산부(38,39)로 출력한다. 17개의 픽셀을 7개의 픽셀로 퇴보하기 위한 회로는 큰 구조를 가지고 있기 때문에 회로를 설명하기 어렵다. 따라서, 이후 7개의 픽셀로 캡처하고, 3개의 픽셀로 퇴보할 때의 탭 퇴보부의 구조는 도 21을 참조해서 이하에 기술된다.

도 21은 모드 1에서 탭 퇴보부(35)의 구조 예를 도시한 것이다. 도 21에 도시한 바와 같이, 도 22에 도시한 7개의 SD 픽셀이 없는 SD 픽셀(x2)은 멀티플렉서(181-1)의 각각의 2 입력에 입력된다. SD 픽셀(x5)은 멀티플렉서(181-2)의 각 입력에 공급된다. SD 픽셀(x12)은 멀티플렉서(181-3)의 좌측 입력에 공급되고, SD-픽셀(x14)은 멀티플렉서(181-3)의 우측 입력에 공급된다. SD 픽셀(x13)은 멀티플렉서(181-4)의 각각의 입력에 공급된다. SD 픽셀(x14)은 멀티플렉서(181-5)의 좌측 입력에 공급되고, SD-픽셀(x12)은 멀티플렉서(181-5)의 우측 입력에 공급된다. SD 픽셀(x21)은 멀티플렉서(181-6)의 각 입력에 공급되고, SD 픽셀(x24)은 멀티플렉서(181-7)의 각 입력에 공급된다.

즉, 도 22에 도시한 바와 같이, 수직 라인에 우측-좌측 대칭인 픽셀이 존재하는 픽셀은 대응하는 멀티플렉서의 한 입력 및 다른 입력에 공급된다. 또한, 멀티플렉서의 한 입력과 다른 입력은 대칭적으로 배치되어 있다. 즉, 도 21에 도시한 바와 같이, SD 픽셀(x12)은 멀티플렉서(181-3)의 좌측 입력에 공급되고, SD 픽셀(x14)은 멀티플렉서(181-3)의 우측 입력에 공급된다. 그러나, SD 픽셀(x14)은 멀티플렉서(181-5)의 좌측 입력에 공급되고, SD 픽셀(x12)은 멀티플렉서(181-5)의 우측 입력에 공급된다.

또한, 동일한 픽셀이 선대칭으로서 존재하는 대응하는 픽셀이 없는 픽셀에 대응하는 멀티플렉서의 각각의 입력에 공급된다.

논리 0이 제어 ROM부(37)로부터 입력될 때, 각각의 멀티플렉서(181-1 내지 181-7)는 우측 및 좌측 입력 중 좌측 입력을 선택 및 출력한다. 논리 1이 입력될 때, 각각은 우측 입력을 선택 및 출력한다. 따라서, 논리 0을 가진 제어 신호가 멀티플렉서(181-1 내지 181-7)로 입력될 때, SD 픽셀(x2,x5,x12,x13,x14,x21 또는 x24)은 레지스터(182-1 내지 182-7)에 의해 유지된다. 그러나, 논리 1을 가진 제어 신호가 멀티플렉서(181-1 내지 181-7)로 입력될 때, SD 픽셀(x2,x5,x14,x13,x12, x21 또는 x24)은 유지된다.

레지스터(182-1 내지 181-7) 이하의 속도는 멀티플렉서(181-1 내지 181-7)의 제어 속도보다 2배 높은 속도로 수행된다.

도 20을 참조해서 기술된 바와 같이, SD 픽셀의 좌측 상부에서 HD 픽셀(y1)을 생성하기 위해, 멀티플렉서(181-1 내지 181-7)에 예컨대 논리 0이 입력된다. SD 픽셀(x13)의 우측 상부에 HD 픽셀을 생성하기 위해 멀티플렉서(181-1 내지 181-7)에 논리 1이 입력된다.

레지스터(182-1)에 의해 유지된 픽셀 데이터는 레지스터(186-1,188-1 및 190-1)를 통해서 직접 출력된다.

레지스터(182-2)에 의해 유지된 SD 픽셀은 멀티플렉서(183-1)의 우측 입력 및 멀티플렉서(183-3)의 좌측 입력에 공급된다. 레지스터(182-3)의 출력은 멀티플렉서(183-1)의 좌측 및 멀티플렉서(183-4)의 우측 입력에 공급된다. 레지스터(183-4)의 출력은 멀티플렉서(183-2)의 한 입력과 멀티플렉서(183-5)의 우측 입력에 공급된다. 레지스터(182-5)의 출력은 멀티플렉서(183-4)의 좌측 입력에 공급된다. 레지스터(182-6)의 출력은 멀티플렉서(183-3)의 우측 입력에 공급된다. 레지스터(182-7)의 출력은 멀티플렉서(183-5)의 좌측 입력에 공급된다.

멀티플렉서(183-1 내지 183-5)는 제어 ROM부(37)로부터 공급된 제어 코드에 대응하는 좌측 및 우측 입력 중 하나를 선택하고, 후단에서의 회로로 출력한다. 멀티플렉서(183-1)는 선택된 SD 픽셀 데이터를 2의 보수 회로(184-1)에 공급한다. 2의 보수 회로(184-1)는 제어 ROM부(37)로부터 공급된 제어 신호에 따라 멀티플렉서(183-1)에서 레지스터(186-2)로 수신된 데이터를 직접 출력하고, 2의 보수 연산을 수행한 후에 동작 결과를 레지스터(186-2)로 출력한다. 2의 보수 연산은 SD 데이터의 비트를 0으로 반전하고, 0을 1로 반전하며, 더욱이 LSB에 1을 부가함으로써 행해진다.

멀티플렉서(183-2)는 제어 ROM부(37)로부터의 제어 코드에 대응해서 레지스터(182-4)로부터 데이터 또는 0을 선택하고, 레지스터(186-3)로 출력한다. 가산기(187-1)는 레지스터(186-2)의 출력과 레지스터(18-3)의 출력을 가산하고, 레지스터(188-2), 레지스터(190-2)를 통해서 출력된다.

멀티플렉서(183-3)는 제어 ROM부(37)의 제어 코드에 대응하는 레지스터(182-2,182-6)의 출력 중 하나를 선택하고, 2의 보수 회로(184-2)로 출력한다. 2의 보수 회로(184-2)는 2의 보수 회로(184-1)에서의 경우와 동일하게 제어 ROM부(37)로부터의 제어 코드에 대응해서 멀티플렉서(183-3)에 의해 제공된 픽셀 데이터를 직접 또는 2의 보수 연산을 행해서 레지스터(186-4)에 출력한다.

멀티플렉서(183-4)는 제어 ROM부(37)로부터 공급된 제어 코드에 대응하는 레지스터(182-5 또는 182-3)의 출력을 선택하고, 픽셀 데이터를 2의 보수 회로(185)로 출력한다. 2의 보수 회로(185)는 멀티플렉서(183-4)로부터 수신된 픽셀 데이터로 2의 보수 연산을 공급하고, 연산 결과를 레지스터(186-5)로 출력한다. 가산기(187-2)는 레지스터(186-4)의 출력과 레지스터(186-5)의 출력을 가산하고, 가산 결과를 레지스터(188-3)로 출력한다.

멀티플렉서(183-5)는 제어 ROM부(37)로부터 공급된 제어 코드에 대응하는 레지스터(182-7,182-4)의 출력 중 하나를 선택하고, 그 출력을 2의 보수 회로(184-3)로 출력한다. 2의 보수 회로(184-3)는 제어 ROM부(37)로부터 공급된 제어 코드에 따라 레지스터(186-6)로 수신된 데이터를 직접 출력하고, 또는 2의 보수 연산을 수행한 후에 동작 결과를 레지스터(186-6)로 출력한다. 레지스터(186-6)의 출력은 또한 레지스터(188-4)로 공급된다.

가산기(189)는 레지스터(188-3)의 출력과 레지스터(188-4)의 출력을 가산하고, 가산 결과를 레지스터(190-3)로 출력한다.

따라서, 도 22에 도시한 바와 같은 7개의 탭에 대한 데이터는 3개의 탭에 대한 데이터로 변환된다.

서로 근접한 화상 데이터값은 자기 상관성(autocorrelation)이 강하기 때문에, 중앙 SD 픽셀 데이터에 우측-좌측 대칭인 경우가 많다. 그러므로, 탭 퇴보부(35)에 있어서, 수평 미러 이미지에서 HD 픽셀(y1)을 얻고, 미러 이미지 관계에서 HD 픽셀(2)을 얻을 때, 미러 이미지 관계에서 SD 픽셀을 대치하는 것으로만 실질적으로 동일한 회로로 각 HD 픽셀(y1) 및 HD 픽셀(y2)을 얻을 수 있는 것이다.

유사하게, 탭 퇴보부(36)에 의한 수직 미러 이미지 관계에서 HD 픽셀(y3) 및 HD 픽셀(y4)을 생성할 때, 동일한 탭 퇴보 처리를 수행할 수 있는 것이다.

탭 퇴보부(35,36)에 의해 17개의 탭을 캡처하고 7개의 탭을 출력할 때, 도 23에 도시한 미러 이미지 관계가 얻어진다. 즉, SD 픽셀(x4,x6)은 미러 이미지 관계를 가진다. 유사하게, SD 픽셀(x10 및 x16, x11 및 x15, x12 및 x14, x20 및 x22)은 미러 이미지 관계를 각각 가진다.

도 21에서 미러 이미지 관계에 없는 픽셀 데이터가 입력되어 있는 멀티플렉서(181-1,181-2,181-4,181-6 및 181-7)는 실질적으로 항상 동일한 화소 데이터를 입력한다. 그러므로, 이들 멀티플렉서를 생략할 수 도 있다.

상기 기술한 바와 같이, 탭 퇴보부(35,36)에 의해 17개의 탭으로부터 퇴보된 7개의 탭에 대한 데이터 값은 모드 1 및 모드 2 각각에서 합산부(38,39)로 입력된다. 짧은 탭 모드에 있어서, 탭 퇴보부(35,36)에 의해 캡처된 7개의 탭에 대한 데이터 값은 합산부(38,39)로 직접 입력된다.

도 24는 계수 RAM부(40)의 구조 예를 도시한 것이다. 이 예는 3개의 탭에 대한 계수를 저장하는 경우를 나타낸다. 그러나, 도 6에서 계수 RAM부(40)의 경우에 있어서, 7개의 탭에 대한 계수가 상기한 바와 같이 저장되어 있다.

초기화 모드에 있어서, 디코더(202)는 SRAM(205-1 내지 205-3)을 기록하는 상태로 한다. 초기화 카운터(201)는 클럭을 카운트하고, 카운트된 값을 출력한다. 디코더는 초기화 모드에서 멀티플렉서(203)를 제어해서 멀티플렉서(203)가 초기화 카운터(201)의 출력을 선택하게 한다. 결과적으로, 초기화 카운터(201)의 출력은 멀티플렉서(203)에서 레지스터(204)로 공급되고, 레지스터(204)에 의해 유지된다. 또한, 레지스터(204)에 의해 유지된 카운트된 값은 기록 어드레스로서 SRAM(205-1 내지 205-3)으로 공급된다. 또한, 이 경우에 있어서, 초기화 회로(10)로부터 공급된 계수 데이터는 SRAM(205-1 내지 205-3)으로 공급된다. 결과적으로, 초기화 회로(10)로부터 SRAM(205-1 내지 205-3)으로 공급된 계수는 초기화 카운터(201)에 의해 퇴보된 어드레스에 기록된다.

따라서, 필수적 계수가 SRAM(205-1 내지 205-3)에 기록되어 있는 경우, 초기화 카운터(201)는 초기화 회로(10)로부터 공급된 리셋 신호에 따라 리셋된다. 초기화 카운터(201)가 리셋될 때, 디코더(202)는 SRAM(205-1 내지 205-3)을 판독 모드로 설정하고, 멀티플렉서(203)를 제어해서, 클래스 분류부(33)의 인코더(143)에 의해 출력하는 클래스 코드를 선택하고, 그 코드를 레지스터(204)로 공급한다. 결과적으로, 레지스터(204)에 의해 유지된 클래스 코드는 판독 어드레스로서 SRAM(205-1 내지 205-3)으로 공급된다. 그러므로, 클래스 코드에 대응하는 계수는 SRAM(205-1 내지 205-3)으로부터 판독되고, 레지스터(206-1 내지 206-3)를 통해서 출력된다. 따라서, 계수는 합산부(38,39)로 공급된다.

여기서, 각 클래스에 대한 계수 RAM부(40)에 저장되는 계수가 예컨대 일본 출원 공개 특허 공보 제9-51510(1997년 2월 18일 공개)에 기술된 학습 방법을 이용해서 계산될 수 있다. 즉, 학습에 의해 각 클래스에 대한 계수를 계산하기 위해 알고 있는 HD 신호가 학습 신호로서 이용된다. 특히, HD 신호에 있어서, 생성되는 HD 픽셀을 HD 주목 픽셀로 해서 그 HD 주목 픽셀을 주변 HD 보간 픽셀 및 SD 픽셀로 되는 1 조의 학습 데이터에 따라 계수를 이용한 선형 1차 결합 모델로 나타낸다. 이 때 이용되는 계수는 각 클래스에 대한 루트-스퀘어법을 이용해서 얻어진다. 상기와 같이, 학습 신호를 이용하는 계를 얻을 때, 많은 학습 데이터가 HD 신호만을 이용하지 않고, 다수의 화상 신호를 이용하면, 보다 정확한 계수를 얻을 수 있다. 또, 더욱 상세한 것은 상기 적용을 참조함으로써 생략된다.

도 25는 합산부(38)의 구조 예를 도시한 것이다. 상기한 바와 같이, 합산부(38; 또한, 합산부(39))는 계수 RAM부(40)로부터 공급된 7개의 계수에 의해 탭 퇴보부(35)로부터 공급된 7개의 탭에 대한 데이터를 승산해서 연산을 통해서 하나의 HD 픽셀 데이터를 얻는다. 그러나, 상세한 설명을 위해 4개의 탭에 대한 합산 연산을 수행하기 위한 구조는 도 25에도 도시된다.

도 25에 있어서, 퇴보부(35)로부터 공급된 4개의 탭에 대한 픽셀 데이터 값은 레지스터(211-1 내지 211-4)에 의해 유지된다. 또한, 계수 RAM부(40)로부터 공급된 계수 데이터값은 레지스터(212-1 내지 212-4)에 의해 유지된다. 멀티플렉서(213-1)는 레지스터(212-1)에 의해 유지된 계수 데이터에 의해 레지스터(211-1)에 의해 유지된 픽셀 데이터를 승산하고, 승산 결과를 레지스터(214-1)로 출력한다. 멀티플렉서(213-2)는 레지스터(212-2)에 의해 유지된 계수 데이터에 의해 레지스터(212)에 의해 유지된 픽셀 데이터를 승산하고, 승산 결과를 레지스터(214-2)로 출력한다.

가산기(215-1)는 레지스터(214-1)에 의해 값과 레지스터(214-2)에 의해 유지된 값을 가산하고, 가산 결과를 레지스터(216-1)로 출력한다.

유사하게, 레지스터(211-3)에 의해 유지된 픽셀 데이터와 레지스터(212-4)에 의해 유지된 계수 데이터가 각각 멀티플렉서(213-3)에 의해 승산되고, 레지스터(214-3)에 의해 유지된다. 또한, 레지스터(211-4)에 의해 유지된 픽셀 데이터와 레지스터(212-4)에 의해 유지된 계수 데이터가 각각 멀티플렉서(213-4)에 의해 승산되고, 레지스터(214-4)에 의해 유지된다.

가산기(215-2)는 레지스터(214-3)에 의해 유지된 값과 레지스터(214-4)에 의해 유지된 값을 가산하고, 가산 결과를 레지스터(216-2)로 출력해서, 레지스터(216-2)가 그 결과를 유지하게 한다.

가산기(217)는 레지스터(21601)에 의해 유지된 값과 레지스터(216-2)에 의해 유지된 값을 가산하고, 가산 결과를 레지스터(218)를 통해서 출력한다.

즉, 편의를 목적으로 이러한 회로에서 x1 내지 x4로서 레지스터(211-1 내지 211-4)에 의해 유지된 픽셀 데이터값과, w1 내지 w4로서 레지스터(212-1 내지 212-4)에 의해 유지된 계수를 가정하면, 다음 방정식으로 나타낸 연산 결과가 HD 픽셀로서 레지스터(218)에 의해 유지된다.

HD = x1 × w1 × x2 × w2 × x3 × w3 × x4 × w4 ... (4)

따라서, HD 픽셀(y1, y2)이 연산되어 주사선 변환 회로(11)로 출력된다.

유사하게, 합산부(39), 탭 퇴보부(36)로부터 공급된 픽셀 데이터, 및 계수 RAM부(40)에 의해 공급된 계수 데이터는 합산 연산되어 주사선 변환 회로(11)로 출력한다.

따라서, 휘도 신호 성분의 경우에 HD 픽셀이 SD 픽셀로부터 생성된다. 동일한 구조에 따라, 컬러 신호 성분의 경우에 있어서 SD 픽셀로부터 HD 픽셀을 연산 및 동작할 수 있는 것이다. 그러나, 이 경우에 있어서는, 컬러 신호 성분에 대한 계수 RAM부는 불필요하며, 해상도 생성부(9)의 크기가 증가하여 비용이 증가한다. 이 실시예의 경우에 있어서, 컬러 신호 성분은 휘도 신호 성분의 경우와는 다른 구조로 처리된다.

즉, 도 6에 도시한 바와 같이, 주사선 변환 회로(8)로부터 입력된 3개의 라인에 대한 컬러 신호 성분에 대한 픽셀 데이터가 지연 레지스터부(41)로 입력되고, 레지스터부(41)에 의해 유지된다. 지연 레지스터부(41)의 구조는 기본적으로 라인의 수가 서로 다른 것을 제외하고는 휘도 신호 성분을 유지하기 위한 지연 레지스터부(31)와 동일하다. 지연 레지스터부(41)는 주목 픽셀의 라인의 컬러 신호 성분에 대한 픽셀 데이터와, 동일 필드의 상부 및 하부 라인의 컬러 신호 성분에 대한 픽셀 데이터를 포함하는 3개의 라인에 대한 총 픽셀 데이터를 유지한다.

지연 레지스터부(41)에 의해 유지된 픽셀 데이터는 보간 처리가 픽셀 데이터에 적용된 보간 픽셀 연산부(42)로 입력된다.

도 26은 모드 1에서 HD 픽셀(y1,y2)을 생성할 때, 도 6에서 보간 픽셀 연산부(42)의 구조 예를 도시한 것이다. 도 27에 도시한 바와 같이, HD 픽셀의 상부측에서의 라인 상의 SD 픽셀 데이터(단자(U1 내지 U5)의 SD 픽셀 데이터와, HD 픽셀(yc1,yc2)의 하부측에서 라인 상의 SD 픽셀 데이터(단자(J1 내지 J5)의 SD 픽셀 데이터)는 보간 픽셀 연산부(42)로 입력된다. 단자(U1)의 8 비트의 SD 픽셀 데이터는 쉬프터(231)에 의해 3 비트에 의한 LSB측으로 쉬프트되고, 5 비트의 SD 픽셀 데이터로서 멀티플렉서(233)로 입력된다. 또한, 단자(U3)의 8 비트의 SD 픽셀 데이터는 쉬프터(232)에 의해 3 비트에 의해 LSB 측으로 쉬프트되고, 5 비트의 SD 픽셀 데이터로서 멀티플렉서(233)로 입력된다. 멀티플렉서(233)는 선택 신호에 대응하는 쉬프터(231,232)에 의해 입력된 SD 픽셀 데이터를 선택한다. 멀티플렉서(233)의 출력은 레지스터(234,235)를 통해서 가산기(236)로 공급된다.

쉬프터(237)는 단자(U3)에서 3 비트에 의해 LSB측으로 입력된 8 비트의 데이터를 쉬프트하고, 5 비트의 데이터로서 데이터를 가산기(236)로 공급한다. 가산기(236)는 레지스터(235)로부터 공급된 5 비트의 데이터와, 쉬프터(237)로부터 공급된 5 비트의 데이터를 가산하고, 가산 결과를 레지스터(238)를 통해서 6 비트의 데이터로서 가산기(239)에 공급한다.

쉬프터(240)는 단자(J2)의 8 비트의 SD 데이터를 2 비트에 의해 LSB측으로 쉬프트하고, 그 데이터를 6 비트의 데이터로서 멀티플렉서(242)로 공급한다. 쉬프터(241)는 단자(J4)의 8 비트의 SD 픽셀 데이터를 2 비트에 의한 LSB로 쉬프트하고, 그 데이터를 2 비트에 의한 데이터로서 멀티플렉서(242)로 공급한다. 멀티플렉서(242)는 선택 신호에 따른 두 입력 중 하나를 선택하고, 그 입력을 레지스터(243)를 통해서 가산기(239)로 공급한다.

가산기(239)는 레지스터(238)의 출력과 레지스터(243)의 출력을 가산하고, 7 비트의 데이터를 레지스터(244)를 통해서 가산기(245)로 공급한다.

쉬프터(246)는 단자(J4)에서 1 비트에 의한 LSB로 공급된 8 비트의 데이터를 쉬프트하고, 그 데이터를 7 비트의 데이터로서 가산기(245)로 공급한다. 가산기(245)는 레지스터(244)의 출력과, 쉬프터(246)의 출력을 가산하고, 레지스터(247)를 통해서 8 비트의 데이터를 출력한다.

도 26에서의 쉬프터(231,232,237,240,241 및 246)는 MSB측으로부터 후단에서 소정 비트만을 기록함으로써 실질적으로 실현될 수 있다.

도 27에 도시한 바와 같이, 모드 1에서 생성된 HD 픽셀(yc1,yc2)과, 단자(J3)의 주목 SD 픽셀과의 거리를 a1로, HD 픽셀(yc1,yc2)과, 단자(U3)의 SD 픽셀과의 거리를 b1, HD 픽셀(yc1,yc2)과, 단자(U4,U2)의 SD 픽셀과의 거리를 c1, 및 HD 픽셀(yc1,yc2)과, 단자(J4,J2)의 SD 픽셀과의 거리를 d1로 가정할 때, 그들 역수와의 비율은 다음과 같다.

1/a1:1/b1:1/c1:1/d1:1 = 1/2:1/8:1/8:1/4 ... (5)

유사하게, 모드 2에서 발생된 HD 픽셀(yc3,yc4)로부터 단자(J3)의 SD 픽셀까지의 거리를 a2, 단자(JK3) SD 픽셀까지의 거리를 b2, 단자(K4,K3)까지의 거리를 c2, 단자(J4,J2)의 SD 화소까지의 거리를 d2로 가정한다.

1/a2:1/b2:1/c2:1/d2:1 = 3/8:3/16:3/16:1/4 ... (5)

다음, 도 28의 타이밍 챠트를 참조해서 이하에 그 동작이 기술된다. 도 27에 나타낸 바와 같이, 단자(U1 내지U5)에 SD 픽셀(A' 내지 I')이 순차적으로 입력되고, 단자(J1 내지 J5)에 SD 픽셀(A 내지 I)이 순차적으로 공급될 때, 도 28에 나타낸 바와 같이, 각 단자(U1 내지U5) 또는 각 단자 (J1 내지 J5)의 픽셀 데이터는 인접 단자로부터 모든 클럭에 대해 순차적으로 지연된다.

멀티플렉서(233)는 픽셀 데이터의 쉬프트의 주기에 대해, 1/2의 주기로 2개의 입력 중 한쪽 입력을 번갈아 선택한다. 그러므로, 도 28에 나타낸 바와 같이, 레지스터(234)는 소정 타이밍에 있어서, 쉬프터(231)에 의해 공급되는 SD 픽셀(E')을 유지할 때, 다음의 타이밍에 있어서는 쉬프터(232)에 의해 제공되는 SD 픽셀(C')을 유지한다. 레지스터(234)로 유지되는 SD 픽셀(E', C')은 후단에서 레지스터(235)로 순차적으로 전송된다.

SD 픽셀(E')이 레지스터(235)에 의해 유지되고 가산기(236)의 한 입력에 공급될 때, SD 픽셀(D')은 쉬프터(@37)로부터 가산기(236)의 다른 입력에 공급된다. 가산기(236)는 두 입력을 가산하고 가산 결과를 레지스터(238)로 출력하기 때문에, 데이터(E'+D')가 레지스터(238)에 의해 유지된다. 다음 타이밍에서, 가산기(236)는 레지스터(235)에 의해 유지된 SD 픽셀(C')과, 쉬프터(237)로부터 공급된 SD 픽셀(D')을 가산한다. 따라서, 데이터(C'+D')는 레지스터(238)에 의해 유지된다.

유사하게, 데이터 전송 주기의 1/2의 주기에서 2개의 입력 중 한쪽을 번갈아 선택해서 출력하는 멀티플렉서(242)는 레지스터(238)가 데이터(C'+D')를 유지하고 있는 타이밍일 때, 쉬프터(240)에 의해 제공되는 SD 픽셀(E)을 선택하고, 레지스터(243)에 유지시켜 레지스터(238)에 데이터(C'+D')가 유지되고 있는 타이밍에 있어서는 SD 픽셀(C)을 레지스터(242)에 유지시킨다.

가산기(239)는 레지스터(238)에 의해 유지된 데이터와 레지스터(243)에 의해 유지된 데이터를 가산하고, 가산 결과를 레지스터(244)로 출력한다. 따라서, 레지스터(244)는 레지스터(238)에 데이터(E'+D')가 유지되고, 레지스터(243)에 데이터(E)가 유지되고 있는 상태의 다음타이밍에 있어서는 이 2개의 데이터를 가산한 데이터(E'+D+E)를 유지한다. 또한, 레지스터(244)는 다음 타이밍에 있어서 데이터(C'+D'+C)를 유지한다.

데이터(E'+D+E)가 레지스터(244)에 의해 유지될 때의 타이밍에서, 쉬프터(246)는 유지된 데이터(D)를 출력한다. 그러므로, 가산기(245)에 의해 레지스터(244)에 유지된 데이터(E'+D+E)와, 쉬프터(246)에 의해 출력된 데이터(D)가 가산되고, 레지스터(247)에 데이터(E'+D'+E+D)가 유지된다. 유사하게, 다음 타이밍에서, 데이터(C'+D'+C)가 레지스터(244)에 의해 유지되고, 데이터(D)가 쉬프터(246)로부터 공급된다. 따라서, 데이터(C'+D'+C+D)는 레지스터(247)에 의해 유지된다.

도 27을 참조해서 기술된 바와 같이, 데이터값(E',C',D',E+C+D)은 각각 각 단자의 픽셀 데이터에 대해서 다음의 관계를 가지고 있다.

E' = (1/8)U2 ... (7)

C' = (1/8)U2 ... (8)

D' = (1/8)U2 ... (9)

E = (1/8)U2 ... (10)

C= (1/8)U2 ... (11)

D = (1/8)U2 ... (12)

그러므로, 데이터(C'+D'+E+D)는 다음 방정식으로 나타낸 HD 픽셀(yc2)을 나타낸다.

yc2 = (1/8)U2 + (1/8)U3 + (1/4)J2 + (1/2)J3 ...(13)

또한, 데이터(C'+D'+E+D)는 다음 방정식에 의해 나타난 HD 픽셀(yc2)을 나타낸다.

yc1 = (1/8)U4 + (1/8)u3 + (1/4)J4 + 2(1/2)J3 ...(14)

모드 1에서 HD 픽셀(yc1 및 yc2)을 얻는 경우가 다음에 기술된다.

또한, 모드 2에서 HD 픽셀(yc1 및 yc4)을 얻는 경우에도 상기한 방정식에 따라 보통의 보간 처리로 수행된다.

NTSC 시스템에 따른 SD 신호를 하이 비전의 HD 신호로 변환하는 경우가 상기한 예로서 기술되었다. 그러나, 본 발명은 상기 시스템에 한정되는 것은 아니다. 간략히 말해서, 본 발명은 저품질 픽셀 데이터로부터 고품질 픽셀 데이터를 생성하는 경우에도 적용될 수 있는 것이다.

또한, 본원 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지 변경 또는 적용 예가 고려될 수 있다. 그러므로, 본 발명의 요지는 이 실시예로 한정되는 것이 아니다.

상기한 바와 같이, 본 발명에 따른 신호 변환 장치 및 신호 변환 방법은 휘도 신호 성분에 대한 클래스에 대응하는 학습에 따라 얻어진 계수를 합산 연산하고, 컬러 신호 성분에 대한 신호 변환 전의 화상 신호와 신호 변환 후의 주사선의 위치 관계에 기초해서 계수와 컬러 신호 성분을 합산 연산함으로써, 합산 연산을 하도록 했기 때문에, 계수 기억을 위한 용량을 작게 하고, 소형화 및 저 비용화를 도모할 수 있다.

NTSC 시스템으로 하이비전 텔레비젼 수상기 상에 화상이 디스플레이되기 위해, NTSC SD 신호를 하이비전 HD 신호로 변환하기 위한 신호 변환 장치로서, 저품질 픽셀 데이터 등으로부터 고품질 픽셀 데이터가 생성되는 경우에 본원 발명이 이용될 수 있다.

Claims

제 1 디지털 화상 신호를 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하기 위한 신호 변환 장치에 있어서,

상기 제 1 디지털 화상 신호를 휘도 신호 성분 및 컬러 신호 성분으로 변환하기 위한 변환 회로,

상기 제 1 디지털 화상 신호의 휘도 신호 성분을 각 클래스에 대해 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위한 계수를 기억하기 위한 메모리,

상기 제 1 디지털 화상 신호의 휘도 성분으로부터 클래스를 결정하기 위한 클래스 분류 회로,

상기 메모리로부터 상기 클래스 분류 회로에 의해 결정된 클래스에 대응하는 계수를 판독하고, 상기 제 1 디지털 화상 신호의 휘도 신호와 판독 계수의 합산 연산을 수행하고, 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻기 위한 제 1 연산 회로, 및

상기 제 1 디지털 화상 신호의 주사선의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 컬러 신호 성분을 합산 연산하고, 상기 제 2 디지털 화상 신호의 컬러 신호 성분을 얻기 위한 제 2 연산 회로를 포함하는 신호 변환 장치.
제 1 항에 있어서, 상기 제 2 연산 회로는 상기 제 2 디지털 화상 신호의 컬러 신호 성분 비트 쉬프팅함으로써 소정 계수를 승산함과 동시에 승산된 값을 다른 승산된 값과 가산함으로써 합산 연산을 수행해서 상기 제 2 디지털 화상 신호의 컬러 신호 성분을 얻는 신호 변환 장치.
제 1 항에 있어서, 상기 클래스 분류 회로는 상기 제 1 디지털 화상 신호의 공간적 특성과 이동량으로부터 클래스를 결정하는 신호 변환 장치.
제 1 항에 있어서, 상기 제 2 디지털 화상 신호를 얻기 위해, 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 탭 수를 퇴보하기 위한 제 1 퇴보 회로를 더 포함하는 신호 변환 장치.
제 4 항에 있어서, 상기 제 1 디지털 화상 신호의 제 1 영역의 공간적 특성과 상기 제 1 영역보다 큰 상기 제 1 디지털 화상 신호의 제 2 영역의 공간적 특성을 비교함으로써 얻어진 비교 결과에 기초해서 제 1 퇴보 회로를 제어하기 위한 제어 회로를 더 포함하는 신호 변환 장치.
제 1 항에 있어서, 상기 클래스 분류 회로는 상기 클래스의 수를 퇴보시키는 신호 변환 장치.
제 1 항에 있어서, 상기 제 1 연산 회로에 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 주사선의 순서를 제 1 모드 및 제 2 모드에 대응해서 변경하는 제 1 변경 회로와,

상기 제 1 연산 회로로부터 출력되는 상기 제 2 디지털 화상 신호의 주사선의 순서를 상기 제 1 변경 회로에 따라 변경되기 전의 순서로 변경하는 제 2 변경 회로를 더 포함하는 신호 변환 장치.
제 4 항에 있어서, 상기 제 1 연산 회로는 제 1 모드에 대응하는 제 1 합산 회로와 제 2 모드에 대응하는 제 2 합산 회로를 포함하고, 상기 제 1 퇴보 회로는 상기 제 1 모드에 대응하는 제 1 탭 퇴보 회로와 상기 제 2 모드에 대응하는 제 2 탭 퇴보 회로를 포함하는 신호 변환 장치.
제 1 항에 있어서, 상기 메모리 내에 저장된 각 클래스에 대한 계수는 상기 제 2 디지털 화상 신호의 해상도를 가진 학습 신호로부터 생성되는 신호 변환 장치.
제 1 항에 있어서, 상기 각 신호는 하나의 칩으로 구성되는 신호 변환 장치.
제 1 디지털 화상 신호를 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하기 위한 신호 변환 방법에 있어서,

상기 제 1 디지털 화상 신호는 휘도 신호 성분 및 컬러 신호 성분으로 변환되고,

상기 제 1 디지털 화상 신호의 휘도 신호 성분으로부터 클래스를 결정하는 분류 회로,

상기 결정된 클래스에 대응하는 상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 위도 성분으로 변환하기 위한 계수를 메모리로부터 판독하고, 그 판독된 계수와 상기 제 1 디지털 화상 신호의 휘도 신호 성분을 합산 연산해서 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻고,

상기 제 1 디지털 화상 신호와 상기 제 2 디지털 화상 신호의 주사선의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 컬러 신호 성분을 합산 연산을 실행해서 상기 제 2 디지털 화상 신호의 컬러 신호 성분을 얻는 신호 변환 방법.
제 11 항에 있어서, 상기 제 2 연산 회로는 상기 제 1 디지털 화상 신호의 컬러 신호 성분 비트 쉬프팅함으로써 소정 계수를 승산함과 동시에 승산된 값을 다른 승산된 값과 가산함으로써 합산 연산을 수행해서 상기 제 2 디지털 화상 신호의 컬러 신호 성분을 얻는 신호 변환 방법.
제 11 항에 있어서, 상기 클래스 분류 단계는 상기 제 1 디지털 화상 신호의 공간적 특성과 이동량으로부터 클래스를 결정하는 신호 변환 방법.
제 11 항에 있어서, 상기 제 2 디지털 화상 신호를 얻기 위한 제 1 디지털 화상 신호의 휘도 신호 성분의 탭 수는 퇴보되는 신호 변환 방법.
제 14 항에 있어서, 상기 제 1 디지털 화상 신호의 제 1 영역의 공간적 특징과 상기 제 1 영역보다 큰 상기 제 1 디지털 화상 신호의 제 2 영역의 공간적 특징을 비교함으로써 얻어지는 비교 결과에 기초해서 상기 탭 수의 퇴보 동작이 제어되도록 되어 있는 신호 변환 방법.
제 11 항에 있어서, 상기 클래스 분류 단계는 상기 클래스의 수를 퇴보시키는 신호 변환 방법.
제 11 항에 있어서, 상기 제 1 연산 동작을 수행하기 전에 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 주사선의 순서를 제 1 모드 및 제 2 모드에 대응해서 변경하고,

상기 제 1 연산 동작 후에 상기 제 2 디지털 화상 신호의 주사선의 순서를 상기 제 1 변경 회로에 의해 변경되기 전의 순서로 변경하도록 되어 있는 신호 변환 방법.
제 11 항에 있어서, 상기 메모리 내에 저장된 각 클래스에 대한 계수는 상기 제 2 디지털 화상 신호의 해상도를 가진 학습 신호에서 생성되는 신호 변환 방법.