WO1998015899A1 - Systeme informatique insensible aux defaillances - Google Patents

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WO1998015899A1
WO1998015899A1 PCT/JP1996/002908 JP9602908W WO9815899A1 WO 1998015899 A1 WO1998015899 A1 WO 1998015899A1 JP 9602908 W JP9602908 W JP 9602908W WO 9815899 A1 WO9815899 A1 WO 9815899A1
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separation
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PCT/JP1996/002908
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Inventor
Koji Matsuda
Yoshihiro Miyazaki
Soichi Takaya
Original Assignee
Hitachi, Ltd.
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware

Definitions

  • the present invention relates to a computer system in which a processor, a main storage device, and an input / output device are multiplexed. By operating a processor in clock synchronization, even if a failure occurs in one of the processors, the other processor can perform processing.
  • the present invention relates to a fault tolerant computer system that can be quickly taken over. Background art
  • a multiplexing computer system that multiplexes conventional processing units connects multiple processing units with five paths for monitoring the life and death, and if a failure occurs in the device that is currently processing, the processing that is on standby
  • the standby processing device becomes active when the device detects the stop of the current processing device.
  • There is also a fault-tolerant computer system in which all internal elements of the processing device are multiplexed, and when one of the elements fails, only the element is separated and processing is continued with other elements. . For example, there is one described in JP-A-11-152543 or JP-A-5-27996.
  • the separation unit in which the separation unit is element-by-element, does not mean separation as a single computer system made up of a combination of several elements inside the processing unit, so it is not possible to operate independently and exchange software. Impossible.
  • the present invention provides a means for separating at least one processor, at least one main storage device, and at least one input / output device as one computer system; It has an instruction unit for instructing the processor, and a state storage unit for storing at least two states: an independent operation state in which the computer system operates independently and independently, and a working operation state in which tasks are performed.
  • a fault-tolerant computer system in which multiple processors operate in clock synchronization, software can be replaced without stopping the system. did. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a diagram showing an example of a computer system of the present invention
  • FIG. 2 is a diagram showing an example of a configuration of a state storage unit
  • FIG. 3 is an example of a detailed configuration of a separation unit
  • FIG. 4 is a diagram showing an example of a flowchart at the time of software replacement
  • FIG. 5 is a diagram showing communication data received by both of the duplexed input / output devices.
  • FIG. 6 is a diagram illustrating an example of a case
  • FIG. 6 is a diagram illustrating an example of a case where communication data is received by one of the duplicated input / output devices.
  • FIG. 1 shows an example of a fault tolerant computer system to which the present invention is applied.
  • 50 and separating means 160 for separating or connecting the fault tolerant computer system as a plurality of computer systems.
  • processors 100A and 100B are connected to main storage devices 120A and 120B by processor buses 110A and 110B, respectively.
  • the outputs of the buses 110 A and 110 B can be connected to or separated from the I buses 195 A and 195 B via the separation Z-coupling means 160.
  • An input / output device 130 A is connected to the I / O bus 195 A.
  • the separation / coupling instruction signal 1700 which is the output of the decoupling / coupling instructing means 140, is input to the processors 100A and 100B, respectively, via the state switching signal lines 180A and 180B. It is input to the state storage means 150.
  • the state signal 190 of the state storage means is input to the separation / coupling means 160.
  • the processor bus 110A and the IZ ⁇ bus 195B or the processor bus 110B and the I / O is controlled.
  • FIG. 2 shows an example of the configuration of the state storage means 150 of the present invention.
  • the state storage means is composed of a 2-bit flag, and each bit is a processor 100 A, a main storage device 120 A, an input / output device 130 A, a processor 100 B, and a main storage device 1. It represents the state of a system in which each of the 20 B and the I / O device 130 B is one computer system.
  • the correspondence between the logical value of each bit and the state of each computer system is shown in the table below in Figure 2. When the logical value is 0, the system is in the isolated state, and when the logical value is 1, the system is in the isolated state.
  • the state of the state storage means is determined by each of the above computers.
  • FIG. 3 shows an example of the detailed configuration of the separating and coupling means.
  • the processor 100B, the main storage device 120B, and the input / output device 130B are separated as one system. Separation // When the instruction to separate the system including processor B is input from the coupling instruction means 140, the instruction to rewrite the state storage means 150 from the processor 100A and the processor 100B is the state switch signal line. 1 8 0 A, 1 8 ⁇ B Is output via. As a result, the pattern "1, 0" is set in the state storage means 150.
  • the output of the processor path 110A and the processor bus 110B is output. Is suppressed by AND elements 220A and 22OB, and 110A, 240A, 110B and 240B are selected and output to the I / O bus 195A and 195B.
  • the signals 240A and 24OB to the circuits 230A and 230B are not output.
  • the processor 100B, the main storage device 120B, and the input / output device 130B can be separated as one computer system.
  • the separating / combining means 160 after connecting the separated computer systems, issues an instruction to start the same operation via the processor buses 110A and 110B. A, a reset circuit 250 to output to 100 OB.
  • the state storage unit as the state storage unit and the separating / coupling unit as the separation / coupling unit have been described as the hardware of the circuit, but may be replaced by software.
  • Fig. 4 shows a processing flow chart when software-to-air exchange is performed using this fault-tolerant computer system.
  • the state storage means 150 is used in the current state.
  • 11 1 is set as the pattern of the state storage means, and the processor buses 110A and 110B are connected via the AND circuits 220A and 220B, respectively.
  • the signals are output to 40 A and 240 B, and depending on the selection status of the selection circuits 230 A and 230 B, the processor buses 110 A and 110 B are connected to the I / O bus by 1 95 B, 1995 A can be connected to (300).
  • a separation / combination instruction signal is output.
  • An instruction for separation is input to the processors 100A and 100B via 170.
  • the processors 100A and 100B read the state of the state storage means 150 via the state rewriting signal lines 180A and 180B, and determine whether or not the current operation state is present. (320), if the operating state is not active, the separation instruction is ignored, and if the operating state is active, the state storage means 150 is connected via the state rewriting signal lines 180A and 180B. Change the state to the separation / working state (325).
  • This state signal 190 is output to the separation Z coupling means 160, and the separation / coupling means 160 is connected to the processor bus 110A,
  • the processor 100A reads the state storage means 150, finds out that it is in the separated state, stops the task currently being executed, and enters a state in which other processing can be executed. In this state, the operator replaces the software of the computer system (350). After the replacement, if the processors 100A and 100B are instructed to be coupled via the separated Z-coupling instruction signal 170 by the separated Z-coupling instructing means 140 (360), the processor 1 00A and 100B change the state of the state storage means 150 to the working / non-working state (365). The status signal 190 is output to the separating and connecting means 160, and the separating and connecting means 160 connects the processor buses 110A and 110B to the IZO buses 195A and 195B. Connect (370). Then the processor
  • 100 B copies the contents of the main storage device 120 B to the main storage device 120 A (3 7 5), and when the copying is completed, the processor 100 B separates and connects.
  • a reset instruction is output to the processor bus 160 via the processor bus 110 B, and the resetting and coupling means 160 outputs the reset instruction via the processor bus 110 A and 110 B.
  • a reset is output to the processor 100A, 100 ⁇ to make the processor operate again, and the system operates again as one fault-tolerant computer system. As described above, software can be replaced without stopping the system.
  • FIG. 5 shows an example of a fault-tolerant computer system according to the present invention, wherein the input / output devices 13 OA and 130 B have address storage means for storing the address of receivable data, and the communication line 20. 0 can communicate with other computer systems, but both the state of the state storage means 150 is in the active operation state, and the address storage means of the input / output devices 130A and 130B are stored in the address storage means.
  • the data (400) having the physical address A transmitted from the other computer system via the communication line 200 is the same as the address storage means of the input / output devices 130A and 130B. Since the physical address A is stored in both input / output devices, this data is processed simultaneously by the processors 100A and 100B. Therefore, from the other computer systems connected to the fault-tolerant computer system via the communication circuit 200, it appears that one computer system receives the data.
  • FIG. 6 shows an example in which the processor 100B, the main storage device 120B, and the input / output device 130B are separated as one computer system.
  • the processor B which recognizes that it is in the separated operation state by looking at the state of the state storage means 150, sets the physical address of the address storage means of the input / output device 130B to a physical address different from the physical address A.
  • Set to dress B (410).
  • the plurality of processors when the separation or connection is instructed by the separation or connection instructing means, the plurality of processors set the state of the state storage means to an independent operation state.
  • the plurality of processors when the connection is instructed by the separation or connection instructing means, the plurality of processors set the state of the state storage means to the same operating state, and the separation or connection means
  • a plurality of computer systems are combined into one fault-tolerant computer system, and the separating or combining means outputs an instruction to start the same operation to all of the plurality of processors, thereby forming one computer system. It is characterized by performing the matching operation.
  • the processor sets the state storage means to an independent operation state, and in this state, the separation or connection is performed.
  • the means is to separate the fault-tolerant computer system into a plurality of computer systems, and to input the software in the separated computer systems.
  • the separation or connection instruction means sets the state storage means to the same operation state. In this state, the separation or connection means connects the plurality of computer systems. Then, the contents of another main storage device are transferred to the main storage device of the computer system which has been separated, and after the transfer is completed, the separation or coupling means starts the same operation for all of the plurality of processors. Outputting an instruction causes the system to operate as a single fault-tolerant computer system again. By the above procedure, software can be replaced without stopping the system.
  • the present invention provides a computer system in which any one of the input / output devices has a communication function and the input / output device has an address storage means for storing a communication address of receivable data.
  • the processor of the system sets a plurality of communication addresses different from those of the other input / output devices in the address storage means in the input / output device having the communication function of the own system, thereby providing a plurality of communication addresses. It is characterized by being able to operate independently as a computer system.
  • At least one processor, at least one main storage device, and at least one input / output device of a fault-tolerant computer system operating in clock synchronization are connected to one computer.
  • the system is operated independently as a user system, the software is replaced in that state, and the computer system can be operated again in synchronization with another computer system, thereby stopping the system.
  • Software can be replaced without having to.

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Description

明 細 書
フォール卜 ト レラン 卜コンピュータシステム 技術分野
本発明はプロセッサと主記憶装置と入出力装置を多重化したコンビュ —タシステムに係わり、 クロック同期でプロセッサを動作させることに より、 いずれかのプロセッサに障害が発生しても他のプロセッサに処理 を迅速に引き継ぐことが可能なフォールト 卜 レラン 卜コンピュータシス テムに関する。 背景技術
近年、 情報通信システムの 2 4時間利用が求められるようになり、 信 顿性の高いフォール卜 トレラン トコンピュータシステムの利用が高まり つつある。 従来の処理装置を多重化する多重化コンピュータシステム は複数台の処理装置を五いに生死監視を行うパスで接続し、 現在処理を 行っている装置に障害が発生したときには、 待機している処理装置が現 用の処理装置の停止を検知して待機処理装置が現用となるシステムがあ る。 また、 処理装置の内部要素をおのおの全て多重化して、 要素のいず れかが故障したときにはその耍素のみを切り離して他の要素で処理を継 続するようなフォールト ト レラン 卜コンピュータシステムもある。 例え ば、 特開平 1一 152543 号公報または特開平 5— 27996号公報記載のものが ある。
従来技術に述べた、 処理装置を多重化する多重化コンピュータシステ ムの方法では、 現用処理装置が故障してから待機処理装置に処理を引き 継ぐまでに時間を要した。 これは、 各処理装置が各々異なるプログラム を実行しているため、 故障発生時に現用の処 ίΜ装置が実行していたプロ グラムの内容を待機処理装置が引き継ぐまでの時間である。 伹しこの方 法の利点としては、 各処理装置は独立に動作しており別々のプログラム を実行させることもできるため、 ソフ トウエアをシステムを停止させる ことなく交換可能なことがあげられる。 一方、 処理装置の内部要素を多 重化する方法では、 多重化された要素は全て同一のクロックに同期して 動作するため、 障害発生時には故障のあった要素を切り離すだけですみ 、 処理の引継に時間を必要とせず、 上記処理引継時の問題点を解決した 。 しかしながら、 切り離し単位が要素毎という上記の方法は、 処理装置 内部のいくつかの要素の組み合わせでできる 1 つのコンピュータシステ ムとして切り離すことではないため、 独立に動作させてソフ 卜ウェアを 交換することは不可能である。
本発明は、 クロック同期で複数のプロセッサが動作するフォール卜 卜 レラン トコンピュータシステムにおいてシステムを停止することなく ソ フ 卜ゥエアの入れ替えを可能とすることを目的とする。 発明の開示
本発明は、 上記課題を解決するために、 少なくとも 1つのプロセッサ と少なく とも 1 つの主記憶装置と少なく とも 1 つの入出力装置を 1 つの コンピュータシステムとして分離する手段と、 分離あるいは非分離を他 のプロセッサに指示する指示部と、 コンピュータシステムが分離して独 立に動作している独立動作状態と業務を実行している現用動作状態の少 なく とも 2つの状態を記憶する状態記憶部とを持ち、 クロック同期で複 数のプロセッサが動作するフォール卜 卜 レラントコンピュータシステム においてシステムを停止することなく ソフ トウェアの入れ替えを可能と した。 図面の簡単な説明
第 1 図は、 本発明のコンピュータシステムの一例を示す図であり、 第 2図は、 状態記憶手段の構成の一例を示す図であり、 第 3図は、 分離ノ 結合手段の詳細構成の一例を示す図であり、 第 4図は、 ソフ トウェア入 れ替え時のフローチャー トの一例を示す図であり、 第 5図は、 通信デ一 タが二重化した入出力装置の両方で受信される場合の一例を示す図であ り、 第 6図は、 通信データが二重化した入出力装置の片方で受信される 場合の一例を示す図である。 発明を実施するための最良の形態
第 1 図に、 本発明を適用するフォールト ト レラン 卜コンピュータシス テムの一例を示す。 このシステムはプロセッサ 1 0 0 A， 1 0 0 Bと、 プロセッサパス 1 1 0 A， 1 1 0 Bと、 主記憶装置 1 2 0 A , 1 2 0 B と、 入出力装置 1 3 0 A， 1 3 0 Bと、 1ノ 0バス 1 9 5 A， 1 9 5 B と、 プロセッサバスと Iノ0パスの分離， 結合を指示する分離/結合指 示手段 1 4 0と、 システムが 1つのクロックに同期して同一のプログラ ムを一致処理動作している状態である同一動作状態と、 複数のコンビュ ータシステムとして独立に動作している独立動作状態の 2つの状態を記 憶する状態記憶手段 1 5 0と、 前記フオールト トレラン 卜コンピュータ システムを複数のコンピュータシステムとして分離あるいは結合するた めの分離ノ結合手段 1 6 0を有している。 1つのコンピュータシステム では、 それぞれプロセッサ 1 0 0 A， 1 0 0 Bは主記憶装置 1 2 0 A， 1 2 0 Bとプロセッサバス 1 1 0 A， 1 1 0 Bで接続し、 プロセッサバ ス 1 1 0 A, 1 1 0 Bの出力は分離 Z結合手段 1 6 0 を介して I 0バ ス 1 9 5 A, 1 9 5 Bと接続又は分離することが出来る。 I /Oバス 1 9 5 Aには入出力装置 1 3 0 Aが接続している。 分離 結合指示手段 1 4 0の出力である分離 結合指示信号 1 7 0はプロセッサ 1 0 0 A， 1 0 0 Bにそれぞれ入力され、 状態切り替え信号線 1 8 0 A， 1 8 0 B を介して状態記憶手段 1 5 0に入力される。 また、 状態記憶手段の状態 信号 1 9 0は分離/結合手段 1 6 0に入力され、 本信号の状態によりプ 口セッサバス 1 1 0 Aと I Z〇バス 1 9 5 Bまたはプロセッサバス 110B と I /Oバス 1 9 5 Aとの接続が制御される。
第 2図に、 本発明の状態記憶手段 1 5 0の構成の一例を示す。 状態記 愴手段は 2ビッ 卜のフラグからなり、 各ビッ トはプロセッサ 1 0 0 A , 主記憶装置 1 2 0 A， 入出力装置 1 3 0 Aとプロセッサ 1 0 0 B, 主記 憶装置 1 2 0 B, 入出力装置 1 3 0 Bをそれぞれ 1 つのコンピュータシ ステムとするシステムの状態を表している。 各ビッ トの論理値と、 各コ ンピュータシステムの状態との対応を第 2図中下表に示す。 論理値が 0 の時、 当該システムは分離状態にあり、 論理値が 1 のとき当該
は現用状態にある。 状態記憶手段の状態は上記各コンピュータ
の状態の組み合わせからなり、 状態記憶手段のパターンが 1 1 のときは 同一動作状態であり、 その他のパターンの時は独立動作状態である。 第 3図には分離 結合手段の詳細構成の一例を示す。 第 1 図及び第 3 図を参照すると、 たとえばプロセッサ 1 0 0 B， 主記憶装置 1 2 0 B， 入出力装置 1 3 0 Bを 1 つのシステムとして分離する場合を考える。 分 離 //結合指示手段 1 4 0からプロセッサ Bを含むシステムを分離する指 示を入力するとプロセッサ 1 0 0 A, プロセッサ 1 0 0 Bから状態記憶 手段 1 5 0を書き換える指示が状態切り替え信号線 1 8 0 A, 1 8 〇 B を介して出力される。 これにより、 状態記憶手段 1 5 0にはパターン 「 1， 0」 が設定され、 該パターンを素子 2 1 0で A NDした結果、 プ 口セッサパス 1 1 0 A， プロセッサバス 1 1 0 Bの出力は AND素子 2 2 0 A , 2 2 O Bで抑止され、 Iノ 0バス 1 9 5 A， 1 9 5 Bへ 110A と 2 4 0 A, 1 1 0 Bと 2 4 0 Bを選択して出力する回路 2 3 0 A, 2 3 0 Bへの前記信号 2 4 0 A， 2 4 O Bは出力されない。 このように して、 プロセッサ 1 0 0 B， 主記憶装置 1 2 0 B， 入出力装置 1 3 0 B を 1 つのコンピュータシステムとして分離することが出来る。 また、 該 分離/結合手段 1 6 0は分離したコンピュータシステムを結合した後、 同一動作を開始するための指示をプロセッサバス 1 1 0 A， 1 1 0 Bを 介して前記複数のプロセッサ 1 0 0 A， 1 0 O Bに出力するリセッ 卜回 路 2 5 0を有している。
以上では、 状態記憶部である状態記憶手段， 分離 結合部である分離 /結合手段を回路のハー ドウエアとして説明したが、 ソフ トウェアで代 替しても良い。
第 4図に、 本フォール卜 ト レラン トコンピュータシステムを用いて、 ソフ トゥエアの入れ替えを行う際の処理フローチャー 卜を示す。 プロセ ッサ 1 0 0 Aと主記憶装置 1 2 0 Aと入出力装置 1 3 0 Aを 1 つのコン ピュータシステムとして分離する場合を考えると、 はじめに、 状態記憶 手段 1 5 0は現用ノ現用状態にあり、 このとき状態記憶手段のパターン は 1 1 が設定されており、 プロセッサバス 1 1 0 A， 1 1 0 Bはそれぞ れ AND回路 2 2 0 A, 2 2 0 Bを介して、 2 4 0 A， 2 4 0 Bに出力 されており、 選択回路 2 3 0 A， 2 3 0 Bの選択状態によってはプロセ ッサバス 1 1 0 A， 1 1 0 Bは Iノ 0バスそれぞれ 1 9 5 B， 1 9 5 A と接続できる状態にある （ 3 0 0 ) 。 ここでオペレータが分離 結合指 示手段 1 4 0により、 プロセッサ 1 0 0 A， 主記憶装置 1 2 0 A, 入出 力装置 1 3 O Aを含むコンピュータシステムを分離する指示を入力する と（3 1 0)、 分離/結合指示信号 1 7 0を通じてプロセッサ 1 0 0 A, 1 0 0 Bに分離の指示が入力される。 プロセッサ 1 0 0 A， 1 0 0 Bは 状態書き換え信号線 1 8 0 A， 1 8 0 Bを介して状態記憶手段 1 5 0の 状態を読み、 現在現用動作状態であるかどうかを判断して（ 3 2 0 )、 現 用動作状態でなければ前記分離指示を無視し、 現用動作状態にあれば状 態書き換え信号線 1 8 0 A， 1 8 0 Bを介して状態記憶手段 1 5 0の状 態を分離/現用状態に変える（ 3 2 5 )。 この状態信号 1 9 0 を分離 Z結 合手段 1 6 0に出力し、 分離/結合手段 1 6 0はプロセッサバス 110A，
1 1 0 8と 1 /〇バス 1 9 5八， 1 9 5 Bとを分離する （ 3 3 0 ) 。 こ の状態でプロセッサ 1 0 0 Aは状態記憶手段 1 5 0を読み、 分離状態に あることを知り、 現在実行していた業務を停止して、 他の処理を実行可 能な状態となる。 この状態でオペレータは該コンピュータシステムのソ フ 卜ウェアの入れ替えを実施する （ 3 5 0 ) 。 入れ替えを実施した後、 分離 Z結合指示手段 1 4 0により分離 Z結合指示信号 1 7 0 を通じてプ 口セッサ 1 0 0 A， 1 0 0 Bに結合を指示すると （ 3 6 0 ) 、 プロセッ サ 1 0 0 A， 1 0 0 Bは状態記憶手段 1 5 0の状態を現用ノ現用状態に 変える （ 3 6 5 ) 。 状態信号 1 9 0を分離 結合手段 1 6 0に出力し、 分離 結合手段 1 6 0はプロセッサバス 1 1 0 A， 1 1 0 Bと I ZOバ ス 1 9 5 A， 1 9 5 Bとを接続する （ 3 7 0 ) 。 その後、 プロセッサ
1 0 0 Bは主記憶装置 1 2 0 Bの内容を主記憶装置 1 2 0 Aにコピーし ( 3 7 5 ) 、 コピーが終わるとプロセッサ 1 0 0 Bは分離 結合手段
1 6 0にリセッ ト指示をプロセッサバス 1 1 0 Bを介して出力し、 該分 離 結合手段 1 6 0よりプロセッサバス 1 1 0 A, 1 1 0 Bを介してプ 口セッサ 1 0 0 A， 1 0 0 Βに対して、 プロセッサを再び同一動作とす るためのリセッ トを出力し、 システムは再び 1 つのフォールト 卜 レラン 卜コンピュータシステムとして動作する。 以上により、 システムを停止 することなく、 ソフ トウェアの入れ替えが可能である。
第 5図には本発明によるフォール卜 トレラン トコンピュータシステム の一例において、 入出力装置 1 3 O A, 1 3 0 Bは受信可能なデータの ァ ドレスを記憶するァドレス記憶手段を持ち、 通信回線 2 0 0を介して 他のコンピュータシステムと通信可能であるが、 状態記憶手段 1 5 0の 状態がともに現用動作状態にあり、 入出力装置 1 3 0 A， 1 3 0 Bのァ ドレス記憶手段には同一の物理ァ ドレス Aが記憶されている場合を示す。 このとき、 通信回線 2 0 0を介して他のコンピュータシステムから送信 されてきた物理ア ドレス Aを持つデータ （4 0 0 ) は、 入出力装置 130A, 1 3 0 Bのァドレス記憶手段には同一の物理ァ ドレス Aが記憶されてい るため、 両方の入出力装置で受信され、 このデータはプロセッサ 100A, 1 0 0 Bで同時に処理される。 このため、 このフォール卜 トレラン トコ ンピュ一タシステムに通信回路 2 0 0 を介して接続される他のコンビュ —タシステムからは 1台のコンピュータシステムがデータ を受信するよ うに見える。
次に、 第 6図においてプロセッサ 1 0 0 Bと主記憶装置 1 2 0 Bと入 出力装置 1 3 0 Bが 1つのコンピュータシステムとして分離している場 合の一例を示す。 状態記憶手段 1 5 0の状態を見て自己が分離動作状態 にあることを知ったプロセッサ Bは入出力装置 1 3 0 Bのァ ドレス記憶 手段の物理ァ ドレスを物理ァ ドレス Aと異なる物理ァ ドレス Bに設定す る （ 4 1 0 ) 。 これにより物理ァ ドレス Aを持つデ一タ 4 2 0が通信回 線 2 0 0 を介して他のコンピュータシステムから送信されてくると、 物 理ァ ドレス Aを記憶している入出力装置 1 3 0 Aで受信するが入出力装 置 1 3 0 Bは物理ァ ドレス Bを記憶しているためこのデータを受信しな い。 また、 物理ァ ドレス Bを持つデータ 4 3 0が通信回線 2 0 0を介し て他のコンピュータシステムから送信されてくると、 物理ア ドレス Bを 記憶している入出力装置 1 3 0 Bで受信するが入出力装置 1 3 0 Aは物 ¾ア ドレス Aを記憶しているためこのデータ を受信しない。 このため、 このような独立動作状態では本フォール卜 卜レラン 卜コンピュータシス テムは、 他のコンピュータシステムからは 2台のコンピュータシステム がデータを受信するように見える。
本発明では、 該分離あるいは結合指示手段により分離を指示したとき 該複数のプロセッサは状態記憶手段の状態を独立動作状態とし、 この状 態により前記分離あるいは結合手段は該フォール卜 トレラン 卜コンビュ —タシステムを複数のコンピュータシステムに分離し、 該分離あるいは 結合指示手段により結合を指示した場合、 該複数のプロセッサは状態記 憶手段の状態を同一動作状態とし、 この状態により前記分離あるいは結 合手段は前記複数のコンピュータシステムを結合して 1 つのフォール卜 卜レラン トコンピュータシステムとし、 前記分離あるいは結合手段は前 記複数のプロセッサの全てに同一動作を開始する指示を出力することに より、 1 つのコンピュータシステムとして一致動作させることを特徴と する。
また、 本発明は、 前記状態記憶手段が同一動作状態で前記分離あるい は結合指示手段よリ分離指示すると、 前記プロセッサは前記状態記憶手 段を独立動作状態とし、 この状態で前記分離あるいは結合手段は前記フ ォ一ル卜 トレラン 卜コンピュータシステムを複数のコンピュータシステ ムとして分離し、 分離したコンピュータシステムにてソフ トウェアの入 れ替えを行った後、 前記分離あるいは結合指示手段よリ結合指示すると . 前記プロセッサは前記状態記憶手段を同一動作状態とし、 この状態で前 記分離あるいは結合手段は前記複数のコンピュータシステムを接続して, 前記分離していたコンピュータシステムの主記憶装置に他の主記憶装置 の内容を移し、 移し終わったのちに前記分離あるいは結合手段は前記複 数のプロセッサの全てに同一動作を開始するための指示を出力すること により再び 1 つのフォール卜 トレラン 卜コンピュータシステムとして動 作させる、 以上の手順によりシステムを停止することなく ソフ トウェア の入れ替えを可能としたことを特徴とする。
また、 本発明は、 入出力装置のいずれかは通信の機能を持ち、 該入出 力装置は受信可能なデータの通信用ァ ドレスを記憶するァ ドレス記憶手 段を有するコンピュータシステムにおいて、 分離したコンピュータシス テムのプロセッサは自システムの前記通信機能を持つ入出力装置に他の 入出力装置とは異なる通信用ァ ドレスをァ ドレス記憶手段に設定するこ とにより、 複数の通信用ァ ドレスを持つ複数のコンピュータシステムと して独立動作可能としたことを特徴とする。 産業上の利用可能性
以上のように、 本発明によれば、 クロック同期で動作するフォール卜 卜 レラン 卜コンピュータシステムの少なく とも 1 つのプロセッサと少な く とも 1 つの主記憶装置と少なく とも 1 つの入出力装置を 1 つのコンピ ユ ータシステムとして独立して動作させ、 その状態でソフ 卜ウェアの入 れ替えを行い、 再び該コンピュータシステムを他のコンピュータシステ ムと同期して動作させることを可能としたことにより、 システムを停止 することなく ソフ 卜ウェアを入れ替えることができる。

Claims

請 求 の 範 囲
1 . 少なく とも 1 つのプロセッサと 1つの主記憶装置と 1 つの入出力装 置とから成るコンピュータシステムを複数有するフォール卜 卜 レラン 卜 コンピュータシステムにおいて、 各コンピュータシステムを該フォ一ル 卜 トレラントコンピュータシステムから分離または該フォール卜 ト レラ ン トコンピュータシステムへ結合する分離 z結合部と、 複数の該コンピ ユ ータシステムのプロセッサが、 それぞれ、 一致動作である同一動作状 態か、 あるいは異なった動作である独立動作状態かの少なく とも 2つの 状態を記憶する状態記憶部を設けたことを特徴とするフォール卜 卜 レラ ントコンピュータシステム。
2 . 複数のプロセッサと複数の主記憶装置と複数の入出力装置とから成 リ、 かつ、 該複数のプロセッサは同一プログラムを同一のクロックに同 期して一致動作させることができ、 該複数のプロセッサの 1つに障害が 発生しても他のプロセッサにより業務を継続できるフォール卜 ト レラン 卜コンピュータシステムにおいて、 少なく とも該プロセッサの 1 つと少 なく とも該主記憶装置の 1 つと少なく とも該入出力装置の 1 つを別のコ ンピュ一タシステムとして前記フォール卜 卜レラン トコンピュータシス テムより分離あるいは、 分離したコンピュータシステムを 1つのフォー ル卜 トレラン トコンピュータシステムに結合する分離 結合部と、 該複 数のプロセッサに分離あるいは結合を指示する分離 結合指示部と、 該 複数のプロセッサが一致動作である同一動作状態か、 あるいは異なった 動作である独立動作状態の少なく とも 2つの状態を記憶する状態記憶部 を設けたことを特徴とするフォール卜 ト レラン 卜コンピュータシステム。
3 . 請求の範囲第 2項において、 前記分離ノ結合指示部により分離を指 示したとき該複数のプロセッサは状態記憶部の状態を独立動作状態とし、 この状態により前記分離 Z結合部は該フォール卜 ト レラン 卜コンピュー タシステムを複数のコンピュータシステムに分離し、 該分離 Z結合指示 部により結合を指示した場合、 該複数のプロセッサは状態記憶手段の状 態を同一動作状態とし、 この状態により前記分離 結合部は前記複数の コンピュータシステムを結合して 1 つのフォ一ル卜 卜 レラン 卜コンビュ ータシステムとし、 前記分離ノ結合部は前記複数のプロセッサの全てに 同一動作を開始する指示を出力することにより、 1つのコンピュータシ ステムとして一致動作させることを特徴とするフォール卜 卜 レラン トコ ンピュ一タシステム。
4 . 請求の範囲第 3項において、 前記状態記憶部が同一動作状態で前記 分離 結合指示部より分離指示すると、 前記プロセッサは前記状態記憶 部を独立動作状態とし、 この状態で前記分離 /結合部は前記フォールト トレラン 卜コンピュータシステムを複数のコンピュータシステムとして 分離し、 分離したコンピュータシステムにてソフ 卜ウェアの入れ替えを 行った後、 前記分離 Z結合指示部より結合指示すると、 前記プロセッサ は前記状態記憶部を同一動作状態とし、 この状態で前記分離 Z結合部は 前記複数のコンピュータシステムを接続して、 前記分離していたコンビ ュ一タシステムの主記憶装置に他の主記憶装置の内容を移し、 移し終わ つたのちに前記分離/結合部は前記複数のプロセッサの全てに同一動作 を開始するための指示を出力することにより再び 1つのフォールト ト レ ラン トコンピュータシステムとして動作させる、 以上の手順によりシス テムを停止することなく ソフ 卜ウェアの入れ替えを可能と したことを特 徴とするフォール卜 トレラン 卜コンビュ一タシステム。
5 . 請求の範囲第 4項において、 前記入出力装置は受信可能なデータの ア ドレスを記憶するア ドレス記憶部を有し、 分離したコンピュータシス テムのプロセッサは βシステムの前記入出力装置に他の入出力装置とは 異なるア ドレスをア ドレス記憶部に設定することにより、 複数の受信可 能なデータのアドレスを持つ複数のコンピュータシステムとして独立動 作可能としたことを特徴とするフォール卜 トレラン 卜コンピュータシス テム。
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