JP2020086805A - 情報処理システム及び情報処理装置 - Google Patents

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Abstract

【課題】情報処理システムにおいて１つの情報処理装置内の制御部が故障した場合に、他の情報処理装置内の制御部が、故障した制御部を含む情報処理装置内のハードウェアから情報を直接取得する。【解決手段】情報処理システム４０１内の各情報処理装置ＳＢ＃０、ＳＢ＃１は、ハードウェア４１４−０、４１４−１、ハードウェアを管理する制御部（ＢＭＣ）４１２−０、４１２−１及びスイッチ部４３３−０、４３３−１を含む。ＳＢ＃０内のＢＭＣ４１２−０の故障が検知された場合、スイッチ部４３３−０は、ＳＢ＃０の外部から受信する制御信号に従って、ＳＢ＃０内のハードウェア４１４−０を、ＳＢ＃０とＳＢ＃１との間の信号線に接続する制御を行う。ＳＢ＃１内のスイッチ部４３３−１は、ＳＢ＃１のＢＭＣ４１２−１を信号線に接続し、信号線を介して、ＳＢ＃０内のハードウェアが出力する情報を取得する。【選択図】図４

Description

本発明は、情報処理システム及び情報処理装置に関する。
情報処理システムの管理及び監視を行うための標準仕様として、ＩＰＭＩ（Intelligent Platform Management Interface）が知られている。ＩＰＭＩでは、マネジメントボード（Management Board，ＭＭＢ）及びベースボードマネジメントコントローラ（Baseboard Management Controller，ＢＭＣ）を用いて、情報処理システムのハードウェアの管理及び監視が行われる。
システム制御装置を二重化した計算機システムにおいて、片方のシステム制御装置に障害が発生し、装置の切り替えが実行された場合、切り替え前の制御情報を切り替え後の制御装置に継続させる制御方式が知られている（例えば、特許文献１を参照）。
特開２００２−２８８０００号公報
複数のシステムボード（System Board，ＳＢ）を含む情報処理システムにおいて、各ＳＢ上のＢＭＣは、同じＳＢ上のハードウェアから情報を取得することができる。しかしながら、いずれかのＳＢ上のＢＭＣが故障した場合、そのＳＢ上のハードウェアから情報を取得することはできなくなる。
なお、かかる問題は、複数のＳＢを含む情報処理システムにおけるハードウェアの管理に限らず、複数の情報処理装置を含む他の情報処理システムにおけるハードウェアの管理においても生ずるものである。
１つの側面において、本発明は、情報処理システムにおいて１つの情報処理装置内の制御部が故障した場合に、他の情報処理装置内の制御部が、故障した制御部を含む情報処理装置内のハードウェアから情報を直接取得することを目的とする。
１つの案では、情報処理システムは、複数の情報処理装置を含む。各情報処理装置は、ハードウェアと、ハードウェアを管理する制御部と、他の情報処理装置、ハードウェア、及び制御部の間の接続を切り替えるハードウェア情報スイッチ部とを含む。
第１情報処理装置内の制御部の故障が検知された場合、第１情報処理装置内のハードウェア情報スイッチ部は、第１情報処理装置内のハードウェアを、第１情報処理装置と第２情報処理装置との間のハードウェア情報信号線に接続する制御を行う。このとき、第１情報処理装置内のハードウェア情報スイッチ部は、第１情報処理装置の外部から受信するハードウェア情報制御信号に従って、第１情報処理装置内のハードウェアをハードウェア情報信号線に接続する制御を行う。
第１情報処理装置内の制御部の故障が検知された場合、第２情報処理装置内のハードウェア情報スイッチ部は、第２情報処理装置内の制御部をハードウェア情報信号線に接続する制御を行う。そして、第２情報処理装置内の制御部は、ハードウェア情報信号線を介して、第１情報処理装置内のハードウェアが出力する情報を取得する。
１つの実施形態によれば、情報処理システムにおいて１つの情報処理装置内の制御部が故障した場合に、他の情報処理装置内の制御部が、故障した制御部を含む情報処理装置内のハードウェアから情報を直接取得することができる。
複数のＳＢを含む情報処理システムの構成図である。 比較例の情報処理システムの構成図である。 情報処理システムの構成図である。 情報処理システムの第１の具体例を示す構成図である。 ＭＭＢの機能的構成図である。 第１の具体例のＢＭＣの機能的構成図である。 第１の具体例のＨＷ情報スイッチ部の構成図である。 第１の具体例の選択部の構成図である。 制御信号を示す図である。 ＰＣＨスイッチ部の構成図である。 ＳＢ＃０上のＢＭＣがＳＢ＃０上のハードウェアにアクセスするスイッチ制御を示す図である。 ＳＢ＃０上のＢＭＣがＳＢ＃１上のハードウェアにアクセスするスイッチ制御を示す図である。 ＳＢ＃１上のＢＭＣがＳＢ＃１上のハードウェアにアクセスするスイッチ制御を示す図である。 ＳＢ＃１上のＢＭＣがＳＢ＃０上のハードウェアにアクセスするスイッチ制御を示す図である。 各ＳＢ上のＢＭＣが同じＳＢ上のＰＣＨにアクセスするスイッチ制御を示す図である。 ＳＢ＃１上のＢＭＣがＳＢ＃０上のＰＣＨにアクセスするスイッチ制御を示す図である。 第１の具体例のＨｏｍｅ引き継ぎ処理のフローチャートである。 情報引き継ぎ処理のフローチャートである。 ＭＭＢのＨＷ情報スイッチ処理部が行うスイッチ制御処理のシーケンスを示す図である。 ＭＭＢのＰＣＨスイッチ処理部が行うスイッチ制御処理のシーケンスを示す図である。 情報処理システムの第２の具体例を示す構成図である。 第２の具体例のＢＭＣの機能的構成図である。 第２の具体例のＨＷ情報スイッチ部の構成図である。 第２の具体例の選択部の構成図である。 第２の具体例のＨｏｍｅ引き継ぎ処理のフローチャートである。 ＢＭＣのＨＷ情報スイッチ処理部が行うスイッチ制御処理のシーケンスを示す図である。 ＢＭＣのＰＣＨスイッチ処理部が行うスイッチ制御処理のシーケンスを示す図である。 ＭＭＢのハードウェア構成図である。 ＢＭＣのハードウェア構成図である。
以下、図面を参照しながら、実施形態を詳細に説明する。
図１は、複数のＳＢを含む情報処理システムの構成例を示している。図１の情報処理システム１０１は、ＳＢ＃０〜ＳＢ＃３、ＭＭＢ＃０、及びＭＭＢ＃１を含む。
ＭＭＢ＃０及びＭＭＢ＃１は、冗長構成のＭＭＢであり、ファームウェアを用いて、情報処理システム１０１全体の管理及び監視を行う。ユーザは、ＭＭＢが提供するユーザインタフェースを介して、１つ以上のＳＢ及び１つ以上のＩＯ（Input/Output）資源を選択することで、パーティションを構築することができる。オペレーティングシステム（Operating System，ＯＳ）及びＢＩＯＳ（Basic Input/Output System）は、パーティション単位で動作し、ＭＭＢ＃０及びＭＭＢ＃１は、パーティション情報を保持する。
情報処理システム１０１内には、１つ又は複数のパーティションを構築することができる。１つのパーティションが複数のＳＢを含む場合、ユーザは、いずれか１つのＳＢをＨｏｍｅ ＳＢとして設定する。
図１の例では、パーティション＃０は、ＳＢ＃０及びＳＢ＃１を含み、パーティション＃１は、ＳＢ＃２のみを含む。ＳＢ＃０は、パーティション＃０のＨｏｍｅ ＳＢであり、ＳＢ＃１は、非Ｈｏｍｅ ＳＢである。ＳＢ＃２は、パーティション＃１のＨｏｍｅ ＳＢである。Ｈｏｍｅ ＢＭＣは、パーティション内のすべてのＳＢ上のハードウェアにアクセスでき、ＯＳと通信し、ＷｅｂＵＩ（Web User Interface）等を介して、ＢＭＣが持つ各機能を外部に直接提供するＢＭＣである。
ＳＢ＃ｉ（ｉ＝０〜３）は、ＢＭＣ１１２−ｉ及びハードウェア１１３−ｉを含む。ハードウェア１１３−ｉは、ＣＰＵ（Central Processing Unit）＃０、ＣＰＵ＃１、メモリ１１４−ｉ、電圧センサ１１５−ｉ等のハードウェアデバイスを含む。ＢＭＣ１１２−ｉは、ハードウェア１１３−ｉとＩ２Ｃ（Inter-Integrated Circuit）等の信号線で接続されており、ＩＰＭＩに準じてハードウェア１１３−ｉの管理及び監視を行う。
Ｈｏｍｅ ＳＢのＢＭＣは、センサ定義情報と、そのＳＢ上のハードウェアデバイスが出力する情報とを保持し、非Ｈｏｍｅ ＳＢのＢＭＣは、そのＳＢ上のハードウェアデバイスが出力する情報のみを保持する。ハードウェアデバイスが出力する情報は、センサデータと呼ばれることもある。
ＯＳ１１１−ｊ（ｊ＝０，１）は、パーティション＃ｊ内のＨｏｍｅ ＳＢのＣＰＵ上で動作し、ＫＣＳ（Keyboard Controller Style）インタフェースによって、Ｈｏｍｅ ＳＢ上のＢＭＣにアクセスすることができる。
ＢＭＣ１１２−０〜ＢＭＣ１１２−３、ＭＭＢ＃０、及びＭＭＢ＃１は、情報処理システム１０１内に閉じたプライベートローカルエリアネットワーク（Local Area Network，ＬＡＮ）によって接続されている。ＭＭＢ＃ｊ（ｊ＝０，１）は、プライベートＬＡＮを介して、ＢＭＣ１１２−０〜ＢＭＣ１１２−３と通信することができ、ＢＭＣ１１２−ｉは、プライベートＬＡＮを介して、他のＢＭＣ１１２−ｋ（ｋ≠ｉ）と通信することができる。
Ｈｏｍｅ ＳＢのＢＭＣは、センサ定義情報に基づいて、非Ｈｏｍｅ ＳＢのＢＭＣから、そのＳＢ上のハードウェアが出力するセンサデータを取得する。ＯＳは、パーティション内のＨｏｍｅ ＳＢ上のＢＭＣを介して、非Ｈｏｍｅ ＳＢ上のＢＭＣからセンサデータを収集する。ここで、非Ｈｏｍｅ ＳＢ上のハードウェアが出力するセンサデータを収集する時間を短縮するために、比較例の技術を用いる方法が考えられる。
図２は、上記比較例の技術を用いた情報処理システムの構成例を示している。図２の情報処理システム２０１は、パーティション＃０及びＭＭＢ２１１を含み、パーティション＃０は、ＳＢ＃０及びＳＢ＃１を含む。ＳＢ＃０は、パーティション＃０のＨｏｍｅ ＳＢであり、ＳＢ＃１は、非Ｈｏｍｅ ＳＢである。
ＳＢ＃ｉ（ｉ＝０，１）は、ＢＭＣ２１２−ｉ、ＰＣＨ（Platform Controller Hub）２１３−ｉ、ハードウェア２１４−ｉ、及びスイッチ部２１５−ｉを含む。ハードウェア２１４−ｉは、ＣＰＵ２２１−ｉ及びメモリ２２２−ｉを含む。ＢＭＣ２１２−ｉは、ハードウェア２１４−ｉの管理及び監視を行う。
ＰＣＨ２１３−ｉは、ＣＰＵ２２１−ｉと周辺ＩＯデバイスとの間の通信を管理するＬＳＩ（Large-scale Integrated Circuit）である。周辺ＩＯデバイスに接続されるバスとしては、ＳＡＴＡ（Serial AT Attachment）、ＵＳＢ（Universal Serial Bus）、ＬＰＣ（Low Pin Count）バス等が用いられる。
ＰＣＨ２１３−ｉとＣＰＵ２２１−ｉは、ＤＭＩ（Direct Media Interface）バス等の信号線によって接続され、ＰＣＨ２１３−ｉとＢＭＣ２１２−ｉは、ＬＰＣバス等の信号線によって接続される。ＣＰＵアーキテクチャの制約上、ＣＰＵ２２１−０上でＯＳが起動された後、ＯＳはＨｏｍｅ ＳＢ上のＰＣＨ２１３−０のみを認識することができる。
ＰＣＨ２１３−ｉは、ＢＭＣ２１２−ｉ又は他のＩＯデバイスから受信する信号をＣＰＵ２２１−ｉへ出力し、ＣＰＵ２２１−ｉから受信する信号をＢＭＣ２１２−ｉ又は他のＩＯデバイスへ出力する。
スイッチ部２１５−ｉは、スイッチ制御部２３１−ｉ、入力側スイッチ部２３２−ｉ、及び出力側スイッチ部２３３−ｉを含む。入力側スイッチ部２３２−ｉは、Ｉ２Ｃ等の信号線で、ハードウェア２１４−ｉ、出力側スイッチ部２３３−０、及び出力側スイッチ部２３３−１に接続されている。出力側スイッチ部２３３−ｉは、Ｉ２Ｃ等の信号線で、ＢＭＣ２１２−ｉ、入力側スイッチ部２３２−０、及び入力側スイッチ部２３２−１に接続されている。スイッチ制御部２３１−ｉは、入力側スイッチ部２３２−ｉ及び出力側スイッチ部２３３−ｉを切り替えることで、信号線の接続を変更する。
ＢＭＣ２１２−ｉは、スイッチ制御部２３１−ｉとＧＰＩＯ（General Purpose Input/Output）等の信号線で接続されている。ＢＭＣ２１２−ｉは、スイッチ制御部２３１−ｉを介して、入力側スイッチ部２３２−ｉ及び出力側スイッチ部２３３−ｉを切り替えることで、ＳＢ＃０又はＳＢ＃１上のいずれのハードウェア２１４−ｉに対してもアクセスすることができる。
パーティション＃０の構築時に、ＭＭＢ２１１は、Ｈｏｍｅ ＳＢであるＳＢ＃０上のＢＭＣ２１２−０に対して、パーティション＃０に属するＳＢの識別情報として、“ＳＢ＃０”及び“ＳＢ＃１”を通知する。さらに、ＭＭＢ２１１は、ＢＭＣ２１２−０に対して、ＳＢ＃０がパーティション＃０のＨｏｍｅ ＳＢであることを通知する。
ＢＭＣ２１２−０は、制御信号をスイッチ制御部２３１−０へ出力し、スイッチ制御部２３１−０は、入力側スイッチ部２３２−０を制御する。これにより、ハードウェア２１４−０が、入力側スイッチ部２３２−０を介して、出力側スイッチ部２３３−０に接続される。
次に、ＭＭＢ２１１は、非Ｈｏｍｅ ＳＢであるＳＢ＃１上のＢＭＣ２１２−１に対して、Ｈｏｍｅ ＳＢの識別情報“ＳＢ＃０”を通知する。
ＢＭＣ２１２−１は、制御信号をスイッチ制御部２３１−１へ出力し、スイッチ制御部２３１−１は、入力側スイッチ部２３２−１を制御する。これにより、ハードウェア２１４−１が、入力側スイッチ部２３２−１を介して、出力側スイッチ部２３３−０に接続される。
センサデータ収集時に、ＳＢ＃０のＣＰＵ２２１−０上で動作するＯＳは、ＢＭＣ２１２−０に対して、パーティション＃０のハードウェアのセンサデータを取得する取得依頼を発行する。
ＢＭＣ２１２−０は、制御信号をスイッチ制御部２３１−０へ出力し、スイッチ制御部２３１−０は、出力側スイッチ部２３３−０を制御する。これにより、ＢＭＣ２１２−０が、出力側スイッチ部２３３−０を介して、ハードウェア２１４−０に接続される。そこで、ＢＭＣ２１２−０は、ハードウェア２１４−０にアクセスして、ハードウェア２１４−０からセンサデータを取得する。
次に、ＢＭＣ２１２−０は、制御信号をスイッチ制御部２３１−０へ出力し、スイッチ制御部２３１−０は、出力側スイッチ部２３３−０を制御する。これにより、ＢＭＣ２１２−０が、出力側スイッチ部２３３−０及び入力側スイッチ部２３２−１を介して、ハードウェア２１４−１に接続される。そこで、ＢＭＣ２１２−０は、ハードウェア２１４−１にアクセスして、ハードウェア２１４−１からセンサデータを取得する。
次に、ＢＭＣ２１２−０は、ハードウェア２１４−０及びハードウェア２１４−１から取得したセンサデータを、ＯＳへ返信する。
図２の情報処理システム２０１によれば、Ｈｏｍｅ ＳＢ上のＢＭＣは、Ｈｏｍｅ ＳＢ上のハードウェアだけでなく、非Ｈｏｍｅ ＳＢ上のハードウェアからもセンサデータを直接取得することができる。したがって、ＯＳ又はＯＳ上で動作するエージェントソフトウェアからの取得依頼に対して、非Ｈｏｍｅ ＳＢ上のＢＭＣを経由することなく、パーティション内のすべてのハードウェアのセンサデータを返信することが可能になる。これにより、パーティション内のセンサデータを収集する時間が短縮される。
複数のＳＢを含むパーティション内において、システム運用中に非Ｈｏｍｅ ＳＢ上のＢＭＣが故障した場合、ＭＭＢは、その非Ｈｏｍｅ ＳＢからセンサデータを取得することができなくなる。しかし、ＭＭＢは、Ｈｏｍｅ ＳＢ上のＢＭＣに対して、故障したＢＭＣを搭載するＳＢのセンサデータを問い合わせることで、間接的にそのＳＢのセンサデータを取得することが可能である。
一方、システム運用中にＨｏｍｅ ＳＢ上のＢＭＣが故障した場合、ＭＭＢからそのパーティションに対する操作を行うことができなくなるが、ＯＳは動作を継続する。この場合、ユーザは、ハードウェアの管理及び監視を放棄して、システム運用を継続させることが可能である。しかしながら、ハードウェアの管理及び監視を放棄すると、ハードウェアのセンサデータが収集されなくなるため、エラーが発生する可能性がある状態でシステム運用が継続されることになる。
そこで、システム運用を一旦停止して、Ｈｏｍｅ ＳＢ上でＢＭＣ、ＰＣＨ等が搭載されているボード、又はＨｏｍｅ ＳＢ自体を交換することで、Ｈｏｍｅ ＳＢ上のＢＭＣの機能を回復させる方法が考えられる。しかしながら、システム運用の停止は極力避けることが望ましい。
Ｈｏｍｅ ＳＢ上のＢＭＣの役割をパーティション内の別のＳＢ上のＢＭＣに引き継がせることができれば、システム運用を停止することなく、ハードウェアの管理及び監視を継続することができる。以下では、Ｈｏｍｅ ＳＢ上のＢＭＣの役割を別のＢＭＣに引き継がせることを、Ｈｏｍｅ ＢＭＣを切り替えると言い換えて記載することがある。
通常、Ｈｏｍｅ ＢＭＣとＨｏｍｅ ＳＢ上のＢＭＣは一致しているが、Ｈｏｍｅ ＢＭＣを切り替えた場合、Ｈｏｍｅ ＳＢは変更されず、別のＳＢ上のＢＭＣが新たなＨｏｍｅ ＢＭＣとなる。このため、Ｈｏｍｅ ＢＭＣとＨｏｍｅ ＳＢ上のＢＭＣは一致しなくなる。
図２の情報処理システム２０１において、Ｈｏｍｅ ＢＭＣの切り替えは、各ＳＢ上の入力側スイッチ部２３２−ｉ及び出力側スイッチ部２３３−ｉの切り替えによって実現できる。しかし、入力側スイッチ部２３２−ｉ及び出力側スイッチ部２３３−ｉを制御できるのは、同じＳＢ上のＢＭＣ２１２−ｉのみである。
Ｈｏｍｅ ＳＢ上のＢＭＣ２１２−０が故障した場合であっても、非Ｈｏｍｅ ＳＢ上のＢＭＣ２１２−１は、入力側スイッチ部２３２−１及び出力側スイッチ部２３３−１を切り替えることができる。しかし、故障したＢＭＣ２１２−０が入力側スイッチ部２３２−０及び出力側スイッチ部２３３−０を切り替えることはできず、ハードウェア２１４−０をＢＭＣ２１２−１に正しく接続することは難しい。
また、各ハードウェア２１４−ｉのセンサデータは、Ｈｏｍｅ ＢＭＣによって管理されており、所定時間（例えば、１０秒）に１度の頻度で、ＭＭＢ２１１に保存される。しかし、ＢＭＣ２１２−０が故障した場合、最後にセンサデータがＭＭＢ２１１に保存されてから、故障発生の直前までに取得されたセンサデータを、別のＢＭＣに引き継がせることはできない。
さらに、Ｈｏｍｅ ＢＭＣは、システム運用中にＰＣＨ２１３−０を介して、ＣＰＵ２２１−０上で動作するＯＳと通信することが多い。例えば、仮想メディア、サーバ管理用のＫＣＳコマンド通信、電源制御、ハードウェアエラー監視等を行う場合に、Ｈｏｍｅ ＢＭＣとＯＳの間で通信が発生する。また、各ＳＢ上のＢＭＣ２１２−ｉは、同じＳＢ上のＰＣＨ２１３−ｉのみと物理的に接続されており、他のＳＢ上のＰＣＨ２１３−ｉとは物理的に接続されていない。
このため、仮にＨｏｍｅ ＢＭＣを切り替えることができたとしても、Ｈｏｍｅ ＳＢ以外のＳＢ上に存在する新たなＨｏｍｅ ＢＭＣは、ＯＳが認識しているＰＣＨ２１３−０と通信することができない。したがって、新たなＨｏｍｅ ＢＭＣは、ＯＳとの通信を伴うサービスを提供することが難しい。
図３は、実施形態の情報処理システムの構成例を示している。図３の情報処理システム３０１は、情報処理装置３１１−１〜情報処理装置３１１−Ｎ（Ｎは２以上の整数）を含む。各情報処理装置３１１−ｉ（ｉ＝１〜Ｎ）は、ハードウェア３２１−ｉ、制御部３２２−ｉ、及びＨＷ（Hardware）情報スイッチ部３２３−ｉを含む。
制御部３２２−ｉは、ハードウェア３２１−ｉを管理し、ＨＷ情報スイッチ部３２３−ｉは、他の情報処理装置３１１−ｋ（ｋ≠ｉ）、ハードウェア３２１−ｉ、及び制御部３２２−ｉの間の接続を切り替える。
情報処理装置３１１−１内の制御部３２２−１の故障が検知された場合、ＨＷ情報スイッチ部３２３−１は、ハードウェア３２１−１を、情報処理装置３１１−１と情報処理装置３１１−２との間のＨＷ情報信号線３３１に接続する制御を行う。このとき、ＨＷ情報スイッチ部３２３−１は、情報処理装置３１１−１の外部から受信するＨＷ情報制御信号に従って、ハードウェア３２１−１をＨＷ情報信号線３３１に接続する制御を行う。
制御部３２２−１の故障が検知された場合、ＨＷ情報スイッチ部３２３−２は、制御部３２２−２をＨＷ情報信号線３３１に接続する制御を行う。そして、制御部３２２−２は、ＨＷ情報信号線３３１を介して、ハードウェア３２１−１が出力する情報を取得する。
図３の情報処理システム３０１によれば、情報処理システムにおいて１つの情報処理装置内の制御部が故障した場合に、他の情報処理装置内の制御部が、故障した制御部を含む情報処理装置内のハードウェアから情報を直接取得することができる。
図４は、図３の情報処理システム３０１の第１の具体例を示している。図４の情報処理システム４０１は、パーティション＃０及びＭＭＢ４１１を含み、パーティション＃０は、ＳＢ＃０及びＳＢ＃１を含む。ＳＢ＃０は、パーティション＃０のＨｏｍｅ ＳＢであり、ＳＢ＃１は、ＳｕｂＨｏｍｅ ＳＢである。ＳｕｂＨｏｍｅ ＳＢは、Ｈｏｍｅ ＳＢ上のＢＭＣが故障した際にＨｏｍｅ ＢＭＣの役割を引き継ぐＢＭＣが搭載されているＳＢである。
ＳＢ＃ｉ（ｉ＝０，１）は、ＢＭＣ４１２−ｉ、ＰＣＨ４１３−ｉ、ハードウェア４１４−ｉ、ＨＷ情報スイッチ部４１５−ｉ、及びＰＣＨスイッチ部４１６−ｉを含む。ハードウェア４１４−ｉは、ＣＰＵ４２１−ｉ及びメモリ４２２−ｉを含む。ハードウェア４１４−ｉは、電圧センサ、温度センサ等の他のハードウェアデバイスを含んでいてもよい。ＢＭＣ４１２−ｉは、ハードウェア４１４−ｉの管理及び監視を行う。
ＳＢ＃０及びＳＢ＃１の各々は、図３の情報処理装置３１１−ｉに対応する。パーティション＃０は、３個以上のＳＢを含んでいてもよい。この場合、各ＳＢは、ＳＢ＃０及びＳＢ＃１と同様の構成を有する。
ＭＭＢ４１１は、プライベートＬＡＮを介して、ＢＭＣ４１２−０及びＢＭＣ４１２−１と通信することができ、ＢＭＣ４１２−０は、プライベートＬＡＮを介して、ＢＭＣ４１２−１と通信することができる。
ＭＭＢ４１１は、ユーザによってパーティションが作成され、Ｈｏｍｅ ＳＢが設定されたときに、ＳｕｂＨｏｍｅ ＳＢを設定することができる。例えば、ＭＭＢ４１１は、パーティションに含まれるＨｏｍｅ ＳＢ以外のＳＢのうち、識別情報“ＳＢ＃ｉ”に含まれる番号ｉが最も小さいＳＢを、ＳｕｂＨｏｍｅ ＳＢとして選択する。そして、Ｈｏｍｅ ＳＢ上のＢＭＣよりも先に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣが故障した場合、ＭＭＢ４１１は、次に小さな番号ｉを有するＳＢを、新たなＳｕｂＨｏｍｅ ＳＢとして選択する。
パーティションに含まれるＳＢ上のＢＭＣのうち、Ｈｏｍｅ ＳＢ以外のすべてのＳＢ上のＢＭＣが故障した場合は、ＢＭＣの冗長性がなくなるため、ＳｕｂＨｏｍｅ ＳＢは設定されない。
ＰＣＨ４１３−ｉは、ＣＰＵ４２１−ｉと周辺ＩＯデバイスとの間の通信を管理する。ＰＣＨ４１３−ｉとＣＰＵ４２１−ｉは、ＤＭＩバス等の信号線によって接続される。ＣＰＵ４２１−０上でＯＳが起動された後、ＯＳはＨｏｍｅ ＳＢ上のＰＣＨ４１３−０のみを認識することができる。ＰＣＨ４１３−ｉは、通信管理部の一例である。
ＨＷ情報スイッチ部４１５−ｉは、スイッチ制御部４３１−ｉ、入力側ＨＷ情報スイッチ部４３２−ｉ、及び出力側ＨＷ情報スイッチ部４３３−ｉを含む。入力側ＨＷ情報スイッチ部４３２−ｉは、Ｉ２Ｃ等のＨＷ情報信号線で、ハードウェア４１４−ｉ、出力側ＨＷ情報スイッチ部４３３−０、及び出力側ＨＷ情報スイッチ部４３３−１に接続されている。情報処理システム４０１が３個以上のＳＢを含む場合、入力側ＨＷ情報スイッチ部４３２−ｉは、すべてのＳＢ上の出力側ＨＷ情報スイッチ部４３３−ｉに接続される。
出力側ＨＷ情報スイッチ部４３３−ｉは、Ｉ２Ｃ等のＨＷ情報信号線で、ＢＭＣ４１２−ｉ、入力側ＨＷ情報スイッチ部４３２−０、及び入力側ＨＷ情報スイッチ部４３２−１に接続されている。情報処理システム４０１が３個以上のＳＢを含む場合、出力側ＨＷ情報スイッチ部４３３−ｉは、すべてのＳＢ上の入力側ＨＷ情報スイッチ部４３２−ｉに接続される。
スイッチ制御部４３１−ｉは、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉを切り替えることで、ＨＷ情報信号線の接続を変更する。
ＢＭＣ４１２−ｉ及びＭＭＢ４１１は、スイッチ制御部４３１−ｉとＧＰＩＯ等の信号線で接続されている。ＢＭＣ４１２−ｉは、スイッチ制御部４３１−ｉを介して、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉを切り替えることで、ＳＢ＃０又はＳＢ＃１上のいずれのハードウェア４１４−ｉに対してもアクセスすることができる。ＭＭＢ４１１も、スイッチ制御部４３１−ｉを介して、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉを切り替えることができる。
ＰＣＨスイッチ部４１６−ｉは、スイッチ制御部４４１−ｉ、入力側ＰＣＨスイッチ部４４２−ｉ、及び出力側ＰＣＨスイッチ部４４３−ｉを含む。ＰＣＨスイッチ部４１６−ｉ、入力側ＰＣＨスイッチ部４４２−ｉ、及び出力側ＰＣＨスイッチ部４４３−ｉは、プロセッサ通信スイッチ部、入力側プロセッサ通信スイッチ部、及び出力側プロセッサ通信スイッチ部の一例である。
入力側ＰＣＨスイッチ部４４２−ｉは、ＬＰＣバス等のＰＣＨ信号線で、ＰＣＨ４１３−ｉ、出力側ＰＣＨスイッチ部４４３−０、及び出力側ＰＣＨスイッチ部４４３−１に接続されている。情報処理システム４０１が３個以上のＳＢを含む場合、入力側ＰＣＨスイッチ部４４２−ｉは、すべてのＳＢ上の出力側ＰＣＨスイッチ部４４３−ｉに接続される。
出力側ＰＣＨスイッチ部４４３−ｉは、ＬＰＣバス等のＰＣＨ信号線で、ＢＭＣ４１２−ｉ、入力側ＰＣＨスイッチ部４４２−０、及び入力側ＰＣＨスイッチ部４４２−１に接続されている。情報処理システム４０１が３個以上のＳＢを含む場合、出力側ＰＣＨスイッチ部４４３−ｉは、すべてのＳＢ上の入力側ＰＣＨスイッチ部４４２−ｉに接続される。
ＬＰＣバスは、レガシーＩＯデバイスをサポートするためのバスである。ＣＰＵ４２１−ｉ上で動作するＯＳは、ＬＰＣバスを経由するＫＣＳインタフェースによって、ＰＣＨ４１３−ｉを介してＢＭＣ４１２−ｉと通信することができる。ＬＰＣバス等のＰＣＨ信号線は、プロセッサ通信信号線の一例である。
スイッチ制御部４４１−ｉは、入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉを切り替えることで、ＰＣＨ信号線の接続を変更する。
ＭＭＢ４１１は、スイッチ制御部４４１−ｉとＧＰＩＯ等の信号線で接続されている。ＭＭＢ４１１は、スイッチ制御部４４１−ｉを介して、入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉを切り替える。これにより、ＢＭＣ４１２−ｉは、ＳＢ＃０又はＳＢ＃１上のいずれのＰＣＨ４１３−ｉに対してもアクセスすることができる。
図５は、図４のＭＭＢ４１１の機能的構成例を示している。図５のＭＭＢ４１１は、通知部５０１、ＨＷ情報スイッチ処理部５０２、ＰＣＨスイッチ処理部５０３、及びＨｏｍｅ引き継ぎ処理部５０４を含み、パーティション情報５１１及び引き継ぎ情報５１２を保持する。
パーティション情報５１１は、情報処理システム４０１内のパーティション構成を示す情報である。パーティション情報５１１は、各パーティションに属する各ＳＢの識別情報を含む。さらに、パーティション情報５１１は、各パーティションのＨｏｍｅ ＳＢを示す識別情報、各パーティションのＳｕｂＨｏｍｅ ＳＢを示す識別情報、及び各パーティションのＨｏｍｅ ＢＭＣを含むＳＢを示す識別情報を含む。
図４の例では、Ｈｏｍｅ ＳＢの識別情報は“ＳＢ＃０”であり、ＳｕｂＨｏｍｅ ＳＢの識別情報は“ＳＢ＃１”であり、Ｈｏｍｅ ＢＭＣを含むＳＢの識別情報は“ＳＢ＃０”である。通知部５０１は、ユーザによってパーティションが作成されたときに、パーティション情報５１１を各ＢＭＣ４１２−ｉへ送信する。
引き継ぎ情報５１２は、Ｈｏｍｅ ＳＢ上のＢＭＣ４１２−０（Ｈｏｍｅ ＢＭＣ）が故障した際に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ４１２−１によって引き継がれる情報である。ＢＭＣ４１２−０とＭＭＢ４１１との間で引き継ぎ情報５１２の同期が行われ、ＢＭＣ４１２−０が故障した場合、新たなＨｏｍｅ ＢＭＣであるＢＭＣ４１２−１が、ＭＭＢ４１１から引き継ぎ情報５１２を取得する。
引き継ぎ情報５１２は、エラー監視情報、ＳＥＬ（System Event Log）情報、ＮＶＲＡＭ（Non-Volatile Random Access Memory）情報、ＢＭＣ内部変数、ＢＩＯＳ情報、ＬＰＣ設定情報、及びＫＣＳ設定情報を含む。
エラー監視情報、ＳＥＬ情報、及びＮＶＲＡＭ情報は、Ｈｏｍｅ ＳＢ上に設けられた不図示のＮＶＲＡＭに記憶されており、ＢＭＣ内部変数及びＢＩＯＳ情報は、Ｈｏｍｅ ＢＭＣ内のメモリに記憶されている。ＬＰＣ設定情報及びＫＣＳ設定情報は、Ｈｏｍｅ ＢＭＣ内のＣＰＵに保持されている。
エラー監視情報は、Ｈｏｍｅ ＢＭＣによってパーティション内の各ＳＢ上のハードウェア４１４−ｉから取得されたセンサデータである。したがって、エラー監視情報には、Ｈｏｍｅ ＳＢ上のハードウェア４１４−０が出力したセンサデータだけでなく、ＳｕｂＨｏｍｅ ＳＢ上のハードウェア４１４−１が出力したセンサデータも含まれる。
ＢＭＣ内部変数は、Ｈｏｍｅ ＢＭＣがハードウェア４１４−ｉの管理及び監視を行うために、ユーザによって設定された変数であり、ＢＩＯＳ情報は、ＢＭＣ−ＰＣＨ−ＯＳ間の通信を行うために用いられる情報である。ＳＥＬ情報は、パーティション内におけるシステムイベントの履歴を示す情報であり、ＮＶＲＡＭ情報は、Ｈｏｍｅ ＳＢ上のＮＶＲＡＭに記憶されている、ＳＥＬ情報以外の情報である。ＮＶＲＡＭ情報には、パーティション内の各ＳＢのＣＰＵ使用率、消費電力等の統計情報が含まれている。
ＬＰＣ設定情報は、ＬＰＣバスの接続に用いられる情報であり、ボーレート、接続の制御方式、受信側レジスタのＩＯアドレス等を含む。ＫＣＳ設定情報は、ＫＣＳインタフェースの接続に用いられる情報であり、受信側レジスタのＩＯアドレス、サーバ管理ソフトウェアからコマンドによって設定された制御情報等を含む。一方、ＵＳＢ、ＰＭＢｕｓ（Power Management Bus）等の接続に関する情報は、引き継ぎ情報５１２には含まれない。
ＰＣＨスイッチ処理部５０３は、パーティション情報５１１が示すパーティション構成に応じて、ＰＣＨ制御信号を各ＳＢ上のＰＣＨスイッチ部４１６−ｉへ送信する。ＰＣＨ制御信号は、プロセッサ通信制御信号の一例である。ＰＣＨスイッチ部４１６−ｉは、受信したＰＣＨ制御信号に従って、入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉを切り替える制御を行う。
パーティションの構築時には、同じＳＢ上のＰＣＨ４１３−ｉとＢＭＣ４１２−ｉが接続されるように、入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉが切り替えられる。そして、ＢＭＣ４１２−０は、ＰＣＨ４１３−０を介して、ＣＰＵ４２１−０上で動作するＯＳと通信する。
Ｈｏｍｅ引き継ぎ処理部５０４は、ＢＭＣ４１２−０が正常に動作しているか否かをチェックし、ＢＭＣ４１２−０の故障を検知した場合、引き継ぎ情報５１２をＢＭＣ４１２−１へ送信する。そして、Ｈｏｍｅ引き継ぎ処理部５０４は、パーティション情報５１１に含まれる、Ｈｏｍｅ ＢＭＣを含むＳＢの識別情報を“ＳＢ＃１”に変更し、通知部５０１は、変更後のパーティション情報５１１をＢＭＣ４１２−１へ送信する。
次に、ＨＷ情報スイッチ処理部５０２は、ＨＷ情報制御信号をＨｏｍｅ ＳＢ上のＨＷ情報スイッチ部４１５−０へ送信する。ＨＷ情報スイッチ部４１５−０は、受信したＨＷ情報制御信号に従って、ハードウェア４１４−０を、入力側ＨＷ情報スイッチ部４３２−０と出力側ＨＷ情報スイッチ部４３３−１との間のＨＷ情報信号線に接続する制御を行う。
一方、ＰＣＨスイッチ処理部５０３は、ＰＣＨ制御信号を各ＳＢ上のＰＣＨスイッチ部４１６−ｉへ送信する。ＰＣＨスイッチ部４１６−０は、受信したＰＣＨ制御信号に従って、ＰＣＨ４１３−０を、入力側ＰＣＨスイッチ部４４２−０と出力側ＰＣＨスイッチ部４４３−１との間のＰＣＨ信号線に接続する制御を行う。また、ＰＣＨスイッチ部４１６−１は、受信したＰＣＨ制御信号に従って、ＢＭＣ４１２−１を、同じＰＣＨ信号線に接続する制御を行う。そして、ＢＭＣ４１２−１は、そのＰＣＨ信号線に接続されたＰＣＨ４１３−０を介して、ＣＰＵ４２１−０上で動作するＯＳと通信する。
図６は、図４のＢＭＣ４１２−ｉの機能的構成例を示している。図６のＢＭＣ４１２−ｉは、ＨＷ情報スイッチ処理部６０１及び情報引き継ぎ処理部６０２を含み、引き継ぎ情報６１１を保持する。ただし、Ｈｏｍｅ ＳＢ上のＢＭＣのみが引き継ぎ情報６１１を保持しており、それ以外のＢＭＣ４１２−ｉは、引き継ぎ情報６１１を保持していない。
引き継ぎ情報６１１のうち、エラー監視情報、ＳＥＬ情報、及びＮＶＲＡＭ情報は、ＢＭＣ４１２−ｉの外部に設けられたＮＶＲＡＭから取得され、ＬＰＣ設定情報及びＫＣＳ設定情報は、ＢＭＣ４１２−ｉ内のＣＰＵから取得される。ＢＭＣ内部変数及びＢＩＯＳ情報は、ＢＭＣ４１２−ｉ内のメモリに記憶されている。
引き継ぎ情報６１１に含まれるいずれかの情報が更新された場合、図５の引き継ぎ情報５１２が同期して更新される。例えば、新たなセンサデータが取得されたときは、そのセンサデータが直ちにＭＭＢ４１１へ送信され、ＢＭＣ内部変数が変更されたときは、そのＢＭＣ内部変数が直ちにＭＭＢ４１１へ送信される。これにより、ＭＭＢ４１１は、Ｈｏｍｅ ＳＢ上で更新された情報を遅滞なく取得することができる。
ＨＷ情報スイッチ処理部６０１は、ＭＭＢ４１１から受信したパーティション情報５１１が示すパーティション構成に応じて、ＨＷ情報制御信号をＨＷ情報スイッチ部４１５−ｉへ出力する。ＨＷ情報スイッチ部４１５−ｉは、受信したＨＷ情報制御信号に従って、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉを切り替える制御を行う。
パーティションの構築時には、各ＳＢ上のハードウェア４１４−ｉとＨｏｍｅ ＳＢ上のＢＭＣ４１２−０が接続されるように、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉが切り替えられる。そして、ＢＭＣ４１２−０は、ハードウェア４１４−０及びハードウェア４１４−１が出力するセンサデータを取得する。
ＢＭＣ４１２−１の情報引き継ぎ処理部６０２は、ＭＭＢ４１１から受信した変更後のパーティション情報５１１に含まれる、Ｈｏｍｅ ＢＭＣを含むＳＢの識別情報“ＳＢ＃１”に基づいて、ＢＭＣ４１２−１がＨｏｍｅ ＢＭＣに設定されたことを検知する。
次に、情報引き継ぎ処理部６０２は、ＭＭＢ４１１から受信した引き継ぎ情報５１２を、引き継ぎ情報６１１としてＢＭＣ４１２−１内のメモリに格納する。そして、情報引き継ぎ処理部６０２は、引き継ぎ情報６１１のうち、エラー監視情報、ＳＥＬ情報、及びＮＶＲＡＭ情報をＮＶＲＡＭに格納し、ＬＰＣ設定情報及びＫＣＳ設定情報を、ＢＭＣ４１２−１内のＣＰＵが有するレジスタに適用する。
ＢＭＣ４１２−１のＨＷ情報スイッチ処理部６０１は、ＨＷ情報制御信号をＨＷ情報スイッチ部４１５−１へ出力する。ＨＷ情報スイッチ部４１５−１は、受信したＨＷ情報制御信号に従って、ＢＭＣ４１２−１を、入力側ＨＷ情報スイッチ部４３２−０と出力側ＨＷ情報スイッチ部４３３−１との間のＨＷ情報信号線に接続する制御を行う。そして、ＢＭＣ４１２−１は、そのＨＷ情報信号線を介して、ハードウェア４１４−０が出力するセンサデータを取得する。
図４の情報処理システム４０１によれば、ＭＭＢ４１１は、各ＳＢ上のＢＭＣ４１２−ｉを経由することなく、ＨＷ情報スイッチ部４１５−ｉを直接制御することができる。したがって、ＭＭＢ４１１は、Ｈｏｍｅ ＢＭＣの故障を検知した場合、Ｈｏｍｅ ＢＭＣをＢＭＣ４１２−０からＢＭＣ４１２−１に切り替えて、Ｈｏｍｅ ＳＢ上のハードウェア４１４−０を強制的にＳｕｂＨｏｍｅ ＳＢに接続することが可能になる。
そして、ＭＭＢ４１１から新たなＨｏｍｅ ＢＭＣであることを通知されたＢＭＣ４１２−１は、ＨＷ情報スイッチ部４１５−１を制御することで、ハードウェア４１４−０からセンサデータを直接取得することができる。
また、ＭＭＢ４１１は、各ＳＢ上のＰＣＨスイッチ部４１６−ｉも直接制御することができる。したがって、ＭＭＢ４１１は、Ｈｏｍｅ ＢＭＣをＢＭＣ４１２−０からＢＭＣ４１２−１に切り替えた場合、Ｈｏｍｅ ＳＢ上のＰＣＨ４１３−０を強制的にＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ４１２−１に接続することが可能になる。これにより、ＢＭＣ４１２−１は、ＰＣＨ４１３−０を介して、ＣＰＵ４２１−０上で動作するＯＳと通信しながら、ＯＳとの通信を伴うサービスを提供することが可能になる。
さらに、Ｈｏｍｅ ＢＭＣとＭＭＢ４１１との間で引き継ぎ情報の同期を行うことで、Ｈｏｍｅ ＢＭＣが故障した場合、新たなＨｏｍｅ ＢＭＣが、故障したＨｏｍｅ ＢＭＣが管理していた情報を引き継ぐことが可能になる。これにより、エラー監視情報、ＳＥＬ情報、ＮＶＲＡＭ情報、ＢＭＣ内部変数、ＢＩＯＳ情報、ＬＰＣ設定情報、及びＫＣＳ設定情報が、新たなＨｏｍｅ ＢＭＣに引き継がれる。
このように、Ｈｏｍｅ ＳＢ上のＢＭＣが故障した場合、情報処理システム４０１を停止させることなく、同じパーティション内の別のＢＭＣが、Ｈｏｍｅ ＢＭＣの役割を自動的に引き継ぐことができる。したがって、システム運用を停止することなく、ハードウェアの管理及び監視が継続され、パーティション内のどのＢＭＣが故障したとしても、すべてのＢＭＣが故障しない限り、システム運用を継続することができる。
次に、図７から図１６までを参照しながら、図４の情報処理システム４０１がＳＢ＃０〜ＳＢ＃３を含む場合の具体例について説明する。
図７は、図４のＨＷ情報スイッチ部４１５−ｉの構成例を示している。スイッチ制御部４３１−ｉは、選択部７０１及び設定部７０２を含み、入力側ＨＷ情報スイッチ部４３２−ｉは、スイッチ７１１−ｉ〜スイッチ７１４−ｉを含み、出力側ＨＷ情報スイッチ部４３３−ｉは、スイッチ７２１−ｉ〜スイッチ７２４−ｉを含む。
スイッチ７１１−ｉは、ポートａとハードウェア４１４−ｉの間の接続を切り替え、スイッチ７１２−ｉは、ポートｂとハードウェア４１４−ｉの間の接続を切り替える。スイッチ７１３−ｉは、ポートｃとハードウェア４１４−ｉの間の接続を切り替え、スイッチ７１４−ｉは、ポートｄとハードウェア４１４−ｉの間の接続を切り替える。
スイッチ７２１−ｉは、ポートＡとＢＭＣ４１２−ｉの間の接続を切り替え、スイッチ７２２−ｉは、ポートＢとＢＭＣ４１２−ｉの間の接続を切り替える。スイッチ７２３−ｉは、ポートＣとＢＭＣ４１２−ｉの間の接続を切り替え、スイッチ７２４−ｉは、ポートＤとＢＭＣ４１２−ｉの間の接続を切り替える。スイッチ７１１−ｉのポートａとスイッチ７２１−ｉのポートＡは、装置内ＨＷ情報信号線によって接続されている。
ＢＭＣ４１２−ｉ及びＭＭＢ４１１は、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉを切り替える制御信号Ｇ１〜制御信号Ｇ４を、スイッチ制御部４３１−ｉへ出力する。選択部７０１は、ＭＭＢ４１１からの選択信号に従って、ＢＭＣ４１２−ｉ又はＭＭＢ４１１のいずれか一方の制御信号Ｇ１〜制御信号Ｇ４を選択して、設定部７０２へ出力する。
設定部７０２へ出力される制御信号Ｇ１〜制御信号Ｇ４は、ＨＷ情報制御信号の一例である。このうち、制御信号Ｇ１及び制御信号Ｇ２は、出力側ＨＷ情報スイッチ部４３３−ｉを切り替える制御信号であり、制御信号Ｇ３及び制御信号Ｇ４は、入力側ＨＷ情報スイッチ部４３２−ｉを切り替える制御信号である。
設定部７０２は、制御信号Ｇ１及び制御信号Ｇ２に基づいて、制御信号ＸＡ〜制御信号ＸＤをスイッチ７２１−ｉ〜スイッチ７２４−ｉへそれぞれ出力する。また、設定部７０２は、制御信号Ｇ３及び制御信号Ｇ４に基づいて、制御信号Ｘａ〜制御信号Ｘｄをスイッチ７１１−ｉ〜スイッチ７１４−ｉへそれぞれ出力する。
図８は、図７の選択部７０１の構成例を示している。選択部７０１は、スイッチ８０１〜スイッチ８０４及びスイッチ８１１〜スイッチ８１４を含む。スイッチ８０１〜スイッチ８０４及びスイッチ８１１〜スイッチ８１４は、ＭＭＢ４１１から送信される選択信号によって、ＯＮ又はＯＦＦに設定される。
スイッチ８０１〜スイッチ８０４がＯＮに設定され、スイッチ８１１〜スイッチ８１４がＯＦＦに設定された場合、ＢＭＣ４１２−ｉからの制御信号Ｇ１〜制御信号Ｇ４が設定部７０２へ出力される。一方、スイッチ８０１〜スイッチ８０４がＯＦＦに設定され、スイッチ８１１〜スイッチ８１４がＯＮに設定された場合、ＭＭＢ４１１からの制御信号Ｇ１〜制御信号Ｇ４が設定部７０２へ出力される。
ＭＭＢ４１１は、選択信号を選択部７０１へ送信することで、制御信号Ｇ１〜制御信号Ｇ４を設定部７０２へ出力することができる。一方、ＢＭＣ４１２−ｉは、ＭＭＢ４１１に対して選択部７０１の切り替え操作を依頼することで、制御信号Ｇ１〜制御信号Ｇ４を設定部７０２へ出力することができる。
図９は、図７の制御信号Ｇ１〜制御信号Ｇ４の例を示している。図９（ａ）は、出力側ＨＷ情報スイッチ部４３３−ｉを切り替える制御信号Ｇ１及び制御信号Ｇ２の例を示している。例えば、制御信号Ｇ１及び制御信号Ｇ２がともに論理“０”である場合、スイッチ７２１−ｉがＯＮに設定され、スイッチ７２２−ｉ〜スイッチ７２４−ｉがＯＦＦに設定される。したがって、ＢＭＣ４１２−ｉは、出力側ＨＷ情報スイッチ部４３３−ｉのポートＡに接続される。
同様にして、制御信号Ｇ１が論理“０”であり、制御信号Ｇ２が論理“１”である場合、ＢＭＣ４１２−ｉはポートＢに接続され、制御信号Ｇ１が論理“１”であり、制御信号Ｇ２が論理“０”である場合、ＢＭＣ４１２−ｉはポートＣに接続される。制御信号Ｇ１及び制御信号Ｇ２がともに論理“１”である場合、ＢＭＣ４１２−ｉはポートＤに接続される。
図９（ｂ）は、入力側ＨＷ情報スイッチ部４３２−ｉを切り替える制御信号Ｇ３及び制御信号Ｇ４の例を示している。例えば、制御信号Ｇ３及び制御信号Ｇ４がともに論理“０”である場合、スイッチ７１１−ｉがＯＮに設定され、スイッチ７１２−ｉ〜スイッチ７１４−ｉがＯＦＦに設定される。したがって、ハードウェア４１４−ｉは、入力側ＨＷ情報スイッチ部４３２−ｉのポートａに接続される。
同様にして、制御信号Ｇ１が論理“０”であり、制御信号Ｇ２が論理“１”である場合、ハードウェア４１４−ｉはポートｂに接続され、制御信号Ｇ１が論理“１”であり、制御信号Ｇ２が論理“０”である場合、ハードウェア４１４−ｉはポートｃに接続される。制御信号Ｇ１及び制御信号Ｇ２がともに論理“１”である場合、ハードウェア４１４−ｉはポートｄに接続される。
図７の構成によれば、スイッチ制御部４３１−ｉは、入力側ＨＷ情報スイッチ部４３２−ｉによってハードウェア４１４−ｉの接続先を切り替えることができ、出力側ＨＷ情報スイッチ部４３３−ｉによってＢＭＣ４１２−ｉの接続先を切り替えることができる。
図１０は、図４のＰＣＨスイッチ部４１６−ｉの構成例を示している。スイッチ制御部４４１−ｉは、受信部１００１及び設定部１００２を含み、入力側ＰＣＨスイッチ部４４２−ｉは、スイッチ１０１１−ｉ〜スイッチ１０１４−ｉを含み、出力側ＰＣＨスイッチ部４４３−ｉは、スイッチ１０２１−ｉ〜スイッチ１０２４−ｉを含む。
スイッチ１０１１−ｉ〜スイッチ１０１４−ｉの動作は、図７のスイッチ７１１−ｉ〜スイッチ７１４−ｉの動作と同様であり、スイッチ１０２１−ｉ〜スイッチ１０２４−ｉの動作は、図７のスイッチ７２１−ｉ〜スイッチ７２４−ｉの動作と同様である。スイッチ１０１１−ｉのポートａとスイッチ１０２１−ｉのポートＡは、装置内ＰＣＨ信号線によって接続されている。
ＭＭＢ４１１は、入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉを切り替える制御信号Ｇ１〜制御信号Ｇ４を、スイッチ制御部４４１−ｉへ送信する。受信部１００１は、ＭＭＢ４１１から制御信号Ｇ１〜制御信号Ｇ４を受信して、設定部１００２へ出力する。
設定部１００２へ出力される制御信号Ｇ１〜制御信号Ｇ４は、ＰＣＨ制御信号の一例である。このうち、制御信号Ｇ１及び制御信号Ｇ２は、出力側ＰＣＨスイッチ部４４３−ｉを切り替える制御信号であり、制御信号Ｇ３及び制御信号Ｇ４は、入力側ＰＣＨスイッチ部４４２−ｉを切り替える制御信号である。
設定部１００２は、制御信号Ｇ１及び制御信号Ｇ２に基づいて、制御信号ＸＡ〜制御信号ＸＤをスイッチ１０２１−ｉ〜スイッチ１０２４−ｉへそれぞれ出力する。また、設定部１００２は、制御信号Ｇ３及び制御信号Ｇ４に基づいて、制御信号Ｘａ〜制御信号Ｘｄをスイッチ１０１１−ｉ〜スイッチ１０１４−ｉへそれぞれ出力する。制御信号Ｇ１〜制御信号Ｇ４と接続先ポートとの対応関係は、図９と同様である。
図１０の構成によれば、スイッチ制御部４４１−ｉは、入力側ＰＣＨスイッチ部４４２−ｉによってＰＣＨ４１３−ｉの接続先を切り替えることができ、出力側ＰＣＨスイッチ部４４３−ｉによってＢＭＣ４１２−ｉの接続先を切り替えることができる。
図１１は、Ｈｏｍｅ ＳＢ上のＢＭＣが同じＳＢ上のハードウェアにアクセスする場合のスイッチ制御の例を示している。各ＳＢ＃ｉのポートａ〜ポートｄは、入力側ＨＷ情報スイッチ部４３２−ｉのポートを表し、ポートＡ〜ポートＤは、出力側ＨＷ情報スイッチ部４３３−ｉのポートを表す。
ＳＢ＃０のポートＡは、ＳＢ＃０のポートａに接続されており、ポートＢは、ＳＢ＃１のポートｂに接続されており、ポートＣは、ＳＢ＃２のポートｃに接続されており、ポートＤは、ＳＢ＃３のポートｄに接続されている。
ＳＢ＃１のポートＡは、ＳＢ＃１のポートａに接続されており、ポートＢは、ＳＢ＃２のポートｂに接続されており、ポートＣは、ＳＢ＃３のポートｃに接続されており、ポートＤは、ＳＢ＃０のポートｄに接続されている。
ＳＢ＃２のポートＡは、ＳＢ＃２のポートａに接続されており、ポートＢは、ＳＢ＃３のポートｂに接続されており、ポートＣは、ＳＢ＃０のポートｃに接続されており、ポートＤは、ＳＢ＃１のポートｄに接続されている。
ＳＢ＃３のポートＡは、ＳＢ＃３のポートａに接続されており、ポートＢは、ＳＢ＃０のポートｂに接続されており、ポートＣは、ＳＢ＃１のポートｃに接続されており、ポートＤは、ＳＢ＃２のポートｄに接続されている。
各ＳＢ＃ｉ上のＢＭＣ４１２−ｉは、ＳＢ＃０〜ＳＢ＃３のポートＡ〜ポートＤとポートａ〜ポートｄとの間の接続関係を示す情報を保持している。
図１１の例では、パーティション＃０は、ＳＢ＃０及びＳＢ＃１を含む。パーティション＃０のＨｏｍｅ ＳＢであるＳＢ＃０上のＢＭＣ４１２−０は、ポートＡに接続され、ハードウェア４１４−０は、ポートａに接続されている。したがって、ＢＭＣ４１２−０は、同じＳＢ＃０上のハードウェア４１４−０にアクセスして、センサデータを取得することができる。
例えば、ハードウェア４１４−０内の複数のハードウェアデバイスがバスに接続されている場合、ＢＭＣ７１２−０は、それらのハードウェアデバイスのアドレスを順番に指定することで、それぞれのハードウェアデバイスからセンサデータを取得する。
図１２は、Ｈｏｍｅ ＳＢ上のＢＭＣが非Ｈｏｍｅ ＳＢ上のハードウェアにアクセスする場合のスイッチ制御の例を示している。この例では、ＳＢ＃０上のＢＭＣ４１２−０は、ポートＢに接続され、非Ｈｏｍｅ ＳＢ（ＳｕｂＨｏｍｅ ＳＢ）であるＳＢ＃１上のハードウェア４１４−１は、ポートｂに接続されている。したがって、ＢＭＣ４１２−０は、ＳＢ＃１上のハードウェア４１４にアクセスして、センサデータを取得することができる。
図１３は、Ｈｏｍｅ ＢＭＣが故障した際に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣが同じＳＢ上のハードウェアにアクセスする場合のスイッチ制御の例を示している。ＳＢ＃０上のＢＭＣ４１２−０が故障した場合、Ｈｏｍｅ ＢＭＣがＢＭＣ４１２−０からＢＭＣ４１２−１に切り替えられ、ＳＢ＃１上のＢＭＣ４１２−１は、ポートＡに接続され、ハードウェア４１４−１は、ポートａに接続される。したがって、ＢＭＣ４１２−１は、同じＳＢ＃１上のハードウェア４１４−１にアクセスして、センサデータを取得することができる。
図１４は、Ｈｏｍｅ ＢＭＣが故障した際に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣがＨｏｍｅ ＳＢ上のハードウェアにアクセスする場合のスイッチ制御の例を示している。この例では、ＳＢ＃１上のＢＭＣ４１２−１は、ポートＤに接続され、ＳＢ＃０上のハードウェア４１４−０は、ポートｄに接続されている。したがって、ＢＭＣ４１２−１は、ＳＢ＃０上のハードウェア４１４−０にアクセスして、センサデータを取得することができる。
図１５は、各ＳＢ上のＢＭＣが同じＳＢ上のＰＣＨにアクセスする場合のスイッチ制御の例を示している。各ＳＢ＃ｉのポートａ〜ポートｄは、入力側ＰＣＨスイッチ部４４２−ｉのポートを表し、ポートＡ〜ポートＤは、出力側ＰＣＨスイッチ部４４３−ｉのポートを表す。ＳＢ間におけるポートの接続は、図１１と同様である。
この例では、各ＳＢ＃ｉ上のＢＭＣ４１２−ｉは、ポートＡに接続され、ＰＣＨ４１３−ｉは、ポートａに接続されている。したがって、Ｈｏｍｅ ＳＢであるＳＢ＃０上のＢＭＣ４１２−０は、同じＳＢ＃０上のＰＣＨ４１３−０にアクセスし、ＰＣＨ４１３−０を介して、ＣＰＵ４２１−０上で動作するＯＳと通信することができる。
図１６は、Ｈｏｍｅ ＢＭＣが故障した際に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣがＨｏｍｅ ＳＢ上のＰＣＨにアクセスする場合のスイッチ制御の例を示している。ＳＢ＃０上のＢＭＣ４１２−０が故障した場合、Ｈｏｍｅ ＢＭＣがＢＭＣ４１２−０からＢＭＣ４１２−１に切り替えられ、ＳＢ＃１上のＢＭＣ４１２−１は、ポートＤに接続され、ＳＢ＃０上のＰＣＨ４１３−０は、ポートｄに接続される。したがって、ＢＭＣ４１２−１は、ＳＢ＃０上のＰＣＨ４１３−０にアクセスし、ＰＣＨ４１３−０を介して、ＣＰＵ４２１−０上で動作するＯＳと通信することができる。
次に、ＭＭＢ４１１がＨｏｍｅ ＢＭＣの故障を検知する方法について説明する。各ＳＢ上のＢＭＣ４１２−ｉは、一定時間毎に生存確認用のコマンドをＭＭＢ４１１へ送信する。ＭＭＢ４１１は、ＢＭＣ４１２−ｉからコマンドを受信することによって、ＢＭＣ４１２−ｉが正常に動作していることを確認し、ＢＭＣ４１２−ｉへ応答を送信する。ＢＭＣ４１２−ｉは、ＭＭＢ４１１から応答を受信することによって、ＭＭＢ４１１と通信できていることを確認する。
ここで、Ｈｏｍｅ ＳＢ上のＢＭＣ４１２−０のハードウェアの故障又はソフトウェアの不具合により、ＢＭＣ４１２−０の動作が停止した場合、ＢＭＣ４１２−０からのコマンドが途絶えるため、ＭＭＢ４１１は、ＢＭＣ４１２−０が故障したと判定する。
ハードウェアの故障の場合、ＢＭＣ４１２−０が自然に復旧する可能性は小さいため、直ちにＨｏｍｅ ＢＭＣを切り替えることが望ましい。一方、ソフトウェアの不具合の場合、ウォッチドッグタイマ等によってＢＭＣ４１２−０がリセットされて復旧する可能性がある。しかし、この場合はファームウェアの障害であると考えられるため、原因を解明してファームウェアを修正することが望ましい。したがって、ハードウェアの故障とソフトウェアの不具合とを区別することなく、いずれの場合であってもＨｏｍｅ ＢＭＣが切り替えられる。
Ｈｏｍｅ ＢＭＣの切り替え後に、故障していたＢＭＣ４１２−０が復旧した場合であっても、一度停止したＢＭＣ４１２−０には、ハードウェアの不具合が残っている可能性がある。このため、原則として、再びＨｏｍｅ ＢＭＣを切り替えてＢＭＣ４１２−０を稼働させることはしない。この場合、ＢＭＣ４１２−０は、保守作業時に交換される。
ただし、２個のＳＢのみを含むパーティション内で、Ｈｏｍｅ ＢＭＣの切り替え後に故障していたＢＭＣ４１２−０が復旧し、新たなＨｏｍｅ ＢＭＣが故障した場合は、復旧したＢＭＣ４１２−０を再びＨｏｍｅ ＢＭＣとして稼働させてもよい。
図１７は、ＭＭＢ４１１が行うＨｏｍｅ引き継ぎ処理の例を示すフローチャートである。まず、各ＳＢ上のＢＭＣは、一定時間毎に生存確認用のコマンドをＭＭＢ４１１へ送信し、ＭＭＢ４１１のＨｏｍｅ引き継ぎ処理部５０４は、Ｈｏｍｅ ＢＭＣからコマンドを受信したか否かをチェックする（ステップ１５０１）。
Ｈｏｍｅ ＢＭＣからコマンドを受信した場合（ステップ１５０１，ＹＥＳ）、Ｈｏｍｅ引き継ぎ処理部５０４は、Ｈｏｍｅ ＢＭＣが正常に動作していると判定し、Ｈｏｍｅ ＢＭＣに対して引き継ぎ情報６１１を要求する（ステップ１５０２）。そして、Ｈｏｍｅ引き継ぎ処理部５０４は、Ｈｏｍｅ ＢＭＣから引き継ぎ情報６１１を受信し、受信した引き継ぎ情報６１１を引き継ぎ情報５１２として保存する（ステップ１５０３）。
一方、Ｈｏｍｅ ＢＭＣからのコマンドが途絶えた場合（ステップ１５０１，ＮＯ）、Ｈｏｍｅ引き継ぎ処理部５０４は、Ｈｏｍｅ ＢＭＣが故障したと判定し、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣからコマンドを受信したか否かをチェックする（ステップ１５０４）。
ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣからコマンドを受信した場合（ステップ１５０４，ＹＥＳ）、Ｈｏｍｅ引き継ぎ処理部５０４は、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣを新たなＨｏｍｅ ＢＭＣに指定する。そして、Ｈｏｍｅ引き継ぎ処理部５０４は、引き継ぎ情報５１２をＳｕｂＨｏｍｅ ＳＢ上のＢＭＣへ送信する（ステップ１５０６）。
次に、Ｈｏｍｅ引き継ぎ処理部５０４は、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣに対して引き継ぎ処理の開始を指示する（ステップ１５０７）。そして、Ｈｏｍｅ引き継ぎ処理部５０４は、パーティション情報５１１に含まれる、Ｈｏｍｅ ＢＭＣを含むＳＢの識別情報を、Ｈｏｍｅ ＳＢの識別情報からＳｕｂＨｏｍｅ ＳＢの識別情報に変更する。通知部５０１は、変更後のパーティション情報５１１をＳｕｂＨｏｍｅ ＳＢ上のＢＭＣに通知する（ステップ１５０８）。
次に、Ｈｏｍｅ引き継ぎ処理部５０４は、ＨＷ情報スイッチ処理部５０２及びＰＣＨスイッチ処理部５０３に対して、スイッチ制御の開始を指示する（ステップ１５０９）。
一方、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣからのコマンドが途絶えた場合（ステップ１５０４，ＮＯ）、Ｈｏｍｅ引き継ぎ処理部５０４は、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣも故障したと判定する。そして、Ｈｏｍｅ引き継ぎ処理部５０４は、パーティション内の他のＢＭＣからコマンドを受信したか否かをチェックする（ステップ１５０５）。
他のＢＭＣからコマンドを受信した場合（ステップ１５０４，ＹＥＳ）、Ｈｏｍｅ引き継ぎ処理部５０４は、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣの代わりに、コマンドを送信したＢＭＣを新たなＨｏｍｅ ＢＭＣに指定して、ステップ１５０６以降の処理を行う。
パーティション内のすべてのＢＭＣからのコマンドが途絶えた場合（ステップ１５０５，ＮＯ）、Ｈｏｍｅ引き継ぎ処理部５０４は、異常処理を行う（ステップ１５１０）。
図１８は、ＭＭＢ４１１から引き継ぎ処理の開始を指示されたＳｕｂＨｏｍｅ ＳＢ上のＢＭＣが行う情報引き継ぎ処理の例を示すフローチャートである。まず、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣの情報引き継ぎ処理部６０２は、ＭＭＢ４１１から受信した変更後のパーティション情報５１１に含まれる、Ｈｏｍｅ ＢＭＣを含むＳＢの識別情報を参照する。
情報引き継ぎ処理部６０２は、参照した識別情報に基づいて、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣがＨｏｍｅ ＢＭＣに設定されたことを検知する。そして、情報引き継ぎ処理部６０２は、ＭＭＢ４１１から受信した引き継ぎ情報５１２を、引き継ぎ情報６１１としてＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ内のメモリに格納する。
次に、情報引き継ぎ処理部６０２は、引き継ぎ情報６１１を読み出して（ステップ１６０１）、エラー監視情報、ＳＥＬ情報、及びＮＶＲＡＭ情報をＮＶＲＡＭに格納する（ステップ１６０２）。
次に、情報引き継ぎ処理部６０２は、ＬＰＣ設定情報に含まれるボーレートを、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ内のＣＰＵが有するＬＰＣレジスタに適用する（ステップ１６０３）。次に、情報引き継ぎ処理部６０２は、ＬＰＣ設定情報に含まれる接続の制御方式を、ＬＰＣレジスタに適用し（ステップ１６０４）、ＬＰＣ設定情報に含まれる受信側レジスタのＩＯアドレスを、ＬＰＣレジスタに適用する（ステップ１６０５）。
次に、情報引き継ぎ処理部６０２は、ＫＣＳ設定情報に含まれる受信側レジスタのＩＯアドレスを、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ内のＣＰＵが有するＫＣＳレジスタに適用する（ステップ１６０６）。次に、情報引き継ぎ処理部６０２は、ＫＣＳ設定情報に含まれる、サーバ管理ソフトウェアによって設定された制御情報を、ＫＣＳレジスタに適用する（ステップ１６０７）。
図１８の情報引き継ぎ処理によれば、引き継ぎ情報５１２に含まれるＢＩＯＳ情報が、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ内のメモリに格納され、ＬＰＣ設定情報及びＫＣＳ設定情報が、そのＢＭＣ内のＣＰＵが有するレジスタに適用される。これにより、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣは、Ｈｏｍｅ ＳＢ上のＢＭＣと同様にして、Ｈｏｍｅ ＳＢ上で動作するＯＳと通信することが可能になる。
図１９は、Ｈｏｍｅ ＢＭＣの故障時に、ＭＭＢ４１１のＨＷ情報スイッチ処理部５０２が行うスイッチ制御処理のシーケンスの例を示している。まず、ＭＭＢ４１１のＨｏｍｅ引き継ぎ処理部５０４は、Ｈｏｍｅ ＢＭＣであるＢＭＣ４１２−０の故障を検知し、通知部５０１は、変更後のパーティション情報５１１を、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ４１２−１に通知する（手順１７０１）。これにより、Ｈｏｍｅ ＢＭＣがＢＭＣ４１２−０からＢＭＣ４１２−１に切り替えられたことが通知される。
次に、ＭＭＢ４１１のＨＷ情報スイッチ処理部５０２は、ＭＭＢ４１１の制御信号Ｇ１〜制御信号Ｇ４を選択する選択信号を、スイッチ制御部４３１−０へ送信する。そして、スイッチ制御部４３１−０の選択部７０１は、選択信号に従って、スイッチ８０１〜スイッチ８０４をＯＦＦに設定し、スイッチ８１１〜スイッチ８１４をＯＮに設定する。
次に、ＭＭＢ４１１のＨＷ情報スイッチ処理部５０２は、ＳＢ＃０上のハードウェア４１４−０とＢＭＣ４１２−０との接続を切断するためのＨＷ情報制御信号を、スイッチ制御部４３１−０へ送信する（手順１７０２）。
この場合、制御信号（Ｇ１，Ｇ２）が（０，１）、（１，０）、又は（１，１）に設定され、ＨＷ情報制御信号として送信される。スイッチ制御部４３１−０の設定部７０２は、受信した制御信号（Ｇ１，Ｇ２）に従って、出力側ＨＷ情報スイッチ部４３３−０を切り替えることで、ハードウェア４１４−０とＢＭＣ４１２−０との接続を切断する。
次に、ＢＭＣ４１２−１のＨＷ情報スイッチ処理部６０１は、ＳＢ＃１上のハードウェア４１４−１とＢＭＣ４１２−１とを接続するためのＨＷ情報制御信号を、スイッチ制御部４３１−１へ出力する（手順１７０３）。
この場合、制御信号（Ｇ１，Ｇ２）及び制御信号（Ｇ３，Ｇ４）がともに（０，０）に設定され、ＨＷ情報制御信号として出力される。スイッチ制御部４３１−１の設定部７０２は、受信した制御信号（Ｇ１，Ｇ２）及び制御信号（Ｇ３，Ｇ４）に従って、出力側ＨＷ情報スイッチ部４３３−１及び入力側ＨＷ情報スイッチ部４３２−１を切り替える。これにより、図１３に示したように、ハードウェア４１４−１とＢＭＣ４１２−１とが接続される。
次に、ＢＭＣ４１２−１のＨＷ情報スイッチ処理部６０１は、ＳＢ＃０上のハードウェア４１４−０とＳＢ＃１上のＢＭＣ４１２−１とを接続するためのＨＷ情報制御信号を、スイッチ制御部４３１−１へ出力する（手順１７０４）。
この場合、制御信号（Ｇ１，Ｇ２）が（１，１）に設定され、ＨＷ情報制御信号として出力される。スイッチ制御部４３１−１の設定部７０２は、受信した制御信号（Ｇ１，Ｇ２）に従って、出力側ＨＷ情報スイッチ部４３３−１を切り替える。これにより、ＢＭＣ４１２−０が、入力側ＨＷ情報スイッチ部４３２−０と出力側ＨＷ情報スイッチ部４３３−１との間のＨＷ情報信号線に接続される。
次に、ＭＭＢ４１１のＨＷ情報スイッチ処理部５０２は、ＳＢ＃０上のハードウェア４１４−０とＳＢ＃１上のＢＭＣ４１２−１とを接続するためのＨＷ情報制御信号を、スイッチ制御部４３１−０へ送信する（手順１７０５）。
この場合、制御信号（Ｇ３，Ｇ４）が（１，１）に設定され、ＨＷ情報制御信号として送信される。スイッチ制御部４３１−０の設定部７０２は、受信した制御信号（Ｇ３，Ｇ４）に従って、入力側ＨＷ情報スイッチ部４３２−０を切り替える。これにより、図１４に示したように、ハードウェア４１４−０が、入力側ＨＷ情報スイッチ部４３２−０と出力側ＨＷ情報スイッチ部４３３−１との間のＨＷ情報信号線に接続される。したがって、そのＨＷ情報信号線を介して、ハードウェア４１４−０とＢＭＣ４１２−１とが接続される。
図２０は、Ｈｏｍｅ ＢＭＣの故障時に、ＭＭＢ４１１のＰＣＨスイッチ処理部５０３が行うスイッチ制御処理のシーケンスの例を示している。手順１８０１は、図１９の手順１７０１と同じ処理を表している。
次に、ＭＭＢ４１１のＰＣＨスイッチ処理部５０３は、ＳＢ＃０上のＰＣＨ４１３−０とＢＭＣ４１２−０との接続を切断するためのＰＣＨ制御信号を、スイッチ制御部４４１−０へ送信する（手順１８０２）。
この場合、制御信号（Ｇ１，Ｇ２）が（０，１）、（１，０）、又は（１，１）に設定され、ＰＣＨ制御信号として送信される。スイッチ制御部４４１−０の設定部１００２は、受信した制御信号（Ｇ１，Ｇ２）に従って、出力側ＰＣＨスイッチ部４４３−０を切り替えることで、ＰＣＨ４１３−０とＢＭＣ４１２−０との接続を切断する。
次に、ＭＭＢ４１１のＰＣＨスイッチ処理部５０３は、ＳＢ＃１上のＰＣＨ４１３−１とＢＭＣ４１２−１との接続を切断するためのＰＣＨ制御信号を、スイッチ制御部４４１−１へ送信する（手順１８０３）。
この場合、制御信号（Ｇ１，Ｇ２）が（１，１）に設定され、ＰＣＨ制御信号として送信される。スイッチ制御部４４１−１の設定部１００２は、受信した制御信号（Ｇ１，Ｇ２）に従って、出力側ＰＣＨスイッチ部４４３−１を切り替える。これにより、ＰＣＨ４１３−１とＢＭＣ４１２−１との接続が切断され、ＢＭＣ４１２−１が、入力側ＰＣＨスイッチ部４４２−０と出力側ＰＣＨスイッチ部４４３−１との間のＰＣＨ信号線に接続される。
次に、ＢＭＣ４１２−１は、ＳＢ＃０上のＰＣＨ４１３−０と接続可能であることを、ＭＭＢ４１１に通知する（手順１８０４）。
ＢＭＣ４１２−１は、単一のＰＣＨのみを認識するため、同時に２つのＰＣＨが接続されると、誤動作を起こす可能性がある。そこで、ＢＭＣ４１２−１は、ＭＭＢ４１１によってＰＣＨ４１３−１とＢＭＣ４１２−１との接続が切断された後に、ＰＣＨ４１３−０と接続可能であることをＭＭＢ４１１に通知する。これにより、ＰＣＨ４１３−０及びＰＣＨ４１３−１が同時にＢＭＣ４１２−１に接続されることが回避され、ＢＭＣ４１２−１の誤動作を防止することができる。
次に、ＭＭＢ４１１のＰＣＨスイッチ処理部５０３は、ＳＢ＃０上のＰＣＨ４１３−０とＳＢ＃１上のＢＭＣ４１２−１とを接続するためのＰＣＨ制御信号を、スイッチ制御部４４１−０へ送信する（手順１８０５）。
この場合、制御信号（Ｇ３，Ｇ４）が（１，１）に設定され、ＰＣＨ制御信号として送信される。スイッチ制御部４４１−０の設定部１００２は、受信した制御信号（Ｇ３，Ｇ４）に従って、入力側ＰＣＨスイッチ部４３２−０を切り替える。これにより、図１６に示したように、ＰＣＨ４１３−０が、入力側ＰＣＨスイッチ部４４２−０と出力側ＰＣＨスイッチ部４４３−１との間のＰＣＨ信号線に接続され、そのＰＣＨ信号線を介して、ＰＣＨ４１３−０とＢＭＣ４１２−１とが接続される。
ＣＰＵ４２１−０上で動作するＯＳにとっては、ＰＣＨ４１３−０とＢＭＣ４１２−０との接続が切断されることで、ＢＭＣ４１２−０に接続されている他のデバイスとの接続も切断されたように見える。しかし、ＰＣＨ４１３−０とＢＭＣ４１２−１とが接続されたときに、再接続されたように見えるため、ＯＳは、特別な制御を行わずに処理を継続することができる。
次に、Ｈｏｍｅ ＢＭＣが通信を行っている途中で故障した場合の処理について、補足する。定常状態において、Ｈｏｍｅ ＢＭＣは、ハードウェア４１４−ｉからセンサデータを取得する場合のように、一定間隔で通信を行うことが多い。このような通信は、成功又は失敗にかかわらず、定期的に行われるため、Ｈｏｍｅ ＢＭＣの故障と通信のタイミングとが重なった場合の通信失敗は許容されることになる。しかし、Ｈｏｍｅ ＢＭＣの切り替え後に行われる通信は成功するため、サーバ管理における影響は最小限に抑えられる。
一方、ＳＥＬ発行依頼通信のように、単発で行われる通信も存在する。このような通信の失敗時にはリトライが行われるが、Ｈｏｍｅ ＢＭＣが故障した場合、リトライがタイムアウトしてしまい、通信処理が正しく行われない。このため、Ｈｏｍｅ ＢＭＣの故障発生の直前から、Ｈｏｍｅ ＢＭＣの切り替え後までは、通信処理が失敗する。
例えば、Ｈｏｍｅ ＢＭＣと非Ｈｏｍｅ ＢＭＣの間のＳＥＬ発行依頼通信については、それぞれのＢＭＣの通信に、Ｈｏｍｅ ＢＭＣの切り替えを考慮したリトライ時間を加えて、他の処理に影響しないように並列処理を行う方法が考えられる。これにより、通信を成功させることが可能である。しかし、ＯＳ又はＢＩＯＳからＨｏｍｅ ＢＭＣへのＳＥＬ発行依頼通信については、故障したＨｏｍｅ ＢＭＣがその通信を認識することはできない。
図２１は、図３の情報処理システム３０１の第２の具体例を示している。図２１の情報処理システム１９０１は、パーティション＃０及び情報記憶部１９５１を含み、パーティション＃０は、ＳＢ＃０及びＳＢ＃１を含む。ＳＢ＃０は、パーティション＃０のＨｏｍｅ ＳＢであり、ＳＢ＃１は、ＳｕｂＨｏｍｅ ＳＢである。
ＳＢ＃ｉ（ｉ＝０，１）は、ＢＭＣ１９１１−ｉ、ＰＣＨ１９１２−ｉ、ハードウェア１９１３−ｉ、ＨＷ情報スイッチ部１９１４−ｉ、及びＰＣＨスイッチ部１９１５−ｉを含む。ハードウェア１９１３−ｉは、ＣＰＵ１９２１−ｉ及びメモリ１９２２−ｉを含む。ハードウェア１９１３−ｉは、他のハードウェアデバイスを含んでいてもよい。ＢＭＣ１９１１−ｉは、ハードウェア１９１３−ｉの管理及び監視を行う。
ＳＢ＃０及びＳＢ＃１の各々は、図３の情報処理装置３１１−ｉに対応する。パーティション＃０は、３個以上のＳＢを含んでいてもよい。この場合、各ＳＢは、ＳＢ＃０及びＳＢ＃１と同様の構成を有する。
ＢＭＣ４１２−０及びＢＭＣ４１２−１は、プライベートＬＡＮを介して、情報記憶部１９５１にアクセスすることができ、ＢＭＣ４１２−０は、プライベートＬＡＮを介して、ＢＭＣ４１２−１と通信することができる。情報記憶部１９５１は、不揮発記憶領域を含む。
情報処理システム１９０１は、ユーザによってパーティションが作成され、Ｈｏｍｅ ＳＢが設定されたときに、図４の情報処理システム４０１と同様にして、ＳｕｂＨｏｍｅ ＳＢを設定することができる。
ＰＣＨ１９１２−ｉは、ＣＰＵ１９２１−ｉと周辺ＩＯデバイスとの間の通信を管理する。ＰＣＨ１９１２−ｉは、通信管理部の一例である。
ＨＷ情報スイッチ部１９１４−ｉは、スイッチ制御部１９３１−ｉ、入力側ＨＷ情報スイッチ部１９３２−ｉ、及び出力側ＨＷ情報スイッチ部１９３３−ｉを含む。入力側ＨＷ情報スイッチ部１９３２−ｉは、ＨＷ情報信号線で、ハードウェア１９１３−ｉ、出力側ＨＷ情報スイッチ部１９３３−０、及び出力側ＨＷ情報スイッチ部１９３３−１に接続されている。情報処理システム１９０１が３個以上のＳＢを含む場合、入力側ＨＷ情報スイッチ部１９３２−ｉは、すべてのＳＢ上の出力側ＨＷ情報スイッチ部１９３３−ｉに接続される。
出力側ＨＷ情報スイッチ部１９３３−ｉは、ＨＷ情報信号線で、ＢＭＣ１９１１−ｉ、入力側ＨＷ情報スイッチ部１９３２−０、及び入力側ＨＷ情報スイッチ部１９３２−１に接続されている。情報処理システム１９０１が３個以上のＳＢを含む場合、出力側ＨＷ情報スイッチ部１９３３−ｉは、すべてのＳＢ上の入力側ＨＷ情報スイッチ部１９３２−ｉに接続される。
スイッチ制御部１９３１−ｉは、入力側ＨＷ情報スイッチ部１９３２−ｉ及び出力側ＨＷ情報スイッチ部１９３３−ｉを切り替えることで、ＨＷ情報信号線の接続を変更する。
ＢＭＣ１９１１−ｉは、スイッチ制御部１９３１−０及びスイッチ制御部１９３１−１とＧＰＩＯ等の信号線で接続されている。情報処理システム１９０１が３個以上のＳＢを含む場合、ＢＭＣ１９１１−ｉは、すべてのＳＢ上のスイッチ制御部１９３１−ｉに接続される。
ＢＭＣ１９１１−ｉは、各ＳＢ上のスイッチ制御部１９３１−ｉを介して、入力側ＨＷ情報スイッチ部１９３２−ｉ及び出力側ＨＷ情報スイッチ部１９３３−ｉを切り替える。これにより、ＢＭＣ１９１１−ｉは、ＳＢ＃０又はＳＢ＃１上のいずれのハードウェア１９１３−ｉに対してもアクセスすることができる。
ＰＣＨスイッチ部１９１５−ｉは、スイッチ制御部１９４１−ｉ、入力側ＰＣＨスイッチ部１９４２−ｉ、及び出力側ＰＣＨスイッチ部１９４３−ｉを含む。ＰＣＨスイッチ部１９１５−ｉ、入力側ＰＣＨスイッチ部１９４２−ｉ、及び出力側ＰＣＨスイッチ部１９４３−ｉは、プロセッサ通信スイッチ部、入力側プロセッサ通信スイッチ部、及び出力側プロセッサ通信スイッチ部の一例である。
入力側ＰＣＨスイッチ部１９４２−ｉは、ＰＣＨ信号線で、ＰＣＨ１９１２−ｉ、出力側ＰＣＨスイッチ部１９４３−０、及び出力側ＰＣＨスイッチ部１９４３−１に接続されている。情報処理システム１９０１が３個以上のＳＢを含む場合、入力側ＰＣＨスイッチ部１９４２−ｉは、すべてのＳＢ上の出力側ＰＣＨスイッチ部１９４３−ｉに接続される。
出力側ＰＣＨスイッチ部１９４３−ｉは、ＰＣＨ信号線で、ＢＭＣ１９１１−ｉ、入力側ＰＣＨスイッチ部１９４２−０、及び入力側ＰＣＨスイッチ部１９４２−１に接続されている。情報処理システム１９０１が３個以上のＳＢを含む場合、出力側ＰＣＨスイッチ部１９４３−ｉは、すべてのＳＢ上の入力側ＰＣＨスイッチ部１９４２−ｉに接続される。ＰＣＨ信号線は、プロセッサ通信信号線の一例である。
スイッチ制御部１９４１−ｉは、入力側ＰＣＨスイッチ部１９４２−ｉ及び出力側ＰＣＨスイッチ部１９４３−ｉを切り替えることで、ＰＣＨ信号線の接続を変更する。
ＢＭＣ１９１１−ｉは、スイッチ制御部１９４１−０及びスイッチ制御部１９４１−１とＧＰＩＯ等の信号線で接続されている。情報処理システム１９０１が３個以上のＳＢを含む場合、ＢＭＣ１９１１−ｉは、すべてのＳＢ上のスイッチ制御部１９４１−ｉに接続される。
ＢＭＣ１９１１−ｉは、各ＳＢ上のスイッチ制御部１９４１−ｉを介して、入力側ＰＣＨスイッチ部１９４２−ｉ及び出力側ＰＣＨスイッチ部１９４３−ｉを切り替える。これにより、ＢＭＣ１９１１−ｉは、ＳＢ＃０又はＳＢ＃１上のいずれのＰＣＨ１９１２−ｉに対してもアクセスすることができる。
図２２は、図２１のＢＭＣ１９１１−ｉの機能的構成例を示している。図２２のＢＭＣ１９１１−ｉは、ＨＷ情報スイッチ処理部２００１、ＰＣＨスイッチ処理部２００２、Ｈｏｍｅ引き継ぎ処理部２００３、及び情報引き継ぎ処理部２００４を含み、引き継ぎ情報２０１１を保持する。
引き継ぎ情報２０１１は、図６の引き継ぎ情報６１１に対応し、エラー監視情報、ＳＥＬ情報、ＮＶＲＡＭ情報、ＢＭＣ内部変数、ＢＩＯＳ情報、ＬＰＣ設定情報、及びＫＣＳ設定情報を含む。
Ｈｏｍｅ ＳＢ上のＢＭＣ１９１１−０は、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ１９１１−１との間で引き継ぎ情報２０１１の同期を行うか、又は、引き継ぎ情報２０１１のコピーを情報記憶部１９５１へ送信してバックアップを行う。ＢＭＣ１９１１−０が故障した場合、新たなＨｏｍｅ ＢＭＣであるＢＭＣ１９１１−１は、同期している引き継ぎ情報２０１１を使用するか、又は情報記憶部１９５１から引き継ぎ情報２０１１を取得して、Ｈｏｍｅ ＢＭＣの役割を引き継ぐ。
Ｈｏｍｅ ＢＭＣの引き継ぎ情報２０１１に含まれるいずれかの情報が更新された場合、ＢＭＣ１９１１−１又は情報記憶部１９５１の引き継ぎ情報２０１１が同期して更新される。例えば、新たなセンサデータが取得されたときは、そのセンサデータが直ちにＢＭＣ１９１１−１又は情報記憶部１９５１へ送信される。また、ＢＭＣ１９１１−０のＢＭＣ内部変数が変更されたときは、そのＢＭＣ内部変数が直ちにＢＭＣ１９１１−１又は情報記憶部１９５１へ送信される。これにより、ＢＭＣ１９１１−１は、Ｈｏｍｅ ＳＢ上に保持されている情報を漏れなく取得することができる。
ＨＷ情報スイッチ処理部２００１は、ＨＷ情報制御信号をＨＷ情報スイッチ部１９１４−ｉへ出力する。ＨＷ情報スイッチ部１９１４−ｉは、受信したＨＷ情報制御信号に従って、入力側ＨＷ情報スイッチ部１９３２−ｉ及び出力側ＨＷ情報スイッチ部１９３３−ｉを切り替える制御を行う。
パーティションの構築時には、各ＳＢ上のハードウェア１９１３−ｉとＨｏｍｅ ＳＢ上のＢＭＣ１９１１−０が接続されるように、入力側ＨＷ情報スイッチ部１９３２−ｉ及び出力側ＨＷ情報スイッチ部１９３３−ｉが切り替えられる。そして、ＢＭＣ１９１１−０は、ハードウェア１９１３−０及びハードウェア１９１３−１が出力するセンサデータを取得する。
ＰＣＨスイッチ処理部２００３は、ＰＣＨ制御信号を各ＳＢ上のＰＣＨスイッチ部１９１５−ｉへ送信する。ＰＣＨスイッチ部１９１５−ｉは、受信したＰＣＨ制御信号に従って、入力側ＰＣＨスイッチ部１９４２−ｉ及び出力側ＰＣＨスイッチ部１９４３−ｉを切り替える制御を行う。
パーティションの構築時には、同じＳＢ上のＰＣＨ１９１２−ｉとＢＭＣ１９１１−ｉが接続されるように、入力側ＰＣＨスイッチ部１９４２−ｉ及び出力側ＰＣＨスイッチ部１９４３−ｉが切り替えられる。そして、ＢＭＣ１９１１−０は、ＰＣＨ１９１２−０を介して、ＣＰＵ１９２１−０上で動作するＯＳと通信する。
ＢＭＣ１９１１−１のＨｏｍｅ引き継ぎ処理部２００３は、ＢＭＣ１９１１−０が正常に動作しているか否かをチェックし、ＢＭＣ１９１１−０の故障を検知した場合、Ｈｏｍｅ ＢＭＣをＢＭＣ１９１１−０からＢＭＣ１９１１−１へ切り替える。そして、Ｈｏｍｅ引き継ぎ処理部２００３は、Ｈｏｍｅ ＢＭＣが切り替えられたことを、他のＳＢ上のＢＭＣ１９１１−ｉに通知する。
ＢＭＣ１９１１−０とＢＭＣ１９１１−１との間で引き継ぎ情報２０１１が同期している場合、ＢＭＣ１９１１−１の情報引き継ぎ処理部２００４は、ＢＭＣ１９１１−１内の引き継ぎ情報２０１１を使用することで、ＢＭＣ１９１１−０から情報を引き継ぐ。一方、引き継ぎ情報２０１１が情報記憶部１９５１にバックアップされている場合、ＢＭＣ１９１１−１の情報引き継ぎ処理部２００４は、情報記憶部１９５１から引き継ぎ情報２０１１を取得して、ＢＭＣ１９１１−１内のメモリに格納する。
次に、情報引き継ぎ処理部２００４は、引き継ぎ情報２０１１のうち、エラー監視情報、ＳＥＬ情報、及びＮＶＲＡＭ情報をＮＶＲＡＭに格納し、ＬＰＣ設定情報及びＫＣＳ設定情報を、ＢＭＣ１９１１−１内のＣＰＵが有するレジスタに適用する。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＨＷ情報制御信号をＨｏｍｅ ＳＢ上のＨＷ情報スイッチ部１９１４−０へ送信する。ＨＷ情報スイッチ部１９１４−０は、受信したＨＷ情報制御信号に従って、ハードウェア１９１３−０を、入力側ＨＷ情報スイッチ部１９３２−０と出力側ＨＷ情報スイッチ部１９３３−１との間のＨＷ情報信号線に接続する制御を行う。
次に、ＨＷ情報スイッチ処理部２００１は、ＨＷ情報制御信号をＨＷ情報スイッチ部１９１４−１へ出力する。ＨＷ情報スイッチ部１９１４−１は、受信したＨＷ情報制御信号に従って、ＢＭＣ１９１１−１を、入力側ＨＷ情報スイッチ部１９３２−０と出力側ＨＷ情報スイッチ部１９３３−１との間のＨＷ情報信号線に接続する制御を行う。そして、ＢＭＣ１９１１−１は、そのＨＷ情報信号線を介して、ハードウェア１９１３−０が出力するセンサデータを取得する。
一方、ＢＭＣ１９１１−１のＰＣＨスイッチ処理部２００２は、ＰＣＨ制御信号を各ＳＢ上のＰＣＨスイッチ部１９１５−ｉへ出力する。ＰＣＨスイッチ部１９１５−０は、受信したＰＣＨ制御信号に従って、ＰＣＨ１９１２−０を、入力側ＰＣＨスイッチ部１９４２−０と出力側ＰＣＨスイッチ部１９４３−１との間のＰＣＨ信号線に接続する制御を行う。また、ＰＣＨスイッチ部１９１５−１は、受信したＰＣＨ制御信号に従って、ＢＭＣ１９１１−１を、同じＰＣＨ信号線に接続する制御を行う。そして、ＢＭＣ１９１１−１は、そのＰＣＨ信号線に接続されたＰＣＨ１９１２−０を介して、ＣＰＵ１９２１−０上で動作するＯＳと通信する。
図２１の情報処理システム１９０１によれば、各ＳＢ上のＢＭＣ１９１１−ｉは、すべてのＳＢ上のＨＷ情報スイッチ部１９１４−ｉを直接制御することができる。したがって、ＢＭＣ１９１１−１は、Ｈｏｍｅ ＢＭＣの故障を検知した場合、Ｈｏｍｅ ＢＭＣをＢＭＣ１９１１−０からＢＭＣ１９１１−１に切り替えて、Ｈｏｍｅ ＳＢ上のハードウェア１９１３−０を強制的にＢＭＣ１９１１−１に接続することが可能になる。これにより、ＢＭＣ１９１１−１は、ハードウェア１９１３−０からセンサデータを直接取得することができる。
また、各ＳＢ上のＢＭＣ１９１１−ｉは、すべてのＳＢ上のＰＣＨスイッチ部１９１５−ｉも直接制御することができる。したがって、ＢＭＣ１９１１−１は、Ｈｏｍｅ ＢＭＣをＢＭＣ１９１１−０からＢＭＣ１９１１−１に切り替えた場合、Ｈｏｍｅ ＳＢ上のＰＣＨ１９１２−０を強制的にＢＭＣ１９１１−１に接続することが可能になる。これにより、ＢＭＣ１９１１−１は、ＰＣＨ１９１２−０を介して、ＣＰＵ１９２１−０上で動作するＯＳと通信しながら、ＯＳとの通信を伴うサービスを提供することが可能になる。
さらに、Ｈｏｍｅ ＢＭＣとＳｕｂＨｏｍｅ ＢＭＣとの間で引き継ぎ情報の同期を行うことで、Ｈｏｍｅ ＢＭＣが故障した場合、新たなＨｏｍｅ ＢＭＣが、故障したＨｏｍｅ ＢＭＣが管理していた情報を引き継ぐことが可能になる。
このように、Ｈｏｍｅ ＳＢ上のＢＭＣが故障した場合、情報処理システム１９０１を停止させることなく、同じパーティション内の別のＢＭＣが、Ｈｏｍｅ ＢＭＣの役割を自動的に引き継ぐことができる。
情報処理システム１９０１は、ＭＭＢを含まないため、図４の情報処理システム４０１と比較して、システム全体のハードウェアコストが低減される。一方、ＢＭＣのソフトウェア開発コストは、情報処理システム４０１よりも増加する。
次に、図２３及び図２４を参照しながら、図２１の情報処理システム１９０１がＳＢ＃０〜ＳＢ＃３を含む場合の具体例について説明する。
図２３は、図２１のＨＷ情報スイッチ部１９１４−ｉの構成例を示している。スイッチ制御部１９３１−ｉは、選択部２１０１−ｉ及び設定部２１０２−ｉを含む。入力側ＨＷ情報スイッチ部１９３２−ｉ及び出力側ＨＷ情報スイッチ部１９３３−ｉは、図７の入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉと同様の構成を有する。
ＢＭＣ１９１１−ｉは、入力側ＨＷ情報スイッチ部１９３２−ｉ及び出力側ＨＷ情報スイッチ部１９３３−ｉを切り替える制御信号Ｇ１〜制御信号Ｇ４を、スイッチ制御部１９３１−０〜スイッチ制御部１９３１−３へ出力する。各スイッチ制御部１９３１−ｉの選択部２１０１−ｉは、いずれかのＢＭＣ１９１１−ｉからの選択信号に従って、そのＢＭＣ４１２−ｉの制御信号Ｇ１〜制御信号Ｇ４を選択して、設定部２１０２−ｉへ出力する。制御信号Ｇ１〜制御信号Ｇ４と接続先ポートとの対応関係は、図９と同様である。
設定部２１０２−ｉへ出力される制御信号Ｇ１〜制御信号Ｇ４は、ＨＷ情報制御信号の一例である。このうち、制御信号Ｇ１及び制御信号Ｇ２は、出力側ＨＷ情報スイッチ部１９３３−ｉを切り替える制御信号であり、制御信号Ｇ３及び制御信号Ｇ４は、入力側ＨＷ情報スイッチ部１９３２−ｉを切り替える制御信号である。
設定部２１０２−ｉは、制御信号Ｇ１及び制御信号Ｇ２に基づいて、制御信号ＸＡ〜制御信号ＸＤを出力側ＨＷ情報スイッチ部１９３３−ｉへ出力する。また、設定部２１０２−ｉは、制御信号Ｇ３及び制御信号Ｇ４に基づいて、制御信号Ｘａ〜制御信号Ｘｄを入力側ＨＷ情報スイッチ部１９３２−ｉへ出力する。
図２４は、図２３の選択部２１０１−ｉの構成例を示している。選択部２１０１−ｉは、スイッチ２２０１−０〜スイッチ２２０４−０、スイッチ２２０１−１〜スイッチ２２０４−１、スイッチ２２０１−２〜スイッチ２２０４−２、及びスイッチ２２０１−３〜スイッチ２２０４−３を含む。スイッチ２２０１−ｉ〜スイッチ２２０４−ｉ（ｉ＝０〜３）は、いずれかのＢＭＣ１９１１−ｉから送信される選択信号によって、ＯＮ又はＯＦＦに設定される。
スイッチ２２０１−０〜スイッチ２２０４−０がＯＮに設定され、他のすべてのスイッチがＯＦＦに設定された場合、ＢＭＣ１９１１−０からの制御信号Ｇ１〜制御信号Ｇ４が設定部２１０２−ｉへ出力される。スイッチ２２０１−１〜スイッチ２２０４−１がＯＮに設定され、他のすべてのスイッチがＯＦＦに設定された場合、ＢＭＣ１９１１−１からの制御信号Ｇ１〜制御信号Ｇ４が設定部２１０２−ｉへ出力される。
スイッチ２２０１−２〜スイッチ２２０４−２がＯＮに設定され、他のすべてのスイッチがＯＦＦに設定された場合、ＢＭＣ１９１１−２からの制御信号Ｇ１〜制御信号Ｇ４が設定部２１０２−ｉへ出力される。スイッチ２２０１−３〜スイッチ２２０４−３がＯＮに設定され、他のすべてのスイッチがＯＦＦに設定された場合、ＢＭＣ１９１１−３からの制御信号Ｇ１〜制御信号Ｇ４が設定部２１０２−ｉへ出力される。
いずれかのＢＭＣ１９１１−ｋがＨＷ情報スイッチ部１９１４−ｉを制御する場合、ＢＭＣ１９１１−ｋは、同じパーティション内のすべてのＢＭＣに対して、スイッチ制御の可否を確認するコマンドを送信する。そして、それらのＢＭＣからスイッチ制御可を示す応答を受信した場合、ＢＭＣ１９１１−ｋは、ＨＷ情報スイッチ部１９１４−ｉの制御を開始する。
応答を送信しないＢＭＣ１９１１−ｍが存在する場合、ＢＭＣ１９１１−ｋは、そのＢＭＣ１９１１−ｍから生存確認用のコマンドを受信したか否かをチェックし、コマンドを受信した場合、スイッチ制御の可否を確認するコマンドを再送する。生存確認用のコマンドを受信しない場合、ＢＭＣ１９１１−ｋは、そのＢＭＣ１９１１−ｍを無視して、ＨＷ情報スイッチ部１９１４−ｉの制御を開始する。
ＢＭＣ１９１１−ｋがＨＷ情報スイッチ部１９１４−ｉの制御を行っているときに、他のＢＭＣ１９１１−ｍからスイッチ制御の可否を確認するコマンドを受信した場合、ＢＭＣ１９１１−ｋは、スイッチ制御不可を示す応答をＢＭＣ１９１１−ｍへ返信する。
図２３及び図２４の構成によれば、すべてのＢＭＣが、選択信号を各スイッチ制御部１９３１−ｉの選択部２１０１−ｉへ送信することで、制御信号Ｇ１〜制御信号Ｇ４を設定部２１０２−ｉへ出力することができる。
図２１のＰＣＨスイッチ部１９１５−ｉの構成も、図２３及び図２４と同様である。図２１の情報処理システム１９０１において、Ｈｏｍｅ ＳＢ又はＳｕｂＨｏｍｅ ＳＢ上のＢＭＣがハードウェアにアクセスする場合のスイッチ制御は、図１１〜図１４と同様である。Ｈｏｍｅ ＳＢ又はＳｕｂＨｏｍｅ ＳＢ上のＢＭＣがＰＣＨにアクセスする場合のスイッチ制御は、図１５及び図１６と同様である。
図２５は、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣが行うＨｏｍｅ引き継ぎ処理の例を示すフローチャートである。まず、各ＳＢ上のＢＭＣは、一定時間毎に生存確認用のコマンドを他のＳＢ上のＢＭＣへ送信し、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣのＨｏｍｅ引き継ぎ処理部２００３は、Ｈｏｍｅ ＢＭＣからコマンドを受信したか否かをチェックする（ステップ２３０１）。
Ｈｏｍｅ ＢＭＣからコマンドを受信した場合（ステップ２３０１，ＹＥＳ）、Ｈｏｍｅ引き継ぎ処理部２００３は、Ｈｏｍｅ ＢＭＣが正常に動作していると判定し、Ｈｏｍｅ ＢＭＣに対して引き継ぎ情報２０１１を要求する（ステップ２３０２）。そして、Ｈｏｍｅ引き継ぎ処理部２００３は、Ｈｏｍｅ ＢＭＣから引き継ぎ情報２０１１を受信し、受信した引き継ぎ情報２０１１を保存する（ステップ２３０３）。
一方、Ｈｏｍｅ ＢＭＣからのコマンドが途絶えた場合（ステップ２３０１，ＮＯ）、Ｈｏｍｅ引き継ぎ処理部２００３は、Ｈｏｍｅ ＢＭＣが故障したと判定し、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣを新たなＨｏｍｅ ＢＭＣに指定する。そして、Ｈｏｍｅ引き継ぎ処理部２００３は、情報引き継ぎ処理部２００４に対して引き継ぎ処理の開始を指示する（ステップ２３０４）。
次に、Ｈｏｍｅ引き継ぎ処理部２００３は、ＳｕｂＨｏｍｅ ＳＢの識別情報を、Ｈｏｍｅ ＢＭＣを含むＳＢの識別情報として、パーティション内の他のＳＢ上のＢＭＣに通知する（ステップ２３０５）。
次に、Ｈｏｍｅ引き継ぎ処理部２００３は、ＨＷ情報スイッチ処理部２００１及びＰＣＨスイッチ処理部２００２に対して、スイッチ制御の開始を指示する（ステップ２３０６）。
Ｈｏｍｅ引き継ぎ処理部２００３から引き継ぎ処理の開始を指示された情報引き継ぎ処理部２００４は、図１８と同様の情報引き継ぎ処理を行う。
引き継ぎ情報２０１１が情報記憶部１９５１にバックアップされている場合、図２５のステップ２３０２及びステップ２３０３の処理を省略することができる。この場合、情報引き継ぎ処理部２００４は、情報記憶部１９５１から引き継ぎ情報２０１１を取得して、図１８と同様の情報引き継ぎ処理を行う。
図２６は、Ｈｏｍｅ ＢＭＣの故障時に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１が行うスイッチ制御処理のシーケンスの例を示している。まず、ＢＭＣ１９１１−１のＨｏｍｅ引き継ぎ処理部２００３は、Ｈｏｍｅ ＢＭＣであるＢＭＣ４１２−０の故障を検知し、Ｈｏｍｅ ＢＭＣをＢＭＣ４１２−０からＢＭＣ４１２−１に切り替える（手順２４０１）。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＢＭＣ１９１１−１の制御信号Ｇ１〜制御信号Ｇ４を選択する選択信号を、スイッチ制御部１９３１−１へ出力する。そして、スイッチ制御部１９３１−１の選択部２１０１−１は、選択信号に従って、スイッチ２２０１−１〜スイッチ２２０４−１をＯＮに設定し、他のすべてのスイッチをＯＦＦに設定する。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＳＢ＃１上のハードウェア１９１３−１とＢＭＣ１９１１−１とを接続するためのＨＷ情報制御信号を、スイッチ制御部１９３１−１へ出力する（手順２４０２）。これにより、ハードウェア１９１３−１とＢＭＣ１９１１−１とが接続される。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＢＭＣ１９１１−１の制御信号Ｇ１〜制御信号Ｇ４を選択する選択信号を、スイッチ制御部１９３１−０へ送信する。そして、スイッチ制御部１９３１−０の選択部２１０１−０は、選択信号に従って、スイッチ２２０１−１〜スイッチ２２０４−１をＯＮに設定し、他のすべてのスイッチをＯＦＦに設定する。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＳＢ＃０上のハードウェア１９１３−０とＢＭＣ１９１１−０との接続を切断するためのＨＷ情報制御信号を、スイッチ制御部１９３１−０へ送信する（手順２４０３）。これにより、ハードウェア１９１３−０とＢＭＣ１９１１−０との接続が切断される。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＳＢ＃０上のハードウェア１９１３−０とＳＢ＃１上のＢＭＣ１９１１−１とを接続するためのＨＷ情報制御信号を、スイッチ制御部１９３１−１へ出力する（手順２４０４）。これにより、ＢＭＣ１９１１−１が、入力側ＨＷ情報スイッチ部１９３２−０と出力側ＨＷ情報スイッチ部１９３３−１との間のＨＷ情報信号線に接続される。
次に、ＢＭＣ１９１１−１のＨＷ情報スイッチ処理部２００１は、ＳＢ＃０上のハードウェア１９１３−０とＳＢ＃１上のＢＭＣ１９１１−１とを接続するためのＨＷ情報制御信号を、スイッチ制御部１９３１−０へ送信する（手順２４０５）。これにより、ハードウェア１９１３−０が、入力側ＨＷ情報スイッチ部１９３２−０と出力側ＨＷ情報スイッチ部１９３３−１との間のＨＷ情報信号線に接続される。したがって、そのＨＷ情報信号線を介して、ハードウェア１９１３−０とＢＭＣ１９１１−１とが接続される。
図２７は、Ｈｏｍｅ ＢＭＣの故障時に、ＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ１９１１−１のＰＣＨスイッチ処理部２００２が行うスイッチ制御処理のシーケンスの例を示している。手順２５０１は、図２６の手順２４０１と同じ処理を表している。
次に、ＢＭＣ１９１１−１のＰＣＨスイッチ処理部２００２は、ＳＢ＃１上のＰＣＨ１９１２−１とＢＭＣ１９１１−１との接続を切断するためのＰＣＨ制御信号を、スイッチ制御部１９４１−１へ出力する（手順２５０２）。これにより、ＰＣＨ１９１２−１とＢＭＣ１９１１−１との接続が切断され、ＢＭＣ１９１１−１が、入力側ＰＣＨスイッチ部１９４２−０と出力側ＰＣＨスイッチ部１９４３−１との間のＰＣＨ信号線に接続される。
次に、ＢＭＣ１９１１−１のＰＣＨスイッチ処理部２００２は、ＳＢ＃０上のＰＣＨ１９１２−０とＢＭＣ１９１１−０との接続を切断するためのＰＣＨ制御信号を、スイッチ制御部１９４１−０へ送信する（手順２５０３）。これにより、ＰＣＨ１９１２−０とＢＭＣ１９１１−０との接続が切断される。
次に、ＢＭＣ１９１１−１のＰＣＨスイッチ処理部２００２は、ＳＢ＃０上のＰＣＨ１９１２−０とＳＢ＃１上のＢＭＣ１９１１−１とを接続するためのＰＣＨ制御信号を、スイッチ制御部１９４１−０へ送信する（手順２５０４）。これにより、ＰＣＨ１９１２−０が、入力側ＰＣＨスイッチ部１９４２−０と出力側ＰＣＨスイッチ部１９４３−１との間のＰＣＨ信号線に接続され、そのＰＣＨ信号線を介して、ＰＣＨ１９１２−０とＢＭＣ１９１１−１とが接続される。
図１〜図４及び図２１の情報処理システムの構成は一例に過ぎず、情報処理システムの用途又は条件に応じて、一部の構成要素を省略又は変更してもよい。例えば、ＳＢの個数は２個又は４個に限られず、情報処理システムは任意の個数のＳＢを含むことができる。パーティションの個数は１個又は２個に限られず、情報処理システムは任意の個数のパーティションを含むことができる。１つのパーティションに属するＳＢの個数は、３個以上であってもよい。
各ＳＢ上には、ＣＰＵ及びメモリ以外のハードウェアデバイスが搭載されていてもよい。ハードウェアデバイスが出力するセンサデータは、そのハードウェアデバイスの状態、電圧、温度等に限られず、ＳＢの識別情報等であってもよい。
図２１の情報処理システム１９０１において、Ｈｏｍｅ ＳＢ上のＢＭＣ１９１１−０とＳｕｂＨｏｍｅ ＳＢ上のＢＭＣ１９１１−１との間で引き継ぎ情報２０１１の同期が行われる場合は、情報記憶部１９５１を省略することができる。
図５のＭＭＢ４１１の構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。図６及び図２２のＢＭＣの構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。
図７のスイッチ制御部４３１−ｉ、入力側ＨＷ情報スイッチ部４３２−ｉ、及び出力側ＨＷ情報スイッチ部４３３−ｉの構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉのポートの個数は、情報処理システム内のＳＢの個数に応じて変更される。
図８の選択部７０１の構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。
図１０のスイッチ制御部４４１−ｉ、入力側ＰＣＨスイッチ部４４２−ｉ、及び出力側ＰＣＨスイッチ部４４３−ｉの構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉのポートの個数は、情報処理システム内のＳＢの個数に応じて変更される。
図２３のスイッチ制御部１９３１−ｉの構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。図２４の選択部２１０１−ｉの構成は一例に過ぎず、情報処理システムの構成又は条件に応じて、一部の構成要素を省略又は変更してもよい。
図１７、図１８、及び図２５のフローチャートは一例に過ぎず、情報処理システムの構成又は条件に応じて一部の処理を省略又は変更してもよい。図１９、図２０、図２６、及び図２７のシーケンスは一例に過ぎず、情報処理システムの構成又は条件に応じて一部の処理を省略又は変更してもよい。
図９の制御信号は一例に過ぎず、ＭＭＢ４１１、ＢＭＣ、及びスイッチ制御部の仕様に応じて、別の制御信号を用いてもよい。
図１１〜図１４のポート間の接続は一例に過ぎず、ポート間の接続は、入力側ＨＷ情報スイッチ部４３２−ｉ及び出力側ＨＷ情報スイッチ部４３３−ｉのポートの個数に応じて変化する。図１５及び図１６のポート間の接続は一例に過ぎず、ポート間の接続は、入力側ＰＣＨスイッチ部４４２−ｉ及び出力側ＰＣＨスイッチ部４４３−ｉのポートの個数に応じて変化する。
図２８は、図５のＭＭＢ４１１として用いられる情報処理装置（コンピュータ）のハードウェア構成例を示している。図２８のＭＭＢ４１１は、ＣＰＵ２６０１、メモリ２６０２、インタフェース回路２６０３、及びインタフェース回路２６０４を含む。
メモリ２６０２は、例えば、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、フラッシュメモリ等の半導体メモリであり、処理に用いられるプログラム及びデータを格納する。メモリ２６０２は、図５のパーティション情報５１１及び引き継ぎ情報５１２を記憶することができる。
ＣＰＵ２６０１（プロセッサ）は、例えば、メモリ２６０２を利用してプログラムを実行することにより、図５の通知部５０１、ＨＷ情報スイッチ処理部５０２、ＰＣＨスイッチ処理部５０３、及びＨｏｍｅ引き継ぎ処理部５０４として動作する。
オペレータ又はユーザは、不図示の可搬型記録媒体にプログラム及びデータを格納しておき、それらをメモリ２６０２にロードして使用することができる。可搬型記録媒体としては、メモリデバイス、フレキシブルディスク、光ディスク、光磁気ディスク等が用いられる。可搬型記録媒体は、ＣＤ−ＲＯＭ（Compact Disk Read Only Memory）、ＤＶＤ（Digital Versatile Disk）、ＵＳＢメモリ等であってもよい。
このように、処理に用いられるプログラム及びデータを格納するコンピュータ読み取り可能な記録媒体は、メモリ２６０２又は可搬型記録媒体のような、物理的な（非一時的な）記録媒体である。
インタフェース回路２６０３は、プライベートＬＡＮ等の通信ネットワークに接続され、各ＢＭＣ４１２−ｉと通信する。ＭＭＢ４１１は、プログラム及びデータを外部の装置からインタフェース回路２６０３を介して受信し、それらをメモリ２６０２にロードして使用することができる。
インタフェース回路２６０４は、ＧＰＩＯ等の信号線に接続され、各ＳＢ上のスイッチ制御部４３１−ｉ及びスイッチ制御部４４１−ｉと通信する。
なお、図２８のＭＭＢ４１１の構成は一例に過ぎず、情報処理システム４０１の構成又は条件に応じて一部の構成要素を省略又は変更してもよい。
図２９は、図６のＢＭＣ４１２−ｉ及び図２２のＢＭＣ１９１１−ｉとして用いられる情報処理装置のハードウェア構成例を示している。図２９のＢＭＣ２７０１は、ＢＭＣ４１２−ｉ又はＢＭＣ１９１１−ｉに対応し、ＣＰＵ２７１１、メモリ２７１２、及びインタフェース回路２７１３〜インタフェース回路２７１６を含む。
メモリ２７１２は、例えば、ＲＯＭ、ＲＡＭ、フラッシュメモリ等の半導体メモリであり、処理に用いられるプログラム及びデータを格納する。メモリ２７１２は、図６の引き継ぎ情報６１１又は図２２の引き継ぎ情報２０１１を記憶することができる。
ＣＰＵ２７１１は、例えば、メモリ２７１２を利用してプログラムを実行することにより、ハードウェア４１４−ｉ又はハードウェア１９１３−ｉの管理及び監視を行う。ＣＰＵ２７１１は、プログラムを実行することにより、図６のＨＷ情報スイッチ処理部６０１及び情報引き継ぎ処理部６０２としても動作する。ＣＰＵ２７１１は、プログラムを実行することにより、図２２のＨＷ情報スイッチ処理部２００１、ＰＣＨスイッチ処理部２００２、Ｈｏｍｅ引き継ぎ処理部２００３、及び情報引き継ぎ処理部２００４としても動作する。
オペレータ又はユーザは、不図示の可搬型記録媒体にプログラム及びデータを格納しておき、それらをメモリ２７１２にロードして使用することができる。このように、処理に用いられるプログラム及びデータを格納するコンピュータ読み取り可能な記録媒体は、メモリ２７１２又は可搬型記録媒体のような、物理的な（非一時的な）記録媒体である。
インタフェース回路２７１３は、プライベートＬＡＮ等の通信ネットワークに接続され、ＭＳＢ４１１、情報記憶部１９５１、又は他のＢＭＣと通信する。ＢＭＣ２７０１は、プログラム及びデータを外部の装置からインタフェース回路２７１３を介して受信し、それらをメモリ２７１２にロードして使用することができる。
インタフェース回路２７１４は、ＬＰＣバス等の信号線に接続され、ＣＰＵ上で動作するＯＳ等と通信する。インタフェース回路２７１５は、Ｉ２Ｃ等の信号線を介して出力側ＨＷ情報スイッチ部４３３−ｉ又は出力側ＨＷ情報スイッチ部１９３３−ｉに接続され、ハードウェア４１４−ｉ又はハードウェア１９１３−ｉと通信する。インタフェース回路２７１６は、ＧＰＩＯ等の信号線に接続され、スイッチ制御部４３１−ｉ、スイッチ制御部１９３１−ｉ、又はスイッチ制御部１９４１−ｉと通信する。
なお、図２９のＢＭＣ２７０１の構成は一例に過ぎず、情報処理システムの構成又は条件に応じて一部の構成要素を省略又は変更してもよい。
開示の実施形態とその利点について詳しく説明したが、当業者は、特許請求の範囲に明確に記載した本発明の範囲から逸脱することなく、様々な変更、追加、省略をすることができるであろう。
図１乃至図２９を参照しながら説明した実施形態に関し、さらに以下の付記を開示する。
（付記１）
複数の情報処理装置を備える情報処理システムであって、
前記複数の情報処理装置各々は、
ハードウェアと、
前記ハードウェアを管理する制御部と、
前記複数の情報処理装置のうち他の情報処理装置、前記ハードウェア、及び前記制御部の間の接続を切り替えるハードウェア情報スイッチ部とを含み、
前記複数の情報処理装置のうち第１情報処理装置内の制御部の故障が検知された場合、前記第１情報処理装置内のハードウェア情報スイッチ部は、前記第１情報処理装置の外部から受信するハードウェア情報制御信号に従って、前記第１情報処理装置内のハードウェアを、前記第１情報処理装置と前記複数の情報処理装置のうち第２情報処理装置との間のハードウェア情報信号線に接続する制御を行い、前記第２情報処理装置内のハードウェア情報スイッチ部は、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記ハードウェア情報信号線を介して、前記第１情報処理装置内のハードウェアが出力する情報を取得することを特徴とする情報処理システム。
（付記２）
前記複数の情報処理装置各々に含まれるハードウェア情報スイッチ部は、前記ハードウェアと前記他の情報処理装置との間の接続を切り替える入力側ハードウェア情報スイッチ部と、前記制御部と前記他の情報処理装置との間の接続を切り替える出力側ハードウェア情報スイッチ部とを含み、
前記第１情報処理装置内の入力側ハードウェア情報スイッチ部は、前記第１情報処理装置の外部から受信するハードウェア情報制御信号に従って、前記第１情報処理装置内のハードウェアを前記ハードウェア情報信号線に接続し、
前記第２情報処理装置内の出力側ハードウェア情報スイッチ部は、前記第２情報処理装置内の制御部から受信するハードウェア情報制御信号に従って、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続することを特徴とする付記１記載の情報処理システム。
（付記３）
管理装置をさらに備え、
前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のハードウェアから取得した情報を前記管理装置へ送信し、
前記管理装置は、前記第１情報処理装置内の制御部から受信した情報を保持し、前記故障を検知した場合、保持している情報と前記第１情報処理装置の識別情報とを前記第２情報処理装置内の制御部へ送信し、前記ハードウェア情報制御信号を前記第１情報処理装置内のハードウェア情報スイッチ部へ送信し、
前記第２情報処理装置内の制御部は、前記第１情報処理装置の識別情報に基づいて、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続するように、前記第２情報処理装置内のハードウェア情報スイッチ部を制御することを特徴とする付記１又は２記載の情報処理システム。
（付記４）
前記複数の情報処理装置各々は、
前記ハードウェアに含まれるプロセッサと前記制御部との間の通信を管理する通信管理部と、
前記他の情報処理装置、前記通信管理部、及び前記制御部の間の接続を切り替えるプロセッサ通信スイッチ部とをさらに含み、
前記故障が検知された場合、前記第１情報処理装置内のプロセッサ通信スイッチ部は、前記管理装置から受信する第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を、前記第１情報処理装置と前記第２情報処理装置との間のプロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内のプロセッサ通信スイッチ部は、前記管理装置から受信する第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記プロセッサ通信信号線に接続された前記第１情報処理装置内の通信管理部を介して、前記第１情報処理装置内のプロセッサと通信することを特徴とする付記３記載の情報処理システム。
（付記５）
前記複数の情報処理装置各々に含まれるプロセッサ通信スイッチ部は、前記通信管理部と前記他の情報処理装置との間の接続を切り替える入力側プロセッサ通信スイッチ部と、前記制御部と前記他の情報処理装置との間の接続を切り替える出力側プロセッサ通信スイッチ部とを含み、
前記第１情報処理装置内の入力側プロセッサ通信スイッチ部は、前記第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を前記プロセッサ通信信号線に接続し、
前記第２情報処理装置内の出力側プロセッサ通信スイッチ部は、前記第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続することを特徴とする付記４記載の情報処理システム。
（付記６）
前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のプロセッサと制御部との間の通信の設定情報を前記管理装置へ送信し、
前記管理装置は、前記第１情報処理装置内の制御部から受信した設定情報を保持し、前記故障を検知した場合、保持している設定情報を前記第２情報処理装置内の制御部へ送信し、前記第１プロセッサ通信制御信号を前記第１情報処理装置内のプロセッサ通信スイッチ部へ送信し、前記第２プロセッサ通信制御信号を前記第２情報処理装置内のプロセッサ通信スイッチ部へ送信し、
前記第２情報処理装置内の制御部は、前記管理装置から受信した設定情報を用いて、前記第１情報処理装置内のプロセッサと通信することを特徴とする付記４又は５記載の情報処理システム。
（付記７）
前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のハードウェアから取得した情報を前記第２情報処理装置内の制御部へ送信し、
前記第２情報処理装置内の制御部は、前記故障を検知した場合、前記ハードウェア情報制御信号を前記第１情報処理装置内のハードウェア情報スイッチ部へ送信し、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続するように、前記第２情報処理装置内のハードウェア情報スイッチ部を制御することを特徴とする付記１又は２記載の情報処理システム。
（付記８）
前記複数の情報処理装置各々は、
前記ハードウェアに含まれるプロセッサと前記制御部との間の通信を管理する通信管理部と、
前記他の情報処理装置、前記通信管理部、及び前記制御部の間の接続を切り替えるプロセッサ通信スイッチ部とをさらに含み、
前記故障が検知された場合、前記第１情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を、前記第１情報処理装置と前記第２情報処理装置との間のプロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記プロセッサ通信信号線に接続された前記第１情報処理装置内の通信管理部を介して、前記第１情報処理装置内のプロセッサと通信することを特徴とする付記７記載の情報処理システム。
（付記９）
前記複数の情報処理装置各々に含まれるプロセッサ通信スイッチ部は、前記通信管理部と前記他の情報処理装置との間の接続を切り替える入力側プロセッサ通信スイッチ部と、前記制御部と前記他の情報処理装置との間の接続を切り替える出力側プロセッサ通信スイッチ部とを含み、
前記第１情報処理装置内の入力側プロセッサ通信スイッチ部は、前記第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を前記プロセッサ通信信号線に接続し、
前記第２情報処理装置内の出力側プロセッサ通信スイッチ部は、前記第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続することを特徴とする付記８記載の情報処理システム。
（付記１０）
前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のプロセッサと制御部との間の通信の設定情報を、前記第２情報処理装置内の制御部へ送信し、
前記第２情報処理装置内の制御部は、前記故障を検知した場合、前記第１プロセッサ通信制御信号を前記第１情報処理装置内のプロセッサ通信スイッチ部へ送信し、前記第２プロセッサ通信制御信号を前記第２情報処理装置内のプロセッサ通信スイッチ部へ出力し、前記第１情報処理装置内の制御部から受信した設定情報を用いて、前記第１情報処理装置内のプロセッサと通信することを特徴とする付記８又は９記載の情報処理システム。
（付記１１）
情報記憶部をさらに備え、
前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のハードウェアから取得した情報を前記情報記憶部へ送信し、
前記第２情報処理装置内の制御部は、前記故障を検知した場合、前記情報記憶部が記憶している情報を取得し、前記ハードウェア情報制御信号を前記第１情報処理装置内のハードウェア情報スイッチ部へ送信し、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続するように、前記第２情報処理装置内のハードウェア情報スイッチ部を制御することを特徴とする付記１又は２記載の情報処理システム。
（付記１２）
前記複数の情報処理装置各々は、
前記ハードウェアに含まれるプロセッサと前記制御部との間の通信を管理する通信管理部と、
前記他の情報処理装置、前記通信管理部、及び前記制御部の間の接続を切り替えるプロセッサ通信スイッチ部とをさらに含み、
前記故障が検知された場合、前記第１情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を、前記第１情報処理装置と前記第２情報処理装置との間のプロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記プロセッサ通信信号線に接続された前記第１情報処理装置内の通信管理部を介して、前記第１情報処理装置内のプロセッサと通信することを特徴とする付記１１記載の情報処理システム。
（付記１３）
前記複数の情報処理装置各々に含まれるプロセッサ通信スイッチ部は、前記通信管理部と前記他の情報処理装置との間の接続を切り替える入力側プロセッサ通信スイッチ部と、前記制御部と前記他の情報処理装置との間の接続を切り替える出力側プロセッサ通信スイッチ部とを含み、
前記第１情報処理装置内の入力側プロセッサ通信スイッチ部は、前記第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を前記プロセッサ通信信号線に接続し、
前記第２情報処理装置内の出力側プロセッサ通信スイッチ部は、前記第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続することを特徴とする付記１２記載の情報処理システム。
（付記１４）
前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のプロセッサと制御部との間の通信の設定情報を前記情報記憶部へ送信し、
前記第２情報処理装置内の制御部は、前記故障を検知した場合、前記情報記憶部が記憶している設定情報を取得し、前記第１プロセッサ通信制御信号を前記第１情報処理装置内のプロセッサ通信スイッチ部へ送信し、前記第２プロセッサ通信制御信号を前記第２情報処理装置内のプロセッサ通信スイッチ部へ出力し、前記情報記憶部から取得した設定情報を用いて、前記第１情報処理装置内のプロセッサと通信することを特徴とする付記１２又は１３記載の情報処理システム。
（付記１５）
ハードウェアを含む情報処理装置であって、
前記ハードウェアを管理する制御部と、
他の情報処理装置、前記ハードウェア、及び前記制御部の間の接続を切り替えるハードウェア情報スイッチ部とを備え、
前記制御部の故障が検知された場合、前記ハードウェア情報スイッチ部は、前記ハードウェアを含む情報処理装置の外部から受信するハードウェア情報制御信号に従って、前記ハードウェアを、前記ハードウェアを含む情報処理装置と前記他の情報処理装置との間のハードウェア情報信号線に接続する制御を行い、前記ハードウェアは、前記ハードウェア情報信号線を介して、前記他の情報処理装置へ情報を出力することを特徴とする情報処理装置。
１０１、２０１、３０１、４０１、１９０１ 情報処理システム
１１１−０、１１１−１ ＯＳ
１１２−０〜１１２−３、２１２−０、２１２−１、４１２−０、４１２−１、１９１１−０、１９１１−１ ＢＭＣ
１１３−０〜１１３−３、２１４−０、２１４−１、３２１−１〜３２１−Ｎ、４１４−０、４１４−１、１９１３−０、１９１３−１ ハードウェア
１１４−０〜１１４−３、２２２−０、２２２−１、４２２−０、４２２−１、１９２２−０、１９２２−１、２６０２、２７１２ メモリ
１１５−０〜１１５−３ 電圧センサ
２１１、４１１ ＭＭＢ
２１３−０、２１３−１、４１３−０、４１３−１、１９１２−０、１９１２−１ ＰＣＨ
２１５−０、２１５−１ スイッチ部
２２１−０、２２１−１、４２１−０、４２１−１、１９２１−０、１９２１−１、２６０１、２７１１ ＣＰＵ
２３１−０、２３１−１、４３１−０、４３１−１、４４１−０、４４１−１、１９３１−０、１９３１−１、１９４１−０、１９４１−１ スイッチ制御部
２３２−０、２３２−１ 入力側スイッチ部
２３３−０、２３３−１ 出力側スイッチ部
３１１−１〜３１１−Ｎ 情報処理装置
３２２−１〜３２２−Ｎ 制御部
３２３−１〜３２３−Ｎ、４１５−０、４１５−１、１９１４−０、１９１４−１ ＨＷ情報スイッチ部
３３１ ＨＷ情報信号線
４１６−０、４１６−１、１９１５−０、１９１５−１ ＰＣＨスイッチ部
４３２−０、４３２−１、１９３２−０、１９３２−１ 入力側ＨＷ情報スイッチ部
４３３−０、４３３−１、１９３３−０、１９３３−１ 出力側ＨＷ情報スイッチ部
４４２−０、４４２−１、１９４２−０、１９４２−１ 入力側ＰＣＨスイッチ部
４４３−０、４４３−１、１９４３−０、１９４３−１ 出力側ＰＣＨスイッチ部
５０１ 通知部
５０２、６０１、２００１ ＨＷ情報スイッチ処理部
５０３、２００２ ＰＣＨスイッチ処理部
５０４、２００３ Ｈｏｍｅ引き継ぎ処理部
５１１ パーティション情報
５１２、６１１、２０１１ 引き継ぎ情報
６０２、２００４ 情報引き継ぎ処理部
７０１、２１０１−０〜２１０１−３ 選択部
７０２、１００２、２１０２−０〜２１０２−３ 設定部
７１１−ｉ〜７１４−ｉ、７２１−ｉ〜７２４−ｉ、８０１〜８０４、８１１〜８１４、１０１１−ｉ〜１０１４−ｉ、１０２１−ｉ〜１０２４−ｉ、２２０１−０〜２２０１−３、２２０２−０〜２２０２−３、２２０３−０〜２２０３−３、２２０４−０〜２２０４−３ スイッチ
１００１ 受信部
１９５１ 情報記憶部
２６０３、２６０４、２７１３〜２７１６ インタフェース回路

Claims (10)

  1. 複数の情報処理装置を備える情報処理システムであって、
    前記複数の情報処理装置各々は、
    ハードウェアと、
    前記ハードウェアを管理する制御部と、
    前記複数の情報処理装置のうち他の情報処理装置、前記ハードウェア、及び前記制御部の間の接続を切り替えるハードウェア情報スイッチ部とを含み、
    前記複数の情報処理装置のうち第１情報処理装置内の制御部の故障が検知された場合、前記第１情報処理装置内のハードウェア情報スイッチ部は、前記第１情報処理装置の外部から受信するハードウェア情報制御信号に従って、前記第１情報処理装置内のハードウェアを、前記第１情報処理装置と前記複数の情報処理装置のうち第２情報処理装置との間のハードウェア情報信号線に接続する制御を行い、前記第２情報処理装置内のハードウェア情報スイッチ部は、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記ハードウェア情報信号線を介して、前記第１情報処理装置内のハードウェアが出力する情報を取得することを特徴とする情報処理システム。
  2. 前記複数の情報処理装置各々に含まれるハードウェア情報スイッチ部は、前記ハードウェアと前記他の情報処理装置との間の接続を切り替える入力側ハードウェア情報スイッチ部と、前記制御部と前記他の情報処理装置との間の接続を切り替える出力側ハードウェア情報スイッチ部とを含み、
    前記第１情報処理装置内の入力側ハードウェア情報スイッチ部は、前記第１情報処理装置の外部から受信するハードウェア情報制御信号に従って、前記第１情報処理装置内のハードウェアを前記ハードウェア情報信号線に接続し、
    前記第２情報処理装置内の出力側ハードウェア情報スイッチ部は、前記第２情報処理装置内の制御部から受信するハードウェア情報制御信号に従って、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続することを特徴とする請求項１記載の情報処理システム。
  3. 管理装置をさらに備え、
    前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のハードウェアから取得した情報を前記管理装置へ送信し、
    前記管理装置は、前記第１情報処理装置内の制御部から受信した情報を保持し、前記故障を検知した場合、保持している情報と前記第１情報処理装置の識別情報とを前記第２情報処理装置内の制御部へ送信し、前記ハードウェア情報制御信号を前記第１情報処理装置内のハードウェア情報スイッチ部へ送信し、
    前記第２情報処理装置内の制御部は、前記第１情報処理装置の識別情報に基づいて、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続するように、前記第２情報処理装置内のハードウェア情報スイッチ部を制御することを特徴とする請求項１又は２記載の情報処理システム。
  4. 前記複数の情報処理装置各々は、
    前記ハードウェアに含まれるプロセッサと前記制御部との間の通信を管理する通信管理部と、
    前記他の情報処理装置、前記通信管理部、及び前記制御部の間の接続を切り替えるプロセッサ通信スイッチ部とをさらに含み、
    前記故障が検知された場合、前記第１情報処理装置内のプロセッサ通信スイッチ部は、前記管理装置から受信する第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を、前記第１情報処理装置と前記第２情報処理装置との間のプロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内のプロセッサ通信スイッチ部は、前記管理装置から受信する第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記プロセッサ通信信号線に接続された前記第１情報処理装置内の通信管理部を介して、前記第１情報処理装置内のプロセッサと通信することを特徴とする請求項３記載の情報処理システム。
  5. 前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のハードウェアから取得した情報を前記第２情報処理装置内の制御部へ送信し、
    前記第２情報処理装置内の制御部は、前記故障を検知した場合、前記ハードウェア情報制御信号を前記第１情報処理装置内のハードウェア情報スイッチ部へ送信し、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続するように、前記第２情報処理装置内のハードウェア情報スイッチ部を制御することを特徴とする請求項１又は２記載の情報処理システム。
  6. 前記複数の情報処理装置各々は、
    前記ハードウェアに含まれるプロセッサと前記制御部との間の通信を管理する通信管理部と、
    前記他の情報処理装置、前記通信管理部、及び前記制御部の間の接続を切り替えるプロセッサ通信スイッチ部とをさらに含み、
    前記故障が検知された場合、前記第１情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を、前記第１情報処理装置と前記第２情報処理装置との間のプロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記プロセッサ通信信号線に接続された前記第１情報処理装置内の通信管理部を介して、前記第１情報処理装置内のプロセッサと通信することを特徴とする請求項５記載の情報処理システム。
  7. 前記複数の情報処理装置各々に含まれるプロセッサ通信スイッチ部は、前記通信管理部と前記他の情報処理装置との間の接続を切り替える入力側プロセッサ通信スイッチ部と、前記制御部と前記他の情報処理装置との間の接続を切り替える出力側プロセッサ通信スイッチ部とを含み、
    前記第１情報処理装置内の入力側プロセッサ通信スイッチ部は、前記第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を前記プロセッサ通信信号線に接続し、
    前記第２情報処理装置内の出力側プロセッサ通信スイッチ部は、前記第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続することを特徴とする請求項６記載の情報処理システム。
  8. 情報記憶部をさらに備え、
    前記第１情報処理装置内の制御部は、前記故障が検知される前に、前記第１情報処理装置内のハードウェアから取得した情報を前記情報記憶部へ送信し、
    前記第２情報処理装置内の制御部は、前記故障を検知した場合、前記情報記憶部が記憶している情報を取得し、前記ハードウェア情報制御信号を前記第１情報処理装置内のハードウェア情報スイッチ部へ送信し、前記第２情報処理装置内の制御部を前記ハードウェア情報信号線に接続するように、前記第２情報処理装置内のハードウェア情報スイッチ部を制御することを特徴とする請求項１又は２記載の情報処理システム。
  9. 前記複数の情報処理装置各々は、
    前記ハードウェアに含まれるプロセッサと前記制御部との間の通信を管理する通信管理部と、
    前記他の情報処理装置、前記通信管理部、及び前記制御部の間の接続を切り替えるプロセッサ通信スイッチ部とをさらに含み、
    前記故障が検知された場合、前記第１情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第１プロセッサ通信制御信号に従って、前記第１情報処理装置内の通信管理部を、前記第１情報処理装置と前記第２情報処理装置との間のプロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内のプロセッサ通信スイッチ部は、前記第２情報処理装置内の制御部から受信する第２プロセッサ通信制御信号に従って、前記第２情報処理装置内の制御部を前記プロセッサ通信信号線に接続する制御を行い、前記第２情報処理装置内の制御部は、前記プロセッサ通信信号線に接続された前記第１情報処理装置内の通信管理部を介して、前記第１情報処理装置内のプロセッサと通信することを特徴とする請求項８記載の情報処理システム。
  10. ハードウェアを含む情報処理装置であって、
    前記ハードウェアを管理する制御部と、
    他の情報処理装置、前記ハードウェア、及び前記制御部の間の接続を切り替えるハードウェア情報スイッチ部とを備え、
    前記制御部の故障が検知された場合、前記ハードウェア情報スイッチ部は、前記ハードウェアを含む情報処理装置の外部から受信するハードウェア情報制御信号に従って、前記ハードウェアを、前記ハードウェアを含む情報処理装置と前記他の情報処理装置との間のハードウェア情報信号線に接続する制御を行い、前記ハードウェアは、前記ハードウェア情報信号線を介して、前記他の情報処理装置へ情報を出力することを特徴とする情報処理装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230214347A1 (en) * 2022-01-03 2023-07-06 Lenovo Global Technology (United States) Inc. Dual-access high-performance storage for bmc to host data sharing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06231006A (ja) * 1993-01-29 1994-08-19 Toshiba Corp 遠隔保守システム
US20090259884A1 (en) * 2008-04-11 2009-10-15 International Business Machines Corporation Cost-reduced redundant service processor configuration
JP2012123537A (ja) * 2010-12-07 2012-06-28 Hitachi Ltd 計算機システム
JP2016167213A (ja) * 2015-03-10 2016-09-15 日本電気株式会社 ブレード装置およびブレード装置管理方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002271348A (ja) 2001-03-08 2002-09-20 Nippon Totor Co Ltd 集計システム
JP2002288000A (ja) 2001-03-23 2002-10-04 Hitachi Ltd 計算機システムの制御方式
US7146448B2 (en) * 2001-09-28 2006-12-05 Dot Hill Systems Corporation Apparatus and method for adopting an orphan I/O port in a redundant storage controller
US6931568B2 (en) * 2002-03-29 2005-08-16 International Business Machines Corporation Fail-over control in a computer system having redundant service processors
JP2006092061A (ja) 2004-09-22 2006-04-06 Meidensha Corp プログラマブルコントローラの２重化システム
JP4648447B2 (ja) * 2008-11-26 2011-03-09 株式会社日立製作所 障害復旧方法、プログラムおよび管理サーバ
JP4485592B2 (ja) 2009-03-06 2010-06-23 三菱電機株式会社 計算機システムおよび計算機システムの計算機制御方法
WO2013072985A1 (ja) * 2011-11-14 2013-05-23 株式会社日立製作所 計算機システムを管理する管理システム、計算機システムの管理方法及び記憶媒体
US9842003B2 (en) * 2014-10-07 2017-12-12 Dell Products, L.P. Master baseboard management controller election and replacement sub-system enabling decentralized resource management control
US10013319B2 (en) * 2016-08-05 2018-07-03 Nxp Usa, Inc. Distributed baseboard management controller for multiple devices on server boards

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06231006A (ja) * 1993-01-29 1994-08-19 Toshiba Corp 遠隔保守システム
US20090259884A1 (en) * 2008-04-11 2009-10-15 International Business Machines Corporation Cost-reduced redundant service processor configuration
JP2012123537A (ja) * 2010-12-07 2012-06-28 Hitachi Ltd 計算機システム
JP2016167213A (ja) * 2015-03-10 2016-09-15 日本電気株式会社 ブレード装置およびブレード装置管理方法

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