WO1992001943A1

WO1992001943A1 - Method of inspecting semiconductor device, apparatus for inspecting the same, and method of manufacturing the same

Info

Publication number: WO1992001943A1
Application number: PCT/JP1991/000971
Authority: WO
Inventors: Yoshimasa Ooshima; Toshio Shimizu; Katsuya Iida; Fumiaki Kumazawa
Original assignee: Seiko Epson Corporation
Priority date: 1990-07-23
Filing date: 1991-07-19
Publication date: 1992-02-06
Also published as: KR920702500A; EP0494311A1; US5321354A; EP0494311A4; JP3094448B2

Description

明細書半導体装置の検査方法、装置および製造方法技術分野

本発明は、 M I S F E Tを含んだ回路、機能セルなどで構成された半導体装置において、その半導体装置の良否を検出する検査方法および装置に関するものである。特に、本発明は、半導体装置の静止電流 £測定に基づき半導体装置の良否を検出するものであり、さらに、本発明に係る方法により完成品の検査を行う半導体装置の製造方法に関するものである。背景技術

近年、半導体装置が高集積化し、高機能化するに従い、半導体装置の良否の識別を行う試験が非常に困難なものとなってきている。

'-ば、回路の集積化が進んだプリント基板においては、その機能を確認するために、入出力端子に加え個々の I C、抵抗などの端点を用いて試験することができるので、回路の途上における故障を検出することが比較的容易である。しかしながら、 L S I などの集積化の進んだ半導体装置においては、内部は完全にブラックボックスであり、 L S I 内部の動作は、外部端子を通してしか観測することができない。このような L S I においても、機能を確認して良否の判定を行う必要があり、不良な L S I が搭載された装置は、設計者の意図に沿った機能を果たさない。このため、 L S I 単体を精度良く検査することは、利用者のみならず回路設計部門および半導体装置の製造部門において重要な問題となつている。

このような半導体装置の設計が正しく、製造上の不良もなく装置が製作されていることを確認するために、設計者は、論理シミュレーションを用いて機能テストパターンを作成する。この機能テストパターンは、必ずしも故障検出率の高いものではないので、設計者は、種々の回路構成上の工夫あるいはテストパターンの追加などを行なう必要がある。 L S I の機能を確認するために、入力のすべての組合せと、内部のすべての状態について検査できるテストパターンを作成することも可能である。しかしながら、例えば、入力数 n 個、内部レジスタ数 m個の装置を想定すると、上記のような方法に基づき装置を検査するためには、 2 ^{n +m} 個のテストパターンが必要となり、 1 0個の入力および 1 0個の内部レジスタを有する装置においてさえも膨大な数値となってしまう。

故障検出率の高いテストパターンを作成しょうとすると、そのコストは、ゲート数の 2 〜 3乗に比例することが経験的に知られており、さらに、半導体装置が高機能化し大規模化すると、故障検出率の高いテストパターンを作成することは容易ではない。このため、設計段階から試験を考慮したテスト容易化設計が幾つか提案され、これらの容易化設計に基づいて半導体装置の設計が行われている。テスト容易化の課題となっている点は、大きく分けて可制御性と、可観測性の 2点である。可制御性は、検査において、回路内のゲートを如何に駆動するかであり、回路の異常を検出するためには、全てのゲ一トをオン ' オフすることが望ましい。可観測性は、ゲートの作動異常を如何に観測するかである。すなわち、ゲートの故障が観測点まで伝達されなければ故障として検出できないことを意味している。半導体装置の検査を精度よく行うためには、この可制御性と、可観測性の両者を同時に満足するテストパターン、および回路設計が必要となる。

このようなテスト容易化設定の中で、集積度の高い半導体装置に採用されている方法として、図 2 6 に示すスキャンパス法がある。この方法は、半導体装置内に構成されている回路を検査時に通常の接続から切り離すことにより、幾つかの組合せ回路 C 1、 C 2、 C 3に分割できるので、これらの組合せ回路 C l、 C 2、 C 3を順次駆動して検査する方法である。この方法においては、回路を分割し

I 0 て検査するための多数のフリップフロッブ F 1〜 F mが必要となる力く、 j個の入力 I 1 〜 I j および n個の出力 0 1 〜O nに加え、追加したフリッブフ口ッブ F 1〜F mの数に伴い制御点および観測点が増加するため、テストパターンによる可制御性と可観測性の向上を図ることができる。さらに、このような設計手法の採用された半導体装置の検査に用いられるテストパターン群は、 Dアルゴリズム，乱数法などに基づき自動作成 · 選択されたテストパターン群から、故障シミュレ一ションを通して、故障の観測の可能なパターンが選択され、故障検出率の向上が図られている。

観測点の増加を図るために、全てのゲートの出力をテスト用の端

Z 0 子に接続するクロスチヱック法なども提案されている。このような手法を採用することにより、故障検出率の向上を図ることができる _{ しかしながら、追加されるフリップフロッブあるいは端子など付加回路のために、ゲート数の増加および半導体装置の面積が増加してしまうという問題点がある。そして、半導体装置の高集積化、高機

2 5 能化により半導体装置の小型化が進められているのであるが、これらの装置の検査のために必要な回路が増加し、装置に占めるこれら付加回路の面積が増大してしまう。

また、上記のような付加回路を設置するために、半導体装置の製造コストも増加するという問題もある。さらに、付加回路を用いて

5 検査を行っているため、実際に用いられる回路の状態と異なる状態下での検査により、装置の動作確認が行われているという問題がある。

そこで、本発明においては、上記の問題点に鑑みて、フリップフロップ等の検査用の回路を付加せずに、半導体装置上に形成された ! 0 回路の故障を比較的短時間に効率良く検出できる検査方法および装置を実現することを目的としている。これにより、付加回路による半導体装置の面積の増加を抑制し、また、実動作による半導体装置の検査を可能とすることを目的としている。

! 5 発明の開示

上記のような検査を可能とするために、本発明においては、半導体装置の電源回路に流れる静止電流を検出することにより、半導体装置の故障を検出するようにしている。この静止電流は、半導体装置の内部素子を構成する M I S F E Tが、 V d dあるいは V s sに _{2 0} 固定された状態において流れる電源電流である。静止電流は、 M l S F E T、特に、相補型の M I S F Ε Τを用いた回路が固定された状態においては、通常非常に微弱な電流が流れるだけである。このため、静止電流を計測することにより、製造プロセスに起因する過剰リーク電流、回路のショートあるいはオープンなどに伴うリーク _{2 5} 電流、長期的な信頼性不良の原因となるリーク電流を測定することができる。従って、現状の検査においても、前述したテストパターン群を用いた機能検査の補助的な検査として用いられており、特定の状態をとるようなテストパターンに限って計測されている。

本発明は、この静止電流が、半導体装置を構成している内部素子の縮退故障あるいはオフリーク故障においても流れることに着目して、テストパターン群を用いた半導体装置の機能検査における故障検出に静止電流を用いるものである。

すなわち、回路を構成している内部素子の接続点が 0または 1に固定されている縮退故障、内部素子を構成している M I S F E T自 i 0 体の作動不良などがある場合は、内部素子の状態を一定の状態とすることより、静止電流を流れるようにすることができる。詳しくは後述するが、内部素子の状態を、故障により静止電流が流れる、すなわち、静止電流により故障の観測できる状態とすることにより、故障が有る装置においては、静止電流が、直接、あるいは、極めて少数の M I S F E Tを介して V d d と V s s の間に流れる。このため、静止電流を検出することにより、故障の観測がきわめて容易に行うことができる。この検査方法において、故障を他の論理ゲ一トを介して外部に接続された端子を介して観測する必要がないため、可観測性が非常に良い。また、従来の検査方法のように、故障を観

Z 0 測するために、故障の伝達まで考慮したテストパターン群を作成する必要がない。従って、静止電流により故障を検出する検査方法に用いられるテストパターン群は、内部素子の制御性のみを考慮すれば良い。内部素子を制御することにより、その内部素子が故障の観測できる可観測状態となり、制御した内部素子に故障がある場合は,

Z 5 その故障を経由して流れる静止電流により故障を検出することができるのである。半導体装置としては、メモリチップのような単一の機能を有する装置であっても、複数の機能セルの搭載されたマイク口プロセッサなどの装置であっても良い。

このように、本発明に係る半導体装置の検査方法は、 M I S F E Tを舍む複数の内部素子を備えた機能セルを少なくとも有する半導体装置の検査方法であって、内部素子それぞれの状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群から順次選択されたパターンを機能セルに印加する状態制御段階と、そのパターンが印加された後、機能セルの電源回路に流れる微弱な電流である静止電流を検出する静止電流検出段階と、静止電流と規定値を比較する静止電流比較段階とを少なくとも操り返えすことを特徴としている。また、静止電流の検出に基づく検査と、従来の半導体装置あるいはその一部の機能セルの出力パターンに基づく検查を同時に行うことも可能であり、そのような検査方法においては、

I 5 内部素子の少なくとも 1つを駆動する検査パターン群から順次選択されたパターンを機能セルに印加する状態制御段階と、そのパターンが内部素子それぞれの状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群に含まれているパターンか否かを判断するパターン判別段階と、静止電流検査パターンに舍ま

Z 0 れたパターンが印加された後、機能セルの電源回路に流れる微弱な電流である静止電流を検出する静止電流検出段階と、静止電流と規定値を比較する静止電流比較段階とを少なくとも操り返えすことを特徴とする検査方法を用いることができる。

静止電流の検出に基づく検査を効率良く行うためには、内部素子を効率良く可観測状態に制御できるパターンを装置に印加することが重要である。静止電流検査パターン群をこのようなパターンの集合とするためには、検査の対象となる半導体装置の機能セルの回路情報に基づき、少なくとも 1つの内部素子を可観測状態に制御可能なように入力値の調整された入力値調整パターン群を採用することができる。この入力値調整パターン群に含まれるパターンは、従来のテストパターンのように、内部素子に発生した故障が出力において観測できるように、故障の伝播を主目的として生成されたパターンである必要はなく、内部素子を可観測状態に制御できるパターンであれば良い。従って、入力値調整パターン群は、短時間に形成で ι o き、さらに、このパターン群を用いて静止電流に基づく検査を効率的に行うことが可能となる。

静止電流検査パターン群として、回路情報に基づきマニュアル登録または自動生成された複数の検査パターン群から、その検査バタ —ン群に含まれるパターン群により制御される内部素子の状態を検

1 5 索することにより、静止電流の測定に適したパターンを抽出し形成した検索パターン群を採用することも可能である。さらに、検査効率の向上を図るためには、内部素子の少なくとも 1 つを駆動できる検査パターン群に舍まれるパターンのうちで、可観測状態となる頻度の少ない内部素子を駆動できるパターンから順に抽出された第 1

Z 0 の最適化検査パターン群を採用することが有効である。このような方法により最適化されたパターン群は、最低限必要なパターンカ、ら選択されており、可観測状態となる内部素子の数を最大にとることができる _e 同時に、すでに選択されたパターンにより可観測状態となる内部素子を制御するパターンを省き、検査の効率の向上を図ることができるのである _c また、効率良く検査の可能なパターン群とするために、検索バタ —ン群として、内部素子の少なくとも 1 つを駆動できる検查パターン群に含まれるパターンのうちで、可観測状態となる内部素子の数の多いバターンから順に抽出された第 2 の最適化検査パターン群を採用することも有効である。このパターン群は、可観測状態となる率の良いパターンから選択されており、検査時間の短縮を図ることができる。

内部素子が、故障による静止電流が流れる状態である可観測状態となっていることを、内部素子を接続するノード（接続点）の状態により判断することができる。このノード状態の変化に着目した検查方法においては、内部素子の入力あるいは出力のノードに縮退故障が生じている場合に、そのノ一ド状態を 0および 1 のいずれかとすることにより、縮退故障の生じているノードと V d dあるいは V s s との間に電流経路が確立され、静止電流が流れる状態を可観測状態とすることができる。このような検査方法においては、静止電流検査パターン群としては、内部素子を接続する接続点であるノードを制御するノード制御パターン群を用い、可観測状態は、このノ一ドの状態により判断される。

また、内部素子を構成する M I S F E Tの状態に着目した検査方法も有用である。内部素子においては、 M I S F E Tのオン状態とオフ状態の組合せにより論理演算された結果が 0または 1 の信号として出力される力、 M I S F E Tのオフ状態にリーク（オフリーク ) があると出力信号が反転されず、あるいは、不定の状態となり所定の機能が果たされない。また、初期の機能に影響を及ぼさない程度のゲ'一ト不良などのトランジスタ故障によっても、オフリークが生じる。このため、このようなオフリークのある M I S F E Tが舍まれている場合も、他の M I S F E Tの状態を組み合わせることにより V d d と V s s との間に電流経路が確立され、静止電流が流れる。従って、オフリークに着目した検査方法においては、静止電流検査パターン群として、前記内部素子を構成する M I S F E Tのォン · オフを制御するトランジスタ制御パターン群を採用し、可観測状態としては、内部素子を構成する M I S F E Tのオン . オフの特定状態により判断することができる。そして、オフリークに係る半導体装置の機能的な故障と、長期的な信頼性において問題となるトランジスタ故障などを効率的に検出することができる。

なお、ノード制御パターン群、または、トランジスタ制御パターン群を採用した場合であっても、内部素子の状態が縮退故障による静止電流が流れる経路ができる状態、あるいは、オフリークによる静止電流が流れる経路ができる状態が共に確立されるパターンが舍まれているため、他方の故障も同時に検出できる確率は充分に高い, 従って、上述したようなパターン群を用いて静止電流に基づく検査を行うことにより、従来の検査においてテストパターン群を用いて検査されていた半導体装置の機能的な故障検出はもちろん、半導体に係るプロセスに起因する半導体装置のリーク電流、ゲート不良などのトランジスタ故障等の長期的な信頼性において問題となる故障を同時に、また、効率良く検出することが可能となる。

また、ノード制御パターン群およびトランジスタ制御パターン群のいずれかに含まれているパターンを抽出した制御パターン群を用いて検査を行うこともできる。この検査においては、縮退故障およびオフリーク故障の検出が可能である。勿論、前述した長期信頼性に係る不良の検出も可能である。

このような検査方法により、稼働中の半導体装置の定期的検査、あるいは不良装置の選定などを容易に行うことができる。そして、この検査方法を半導体装置の製造過程の検査工程に採用することに

5 より、信頼性の高い半導体装置を製造することが可能となる。さらに、この検査方法においては、検査用の端子、付加回路が不要であるので、高機能、高集積の半導体装置を製造する場合に最適であり - また、定期検査、故障診断などにおいても、余分な端子の接続などの手間およびこれに起因するトラブルなどを回避することができる,

, 0 上記の検査は、内部素子それぞれの状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群から順次選択されたパターンに基づき制御する内部素子制御手段と、状態制御手段により制御された機能セルの電源回路に流れる微弱な電流である静止電流を規定値と比較する静止電流比較手段とを少なくとも有す

, 5 ることを特徴とする半導体装置の検査装置により行うことができる < 静止電流に基づく検査と、従来の故障シミュレーションの結果に基づく検査とを行う場合は、内部素子の少なくとも 1つを駆動する検査パターン群から順次選択されたパターンに基づき内部素子を駆動する内部素子駆動手段と、そのパターンが内部素子それぞれの状

2 0 態を不良による静止電流が流れる可観測状態に制御する静止電流検查パターン群に含まれているパターンか否かを判断するパターン判別手段と、静止電流検査パターンに舍まれたパターンが印加された後、機能セルの電源回路に流れる微弱な電流である静止電流を規定値と比較する静止電流比較手段とを少なくとも有する検査装置を用

2 5 いることが望ましい。静止電流は、内部素子が安定して V d dあるいは V s s に固定された状態において電源回路に流れる電流であるので、パターンが印加されてから一定時間、例えば数〜 m秒、経過後に静止電流を測定することが望ましい。従って、全てのテストパターンにおいて測定せずに、内部素子を可観測状態とするパター 5 ンが印加されたときに静止電流を測定することにより検査を効率良く行うことができるのである。

静止電流比較手段としては、機能セルの電源回路と接続された電圧ホロワ回路と、この電圧ホロワ回路に用いられているオペアンプの入力電圧と出力電圧の電圧差に基づき静止電流を判定する判定回 t o 路とを具備する回路を用いることができる。電圧ホロワ回路を用いることにより、微弱電流が流れた場合であっても、電源電圧を一定に保つことができるので、電圧変動に伴う電流量の変化がなく、静止電流の精度良い検出が可能である。また、電圧ホロヮ画路に用いられているオペアンプの入出力電圧の差に基づき静止電流の判定を

. 5 することも可能である。入出力電圧の電圧差により静止電流を判定することにより、電流経路のィンピーダンスに影響を与えることなく、静止電流の判定が可能であり、また、電圧差の増幅も容易である。

このような検査装置に用いられる静止電流検査パターン群として. 0 上述した入力値^ ¾バタ一ン群、検索パターン群、第 1および第 2 の最適化パターン群、また、ノード制御パターン群およびトランジスタ制御バタ一ン群などを用いることができ、このようなパターン群を用いることにより、検査を効率良く行うことが可能となる。

これらの検査および検査装置に用いられる静止電流検査パターン 5 群は、登録された機能セルの画路情報と、この機能セルを構成する内部素子の可観測状態とに基づき、少なくとも 1つの内部素子を可観測状態に制御可能どするように入力値を調整し、これらの入力値から静止電流検査パターン群となる入力値調整パターン群を形成する入力値調整手段を少なくとも有することを特徴とする検査パターン作成装置により作成することができる。

このパターン作成装置においては、内部素子の状態を可観測状態に制御できる入力値調整パターンを生成すれば良く、従来の検査に用いられるパターンのように、故障が出力まで伝播することを主眼としたパターンとする必要がない。従って、静止電流検查パターン群の作成時間は、短時間ですむ。このため、従来、多くの時間が割かれていたテストパターンの作成工程を大幅に短縮することができる。

また、マ二ユアル登録あるいは自動生成された検查パターン群から静止電流検査パターン群を選択することも可能である。この場合は、登録された前記機能セルおよび内部素子をモデルとして、内部素子の少なくとも 1つを駆動する検査パターン群に含まれる各検査パターンに対し論理シミュレ一ションを行うシミュレーション手段と、論理シミュレーションにおいて検査パターンにより制御された内部素子各々の素子状態を記憶する素子状態記憶手段と、この素子状態に基づき、検査パターン群から、内部素子を不良による静止電流が流れる可観測状態に制御できるパターンを検索し、静止電流検查パターン群を作成するパターン検索手段とを少なくとも有することを特徴とする検查パタ一ン作成装置により静止電流検查パタ一ン群を作成することができる。内部素子数が多く、集積度の高い半導体装置においては、内部素子の可観測状態から、その内部素子をその状態に制御する検査パターンを作成するには時間がかかる場合もあり、このような場合は、機能セルの回路情報に基づきマニュアル. または自動生成により登録された検査パターン群に対し論理シミュレーションを行い、その検査パターンにより駆動された結果たる、内部素子の素子状態を記憶し、その素子状態から、可観測状態を検索することにより、内部素子を可観測状態に制御するパターンを選択することが有効である。そして、このようなパターンの集合により静止電流検査パターン群を作成することが可能である。

また、静止電流の検出に基づく検査においては、素子の状態が可観測状態となれば良く、従来の検査のように、回路あるいは機能セルの出力において故障が検出できるか否かの、可観測性を判断する必要がない。従って、検査に用いるパターンの作成装置においても、内部素子の状態の可制御性に着目したシミュレーション手段、素子状態記憶手段およびパターン検索手段を少なくとも有すれば良い。このように、静止電流に基づく検査に用いられるパターン群の作成装置は簡易なものとすることができ、さらに、パターン群の作成に必要な時間を短縮することもできる。

このような装置において、パターン検索手段は、検査パターン群から、可観測状態となる頻度の低い内部素子を可観測状態とするパターンから順に抽出して静止電流検査パターン群を作成する第 1 の最適化検索手段とすることができる。この場合は、この第 1 の最適化検索手段を、素子状態から可観測状態となる頻度の低い内部素子である低駆動内部素子を検索する低 $区動内部素子検索手段と、検査パターン群からこの低駆動内部素子を可観測状態とするパターンら順に抽出して前記静止電流検査パターンを作成する第 1 の最適化パターン抽出手段とによ構成することができる。

また、パターン検索手段を、検査パターン群から、可観測状態に制御された素子状態の多いパターンから順に抽出して静止電流検査パターン群を作成する第 2 の最適化検索手段とすることも有効である。この場合は、第 2の最適化検索手段を、検査パターン群から、可観測状態に制御された素子状態の多いパターンを抽出する第 2 の最適化パターン抽出手段と、素子状態から抽出されたパターンにより実現される可観測状態を消去して素子状態をァップデ一トする素子状態削減手段により構成することができる。第 1 または第 2 の最適化検索手段を用いることにより、多くの内部素子状態を可観測状態に制御しながら、検査の重複の少ない静止電流検査パターン群を作成することが可能である。そして、これらの最適化された静止電流検查パターン群を用いて検査を行うことにより短時間に、精度良く効率的な検査を行うことが可能となる。

また、可観測状態を上述したように、ノードの状態により判断することができ、この場合は、静止電流検査パターン群としては、内部素子を接続する接続点であるノードを制御するノード制御パターン群とすることが好ましい。

さらに、可観測状態を内部素子を構成する M I S F E Tのオン ' オフの特定状態により判断することもできる。この場合は、静止電流検査パターン群としては、内部素子を構成する M I S F E Tのォン . オフを制御するトランジスタ制御パターン群とすることが有効である。また、可観測状態をノードおよび M I S F E Tのオン ' ォフの特定より判断することも可能であり、静止電流検査パターン群として、内部素子を接続する接続点であるノ一ドを制御するノ一ド制御パターン群、および内部素子を構成する M I S F E Tのオン - オフを制御するトランジスタ制御パターン群のいずれかに含まれるパターンからなる制御パターン群を用いることもできる。図面の簡単な説明

図 1は、静止電流 I Qの測定の概要を示した說明図である。

図 2は、 NAN Dゲートの出力が 1に縮退故障している場合に、 I Qが流れる状態を示した説明図である。図 2 ( a ) は、その状態における N A N Dゲートのノード状態を示す。図 2 ( b ) は、その状態における NAN Dゲ一トを構成するトランジスタの状態を示す, 図 3は、 N ANDゲートの出力が 0に縮退故障している場合に、 I Qが流れる状態を示した説明図である。図 3 ( a ) は、その状態における NANDゲートのノード状態を示す。図 3 ( b ) は、その状態における NAN Dゲートを構成するトランジスタの状態を示す, 図 4は、 NANDゲートを構成しているトランジスタにオフリーク故障が生じている場合に、 I Qが流れる状態を示した説明図である。図 4 ( a ) は、その状態における N A N Dゲートのノード状態を示す。図 4 ( b ) は、その状態における NANDゲートを構成するトランジスタの状態を示す。

図 5は、オーブン故障が生じている場合に、 I Qが流れる状態を示した説明図である。図 5 ( a ) は、ゲートがオープンしている場合を示す。図 5 ( b ) は、ドレインがオープンしている場合を示す, 図 6は、 I Qを用いた検査方法の流れを示すフローチャートである。

図 7は、図 6に示す検査に用いられる検査装置の概要を示す説明図である。

図 8は、図 7に用いられている静止電流比較部の構成を示す回路図である。

図 9は、従来のテス卜パターン作成装置における処理の流れを示すフローチャートである。

図 1 0は、図 9に示す故障シミュレーションの処理の流れの詳細を示すフローチャートである。

図 1 1は、実施例に係る I Q測定に基づく検査に用いられるテストパターン作成装置における処理の流れを示すフローチャートであ。

図 1 2は、図 1 1に示した処理を行うことのできるテストバターン作成装置の構成の一例を示す説明図である。

図 1 3は、図 1 2に示したテストパターン作成装置における処理並びにデータの流れを示すフローチャートである。

図 1 4は、図 1 3に示す、ノ一ド状態に基づきテストパターンを出力する処理の流れを示すフローチャートである。

図 1 5は、ノード状態記憶フアイル（ I QC) のフアイル出力の一部を示す説明図である。

図 1 6は、頻度ファィル（ S T F ) のフアイル出力の一部を示す説明図である。

図 1 7は、 0状態フアイル（ I QL ) のファイル出力の一部を示す説明図である。

図 1 8は、 1状態ファイル（ I QH) のファイル出力の一部を示す説明図である。

図 1 9は、ソート済の 0状態ファイル（ I Q. L 0 W ) のファイル出力の一部を示す説明図である。

図 2 0は、ソート済の 1状態ファイル（ I QH I G H ) のフアイル出力の一部を示す説明図である。

図 2 1は、図 1 4に示すパターン選択ステッブ S T 7 3の詳細な

5 処理の流れを示すフローチャートである。

図 2 2は、図 1 3に示すプリミティブの特定状態に基づきテストパターンを出力する処理の流れを示すフローチャートである。

図 2 3は、内部状態情報ライブラリのファイル出力の一部を示す説明図である。

1 0 図 2 4は、プリミティブ内部状態フアイル（E V S T) のフアイル出力の一部を示す説明図である。

図 2 5は、最大ィベントファイル（ME V) のファイル出力の一部を示す説明図である。

図 2 6は、従来の検査方法の一例であるスキヤンパス法の概要を . 5 示す説明図である。発明を実施するための最良の形態

以下において、図面および表を参照して本発明を実施するための最良の形態について説明する。

Z 0

〔静止電流について〕

以下に、先ず、本発明において半導体装置の良否の判定に用いている静止電流について説明する。図 1に示すように、 I Q (静止電流）は、 I C (半導体集積回路装置） 1の電源回路 V d dと V s s 25 の間に流れる電流である。 I Qは、 I C 1内のゲートが駆動されている状態における駆動電流の影響を避けるため、入力端子 I ι 〜 ι jからテストパターンを入力してから一定時間後の、ゲートが固定された状態において測定する。 I Q測定のための電流計 2の取付け位置は、図のように V d d側ではなく、 V s s側に取り付けても良く、また、良否の判定のためであれば、電流計に限らずコンパレータなどの比較手段を用いて I Qを検出することも可能である。なお- この I Qの測定は、 I C全体の電源回路間に測定することは勿論可能であるが、 I C内部に構成された特定のセル、例えば、メモリセル、論理セルなどにおいて独立した電源回路を持っている機能セル毎に測定することも可能である。

I Qの測定により、種々の故障の検出が可能であるが、縮退故障および M I S F E Tのオフリークと I Qの関係について概要を示す < 図 2および図 3に、 2入力 N A N Dの出力端に縮退故障が生じている場合を示してある。図 2 は、出力端子 1 3力 1 に固定されている縮退故障であって、この場合は、トランジスタ N 1および N 2の両者がォンとなる入力に対して、出力端 1 .3から V s sに I Qが流れる。すなわち、入力端 1 1および 1 2の両者を 1 とし、出力端 1 3を 0 とするテストパターンにより、 I Qが流れる。従って、出力端 1 3が 1に固定された縮退故障においては、出力端 1 3が 0 となる状態が可観測状態であり、この縮退故障のある · なしを判定するためには、この内部素子 N A N Dを出力端 1 3が 0 となるように—制御しなければならない。

なお、躯動状態の電流の影響を避けるため、 N A N D 1 0などの内部素子が固定された状態において I Qを測定する必要がある。このように、あるテストパターンが I Cに印加されて内部素子が固定された状態を、そのテストパターンに対するイベントと呼ぶこととする。

上記の縮退故障と逆に、図 3 に示すような出力端 1 3が 0 に固定された場合は、トランジスタ P 1 または P 2のいずれかがオンとなるイベントにおいて、 I Qが V d dから流れる。すなわち、入力端 1 1 および 1 2のいずれかが 0であり、出力端 1 3を 1 とするィべントにおいて I Qを測定することにより、出力端 1 3が 0 に固定された縮退故障を検出することができる。以上より、 N A N D 1 0 のノ一ドである入力端 1 1、 1 2および出力端 1 3 の状態に着目してみると表 1 に示すようになる _c

表 1

ノ一ド

1 1 1 2 1 3 1縮退検出可 0縮退検出可

0 0 1 X 〇

1 0 1 X 〇

0 1 1 X 0

1 1 0 〇 X このように、ノード 1 3が 0および 1 である状態が、 I Qに着目した検査における、縮退故障の可観測状態である。そして、この縮退故障を検出するためには、 I Cにノード 1 3を 0および 1 に制御するテストパターンを印加する必要がある _c

図 4 に、同じく N A N D 1 0 においてトランジスタ N 2 にオフリ一クが有る場合を示してある。トランジスタ N 2 にオフリークが有る場合は、トランジスタ P 2および N 1 がオンとなるときに V d d から V s s に I Qが流れる。すなわち、ノード 1 1 が 1 で、ノード 1 2が 0 のイベントにおいて I Qを測定することにより、トランジスタ N 2のオフリークを検出することができる。従って、ノード 1 1が 1 、かつノード 1 2が 0 の状態が、トランジスタ N 2に対する可観測状態であり、このオフリークを検出するためには、ノード 1 1を 1 に、ノード 1 2を 0 に制御できるテストパターンを印加する必要がある。

同様に、トランジスタ N 1 のオフリークを検出するためには、ト

I 0 ランジスタ P 1 および N 2がオンとなっているとき、すなわち、ノード 1 1が 0で、ノード 1 2が 1 のイベントにおいて I Qを測定すれば良い。トランジスタ 1 または P 2 のオフリークの検出においては、トランジスタ N 1および N 2がオンのとき、すなわち、ノード 1 1 および 1 2が 1 のイベントにおいて I <3を測定すれば良い。

, 5 以上を纏めると表 2のようになる。表 2

ノードオフリ一ク検出可素子の特定状態

1 1 1 2 1 3 P 1 P 2 1 N 2

1 1 0 〇〇 X X ！ A

1 0 1 X X X 0 ； B

i

0 1 1 X X 〇 X ： C

i

0 0 1 X X X x ！表 2 にて判るように、トランジスタのオフリークに係る I Qを検出する可観測状態は、ノード 1 3を 0および 1である状態に加えて. ノード 1 1、 1 2および 1 3 と内部素子である N A N Dのトランジスタ構成から決められる特定の状態 A、 Bおよび Cである。従って. 内部素子である N A N Dを構成すス全てのトランジスタについて、フリークを確認するためには、 N A N Dを特定の状態 A、 Bおよび Cに制御する複数のテストパターンを I Cに印加する必要がある, このように、内部素子を可観測状態に制御された、すなわち、縮退故障においてはノードを 0および 1 の状態、トランジスタのオフリークにおいては内部素子の状態を特定の状態に制御されたィベントにおいて、 I Qを測定することにより、不良を検出することが可能である。この他にも、 I Qが流れる不良は幾つかある。例えば、ゲート、ドレイン、ソースのいずれかにオーブン故障が生じている場合は、図 5に示すように、そのトランジスタあるいはドレイ S よびソースに接続されているトランジスタのゲ一ト電位が不定-ン状態となる。このようなトランジスタにおいて、ゲート電位がスイツチングボイントである中間電位となっている場合が多い。従って、そのゲ一卜の nチャンネルトラレジスタおよび p チャンネルトランジスタの両者が過渡状態となり、過渡電流が綞続して流れる。このため、その過渡電流を I Qとして測定することにより、これらの故障も検出が可能となる。

〔静止電流を用いた検査方法および検査装置〕

図 6 ないし 8 に、 I Q (静止電流）を用いた検査方法および検^ 装置の一例を示してある。本例の検査方法および装置においては、 I Q測定に加え、ォプションとして従来の故障シミュレ一ションの結果により選択されたテストパターンに基づく出力波形からも半導体装置の良否が検出できるようになつている。

I Qの測定により I C (半導体装置）の良否を検出する検査は、図 6に示すような流れに従って行われる。以下にその各ステップを説明する。

ステップ S T 1 ：検査の対象となる I Cの入出力および電源回路に入出力装置、電源装置および I Q測定装置を取付けた後、検査を開始する。

ステップ S Τ 2 ：登録されたテストパターンを呼び出す。このテストパターンは、後述するようパターン作成装置により作成された I Q測定用のテストパターン群から順次選択されたパターンである。また、この I Q測定用のテストパターン群に、故障シミュレーションにより選択されたテストパターン群を付け加えることも可能であ

I 5 る。このステップにおいて、 I Cの回路情報よりテストパターン群を作成することも勿論可能である。

ステップ S Τ 3 ：ステップ S Τ 2において選択、あるいは呼び出されたテストパターンに基づき、パターン発生装置によりパターンを発生し I Cの各入力端子 I に印加する。

Z 0 ステップ S Τ 4 ：実行される検査が、 I Q測定のみを行う検査なのか、あるいは、オプションとして用意されている故障シミュレーションとの比較も合わせて良否を検出するのかを判断し、故障シミュレーションとの比較を合わせて行う場合は、ステップ S Τ 1 1 に移行する。

ステップ S Τ 5 ：ステップ S Τ 3 において印加されたテストパターンにより、 I C内部の回路が安定した状態となるのを待って、電流回路に流れる微小電流である I Qを測定する。

ステップ S T 6 ：ステップ S T 5において測定した I Qの測定値が規定値以下であれば、ステップ S T 3において印加されたテストパターンにより検出される内部素子、および回路上の故障などはないと判定してステップ S T 7に進む。一方、 I Qの測定値が規定値以下とならない場合は、何らかの故障による I Qの流れる経路があるので、その半導体装置は不良であると判定する。

ステップ S T 7 ： I Cに印加して I Qを測定するために用意されたテストパターン群のテストパターンが印加されずに残っているかを判定する。用意されたテストパターン群のすべてを用いた I Q測定が終了している場合は、用意されたテストパターン群のすべてにおいて、 I Qが規定値以下とであったので、そのテストバターン群により検出できる故障はなく、その I Cは良品であると判定して、他の検査の対象となる。用意されたテストパターン群のパターンが終了していない場合は、ステップ S T 8 に進む。

ステップ S T 8 ：そのテストパターンにおける I Qの測定値をクリァ一して、次のテストバタ - ンにおける I Q測定を行うために、ステツプ S T 2 に戻り、用意されたテストパターン群の全てのパター z o ンが終了するまで、上記のステップを繰り返す。

ステップ S T 1 1 ：オプションとして用意されている故障シミュレーシヨンとの比較を行う場合は、ステップ S T 3 において I Cの入力端子に印加されたテストパターンに対応する出力パターンを、故障シミュレ一ションにおいて出力されている期待値と比較する。期待値と一致した場合は、出力パターンには故障が伝播していないので、ステップ S T 1 2に進む。期待値と一致しない場合は、故障により出力パターンが変化しているので、 I Cは不良と判断する。なお、このステップにおいて比較する期待値は、本例のように故障シミュレーションにおける期待値でなくとも、すでに良品と判断さ 5 れている I Cに同じテストパターンを印加して、その結果と比較しても良い。

ステップ S Τ 1 2 ：故障シミュレーションの結果と比較するために印加されたテストパターンが、 I Q検查のために登録されたテストパターン群の 1 つであるか否を判断する。印加されているテストパ _{1 0} ターンが I Q検査のために登録されたテストパターン群の 1 つであれば、ステップ S T 5に移行し、 I Q測定およびその測定結果に基づき良否を判定する。

同一のテストパターンを印加された I Cであっても、故障が出力パターンに伝播しないパターンである場合がある。しかしながら、

! 5 I Qにより故障が観測できる可観測状態となっているのであれば、出力パターンとは無関係に、その故障を I Qを測定することにより検出することが可能である。従って、ステップ S T 1 1 において不良を判定されない I Cについても、ステップ S Τ 5 において I Qを測定する。また、 I Q測定に用いるテストパターン群に舍まれるパ

₂ ο ターンの数は、可観測性を考慮する必要がない点において、故障シミュレーションとの比較のために用意されているテストパターン群に舍まれるパターンの数より少ない。このため、故障シミュレ一ションとの比較を目的として用意されたテストパターン群の全てにおいて I Qを測定する必要はない。従って、印加されているテストパ

Ζ 5 ターンが I Q測定に用いられるテストパターン群に含まれていない場合は、 I Q測定を行わずステップ S T 7 に移行し、次のテストパターンによる検査を行うようにしている。

このように、従来、故障シミュレーションの結果と比較する検査により検出していた半導体装置の回路のプロセス上、または設計上の不具合を、 I Qを測定する検査により検出することができる。これらの不具合に係る I Qは、回路を構成している内部素子の状態が不具合による I Qが流れる可観測状態となれば測定できるので、従来の方法と異なり出力パターンにおける可観測性を考慮したテストパターン群を用いる必要がない。従って、従来の検查方法において- 可観測性が要求されるために増大していたテストパターン群に含まれるパターンの数を大幅に削滅することが可能である。さらに、各々の内部素子の状態を、可観測状態に制御できれば良いので、内部素子同士の関係を考慮する必要はない。すなわち、複数の内部素子を同時に可観測状態となっても、 I Qの測定により、故障がある場合はその故障を検出することが可能である。従って、複数の内部素子を可観測状態に制御することにより、さらに、検査に用いるテストパターンの数量を削減することができる。従って、 I Cの検査に要する時間を大幅に短縮することが可能て'あり、集積密度の高い、高機能化された半導体装置においても短時間に精度の良い検査を行うことが可能となる。

また、 I Qによる故障検出が行われる半導体装置においては、出力端における可観測性を考慮する必要がない。このため、従来、可観測性を向上してテストパターンの増大を防止するために探用されていた、出力端の追加を目的としたスキャンパス法など採用する必要がない。従って、この検査工程の採用された製造方法により製造された半導体装置においては、検査のための付加回路が不要であり、付加回路が設置されていなくとも、スキャンバス法などを用いた半導体装置と同様の信頼性を保持することが可能である。このため、集積度の進んだ半導体装置においても、付加回路による面積の増大を防止しつつ信頼性の向上を図ることができる。

図 7に、上述した検査に用いられる装置の一例を示してある。この検査装置 2 0 は、メモリ 2 7 に記憶されたテストパターン群の中からテストパターンを選択するなどの制御を行う C P U 2 6、選択されたテストパターンに基づきパターンを発生し I C 1に印加するパターン発生装置 2 1、 I C 1 に電源を供給する電源装置 2 3、印加されたパターンにより I Cの内部素子が固定された後に電源供給ラインを I Qを測定するために切り換える切換スィツチ 2 4、内部素子が安定した状態において I Qを測定し規定値と比較する静止電流比較部 2 5、オプションにより、故障シミュレーションの結果と I Cに出力パターンとの比較を行う出力比較部 2 2、さらに、 I Q を測定するために作成されたテストパターン群が記憶されているメモリ 2 7 により構成されている。なお、メモリ 2 7 には、ォプションとして故障シミュレ一ションとの比較が要求される場合は、故障シミュレーションに用いたテストパターン群およびそれらの期待値である出力パターン群も合わせて記億されている。

このような検査装置 2 0により、上述した I Q測定に基づき I C 1 の良否を検出する検査を行うことが可能である。先ず、 C P U 2 6によりメモリ 2 7 に記憶されたテストパターン群からパターンが順次選択され、パターン発生装置 2 1 により、その選択されたバターンが I Cに印加される。この際、電源装置 2 3 は直接 I C 1 の電 - 2 1 - 源回路 V d dおよび V s sに接続されており、印加されたパターンにより駆動される内部素子に必要な電源が供給される。内部素子の状態が安定した一定時間後、 C P U 2 6 の指示により、切換スィッチ 2 4が開放される。このため、電源装置 2 3は静止電流比較部 2 5を介して I C 1 と接続される。そして、内部素子が安定状態において I Qの値が規定値と比較される。

測定された I Qの値が規定値以下であれば、 C P U 2 6によりメモリ 2 7に記憶されたテストパターン群から次のテストパターン選択され、パターン発生装置 2 1 より次のパターンが I C 1に印加される。この時、電源切換スィツチ 2 4 は、 C P U 2 6の指示により電源装置 2 3から直接 I C 1に電源が供給される状態に復帰している。一方、測定された I Qの値が規定値以下でない場合は、 C P U 2 6により I C 1 は不良であると判定され、表示などにより不良であることを示すと共に、検査を終了する。

また、オプションとして用意されている故障シミュレーションの結果との比較を行う場合は、メモリ 2 7 に記憶されている故障シミユレーションに用いられたテストバターン群からパターンが C P U 2 6により選択されて、パターン発生装置 2 1を介して I C 1 に印加される。そして、 I C 1 の出力パターンは、出力比較部 2 2 により検出されて、 C P U 2 6を介してメモリ 2 7から供袷された期待値と比較される。得られた出力パターンと期待値が一致しなければ C P U 2 6 は I C 1が不良であると判断して、その結果を表示すると共に検査を終了する。得られた出力パターンが期待値と一致する場合は、 C P U 2 6によりそのテストバターンが I Qを測定するテストパターン群に舍まれるパターンであるか否かが判断される。 I Qを測定する場合は、上記と同様に、切換スィツチ 2 4を開放し、静止電流比較部 2 5により測定された I Qの比較が行われる。

なお、ォプションである故障シミュレーションとの比較を行わない検査装置においては、出力比較部 2 2を省くことが可能である。 5 また、メモリ 2 7 も、シミュレーションに甩いたテストパターン群とその期待値である出力パターン群とを記憶する必要がないので、メモリ容量の少ないもので良い。従って、検査装置 2 0をコンパクトに纏めることができるので、稼働中の I Cの定期検査ならびに故障診断に用いる検査装置として適している。また、メモリ 2 7の容 , ο 量が大きい場合は、メモリ 2 7に種々の I Cのテストパターン群を記憶したり、あるいは、検査する回路毎にシミユレーションを実施してテストパターン群を作成することが可能である。このような検查装置は、半導体製造過程における検査装置として用いることもできる。

_{1 5} 検査装置の静止電流比較部 2 5 としては、電流計、電流比較装置など種々の装置を用いて構成することが可能であるが、本例の装置においては、図 8に示すように、 I Qを電圧に変換した後に増幅して、基準電圧と比較し、 I Qの測定値と判定している。

図 8は、静止電流比較部 2 5の主要な構成を示している。静止電 z o 流比較部 2 5は、入力端子 V S i nから出力端子 V S 0 u tに電流が流れても出力端子 V S 0 u tの電圧を一定に保つことのできる電圧ホロヮ画路 3 1 と、この電圧ホロヮ画路 3 1における電圧差厶 V を増幅する増幅回路 3 2、さらに、増幅された電圧 V 1を基準値と比較する比較回路 3 3 により構成されている。

E 5 本例の電圧ホロワ回路 3 1には、オペアンプ 3 4による電圧ホロヮが採用されている。すなわち、オペアンプ 3 4の非反転入力 3 4 aは、入力端子 V S i nと接続されており、オペアンプ 3 4の出力 3 4 cは、抵抗 3 5を介して出力端子 V S 0 u t と接続されている, そして、抵抗 3 5の出力端子 V S 0 u t側は、オペアンプ 3 4 の反転入力 3 4 bと接続されて電圧ホ口ヮが形成されている。このような回路において V S i nから V S 0 u tに微弱電流 iが流れた場合は、抵抗 3 5による電圧降下 Δ Vが生ずる。このため、オペアンプ 3 の非反転入力 3 4 aにおける電圧を V i n、出力 3 4 cにおける電圧を V 0とすると以下のようになる。

1 0 V i n— (V I—厶 V) = V 0/// · · · ( 1 )

オペアンプ 3 の増幅率であるが非常に大きい場合は、（ 1 ) 式の右辺が 0となるので、出力 3 4 cにおける電圧 V 0は、

V 0 = V i n十厶 V · · · ( 2 ) となる。従って、オペアンプ 3 4の非反転入力 3 4 aと出力 3 4 c

I 5 との電圧差を測定することにより、端子 V S i nおよび V S 0 u t 間に流れた微弱電流 iを検出することができる。また、電圧ホロヮを用いているため、電流 iが流れても V S 0 u tの電圧を一定に保持することができる。従って、電圧変動に伴う電流の誤差を排除して静止電流の検出が可能となっている。

Z 0 増幅回路 3 2は、オペアンプ 3 6と、オペアンプ 3 6の反転入力 3 6 bと出力 3 6 cの間にオペアンプ 3 6 と並列に接続された増幅回路である。従って、オペアンプ 3 6の非反転入力 3 6 aに入力される電圧 V i nと、反転入力 3 6 bに入力される電圧 V 0 の差 Δ ν が増幅されて出力 3 6 cに電圧 V 1 として現れる。この出力電圧 Υ 1 が、比較回路 3 3 により比較判定される- 本例の比較判定回路 3 3においては、コンパレータ 3 8を用いて反転入力 3 8 b に入力された電圧 V 1 と、非反転入力 3 8 a に入力されたバッテリー 3 9の基準電圧 V r e f を比較している。このため、電圧 V 1が基準電圧 V r e f より高い場合、すなわち、静止電流 I Qが規定値より高い場合に、比較判定回路 3 3より高レベルの信号が出力されるようになつている。

なお、本例においては、半導体装置の外部より、テストパターンを印加し I Qを測定する装置の例を示しているが、パターン発生装置や静止電流比較回路を半導体装置内部に実現し、自己診断の可能な半導体装置とすることも可能である。

さらに、内部素子を可観測状態とする制御性を向上させるために. スキャンフリップフ口ップなどを半導体装置に付加し、 I Qを測定することにより検査の容易化を図ることも可能である。〔静止電流に基づく検査に用いるテストパターンの作成装置〕上述したような I Qの検岀に基づき、半導体装置の良否を判定する検査において、効率良く、故障の検出率を高く、短時間に検査を行うためには、半導体装置に印加するテストパターンの作成が重要である。

従来の検査に用いられるテストパターンは、故障シミュレーションに基づき選択されている。図 9に、従来の検査に用いるテストパターンの作成装置における処理の流れの一例を示してある。先ず、検査対象である半導体装置の論理回路を登録する（ S T 2 1 ) c この論理回路の情報に基づき、テストパターン群を登録する（ S T 2 2 ) 。回路を構成しているゲート数の少ないものにおいては、マ二ュアルにて登録できるが、ゲート数の多いものにおいては、乱数法 Dァルゴリズム法などにより自動生成し、これに続く故障シミュレーションにより検定することが一般的である（ S T 2 3 ) 。この故障シミュレ一ションの結果、登録されたテストバターン群によって検出される故障の数が少ない場合、すなわち、そのテストパターン群に含まれているパターンでは故障検出率が低い場合は、テストパターンを追加 ' 変更して再度故障シミュレーシヨンを行う（ S T 2 4 ) 。テストパターンを追加 · 変更しても検出率の向上が図れない場合は、回路設計自体を見直す場合もある。そして、一定の故障検出率が達成できた場合は、そのテストパターン群を出力する（ S T 2 5 ) ₀

従来の検査方法においては、故障を誘因する制御性と、故障を観測する可観測性が同時に満足されるテストパターン群を作成する必要があるため、故障シミュレーションにおいても、故障が観測可能であるかを検定することが重要となっている。図 1 0に故障シミュレーシヨンの- 'jを示してある。先ず、自動生成あるいはマ二ユアルにて生成されたテストパターン群から 1 つのパターンが選択される（ S T 3 1 ) 。そして、正常回路によるシミュレーションが行われ、期待値が求められる（ S T 3 2 ) 。一方、登録された論理回路 z o の予想される各故障は故障リストにリストアップされており、リス卜に従ってその故障を反映した回路において、シミュレーションが行われ出力がもとめられる（ S T 3 3 ) 。

S T 3 2により求められた期待値と、 S T 3 3により求められた故障を反映した出力とを比較する（ S T 3 4 ) 。期待値と出力が一致しない場合に、このテストパターンを印加することにより、目的として故障が観測できる。従って、故障リストより、その故障を削除する（ S T 3 5 ) 。このようにして重複検査による効率低下を防止しているのである。故障リストにリストアツプされている各故障についてシミュレーシヨンが行われたかを判定し、 ·故障リストに故障が残っている場合は、 S T 3 3に戻って上記の流れを操り返す（ S T 3 6 ) 。

故障リストにある故障についてのシミュレ一ションが終了していれば、そのテストパターンにより故障が検出できたかを判断する（ S T 3 7 ) 。故障が検出できたテストパターンは、出力するために登録しする（ S T 3 8 ) 。以上の流れを各テストパターン毎に繰り返して、故障の検出できるテストパターンを抽出する。このように、従来の検査方法にあっては、故障シミュレ一ションを用いて可観測性を満足するために、各故障が出力まで伝達されるか否かを判断してテストパターン群が形成されている。一般に、 1 つのテストパターンにより観測される故障の数はそれほど多くなく、非常に多くのテストパターンをを舎んだテストパターン群を用いなければ故障検出率を向上することができない。さらに、複数の故障が同時に生じた場合に、その複数の故障が観測可能であるかを判定すると、故障シミュレ一ションに係る時間が増大し、テストパターン群の形成に z o 非常に長い時間が係ることとなる。

これに対し、先に説明したように、本発明において故障を検出する手段として採用する I Qは、回路を構成している内部素子の状態が、故障により I Qが流れる可観測状態となれば、その故障を検出することが可能である。このため、出力における可観測性を考慮する必要はなく、従来の検査に用いるテストパターン群を形成する装置のように、故障シミュレーションを行う必要はない。

図 1 1 に、本実施例に係る I Q測定に基づく検査に用いるテストパターン群を作成するテストパターン作成装置の動作の概要を示してある。以下に、各ステップの内容を説明する。

ステップ S T 4 1 ：検査対象となる半漢体装置の論理 El路の詳細を登録する。本例においては、後述するように、会話型の大規模回路対応論理シミュレータ一を用いている。

スチップ S T 4 2 ：理 151憨の愔報に甚づき、テストパターン群を登録する。回路を構成しているゲート数の少ないものにおいては、マニュアルにて登録できるが、ゲート数の多いものにおいては、乱数法、 Dアルゴリズム法などにより自動生成することが一般的である。

ステップ S T 4 3 ：登録されたチストパターン群の印加された半導体装置の内部状態を記憶するために、各テストパターン毎に論理シミュレーションを行う。

ステップ S T 4 4 ：論理シミュレーションより得られた内部素子の素子状態を検索して、可観測状態に制御できるテストパターンを選択して、 I Qテストパターン群を形成する。

ステップ S T 4 5 ：ステツプ S T 4 4 により形成された I Qテストパターン群により制御される可観測状態が、半導体装置の良否を判断するに充分な量か否かを判定する。内部素子の可観測状態が不十分な場合は、ステップ S T 4 2に戻り、テストパターンの修正 ' 追加を行う。

ステップ S T 4 6 ：故障を検出するために、充分な I Qテストバタ —ン群が得られた場合は、そのテストパターン群を出力する。このように、 I Qを基づく検査に用いられるテストパターン群、以下 I Qテストパターン群を作成する装置においては、出力における可観測性を確認する必要がなく、また、そのテストパターン群に対する期待値を出力する必要もない。従って、そのパターンにおける内部素子の状態のみに着目して、テストパターンを選択し、バタ —ン群を形成すれば良いので、テストパターン群の出力に至るまでの時間を短縮することが可能である。さらに、複数の故障が同時に起こっても、それぞれの故障に対応して I Qが流れ、故障の検出が可能であるので、 1つのテストパターンによる故障の検出率は高い < このため、予め登録するテストパターンの数、および I Qテストパターン群として選択されるパターンの数ば、従来の検査に必要なテストバターンの数より少なくて良いので、シミュレーションに要する時間も短縮することができる。

図 1 2に、本実施例に係るテストパターン作成装置の構成を示してある。本装置 5 0は、外部記憶装置 5 2を制御し、シミュレーションなどを行う C P U 5 1 と、論理回路の図形情報、内部素子の構成、遅延情報などが登録されたライブラリ領域 5 3 と、各段階における出力を記憶するテンポラリ領域 5 4を含む外部記録装置 5 2と- C P U 5 1に接続されたディスプレイ 5 5およびキ一ボード 5 6 とにより構成されている。そして、この装置 5 0は、外部の半導体検查装置と接続されて、作成された I Qテストパターン群を検査装置に出力できるようになつている _c

図 1 3 に、このテストパターン作成装置 5 0 において I Qテストパターン群を作成する作業の流れを示してある。本例の作成装置は, 理回路シミュレーターの一部が用いられている。以下に、各ステップの内容を説明する。

話型の回路情報登録システムであり、記憶装置 5 2 のライブラリに登録されているシンボル ♦ ライブラリ L 1 から、必要な機能を備えたシンボルを選択して、画面上に登録する。本例の装置においては論理回路を階層的こ設計する手法が採用されており、バス、シフトレジスター、あるいはユーザーが定義した綸理シンボルなどを結線することにより論理回路を登録することができる。

ステップ S T 6 2 ：ステッブ S T 6 1 により登録された論理回路を構成するシンボルを、登録されているマクロ情報ライブラリ L 2 のソフトマクロに展開する。この段階において、論理シンボルは、フリップフ口ッブ、 N A N Dなどの論理ゲートをベースに展開される < ステップ S T 6 3 ：ステツブ S T 6 2 によりソフトマクロに展開された論理回路を、内部素子情報ライブラリ L 3に基づき、実際に半導体装置上に配置するハードマク口に展開する。このハードマクロは、 N A N D、 N O R、インバ一タなどの限られた素子であり、これらの素子を単位としてシミュレーションが行われる。これらの素子の状態は限られており、各素子を構成するトランジスタレベルにまで展開しなくとも、シミュレーションを実行できるのである。ステップ S T 6 4 ：内都素孑の钲、各素子間の遅延などを遅延情報ライブラリ L 4から取込み、シミュレーションに用いるモデルが作成され、記憶装置のテンボラリ領域 5 4に形成されたディレイフアイル（ N E T ) F 2に出力される。

ステップ S T 6 5 ：一方、シミュレーションに用いられるテストパターンは、ステップ S T 6 1 において登録された論理回路情報を基に、マニュアルにて登録され、または、自動生成され、テンポラリ領域 5 に形成されたパターンフアイル（ P A T ) F 1 に出力される。

ステップ S T 6 6 ：ディレイファイル F 2に出力されたシミュレ一ションモデルに、ノ、 *ターンファイル F 1 に出力されたテストノ、。ターンを印加して、論理シミュレーションが行われる。そして、テストパターンに印加された各ィベントにおける全てのノ一ドの状態が、テンポラリ領域 5 4 のノ一ド状態記憶ファィル（ I Q C ) F 3に出力される。同時に、展開された各論理ゲートのテストパターンによる駆動されている状態がテンポラリ領域 5 4のゲート情報フアイル ( U S G ) F 4に出力され、各テストパターンにおけるモデルの出力波形は、出力波形ファイル（ H I S ) F 5に出力される。

ステップ S T 6 7 ：ゲート情報ファイル F 4に基づき、パターンフアイル F 1 のテストパターンにより駆動されていない論理ゲ一トがある場合は、テストパターンの追加 ·変更を行う。

ステップ S T 7 0 ：ノード状態記憶ファィル F 3を、後述するように検索して、効率良く I Qを測定するテストパターンを選択してテンポラリ領域 5 4 のノード制御パターンファイル F 6に出力する。ステップ S T 8 0 : ノ―ド状態記憶フアイル F 3およびディレイファィル F 2から、後述するように内部素子の特定状態を検索するフアイルを作成する。そして、そのファイルを検索することにより内部素子の特定状態に基づきテストパターンを選択して、テンボラリ領域 5 のトランジスタ制御パターンファイル F 7 に出力する。〔ノ一ド状態に基づくテストパターンの作成装置〕一 3 以下に、半導体装置を構成する内部素子のノードの状態、すなわち、ノードの 0 または 1 に着目して I Qを'測定する状態とするテストパターンを検索し、出力する作成装置について説明する。この装置により出力されたテストパターンによる検査は、上述したように. 半導体装置の縮退故障に着目した検査である。

図 1 4 に、本装置の流れを示してある。以下、各ステップ毎に説明する。

ステップ S T 7 1 ：シミュレ一ションの出力であるノード状態記憶ファイル F 3を検索して、各ィベント毎の状態が変わったノ一ドの

I 0 数、各ノ一ド毎に 0 となるイベント、また、 1 となるイベントを抽出する。ノードの状態が 0および 1 の場合が、縮退故障を検出できる可観測状態である。従って、ノードの状態が 0または 1 に着目した処理が行われる。

ノ一ド状態記憶フアイル F 3 には、図 1 5にフアイル出力の一部

1 5 を示すように、各イベントにおいて状態の変わつたノード番号およびその変わった状態が出力されている。これらのノードの状態から. ィベント毎に状態が 0 となるノードの数と、状態が 1 となる数を、頻度ファイル（ S T F ) F 1 1 に出力する。頻度ファイル F l 1 のフアイル出力の一部を図 1 6 に示す。

Z 0 次に、ノ一ド状態記憶フアイル F 3から、各ノ一ドの状態が 0 となるィベントを検索して、各ノ一ド毎にそのィベントの番号およびイベント数を 0状態ファイル（ I Q L ) F 1 2に出力する。同様に. 各ノードの状態が 1 となるイベントを検索して、各ノード毎にィべント番号および数を 1状態ファイル（ I Q H ) F 1 3 に出力する。 0状態ファイル F 1 2および 1 状態ファイル F 】 3 のファイル出力の一部を、図 1 Ίおよび図 1 8 に示す。

ステップ S T 7 2 ：ステツプ S T 7 1 において出力された 0状態フアイル F 1 2および 1状態フアイル F 1 3を、イベント数をキーとしてソートする。これにより、シミュレーションにおいて印加されたテストパターンによる状態の変化することが少ないノ一ドの検索が容易となる。ソートされた 0状態ファイル F 1 2 は、 0状態ソートファイル（ I Q L 0 W ) F 1 4 に出力され、 1状態フアイル F 1 3 は、 1状態ソ一トファイル（ I Q H I G H ) F 1 5に出力される, それぞれのフアイル出力の一部を、図 1 9および図 2 0 に示す。図 1 9および 2 0にて判るように、イベント数によりソートされた結果により、ノ一ドの状態を 0または 1 とするために最小限必要なテストパターンを検索することが容易となっている。図 1 9に示したノード状態を 0 とするものに着目すると、 6番のノードは 4番のテストパターンによるィベントにおいてのみ 0状態となるので、 4番のテストパターンにより I Qを測定することが必要となるのである。すなわち、 6番のノードが最も可観測状態となる可能性の低いノードであり、このノードを可観測状態に制御するテストバタ一ンが 4番のテストパターンである。

ステップ S T 7 3 : ステツプ S T 7 2において出力されたソート済の 0状態ファイル F 1 4、および 1状態ファイル F 1 5から、各ノ一ドの状態を 0および 1 とするために最低必要なテストパターンを可観測状態となる頻度の低いノードの状態を可観測状態に制御できるパターンから選択して、 I Qテストパターン群を形成する。

このステツプの詳細な流れは、図 2 1 に示す通りである。先ず、 0状態ファイル F 1 4または 1状態ファイル F 1 5から、イベント数の少ないノードからデータを読み込む（ S T 7 3 . 1 ) 。例えば. 図 2 0 に示す 1状態ファィル F 1 5の先頭からノ一ド状態を読み込んだとする。

リストアップされているイベントが複数か否かを判断する（ S T 7 3 . 2 ) 。複数でない場合は、そのイベントにおいてのみ、該ノードの状態が実現できるので、 S T 7 3 . 1 においてそのイベントの登録を行う。ただし、既に選択済のィベントである場合は、登録せずに次のノ一ド状態を読み込む（ S T 7 3 , 3 ) 。すなわち、図 2 0の 1状態フアイル F 1 5 においては、 5番のイベントを登録し, ノード番号が 3 1番までの処理が終了することになる。

リストアップされているィベン卜が複数の場合は、それらのィべントのなかに、既に登録済のイベントがあるか否かを検索して、登録済のイベントがある場合は、次のノード状態の読込に戻る（ S T 7 3 . 4 ) 。登録済のィベントにおいて、そのノードの状態が実現できるからである。

リストアップされているィベントの中に登録済のィベントがない場合は、頻度ファイル F 1 1 を参照して、そのイベントにより状態が実現できるノード数の最大のィベントを選択する（ S T 7 3 . 5 ) 。状態が変化するノ一ドの数が最大のィベントを選択することにより、同時に実現できるノードの状態数を最大とできるので、選択されるイベント数を少なくできるからである。図 2 0に示す 1状態ファイル F 1 5においては、 1 3番のノードを 1状態とするィべントは、 1 0番と 1 1番である。図 1 6 に示す頻度フアイルを参照すると、実現できる状態のノード数は、 1 0番のイベントにおいて合計 2 9個、 1 1番のイベントにおいて合計 2 5である。従って、 1 0番のィベントが選択される。

このような動作を、ファイルにある全てのノードに対して行う（

S T 7 3 . 7 ) 。従って、表 3に示すような、各ノードの状態の実現されたイベントが登録されるので、それらのイベントを実現したテストパターン群をノ一ド制御パターンファィル（ I Q N O . P A

T ) F 6に出力する（ S T 7 3 8 ) 表 3

イベント番号

I o

1 0

上記の流れにより、各ノードを 0および 1 とするために最低必要な I Qテストパターン群を選択することができる。従って、これらのテストパターン群を半導体装置に印加することにより、半導体装置に故障が有る場合は、内部素子を可観測状態に制御できる。このため、各テストパターンの印加された半導体装置の I Qを測定することにより、半導体装置の良否を判断することができる。

Z 0 なお、上記のように、可観測状態になる頻度の小さなノードが、その可観測状態に制御されたィベントを検索する方法の他に、何れかのィベントにおいて各ノードが 0、または 1 の可観測状態となつていることに着目して、そのィベントにおけるノードの状態以外の可観測状態となったィベントを検索する方法などもある。すなわち何れかのイベントを選択して、他のイベントからそのイベントにおけるノードの可観測状態を削除し、残ったイベントからノードの可観測状態の数の多いイベントから選択しても良い。そして、そのィベントに対応したテストパターンにより I Qを効率よく測定する I Qテストパターン群を作成することができる。

〔内部素子を構成するトランジスタのオフリークに基づくテストパターンの作成装置〕

以下に、表 2に基づき説明したような、内部素子を構成するトランジスタにォフリークがあった場合に、静止電流 I Qが流れる特定状態に着目したテストバターンの作成装置について説明する。

本装置は、図 1 3において説明したステップ S T 8 0を形成する装置であって、この装置における処理の流れを図 2 2に示す。以下に、各ステップの内容を説明する。

ステップ S T 8 1 ：ノ一ド状態記憶フアイル（ I Q C ) F 3およびシミュレーションモデルが記憶されているディレイファイル（ N E T ) F 2から、内部状態情報ライブラリ F 1 2に基づき、各ィベントにおける、各プリミティブ（内部素子）の状態を判定し、オフリークの検出できるれかの特定状態であれば、その特定状態をリストアップする。そして、各イベント毎に、プリミティブ内部状態フアイル（ E V S T ) F 2 2に出力する。オフリークがある場合に、その検出が可能である可観測状態は、表 2に示すようなトランジスタのオン · オフの組み合わせによる幾つかの特定状態である。

内部状態情報ライブラリ F 1 2は、図 2 3 にその出力の一部を示すように、シミュレーションモデルにおいて最小単位として認識される 2入力 N A N D ( N A 2 ) 、 2入力 N 0 R ( 0 2 ) などのプリミティブのタイプと、表 2に示したような各タイプのノード状態に対応する特定状態とが記憶されている。従って、このライブラリ F 2 1を用いることにより、シミュレ一ションモデルであるディレィファイル F 2と、各イベントにおける各ノードの状態が記憶されているノード状態記憶ファイル F 3から、図 2 4に示すように、各イベントのプリミティブの状態を特定することができる。

図 2 4は、プリミティブ内部状態フアイル（E V S T) F 2 2のファイル出力の一部を示している。このファイル F 2 2には、ィべント番号と、そのィベントにおいて可観測状態である特定状態となつているプリミティブの数、さらに、各プリミティブのその特定状態がアルファべットで、プリミティブの順番に出力されている。なお、プリミティブの状態が、プリミティブを構成しているトランジスタのオフリークの検出に適さない状態、すなわち可観測状態でない場合は、状態が出力されず、ブランクとなっている。

I 5 ステップ S T 8 2 ：ステツプ S T 8 1により出力されたプリミティブ内部状態フアイル F 2 2から可観測状態となっているプリミティブの数が最大であるイベントを検索する。そして、そのイベントを、図 2 5にそのフアイル出力の一部を示すように、最大ィベントファィル（ME V) F 2 3に出力する。 I Qによる検査においては、ォ

Z 0 フリークが複数のプリミティブにおいて同時に生じていても、 I Q を検岀することによりオフリークがあることを検出することができる。そのため、出来る限り多くのプリミティブが可観測状態に制御されているイベントにおいて、 I Qを測定することにより、効率良く検査を行うことができるのである。

ステップ S T 8 3 ：ステップ S T 8 2により検索されたィベントにおいて制御されているプリミティブの可観測状態を、残されたィべントにおいてリストアツプされている特定状態から消去する。そして、ステップ S T 8 2に戻り、残されたイベントにおいて、消去されずに残ったプリミティブの可観測状態の数が最も多いィベントを検索する。このようにして、各プリミティブを各可観測状態に制御されたィベントを選択している。

例えば、図 2 4 に示すィベントの内、 1 0 1 5番のィベントにおいては、図 2 5 に示す 9 1 2番のイベントが選択されると、残されたプリミティブにおける可観測状態は、表 4 のようになる。

表 4

イベント特定プリミティブ毎の特定状態

番号状態数

1 0 1 5 0 6 9 9 BBBC DB A B DAAD DCCCCCB A C E i

1 0 1 5 0 0 7 2

表 4 に示すように、可観測状態の数が最大であるィベントを選択して後、残されたイベントから、選択されたィベントに係る可観測状態を消去し、順次、残された可観測状態の数の最大のィベントを選択する。

ステップ S T 8 4 ：ステツプ S T 8 3 により選択されたィベン卜において I Qを測定することにより、効率良くオフリークの検出を行うことが可能である。従って、選択されたイベントに制御できるテストパターン群を I Qテストパターン群として用いて検査することが有効である。そのイベントに対応するテストパターン群を、トランジスタ制御パターンファイル（ I Q S T . P A T ) に出力する。以上のような流れに従って動作するテストパターン作成装置により、オフリ一クに伴う故障を効率良く検出できる I Qテストパターン群を作成できる。なお、本例においては、可観測状態に制御されている内部素子の数の多いイベントに着目してテストパターン群を出力しているが、先に説明したノ一ド状態に着目したテストパターン作成装置と同様に、各プリミティブの可観測状態に着目して、そ

I 0 の可観測状態を実現するために最低必要なィベントを検索して、そのイベントに係るテストパターン群を出力する装置であっても良いすなわち、図 2 4 に示すプリミティブ内部状態フアイル F 2 2よりプリミティブの可観測状態毎に、その状態に制御されたイベントを検索する。その検索結果より、その可観測状態となる頻度の少ないプリミティブを、その可観測状態に制御できるテストパターン力、ら選択して I Qテストパターン群を形成することが可能である。そして、この I Qテストパターン群を用いて効率の良い検査を行うことが可能である。

なお、ノ一ド状態に着目したテストパターン作成装置、およびォ

Z 0 フリークに着目したテストパターン作成装置は、先に図 1 2に基づき説明した作成装置と同様の構成の装置で良い。また、これらのテストパターン作成装置は、図 7 に基づき説明した検査装置の C P U 2 6 とメモリ 2 7を用いても実現することができる。

さらにまた、上記においては、ノード状態に何の制限も加えなくとも良い検査において説明している。すなわち、検査の対象となる半導体装置、あるいは半導体装置内の画路が全て C M O Sなどの相捕型の M I S F E Tにより構成されている場合は、内部素子が安定した状態において通常の電流は流れない。このため、ノード状態が 0および 1 のいずれであっても、 I Qの測定が可能である。しかしながら、プルアップのための抵抗、あるいは M 0 Sなどを舍む装置においては、その抵抗などに電流が流れる状態では、電源回路に通常電流が流れるため、 I Qの検出は不可能である。従って、このような装置の検査においては、ブルアップ抵抗あるいは M 0 Sに電流が流れない状態において I Q測定を行う必要がある。このような状態は、シミュレーションの結果を記憶しているノード状態記憶ファィルから、特定のノ一ドが 0または 1 であるイベントを検索して抽出すれば良い。そして、抽出されたイベントを基に、上記にて説明した幾つかの装置により I Qを用いた検査に適したテストパターン群を作成することが可能である。また、ブルアップ抵抗あるいは M 0 Sに電流が流れない状態において測定された I Qに基づき、これらの素子の良否の判定も可能である。このように、テストパターン作成装置におけるノ一ド状態あるいはプリミティブの内部状態を検索する際に、幾つかの制限を加えることにより、相補型の半導体装置に限らず種々の半導体装置の検査に、上記にて説明した I Qの測定に基づく検査方法および装置を用いることが可能となる。

なお、上記においては、登録されたテストパターン群、あるいは自動生成されたテストパターン群から I Qテストパターン群を選択する装置に基づき説明しているが、あるノード状態、あるいはあるプリミティブの内部状態が可観測状態となるように入力値を調整し. これらの入力値により生成されたテストパターンから I Qテストバターン群を作成するテストパターン作成装置とすることも可能である。本装置においては、従来のテストパターン作成装置と異なり、出力側において故障の観測を必要としないため、故障の伝播を主眼としたテストパターンではなく、ノード状態あるいはプリミティブの内部状態を可観測状態に制御できるテストパターンの生成を目的としている。このため、テストパターン群の生成に必要となる時間を短縮することができる。そして、このテストパターン群を用いた静止電流に基づく検査においては、従来と同様の機能的な検査が可能であると同時に、長期信頼性に係る故障の検査を効率的に行うこ

! 0 とができるのである。勿論、上記のパターン作成装置により作成された入力値の調整されたテストパターン群に基づき、前述したような検索を行い、 I CT測定により適したテストパターンを選択することにより、さらに検査効率の向上の図られた I Qテストパターン群を作成することもできる。

I 5

産業上の利用可能性

本発明に係る静止電流 I Qの測定に基づく検査方法および装置は. 半導体装置、特に相捕型の半導体装置の定期的な点検、故障診断などに用いることができる。また、半導体装置の製造過程の製品検査

2 0 に用いることも可能である。さらに、本発明の静止電流に基づく検查方法および装置により、半導体装置の機能的な故障のみならず:、装置の長期信頼性に係る不具合も効果的に検出することができるので、高い信頼性を要求される装置の製造時に用いられる検査に適している。そして、検査に用いるテストパターンの作成装置は、半導

2 5 体装置のテスト設計を容易化するために有用である。

Claims

請求の範囲

】 . M I S F E Tを舍む複数の内部素子を備えた機能セルを少なくとも有する半導体装置の検査方法であって、

5 前記内部素子それぞれの状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群から順次選択されたバタ一ンを前記機能セルに印加する状態制御段階と、

そのパターンが印加された後、前記機能セルの電源回路に流れる微弱な電流である静止電流を検出する静止電流検出段階と、

1 0 前記静止電流と規定値を比較する静止電流比較段階とを少なくとも繰り返えすことを特徴とする半導体装置の検査方法。

2 . M I S F E Tを舍む複数の内部素子を備えた機能セルを少なくとも有する半導体装置の検査方法であって、

前記内部素子の少なくとも 1つを駆動する検査パターン群から順

_{1 5} 次選択されたパターンを前記機能セルに印加する状態制御段階と、そパターンが前記内部素子それぞれの状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群に含まれているパターンか否かを判断するパターン判別段階と、

前記静止電流検査パターンに舍まれたパターンが印加された後、 2 0 前記機能セルの電源回路に流れる微弱な電流である静止電流を検出する静止電流検出段階と、

前記静止電流と規定値を比較する静止電流比較段階とを少なくとも繰り返えすことを特徴とする半導体装置の検査方法。

3 . 請求項 1 または 2 において、前記静止電流検査パターン群は _{Z 5} 前記機能セルの回路情報に基づき、少なくとも 1つの前記内部素子 4 8 を前記可観測状態に制御可能なように入力値が調整された入力値調整パターン群であることを特徴とする半導体装置の検査方法。

4 . 請求項 1または 2において、前記静止電流検査パターン群は. 前記内部素子の少なくとも 1つを駆動できる検査パターン群に舍まれるパターンから、そのパターンにより制御される前記内部素子の状態に基づき抽出された検索パターン群であることを特徴とする半導体装置の検査方法。

5 . 請求項 4において、前記検索パターン群は、前記検査パターン群に含まれるパターンのうちで、前記可観測状態となる頻度の少ない前記内部素子を駆動できるパターンから順に抽出された第 1 の最適化検査パターン群であることを特徴とする半導体装置の検査方法。

6 . 請求項 4において、前記検索パターン群は、前記検査パターン群に含まれるパターンのうちで、前記可観測状態となる前記内部素子の数の多いパターンから順に抽出された第 2の最適化検査バタ —ン群であることを特徴とする半導体装置の検査方法。

7 . 請求項 1 ないし 6のいずれかにおいて、前記静止電流検查パターン群は、前記内部素子を接続する接繞点であるノードを制御するノード制御パターン群であり、前記可観測状態は、このノードの状態により判断されることを特徴とする半導体装置の検査方法。

8 . 請求項 1ないし 6のいずれかにおいて、前記静止電流検查パターン群は、前記内部素子を構成する M I S F E Tのオン ' オフを制御するトランジスタ制御パターン群であり、前記可観測状態は、この内部状態を構成する M I S F E Tのオン ' ォフの特定状態により判断されることを特徴とする半導体装置の検査方法。一 9

9 . 請求項 1 ないし 6のいずれかにおいて、前記静止電流検查パターン群は、前記内部素子を接続する接続点であるノードを制御するノ一ド制御バタ一ン群、および前記内部素子を構成する M I S F E Tのオン · オフを制御するトランジスタ制御パターン群のいずれかに含まれるパターンからなる制御パターン群であり、前記可観測状態は、前記ノ一ドの状態および前記内部素子を構成する M I S F E Tのオン · オフの特定状態のいずれかにより判断されることを特徴とする半導体装置の検査方法。

1 0 . 請求項 1ないし 9のいずれかに記載の半導体装置の検査方法により、半導体装置の検査を行う検査工程をすくなくとも有することを特徴とする半導体装置の製造方法。

1 1 . M I S F E Tを含む複数の内部素子を備えた機能セルを少なくとも有する半導体装置の検査装置であって、

前記内部素子それぞれの状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群から順次選択されたバターンに基づき制御する内部素子制御手段と、

前記状態制御手段により制御された前記機能セルの電源回路に流れる微弱な電流である静止電流を規定値と比較する静止電流比較手段とを少なくとも有することを特徴とする半導体装置の検査装置。 z o 1 2 . M I S F E Tを含む複数の内部素子を備えた機能セルを少なくとも有する半導体装置の検査装置であって、

前記内部素子の少なくとも 1つを駆動する検査パターン群から順次選択されたパターンに基づき前記内部素子を躯動する内部素子駆動手段と、

Z 5 そのパターンが前記内部素子それぞれの状態を不良による静止電 - 5 0

流が流れる可観測状態に制御する静止電流検査パターン群に含まれているパターンか否かを判断するパタ一ン判別手段と、

前記静止電流検査パターンに舍まれたパターンが印加された後、前記機能セルの電源回路に流れる微弱な電流である静止電流を規定値と比較する静止電流比較手段とを少なくとも有することを特徴とする半導体装置の検査装置。

1 3 . 請求項 1 1または 1 2において、前記静止電流比較手段は- 前記機能セルの電源回路と接続された電圧ホロワ回路と、この電圧ホロワ回路に用いられているオペァンプの入力電圧と出力電圧の電圧差に基づき静止電流を判定する判定回路とを具備することを特徴とする半導体装置の検査装置。

1 4 . 請求項 1 1ないし 1 3のいずれかにおいて、前記静止電流検査パターン群は、前記機能セルの回路情報に基づき、少なくとも 1つの前記内部素子を前記可観測状態に制御可能なように入力値が調整された入力値調整パターン群であることを特徴とする半導体装置の検査装置。

1 5 . 請求項 1 1ないし 1 3のいすれかにおいて、前記静止電流検査パターン群は、前記内部素子の少なくとも 1つを駆動できる検查パターン群に含まれるパターンから、そのパターンにより制御される前記内部素子の状態に基づき抽出された検索パターン群であることを特徴とする半導体装置の検査方法。

1 6 . 請求項 1 5において、前記検索パターン群は、前記検查パターン群に含まれるパターンのうちで、前記可観測状態となる頻度の少ない前記内部素子を躯動できるパターンから順に抽出された第 1 の最適化検査パターン群であることを特徴とする半導体装置の検 5 1

1 7 . 請求項 1 5において、前記検索パターン群は、前記検査パターン群に含まれるパターンのうちで、前記可観測状態となる前記内部素子の数の多いパターンから順に抽出された第 2の最適化検査

5 パターン群であることを特徴とする半導体装置の検査装置。

1 8 . 請求項 1 1ないし 1 7のいずれかにおいて、前記静止電流検査パターン群は、前記内部素子を接続する接繞点であるノードを制御するノード制御パターン群であり、前記可観測状態は、このノ一ドの状態により判断されることを特徴とする半導体装置の検査装 t o ik o

1 9 . 請求項 1 1 ないし 1 7のいずれかにおいて、前記静止電流検査パターン群は、前記内部素子を構成する M I S F E Tのオン · オフを制御するトランジスタ制御パターン群であり、前記可観測状態は、この内部状態を構成する M I S F E Tのオン · オフの特定状

. 5 態により判断されることを特徴とする半導体装置の検査装置。

2 0 . 請求項 1 1 ないし 1 7のいずれかにおいて、前記静止電流検査パターン群は、前記内部素子を接続する接続点であるノ一ドを制御するノード制御パターン群、および前記内部素子を構成する M

I S F E Tのオン * オフを制御するトランジスタ制御パターン群の

2 0 いずれかに含まれるパターンからなる制御パターン群であり、前記可観測状態は、前記ノ一ドの状態および前記内部素子を構成する M I S F E Tのオン ' ォフの特定状態のいずれかにより判断されることを特徴とする半導体装置の検査装置。

2 1 . M I S F E Tを舍む複数の内部素子を備えた機能セルを少

Z B なくとも有する半導体装置の検査において、前記内部素子それぞれ一 5 2— の状態を不良による静止電流が流れる可観測状態に制御する静止電流検査パターン群を作成する検査パターン作成装置であって、前記機能セルの回路情報と、前記内部素子の前記可観測状態とに基づき調整された、少なくとも 1つの前記内部素子を前記可観測状態に制御可能な入力値により入力値調整パターン群を形成する入力値調整手段を少なくとも有することを特徴とする検査パターン作成

2 2 . M I S F E Tを舍む複数の内部素子を備えた機能セルを少なくとも有する半導体装置の検査において、前記内部素子それぞれ i o の状態を不良による静止電流が流れる可観測状態に制御する静止電流検査バタ一ン群を作成する検査パターン作成装置であって、登録された前記機能セルおよび前記内部素子をモデルとして、前記内部素子の少なくとも 1つを駆動する検査パターン群に基づき論理シミュレーションを行うシミュレーション手段と、

I 5 この前記論理シミュレ一ションにより得られた、前記検査パターンに舍まれるパターンにより制御された前記内部素子各々の素子状態を記憶する素子状態記憶手段と、

この素子状態に基づき、前記検査パターン群から、内部素子を不良による静止電流が流れる可観測状態に制御できるパターンを検索

2 0 し、前記静止電流検査パターン群を作成するパターン検索手段とを少なくとも有することを特徴とする検査パターン作成装置。 ― 2 3 . 請求項 2 2において、前記パターン検索手段は、前記検査パターン群から、前記可観測状態となる頻度の低い内部素子を可観測状態とするパターンから順に抽出して前記静止電流検査パタ一ン群を作成する第 1 の最適化検索手段であることを特徴とする検查パ 5 3 ターン作成装置。

2 4 . 請求項 2 3 において、前記第 1 の最適化検索手段は、前記素子状態から前記可観測状態となる頻度低い内部素子である低駆動. 内部素子を検索する低駆動内部素子検索手段と、前記検査パターン群からこの低駆動内部素子を前記可観測状態とするパターンから順に抽出して前記静止電流検査パターンを作成する第 1 の最適化バターン抽出手段とを具備していることを特徴とする検査パターン作成

2 5 . 請求項 2 2において、前記パターン検索手段は、前記検査パターン群から、前記可観測状態に制御された前記素子状態の多いパターンから順に抽出して前記静止電流検査パターン群を作成する第 2の最適化検索手段であることを特徴とする検査パターン作成装置。

2 6 . 請求項 2 5において、前記第 2の最適化検索手段は、前記

I 5 検査パターン群から、前記可観測状態に制御された前記素子状態の多いパターンを抽出する第 2の最適化パターン抽出手段と、前記素子状態から抽出されたパターンにより実現される前記可観測状態を消まして前記素子状態をァップデートする素子状態削滅手段とを具備していることを特徴とする検査パターン作成装置。

2 7 . 請求項 2 1 ないし 2 6 のいずれかにおいて、前記静止電流検査パターン群は、前記内部素子を接続する接続点であるノードを制御するノード制御パターン群であり、前記可観測状態は、このノ一ドの状態により判断されることを特徴とする検査バタ一ン作成装置。

2 8 . 請求項 2 1 ないし 2 6 のいずれかにおいて、前記静止電流 - 5 検査パターン群は、前記内部素子を構成する M I S F E Tのオン ' オフを制御するトランジスタ制御パターン群であり、前記可観測状態は、この内部状態を構成する M I S F E Tのオン . オフの特定状態により判断されることを特徴とする検査パターン作成装置。

2 9. 請求項 2 1 ないし 2 6のいずれかにおいて、前記静止電流検査パターン群は、前記内部素子を接続する接続点であるノードを制御するノード制御パターン群、および前記内部素子を構成する M I S F E Tのオン ' オフを制御するトランジスタ制御パターン群のいずれかに含まれるパターンからなる制御パターン群であり、前記 o 可観測状態は、前記ノ一ドの状態および前記内部状態を構成する M I S F E Tのオン · オフの特定状態のいずれかにより判断されることを特徴とする検查パタ一ン作成装置。