WO1987007412A1 - Image processing apparatus - Google Patents

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WO1987007412A1
WO1987007412A1 PCT/JP1987/000330 JP8700330W WO8707412A1 WO 1987007412 A1 WO1987007412 A1 WO 1987007412A1 JP 8700330 W JP8700330 W JP 8700330W WO 8707412 A1 WO8707412 A1 WO 8707412A1
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WO
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address
data
image processing
buffer
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Application number
PCT/JP1987/000330
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English (en)
French (fr)
Inventor
Mitsuo Kurakake
Shoichi Otsuka
Yutaka Muraoka
Original Assignee
Fanuc Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T5/00—Image enhancement or restoration
    • G06T5/20—Image enhancement or restoration by the use of local operators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • G06F17/153—Multidimensional correlation or convolution

Definitions

  • the present invention relates to an image processing apparatus, and in particular, to a coefficient matrix consisting of predetermined rows and columns for a plurality of pixel data stored in frame memory.
  • the present invention relates to an image processing apparatus that performs a convolution operation with a class on a time division basis.
  • a predetermined amount of pixel data in frame memory is used for the purpose of sharpening an image or removing background noise from the image.
  • a convolution H operation with a weight coefficient matrix consisting of rows and columns was performed.
  • Fig. 4 (a) shows a 5-by-5 coefficient matrix
  • Fig. 4 (b) shows a 256-by-256 pixel pixel in the frame memory.
  • C 1 2, "', C 5 5 is that not have a load value that is appropriate to purpose described above.
  • the coefficient matrix shown in Fig. 4 (a) is applied to the pixel data in the frame memory as shown in Fig. 4 (b). and co emissions volume Li-menu sheet 3 down operation on Ru line Nawaze of, co down volume Li-menu sheet 3 down profile Se Tsu Sa is Ru is used.
  • the resolution operation is not performed, the intermediate operation result is stored in a buffer RAM, and then the intermediate operation result stored in the buffer RAM is read out.
  • This intermediate operation result is added to the next partial convolution operation result from the convolution processor to add the result in the buffer RAM. Repeatedly storing the result at the address position where the intermediate operation result is stored, and reading it out, the convolution use 3 processing is performed in a time-sharing manner in the controller.
  • This time-division processing is performed, for example, in 5 times in a 5 ⁇ 5 coefficient matrix as shown in FIG. 4 (a), and is divided into 5 times.
  • the combo function 3 is performed on the pixel data on the third line of the first time
  • the first processing is performed on the first line of the coefficient matrix.
  • a partial convolution operation with the 1st to 256th columns of pixel data in the first row is performed, and as shown in FIG. 6 (a), the buffer RAM is used. and a first row third to 2 5 4 rows each combo Li Interview one sheet 3 down intermediate ⁇ result of the of the, 2 jX Ai j, ⁇ Ct ;, (X ⁇ ",
  • ⁇ Ci j-2SiX Aij is stored. At this time, invalid data (indicated by: ic in the figure) is entered in columns 1, 2, 255 and 256.
  • the convolution program is executed at the same time.
  • the ⁇ -sensor performs a partial convolution operation between the second row of the coefficient matrix and the 1st to 256th columns of pixel data in the second row. No, this partial result and the previous intermediate stored in the data latch circuit
  • the result of the execution is added to the result of the addition, and the added new intermediate operation result is subjected to write timing controlled by the bus buffer as shown in FIG. 6 (b).
  • the previous intermediate operation results of the 3rd to 25th columns of the buffer RAM are rewritten and stored.
  • the third to 254th columns of the buffer RAM contain ⁇ ⁇ C lj XA ij, ⁇ ⁇ C ij-iX A lj ⁇ , ⁇ ⁇ cl ji »iX A ⁇ j force S is written >>
  • the third, fourth, and fifth processes are not performed according to this procedure, and the first line of the buffer RAM is shown in FIG. 6 (c), Cd). , (e) stores the intermediate performance results.
  • the fifth processing is performed, the 5X5 matrix convolution processing for the third line of the frame memory is completed.
  • the result shown in Fig. 6 (e) can be obtained. That is, the 3rd to 254th columns of the buffer RAM
  • the operation frequency f is executed at a video rate of 167 ns, that is, at 6 MHz, so that the content of the buffer RAM is read at this speed.
  • Lee KR needs to write W.
  • the currently available C-MOS type RAM has an access time of about 50 IIs. Become .
  • Figure 5 (b) shows the timing of writing (W) the result of the first convolution 3 operation to the buffer RAM.
  • Figure 5 (c) shows the result (R) of the intermediate operation result stored in the buffer RAM in the first processing, and the result of the addition to the result of the next operation. This shows the second timing of writing (W) the data to the buffer RAM.
  • the intermediate operation result stored in the first processing in the buffer RAM is read (R) and data latched. After the data is stored in the circuit, the timing output from the data latch circuit to the semiconductor device is delayed by a predetermined time.
  • Figure 5 (e) is Ru indicates co down port Li Interview one sheet 3 down profile Se Tsu the next processing sub calculation result of the i click le output Tei.
  • Fig. 5 (f) shows the results of this convolution processor in the next processing cycle and the data latches shown in Fig. 5 (d). The timing for adding the output from the circuit is shown. The hatched area indicates that the output of the adder is not valid.
  • Fig. 5 (g) the timing of writing the addition result from this Kaminoki into the buffer RAM is as follows, as shown in Fig. 5 (g). ⁇ It is controlled by the off-control and the write enable signal of the buffer RAM.
  • FIGS. 5 (f) and 5 (g) the addition result from the adder is considerably delayed for the timing of writing to the buffer RAM. Intermediate operation results cannot be reliably stored in buffer RAM.
  • the access time is about 50 ns.
  • RAM read / write control There is a limit in RAM read / write control.
  • the convolution 3 processing is performed at twice the period, that is, 2 XT time. And as a result it was not possible to speed up image processing.
  • the present invention has been made to solve such a problem.
  • a RAM having an access time of about 50 ns for a video rate of 167 ns is provided. Even when used, an image processing device capable of reliably performing read / write control and capable of speeding up convolution 3 processing. It is intended to be provided.
  • a frame memory storing a plurality of pixel data and a coefficient matrix for each pixel data in the frame memory are stored. and click the scan data and co-down volume Li-menu three down calculates the time-division processing to that co-down volume Li Yu over three down blanking Russia Se Tsu support, children's children down volume Li-menu sheet Yo
  • a buffer RAM for storing an intermediate execution result of the processor, and a result of the intermediate operation stored in the buffer RAM for reading out the above-mentioned combo memory.
  • An adder that adds the intermediate operation result in the next processing cycle of the user processor to the adder, and a buffer that delays the addition result of the adder for a predetermined period of time.
  • a delay circuit that rewrites and stores the intermediate result in the RAM, and a write address to the buffer RAM are specified.
  • FIG. 1 is a system configuration diagram of the image processing apparatus of the present invention which performs time-division convolution 3 arithmetic processing
  • FIG. 2 is a time-division convolution system of the present invention.
  • FIG. 3 is a timing chart of the processing of the presentation time
  • FIG. 3 is a diagram showing a state of storing the result of the intermediate presentation in the buffer RAM of the invention
  • FIG. 4 is a general image processing. in theory diagram showing a specific example, FIG. (a), the coefficients Conclusions click scan the shown to view in the coefficient Note Li
  • FIG. 4 (b) is co-down volume Li-menu sheet 3 down Pixels of the frame memory to be processed Shows the data
  • FIG. 6 is a bar Tsu off in the conventional apparatus
  • FIG. 6 is a diagram showing a state of storing a result of a middle presentation in a RAM.
  • FIG. 1 is a system configuration diagram of an image processing apparatus of the invention for performing time-division convolution processing.
  • Main Lee down-flops opening cell Tsu support 1, co-emissions collected by filtration over La 2 to the co-down volume Li-menu 3 to give a co-Ma down soil to control the emissions processing year, co-emissions collected by filtration over La 2 Outputs a control signal for time-division convolution processing based on this command.
  • the frame memory 3 for example, pixel data of 256 ⁇ 256 pixels is stored in advance, and the read address of the frame memory 3 is set to a source counter. Instructed by the counter 31.
  • the source counter 31 designates an address of the frame memory 3 based on the control signal from the controller 2 and designates an address of the frame memory 3. Accordingly, the frame memory 3 outputs the pixel data of the predetermined row and column to be processed to the convolution processor 4.
  • the convolution processor 4 has a predetermined pixel data from the frame memory 3 and a coefficient of, for example, 5 ⁇ 5 in the coefficient memory (not shown). in a time division combo Li-menu three down ⁇ and between door-click scan, you row is divided into 5 times if example example.
  • the output of the convolution processor 4 is It is added to one input side of Kaminoki5.
  • the output data of the data latch circuit 6 is added to the other input side of the kaminoki 5, and the adder 5 is provided with a convolution process. This is to add the intermediate operation result from the server 4 and the previous intermediate operation result from the data latch circuit 6.
  • the valid period of the output of the adder 5 is determined by a control signal from the controller 2.
  • the output from the adder 5 is applied to a delay circuit, for example, a pipeline register 7.
  • the no-load register 7 is composed of, for example, a D flip-flop, and outputs the output from the adder 5 to the next convolution processing cycle. The court has been delayed until the start of the event.
  • the output of the pipeline register 7 is applied to a bus buffer 8.
  • the bus buffer 8 is turned on / off by a control signal from the controller 2, and the bus buffer 8 is turned on or off during the on period. Enables writing to buffer RAM 9. Since the output of the adder 5 is delayed by the pipeline register 7, the write start address to the buffer RAM 9 is determined by the intermediate result of the intermediate result. Every time it shifts by +1.
  • the above-mentioned buffer RAM 9 stores an intermediate operation result of the time-divided convolution operation, and is one of the frame memories 3. It stores the intermediate results of time-divisionally processed pixel data for the rows.
  • the size of RAM was sufficient for 256 pixels, but in the invention of the present invention, the provision of the pipeline register 7 made it possible to obtain intermediate results. Since the address is stepped forward, the time-division processing five times requires an additional area of four pixels.
  • the address counter 10 can write and read data to and from the buffer RAM 9 under the control of the controller 2.
  • the start address for writing the first intermediate execution result and the start address for writing the intermediate operation result thereafter are as follows. It is incremented by +1 address sequentially.
  • the first, 21U, third, fourth, and fifth intermediate operation results read starting address is as described above. Need to be incremented by +1.
  • an address register 11 is provided.
  • the address register 11 In the address register 11, the address value which is +1 from the start address of each intermediate execution is re-written by the address counter 10. By operating as if set, "+1" is stored, and each partial convolution processing cycle is performed. Each time is completed, the value of the address register 11 is used as the start address value of the address counter 10 under the control of the controller 2. Preset to dress counter 10 and increment the start address by +1. However, in the first intermediate presentation, the counter 10 is cleared and the program starts from address 1. When the intermediate operation result is read, the buffer register 9 specifies the address by the address counter 10 and outputs the intermediate result to the data latch circuit. Send to 6. When the partial convolution operation is performed five times for one line, an image corresponding to the third line of frame memory 3 is obtained.
  • Prime convolution results i.e., 2 ⁇ C i j- ⁇ f
  • XA ij is output from the adder 5.
  • the result of the convolution processing of the fourth, fifth,..., Second, and fourth lines of frame memory 3 is as follows. There of being outputted every one after another and five parts partial co down volume Li-menu sheet 3 down, that Ki out and this to transfer the results of this to full record over arm Note Li 1 3. In order of this transfer, de Su Te I Ne child 3 down mosquitoes c te 1 2 have found is use.
  • FIG. 2 the operation of the invention will be explained with reference to FIGS. 2 and 3.
  • FIG. 2 the operation of the invention will be explained with reference to FIGS. 2 and 3.
  • FIG. 2 is a timing chart showing the write Z read timing to the buffer RAM 9, and FIGS. 3 (a) to (d) show the respective buffer timings.
  • the first, second, third, and fourth intermediate operation results are written to the RAM 9, and the results are shown as follows.
  • Fig. 3 (e) shows the result of the fifth performance, that is, the complete composition result.
  • the result of the fifth execution is stored directly in the frame memory 13 without writing to the buffer RAM9.
  • FIG. 2A shows the pixel data of one row of the frame memory 3, and FIG. 2B shows the first write to the buffer RAM 9. The timing is shown.
  • the data is not read from the buffer RAM 9 and the contents of the data latch circuit 6 are not read. Is the well of that that is The Clear, co down volume Li-menu sheet 3 down profile Se Tsu support 4 or al ⁇ results between in the first, the third view of (a)
  • the data is stored in the buffer RAM 9 at addresses 2 to 257.
  • the data at addresses 2, 3, 256, and 257 are invalid data.
  • the write timing shown in FIG. 2 (g) is performed by controlling the buffer 8 with the controller 2 as described above.
  • the result of the second intermediate operation is shifted from the third address to the 258th address of the buffer RAM 9 as shown in FIG. 3 (b).
  • the second data is invalid data.
  • the second intermediate result stored in the buffer RAM 9 from addresses 3 to 258 is read and the data is read out.
  • the address counter 10 has the second time by the address register 11.
  • Address 3, which is +1 ahead of address 2, which is the start address, is reset.
  • the address register 11 always contains the address value + 1 from the start address of the intermediate operation in the address register 11. Control is performed by the controller 2 so that resetting is performed.
  • the third intermediate operation result is written into the buffer RAM 9 from the fourth address to the 253rd address.
  • the initial value "1" of the address counter 10 is reset to "4" by the address register 11
  • the third intermediate result from the address 4 of the buffer RAM 9 is read out and stored in the data latch circuit 6.
  • the fourth intermediate operation result is written from the fifth address to the 280th address of the buffer RAM 9.
  • the complete convolution result shown in FIG. 3 (e) is written to the buffer RAM 9 instead of writing it to the buffer RAM 9. Store it directly in the third line of frame memory 13.
  • the vibratory register 7 is provided after the kamino 5 and, as shown in FIG. the results of the writing Thailand Mi ring in Tsu by the and one this that allowed ⁇ de re scan minute's only late et al., drop the high-speed processing speed in the co-down volume Li-menu 3 emissions profile cell Tsu four
  • the intermediate calculation result is stored in the buffer RAM 9 without affecting the predetermined processing cycle T of the convolution unit 3 processor 4.
  • Writing can be performed reliably, and the write timing is delayed by one address, so that every time an intermediate operation result is read, the address card is read.
  • By incrementing the start address of the counter 10 only the previous processing that was written in synchronization with the immediately preceding write timing Intermediate calculation results that Ki reliably read score and to De in Lee click le.
  • a delay circuit such as a pipeline register is provided after the kaminometer, and the intermediate RAM result from the adder is buffered. than that have aligned to write data I Mi in g to, and this Ru figure faster at the same time co-down volume Li Yu over three down the process and to ensure the writing to the server Tsu off ⁇ RAM Can be
  • an address counter and an address register are combined.
  • the address of the buffer RAM is specified, and the initial value of the address counter is corrected to a value that considers the deviation of the write address. Because it is set, it also ensures that the buffer will read the given intermediate result from RAM.

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Description

明 細 書
画像処理装置
技 術 分 野
本発明は、 画像処理装置に関 し、 特に フ レ ー ム メ モ リ に格納 されて'い る複数の画素デー タ に対 し て所定の行お よび列か ら な る係数マ ト リ ッ ク ス と の コ ンボ リ ュ 一 シ ョ ン演算 を時分割で行 な ラ画像処理装置に 関す る 。
背 景 技 術
従来、 画像 を尖鋭化 させるため、 あ る い は画像か ら背 景 ノ イ ズを除去する な どの 目 的のために 、 フ レ ー ム メ モ リ 内の画素デー タ に 対 し て所定の行およ び列か ら な る 荷 重係数マ ト リ ッ ク ス と の コ ンボ リ ュ ー シ H ン演算処理を 施 し ていた。
第 4 図 （ a ) は 5 行 5 列の係数マ ト リ ッ ク ス を示 し 、 第 4 図 （ b ) は、 フ レ ー ム メ モ リ 内の 2 5 6 X 2 5 6 の 画素テ 一 タ A i 1 , A 1 2 , — , A 2 5 6 2 5 B ¾： ΓΝ し てい る 。 こ の係数マ ト リ ッ ク ス内の荷重係数 C i ！ , C 1 2 , "' , C 5 5 は、 上述 した 目 的に 適 した荷重値を 有 し て い る 。
と こ ろ で、 第 4 図 （ b ) に示すよ う な フ レ ー ム メ モ リ 内の画素デー タ に対 し 、 第 4 図 （ a ) に示す よ う な係数 マ ト リ ッ ク ス と の コ ン ボ リ ュ ー シ 3 ン演算を行 なわせ る に は 、 コ ン ボ リ ュ ー シ 3 ン プ ロ セ ッ サが用い られ る 。 こ の コ ン ボ リ ユ ー シ 3 ン プ ロ セ ッ サでは 、 フ レ ー ム メ モ リ 内の所定の 1 行分の画素デー タ に対 して部分的な コ ン ボ リ ュ ー シ ヨ ン演算 を 行 な い 、 そ の 中 間演算結果をバ ッ フ ァ R A Mに格納 し 、 次いで こ のバ ッ フ ァ R A M に い ま 格納 された中間演算結果を読出 し て、 こ の中間演算結果 と 、 コ ン ボ リ ュ ー シ ヨ ン プロ セ ッ サか ら の次の部分的 な コ ン ボ リ ユ ー シ ョ ン演算結果 と を加算 し てバ ァ R A M内の前の中間演算結果の格納されてい る ァ ド レ ス位置 に繰 り 返 し て格納 し 、 また読出すと ぃ ラ ょ ラ に 時分割 で コ ン ボ リ ユ ー シ 3 ン処理が行なわれる 。
こ の時分割処理は 、 た と えば第 4 図 （ a ) に示す よ う な 5 X 5 の係数マ ト リ ッ ク ス で は 5 回 に分け て行な わ れ、 第 4 図 （ b ) の第 3 行目 の画素デー タ に対 し て コ ン ボ リ ユ ー シ 3 ン演箕が行なわれる と さ 、 1 回 目 の処理で は、 係数マ ト リ ッ ク ス の 1 行 目 と 1 行 目 の画素デー タ の 1 〜 2 5 6 列 と の部分的なコ ン ボ リ ュ 一 シ ョ ン演算が行 なわれ、 第 6 図 （ a ) に示すよ う にバ ッ フ ァ R A Mの 1 行 目 の第 3 〜 2 5 4 列に それぞれコ ンボ リ ュ 一 シ 3 ン の 中間演箕結果 と し て 、 2 jX Ai j ， ∑ Ct;,(X Αι " ，
, j-ι j'Z J
s6
∑ Ci j-2SiX Ai jが格納 される。 こ の時、 第 1 、 2 、 255 、 256 列 に.は、 無効デー タ （図では、 ： ic に て示す。 ） が入 る 。 次い で 2 回 目 の処理では、 バ ッ フ ァ R A M に格納 さ れた こ の中間演箕結果をデー タ ラ ッ チ回路に読出す と 同 時 に コ ン ボ リ ユ ー シ ョ ン プ π セ ッ サは係数マ ト リ ッ ク ス の第 2 行 目 と 、 2 行 目 の画素デー タ の 1 〜 2 5 6 列 と の 部分的なコ ン ボ リ ュ ー シ 3 ン演算を行な い、 こ の部分的 な結果 と デー タ ラ ッ チ回路に格納されて い る以前の中間 演箕結果 と を 加箕 し て 、 こ の加算された新た な 中間演算 結果を バ ス バ ッ フ ァ に よ リ 制御 される書込み タ ィ ミ ン グ で第 6 図 （ b ) に示す よ う に バ ッ フ ァ R A Mの第 3 〜 25 列の以前の 中間演算結果を書換え る形 で格納す る 。 こ れ に よ っ て バ ッ フ ァ R A Mの第 3 〜 254 列 に は 、 ∑ ∑ C l j X A i j , ∑ ∑ C i j-iX A l j ··· ， ∑ ∑ c l j-i»iX A ι j力 S書込 ま れる 》
こ の よ ラ な 手順 に よ っ て 3 回 目 、 4 回 目 、 5 回 目 の 処 理 を 行 な い 、 バ ッ フ ァ R A M の 第 1 行 目 に 第 6 図 ( c ) ， C d ) , ( e ) に示すよ う な中間演箕結果を 格 納する 。 5 回 目 の処理を行な う と 、 フ レ ー ム メ モ リ の第 3 行 目 に対す る 5 X 5 のマ ト リ ッ ク ス コ ン ボ リ ュ 一 シ 3 ン演算処理は完了 し第 6 図 （ e ) の よ う な結果 を得る こ と がで き る 。 すなわ ち 、 バ ッ フ ァ R A Mの第 3 〜 254 列
5 S S t S 3" 目 に は 、 2 2 C i j X A i j ， ∑ 2 C i j-iX A i j… ， 2 ∑ c i j-^-; X A i jが格納 される 。
しか し なが ら 、 時分割でコ ン ボ リ ュ ー シ 3 ン処理を 行 な う 従来の装置では、 高速に処理を行な お う と する と 、 バ ッ フ ァ R A Mか ら デー タ ラ ツ チ回路への中間演算結果 の読出 し 、 お よびデー タ ラ ッ チ回路に格納 され てい る 中 間演箕結果 と 、 コ ン ボ リ ュ ー シ 3 ン プ ロ セ ッ サ か ら の次 の コ ン ボ リ ュ 一 シ 3 ン演箕結果 との加箕 に所定 の時間 を 要す る の で、 バ ッ フ ァ R A Mへ中間演算結果デ ー タ を 書 込むた めの タ イ ミ ン グが十分に とれない と い っ た間題が あ っ た。 例え ば、 第 5 図の タ イ ム チ ャ ー ト に示す よ う に 、 第 5 図 （ a ) の フ レ ー ム メ モ リ の一行分の画素デー タ につい て コ ン ボ リ ユ ー シ ョ ン演箕を行な う場合 、 コ ン ボ リ ュ 一 シ ョ ン プ ロ セ ッ サ に よ る 一 つ の部分的 な コ ン ボ リ ュ ー シ 3 ン演算時間 T 、 す な わ ち 演算周波数 f は 、 第 5 図 ( b ) に示す よ う に 1 6 7 n s の ビデオ レ ー ト 、 すなわ ち 6 M H z で実行 され る ので、 こ の速度でバ ッ フ ァ R A Mの内容を リ ー K R 、 ラ イ ト Wする必要があ る 。
バ ッ フ ァ R A M と し ては高速動作可能 な も の を使用す る が、 現在入手可能な C 一 M O S タ イ プ の R A Mでは ァ ク セ ス タ イ ム が 5 0 II s 程度の もの と な る 。
第 5 図 （ b ) は、' 1.回 目 のコ ン ボ リ ュ ー シ 3 ン演算結 果をバ ッ フ ァ R A M に ラ イ ト （W) する タ イ ミ ン グを示 し てお り 、 第 5 図 （ c ) は、 バ ッ フ ァ R A Mに 1 回 目 の 処理で格納 された中間演算結果を リ ー ド （ R ) し 、 こ れ と 次の演箕結果 と の加箕結果をバ ッ フ ァ R A M に ラ イ ト ( W ) す る 2 回 目 の タ イ ミ ン グ を 示 し てい る 。 第 5 図 ( c ) , ( d ) か ら わかる よ う に、 ノく ッ フ ァ R A Mに 1 回 目 の処理で格納 された中間演算結果を リ ー ド （ R ) し てデー タ ラ ッ チ回路に格納後、 デー タ ラ ッ チ回路か ら加 箕器に 出力す る タ イ ミ ングは、 所定の時間遅れ る 。
第 5 図 （ e ) は、 コ ン ポ リ ュ 一 シ 3 ン プ ロ セ ッ サの次 の処理サ イ ク ル で の演算結果出力を示 し てい る 。 第 5 図 ( f ) は 、 こ の コ ン ボ リ ュ ー シ ヨ ン プ ロ セ ッ サ の 次 の 処 理サ イ ク ル で の結果 と 第 5 図 （ d ) に示すデー タ ラ ツ チ 回路か ら の出 力 と を 加算する タ イ ミ ン グ を示す。 ハ ッ チ ン グ部分 は加算器 の 出 力 が有効 で な い こ と を 示 し て い る 。 こ の加箕器 か ら の加算結果をバ ッ フ ァ R A Mに書込 む タ イ ミ ン グ は 、 第 5 図 （ g ) に示すよ う で ぁ リ 、 バ ス ノく ッ フ ァ の オ ン ♦ オ フ 制御お よびバ ッ フ ァ R A Mの ラ イ ト イ ネ ー ブ ル 信 号 に よ り な さ れ る 。 第 5 図 （ f ) ， ( g ) か ら わか る よ う に、 バ ッ フ ァ R A Mへの書込み タ ィ ミ ン グに対 し て加算器からの加算結果はかな リ 遅れ る ため に 、 バ ッ フ ァ R A M内に中間演算結果を確実に格納 す る こ と はで き ない 。
こ の よ う に 、 1 6 7 n s の ビデ オ レ ー 卜 で プ ロ セ サ が コ ン ボ リ ュ ー シ ヨ ン を実行する ためには 、 ア ク セ ス タ イ ム 5 0 n s 程度の R A Mの リ ー ド · ラ イ ト 制御では限界 があ る 。 こ の リ ー ド 、 ラ イ ト の時間的な制約を 回避す る ため に 、 従来装置では、 コ ン ボ リ ュ ー シ 3 ン演箕処理 を 2 倍の周期で、 即ち 2 X Tの時間で実行する よ う に し て お り 、 結果 と し て画像処理の高速化を計 る こ と はでき な か っ た ，
太発明は、 こ う し た問題点を解消すべ く な された も の で 、 た と えば 1 6 7 n s の ビデオ レー ト に対 し てァ ク セ ス タ イ ム 5 0 n s 程度の R A Mを使用 し た場合 に も 、 確 実 に リ ー ド ' · ラ イ ト 制御がで き 、 コ ン ボ リ ュ ー シ 3 ン 演 箕処理の高速化を 図 る こ と の可能な画像処理装置を提供 する こ と を 目 的 と し てい る。
発 明 の 開 示 . *発明 に よれば、 複数個の画素デー タ を記億 し てい る フ レ ー ム メ モ リ と 、 こ の フ レ ー ム メ モ リ 内の各画素デー タ に つ い て係数マ ト リ ッ ク ス デ ー タ と の コ ン ボ リ ュ ー シ 3 ン演算 を 時分割 処理す る コ ン ボ リ ユ ー シ 3 ン ブ ロ セ ッ サ と 、 こ の コ ン ボ リ ュ ー シ ヨ ン プ ロ セ ッ サ で の中間 演箕結果を記憶す る バ ッ フ ァ R A M と 、 こ の バ ッ フ ァ R A M に 格納 さ れ た 中 間演 算 結 果 を 読 出 し 前記 コ ン ボ リ ユ ー シ 3 ン プ ロ セ ッ サ の次の処理サ イ ク ル で の中間演 算結果 と 加算する加算器 と 、 こ の加算器の加算結果を所 定期間だけ遅廷 させバ ッ フ ァ R A M内の 中間演箕結果 と 書換えて格納す る遅廷回路と 、 前記バ ッ フ ァ R A Mへの 書込み ァ ド レ ス を指定する と と も に前記遅廷回 路 で の遅 廷期間 に よ っ て書込みァ ド レ ス がずれた分だけバ ッ フ ァ R A Mか ら の読出 し ァ ド レ スを補正 して指定す る ァ ド レ ス手段 と を備えた こ と を特徴 と する画像処理装置が提供 で き る 。
図面の簡単な説明
第 1 図は、 時分割 コ ン ボリ ュ ーシ 3 ン演算処理を行 な ラ本発明の画像処理装置のシ ス テ ム構成図、 第 2 図は 、 本癸明 の 時分割 コ ン ボ リ ュ ー シ ョ ン演箕処理の タ イ ム チ ャ ー ト 、 第 3 図は 、 太発明のバ ッ フ ァ R A Mへの中間 演箕結果格納状態を 示す図、 第 4図は画像処理の一般的 な一例 を示す説 図で、 同図 （ a ) は、 係数 メ モ リ 内の 係数 マ ト リ ッ ク ス を 示 す 図 、 第 4 図 （ b ) は コ ン ボ リ ュ ー シ 3 ン処理の な されるべき フ レ ー ム メ モ リ の画素 デー タ を示す図、 第 5 図は、 従来の画像処理装置の コ ン ボ リ ュ J シ 3 ン演箕処理のタ イ ム チ ャ ー ト 、 第 6 図は 、 従来装置でのバ ッ フ ァ R A Mへ の中 演箕結果格納状態 を示す図であ る 。
発明 を実施す る ための最良の形態
以下、 図面 を用 い て *発明の一実施例 につい て詳細 に 説钥す る 。
第 1 図は、 時分割 コ ン ボ リ ュ ーシ ヨ ン処理を行な う * 発明の画像処理装置の シ ステ ム構成図で あ る 。 メ イ ン プ 口 セ ッ サ 1 は 、 コ ン ト ロ ー ラ 2 に コ ン ボ リ ュ ー シ 3 ン 処 理を制御する ための コ マ ン ドを年え、 コ ン ト ロ ー ラ 2 は こ の コ マ ン ド に基づい て時分割コ ン ボ リ ユ ー シ ョ ン処理 用の制御信号 を 出力す る。
フ レ ー ム メ モ リ 3 に は、 例えば 2 5 6 X 2 5 6 画素 の 画素デー タ が予め格納 され、 フ レ ー ム メ モ リ 3 の読出 し ァ ド レ ス は ソ ー ス カ ウ ン タ 3 1 に よ っ て指示 される 。 ソ ー ス カ ウ ン タ 3 1 は、 コ ン ト ロ ー ラ 2 か ら の制街信号 に基づレ、 て フ レ ー ム メ モ リ 3 の ア ド レ ス を指定 し 、 こ れ に よ っ て フ レ ー ム メ モ リ 3か ら処理対象 と な る 所定の行 お よび列の画素デー タ がコ ン ボ リ ュ ー シ ヨ ン プ ロ セ ッ サ 4 に出力 され る 。 コ ン ボ リ ュー シ ョ ン プ ロ セ ッ サ 4 は 、 フ レ ー ム メ モ リ 3 か ら の所定の画素デー タ と係数 メ モ リ (図示せず） 内の例えば 5 X 5 の係数マ ト リ ッ ク ス と の コ ンボ リ ュ ー シ 3 ン演箕を時分割で、 例 えば 5 回に分け て行な う 。 コ ン ボ リ ュ ー シ a ンプロ セ ッ サ 4 の 出力は、 加箕器 5 の一方入力側に加え られてい る 。 加箕器 5 の他 方入力側には 、 デー タ ラ ッ チ回路 6 の出 力デー タ が加 え られて お り 、 加算器 5 は、 コ ン ボ リ ュ ー シ ョ ン プ ロ セ ッ サ 4 か ら の中間演算結果 と、 デー タ ラ ッ チ回路 6 か ら の 以前の 中間演算結果 と を加箕する も ので あ る 。 なお加算 器 5 の 出力の有効期間は、 コ ン ト ロ ー ラ 2 か ら の制御信 号に よ っ て定め られ ている。
上記加算器 5 か ら の出力は、 遅延回路、 例え ばパ イ プ ラ ィ ン レ ジ ス タ 7 に加え られる 。 ノ ィ プ ラ ィ ン レ ジ ス タ 7 は、 例えば D フ リ ッ プ フ ロ ッ プで構成 され、 加算器 5 か ら の 出力を次の コ ン ボ リ ュー シ ョ ン処理サ イ ク ル の開 始時点ま で遅廷 させている。 ノ、 · ィ プラ イ ン レ ジ ス タ 7 の 出力は、 バ ス ノく ッ フ ァ 8 に加え られる。 バ ス バ ッ フ ァ 8 は、 コ ン ト ロ ー ラ 2 か らの制御信号でオ ン · オ フ制御 さ れ 、 オ ン 期 間 に ノ、 · ィ プ ラ イ ン レ ジ ス タ 7 か ら バ ッ フ ァ R A M 9 への書込みを可能に している。 パ イ ブ ラ ィ ン レ ジ ス タ 7 に よ り 加算器 5 の 出力が遅廷 される の で 、 バ ッ フ ァ R A M 9 へ の書込み開始ア ド レ スは 、 中間演箕結果 の加箕 ご と に + 1 だけずれる こ と に なる 。
上記ノく ッ フ ァ R A M 9 は、 時分割 された コ ン ボ リ ュ ー シ ヨ ン演算の 中 間演算結果 を 格鈉す る も の であ り 、 フ レ ー ム メ モ リ 3 の 1 行分の画素デー タ に つ い て時分割処 理 された中間演箕結果を記憶する。 従来 では R A Mの大 き さは 2 5 6 画素分で足 り たが、 太発明 では、 バ イ プ ラ イ ン レ ジ ス タ 7 を設けた こ と に よ っ て中間演箕結果ご と に ア ド レ スが歩進 さ れ る ため、 5 回の時分割処理では さ ら に 4 画素分の追加領域が必要 と される 。
ア ド レ ス カ ウ ン タ 1 0 は 、 コ ン ト ロ ー ラ 2 の制御下 で バ ッ フ ァ R A M 9 へ書込み Z読出 しァ ド レ ス を年え る も の であ る 。 バ ッ フ ァ R A M 9への書込み時に は 、 1 回 目 の中間演箕結果を書込む開始ア ド レ ス と 、 そ れ以後の.中 間演算結果を 書込む開始ア ド レ ス と が、 順次 + 1 ァ ド レ ス だけ歩進 され る 。 バ ッ フ ァ R A M 9か ら の読出 し も 、 1 回 目 、 21U 目 、 3 回 目 、 4回 目 、 5 回 目 の中間演算結 果の読出 し関始ァ ド レ ス を前述の よ う に + 1 だけ歩進 さ せる 必要があ る 。 こ のためア ド レ ス レ ジ ス タ 1 1 が設け られて い る 。
ァ ド レ ス レ ジ ス タ 1 1 には、 各中間演箕の開始ァ ド レ ス よ り + 1 さ れ た ァ ド レ ス値をア ド レ ス カ ウ ン タ 1 0 よ リ ブ リ セ ッ ト し て お く 様 に動作 さ せ る こ と に よ っ て 、 " + 1 " が格納 さ れ て お り 、 各 回 の部分コ ン ボ リ ュ ー シ ョ ン処理サ イ ク ルが終了する ごと に コ ン ト ロ ー ラ 2 の 制御下で、 ア ド レ ス カ ウ ンタ 1 0 の開始ア ド レ ス値 と し て ァ ド レ ス レ ジ ス タ 1 1 の値をア ド レ ス カ ウ ン タ 1 0 に プ リ セ ッ 卜 し て 、 開始 ア ド レ ス を + 1 歩進 さ せ る 。 但 し 、 1 回 目 の中間演箕で は、 カ ウ ン タ 1 0 を ク リ ャ し て 1 番地 よ り 開始す る 。 バ ッ フ ァ レ ジ ス タ 9 は、 中間演算 結果の読出 し 時に は 、 こ の ア ド レ ス カ ウ ン タ 1 0 でァ ド レ ス指定 され 中間演箕結果をデー タ ラ ツ チ回路 6 に送 る 。 1 行分の 5 回の部分コ ン ボ リ ュ ー シ ョ ン演算が行な わ れ た と き に 、 フ レ ー ム メ モ リ 3 の第 3 行 目 に該 当する 画
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素の完全な コ ン ボ リ ュ ー シ ヨ ン結果、 す なわ ち 2 ∑ C i j-^f
ド ί J»
X A i jが加算器 5 よ り 出力される 。 こ の よ う に し て 、 フ レ ー ム メ モ リ 3 の第 4行目 、 第 5 行 目 、 ···、 第 2 5 4 行 目 の コ ン ボ リ ュ 一 シ 3 ン処理の結果が次 々 と 5 回の部 分コ ン ボ リ ュ ー シ 3 ン毎に出力 される の で、 こ の結果 を フ レ ー ム メ モ リ 1 3 に転送する こ と がで き る 。 こ の転送 のため に は、 デ ス テ ィ ネ 一シ 3 ン カ ウ ン タ 1 2 が用 い ら れる。
次に *発明の作用 を 、 第 2 図および第 3 図を用いて説 明する 。
第 2 図は、 バ ッ フ ァ R A M 9 への書込み Z読出 し タ イ ミ ン グを示す タ イ ム チ ャ ー ト であ り 、 第 3 図（a) 〜 （d) は、 それぞれバ ッ フ ァ R A M 9 への 1 回 目 、 2 回 目 、 3 回 目 、 4 回 目 の中間演算結果の書込みの様子を示 し 、 第
3 図 （ e ) は 、 5 回 目 の演箕結果つ ま リ 完全 なコ ン ポ リ ュ ー シ ヨ ン結果を示すものである。 こ の 5 回 目 の演箕 結果は、 バ ッ フ ァ R A M 9 へは書き込ま ずに直接 フ レ ー ム メ モ リ 1 3 に格納する。
第 2 図 （ a ) は 、 フ レ ー ム メ モ リ 3 の 1 行分の画素 デー タ を示 し 、 第 2 図 （ b ) は、 バ ッ フ ァ R A M 9 へ の 1 回 目 の書 みタ イ ミ ングを示 している 。
1 回 目 の中簡演箕結果の書込みでは、 バ ッ フ ァ R A M 9 か ら の読出 しは行 なわれずデー タ ラ ッ チ回路 6 の内容 は ク リ ア され て い る も の とする と 、 コ ン ボ リ ュ ー シ 3 ン プ ロ セ ッ サ 4 か ら の 1 回 目 の 中 間演箕結果は 、 第 3 図 ( a ) の よ う に バ ッ フ ァ R A M 9 の第 2 〜 257 番地に格 納 され る 。 こ こ で、 第 2 ， 3 , 256 ,257 番地のデー タ は 無効デー タ で あ る 。
次に 、 2 回 目 の中間演箕結果の書込み では、 先ずバ ッ フ ァ R A M 9 の第 2 番地から第 257 番地 ま でに 書込まれ たデー タ を 、 第 2 図 （ c ) に示す リ ー ド R の タ イ ミ ン グ で読出 し 、 こ れ をデー タ ラ ッ チ回路 6 に 格納す る 。 次い で第 2 図 （ d ) に示す タ イ ミ ン グでデー タ ラ ッ チ回路 6 に格納 された 1 回 目 の中間演算結果を読出 し 、 こ れを コ ン ボ リ ユ ーシ 3 ン プ ロ セ ッ サ 4 か らの次の，中間演算結果 と を加算器 5 に よ り 第 2 図 （ f ) に示す タ イ ミ ン グ で加 箕 し 、 次 い で こ の加算結果を バ イ プ ラ イ ン レ ジ ス タ 7 に よ り 第 2 図 （ h ) に示すよ う に遅廷させ 、 こ の遅延 し た 2 回 目 の 中間演箕結果を第 2 図 （ g ) に 示す タ ィ ミ ン グ でバ ッ フ ァ R A M 9 に書込む。 第 2 図 （ g ) に示す書込 み タ イ ミ ン グは、 前述の よ う にノ《 ス バ ッ フ ァ 8 を コ ン ト - ロ ー ラ 2 で制铒する こ と によ り 作られる 。 2 回 目 の中間 演算結果が格納 され る バ ッ フ ァ R A M 9 の開始ァ ド レ ス は、 第 2 図 （ a ) ， （ h ) か らわかる よ う に 、
のア ド レ ス分だけずれる， これに よ つ て 2 回 目 の中間演 算結果は第 3 図 （ b ) に示すよ う に、 バ ッ フ ァ R A M 9 の 第 3 番地か ら 第 258 番地 に 書込 ま れ る 。 こ こ で 、 第 3 , 4 , 257 , 258 番地のデー タ 、 つま り 左右の 2 画素分 2 のデー タ は、 無効デー タ であ る。
次に 、 3 回 目 の中間演箕結果の書込みでは、 バ ッ フ ァ R A M 9 の第 3 番地か ら第 258 番地に格納 されてい る 2 回 目 の 中間演箕結果を読出 してデ一 タ ラ ツ チ回路 6 に格 納 し な け ら ばな ら ないが、 ア ド レ ス カ ウ ン タ 1 0 には 、 ァ ド レ ス レ ジ ス タ 1 1 に よ っ て第 2 回 目 の開始ァ ド レ ス で あ る 2 番地 よ り + 1 進ん だ 3 番地がプ リ セ ッ ト され る 。 こ れに よ つ て、 ノく ッ フ ァ R A M 9 の第 3 番地か ら の 読出 し が可能 と な る 。 こ こ で 、 ア ド レ ス レ ジ ス タ 1 1 に は、 常 に中間演算の開始ア ド レ ス よ り + 1 した ア ド' レ ス 値 を ア ド レ ス カ ウ ン タ 1 0 ょ リ プ リ セ ッ ト し てお く 様 に、 コ ン ト ロ ー ラ 2 に よ る制御がな され る 。
こ う し て、 3 回 目 の書込みでは、 第 3 図 （ c )' に示す よ う に バ ッ フ ァ R A M 9 の第 4番地か ら 第 253 番地に 3 回 目 の 中間演算結果が書込まれる 4 回 目 の書込みに 際 し、 い まのア ド レ ス カ ウ ンタ 1 0 の初期値 " 1 " はア ド レ ス レ ジ ス タ 1 1 に よ り " 4 " を プ リ セ ッ ト し て 、 パ ッ フ ァ R A M 9 の 4 番地か らの 3 回目 の中間演箕結果を読 出 しデー タ ラ ッ チ回路 6 に格納する。 4 回 目 の書込みで は 、 第 3 図 （ d ) に示すよ う に 、 バ ッ フ ァ R A M 9 の第 5 番地か ら第 280 番地に 4回 目 の中間演算結果が書込 ま れる。 こ の よ う に し て、 5 回 目 では、 第 3 図 （ e ) に示 す完全 なコ ン ボ リ ュ ー シ ヨ ン結果を、 バ ッ フ ァ R A M 9 に書き込むの ではな く 、 フ レ ー ム メ モ リ 1 3 の第 3 行 目 に直接に格納する 。 以上の よ う に 、 加箕器 5 の後にバ イ ブ ラ イ ン レ ジ ス タ 7 を設け て、 第 2 図 （ h ) に示すよ う に パ イ ブ ラ イ ン方 式で中間演箕結果の書込みタ イ ミ ングを 1 ァ ド レ ス分だ け遅 ら せ る こ と に よ っ て 、 コ ン ボ リ ュ ー シ 3 ン プ ロ セ ッ サ 4 で の高速 な処理速度を落 と すこ と な く 、 す なわ ち コ ン ボ リ ユ ー シ 3 ン プ ロ セ ッ サ 4 の所定の処理サ イ ク ル T に影響 を与えずに 中間演算結果をバ ッ フ ァ R A M 9 に確 実に書込む こ と がで き る， さ ら に、 書込み タ イ ミ ング を 1 ア ド レ ス分だけ遅 らせたこ と に伴い、 中間演算結果の 読出 し の都度、 ア ド レ ス カ ウ ン タ 1 0 の開始ア ド レ ス を だけ歩進 さ せる こ と で、 1 つ前の書込み タ イ ミ ン グ と の同期 を と つ て書込まれた前の処理サ イ ク ルでの 中間演算結果 を確実 に読出すこ と が で き る 。
以上、 *発明の一実施例を説明 したが、 本発明 は こ れ に限定 され る も の で な く 、 本発明の要旨 の範囲内で種 々 の変形が可能であ っ て、 これ ら を太発明 の範囲か ら锑除 す る も の では ない，
産業上 の利用可能性
本発明の画像処理装置に よれば、 加箕器の後 にパ イ プ ラ イ ン レ ジ ス タ な どの遅廷回路を設けて 、 加算器か ら の 中間演箕結果 をバ ッ フ ァ R A Mへの書込み タ ィ ミ ン グ に 整合さ せ て い る の で 、 バ ッ フ ァ R A Mへ の書込みを確実 にする と 同時に コ ン ボ リ ユ ー シ 3 ン処理 の高速化を図 る こ と が で き る ，
また、 ア ド レ ス カ ウ ン タおよびア ド レ ス レ ジ ス タ を組 合せ て バ ッ フ ァ R A M の ァ ド レ ス 指定 をす る よ う に し て、 ァ ド レ ス カ ウ ン タ の初期値が書込みァ ド レ ス のずれ を考慮 し た値に補正 し て設定される の で 、 バ ッ フ ^ " R A Mか ら の所定の中間演箕結果の読出 し も 確実に なる 。

Claims

請 求 の 範 囲
( 1 ) 複数の画素デー タ に対 して所定の行お よび列か ら な る 係数マ ト リ ッ ク ス と のコ ンボ リ ュ ー シ ョ ン演箕 を 時分割 で行な う画像処理装置は次を舍む ：
複数個の画素デー タ を記億 してい る フ レ ー ム メ モ リ と 前記各画素デー タ について係数マ ト リ ッ ク ス デー タ と の コ ン ボ リ ュ ー シ 3 ン演箕を時分割処理す る演箕手段 と 前記 コ ン ボ リ ュ ー シ 3 ン演算での中間演箕結果を記憶 する バ ッ フ ァ 手段 と ；
格納 されて い る 中間演箕結果を読出 し前記演箕手段の 次の処理サ イ ク ルで の中間演箕結果に加箕する 加箕手段 と
加箕結果を所定期間だけ遅廷させ前記バ ッ フ ァ 手段 に ， そ こ で記憶 し てい る 中間演箕結果と書換えて格納する 遅 廷手段 と ；
前記バ ッ フ ァ 手段への書込みァ ド レ ス を指定する と と も に前記遅廷手段で設定 した遅廷期間に よ っ て書込みァ ド レ ス がずれた分だけバ ッ フ ァ手段か ら の読出 し ァ ド レ ス を補正 し て指定す る ァ ド レ ス手段。
( 2 ) 前記演箕手段での次の ¾理サ イ ク ルで前のサ イ ク ル の 中 間演箕結果 を 前記加算手段 に読出 し制御す る デー タ ラ ツ チ手段を有する こ と を特徴 と する 請求の範囲 第 （ 1 ) 項記載の画像処理装置。
( 3 ) 前記遅廷手段をバイ プラ イ ン レ ジ ス タ に よ リ 構 成 した こ と を特徴 と する請求の範囲桌 （ 1 ) 項記載の画 像処理装置。
( 4 ) 前記演算手段 で使用 さ れ る 係数マ ト リ ッ ク ス デー タ に応 じ て前記バ ッ フ ァ手段の記憶容量を変更設定 した こ と を特徴 と す る請'求の範囲第 （ 1 ) 項記載の画像 処理装置。
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