JPH04295980A - 画像読み取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は文書読み取り装置に係わ
り、特に画像データの二値化に際し、原稿からその背景
の明るさに囚われることなく読み取り対象としての文字
、記号等を抽出する画像読み取り装置に関する。

【０００２】

【従来の技術】データ入力の一手段としていわゆるイメ
ージスキャナといわれる画像読み取り装置が盛んに利用
されるに至っているが、これをさらに普及させるには、
図形や文字等の読み取りの高速性、正確性、及び経済性
がなお一層要求される。このためこのような装置では、
特別な分野での利用を除き、読み取った画像を二値化し
たうえで蓄積、伝送、及び印刷等を行うようになってい
る。

【０００３】ところでこのような装置の読み取りの対象
となる原稿には様々なものがある。例えば、濃度の高い
有色用紙上に書かれた文字や、何度もコピーをした結果
、背景が汚れた原稿等、読み取り対象の文字、記号等以
外の余分な情報が存在するものも多い。このため、この
ような原稿を読み取りに際しては、単に画像をそのまま
読み取るのではなく、背景の明るさやノイズ情報に囚わ
れることなく目的の文字、記号等のみを正確に抽出する
必要がある。

【０００４】このため通常は、各画素について、その明
るさとその周囲の平均の明るさとの差を求めて二値化し
、この二値化データをもって背景から抽出したパターン
とするようになっている。

【０００５】このような方法において、従来、各画素の
周囲の平均の明るさはいわゆる「畳み込み積分」により
求められていた。すなわち、ある画素（以下、注目画素
と呼ぶ。）の周囲に位置する所定数の画素を選択し、こ
れらの画素のそれぞれについていわゆる窓関数と呼ばれ
る関数との積を求める。そして、これらの積を足し合わ
せて得られる値を注目画素の周囲の平均の明るさとして
いた。

【０００６】

【発明が解決しようとする課題】このように、従来は、
注目画素の周囲に位置する所定数の個々の画素について
畳み込み積分を行い、周囲の平均の明るさを求めるよう
になっていたが、この畳み込み積分を狭い範囲の少数の
画素についてのみ行った場合には、図７（Ａ）に示すよ
うに、背景ノイズが強調されてしまい、読み取り対象の
文字を背景から十分効果的に抽出することができない。

【０００７】そこで、背景から文字等のパターンを効果
的に抽出するには、例えば４０画素以上の比較的広範囲
の画素について畳み込み積分を行う必要があった。この
程度以上の画素について畳み込み積分を行った場合には
、例えば図７（Ｂ）に示すように、背景ノイズを抑え文
字パターンを強調することができる。

【０００８】しかしながら、このためには、畳み込み積
分の対象となる画素数に応じた多くの乗算回路や加算回
路が必要となるため、回路構成が大規模かつ複雑になっ
てしまい、コストアップを招くと共に動作速度の高速化
が困難となる問題があった。従って、上記問題点を解決
しなければならないという課題がある。

【０００９】この発明は、かかる課題を解決するために
なされたもので、広範囲の画素についての畳み込み積分
と等価の画像処理を比較的小規模の回路で高速に行い、
原稿上の文字や記号等を効果的に抽出することができる
画像読み取り装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る画像読み
取り装置は、（ｉ）　原稿からの反射光若しくは透過光
を受光して電気信号に変換する撮像素子と、（ｉｉ）こ
の撮像素子で読み取られた一の画素の周囲の複数の画素
を所定数の画素グループに分割し、各画素グループごと
に明るさの平均値を算出する平均値算出手段と、（ｉｉ
ｉ）　各画素グループをそれぞれ疑似的な画素単位とみ
なして、前記算出手段により算出された平均値を基に畳
み込み積分を行う畳み込み積分手段と、（ｉｖ）この畳
み込み積分手段の出力と前記一の画素の明るさとの差分
を算出する差分算出手段とを有するものである。

【００１１】

【作用】この発明では、注目している画素の周囲の複数
の画素をいくつかのグループに分割して各グループごと
に平均の明るさを求め、これらの各グループを疑似的画
素とみなして畳み込み積分を行うことにより注目してい
る画素の周囲の平均の明るさを得る。そして、これを背
景の明るさとし、注目画素の明るさとの差を求めること
により、読み取り対象の文字等のパターンを抽出するこ
とができる。

【００１２】

【実施例】以下、実施例につき本発明を詳細に説明する
。図１は、本発明の一実施例における画像読み取り装置
の要部を表わしたものである。この装置には光源１２が
備えられ、矢印Ｓの方向に一定速度で移動する原稿１１
を照明するようになっている。この光源１２で照明され
た原稿１１上の文字、記号等のパターンは、レンズや光
学フィルタ等からなる光学系１３により集光され、所定
寸法の微細な多数の光検知素子からなる一次元撮像素子
１４上に結像するようになっている。この一次元撮像素
子１４の各光検知素子からは、各画素に対応して画素ク
ロック（ＶＣＬＫ）１５に同期したアナログの画像信号
１６が順次出力され、アナログディジタル（Ａ／Ｄ）変
換器１８に入力されるようになっている。ここでは、各
主走査ラインにおける画像信号１６の出力は、矢印Ｍの
方向に行われるものとする。

【００１３】画像クロック１５は２分岐され、クロック
制御回路１９及びまるめ回路２１に入力される。また、
一次元撮像素子１４からは各主走査ライン毎にライン同
期クロック２２が出力され、クロック制御回路１９に入
力されるようになっている。Ａ／Ｄ変換器１８の出力側
は２分岐され、まるめ回路２１及び減算回路２３に接続
されている。まるめ回路２１の出力側は畳み込み積分回
路２４を介して減算回路２３に接続されている。

【００１４】クロック制御回路１９は、画像クロック１
５の４分の１の周波数の１／４画素クロック２６をまる
め回路２１に供給すると共に、この１／４画素クロック
２６をさらに４ラインにつき１クロックに間引いた１／
１６画素クロック２７をまるめ回路２１及び畳み込み積
分回路２４に供給するようになっている。これらの各ク
ロックの波形については後に詳述する。

【００１５】以上のような構成の画像読み取り装置の動
作を説明する。

【００１６】光源１２で照明された原稿１１上のパター
ンが光学系１３により集光され、一次元撮像素子１４の
各光検知素子上に結像すると、これらの光検知素子は受
光した光の強度に応じた画像信号１６を順次出力する。 そして、１ライン分の画像信号出力が終了するタイミン
グで、原稿１１は矢印Ｓの方向に１ライン分移動する。 ここで１ライン分とは、一次元撮像素子１４の読み取り
分解能に対応するものである。

【００１７】次のラインについても、同様に、一次元撮
像素子の各光検知素子から原稿１１の各画素に対応した
画像信号が順次出力される。以下同様にして、原稿１１
上のすべてのパターンの読み取りが行われる。

【００１８】一次元撮像素子１４から出力された画像信
号１６は、Ａ／Ｄ変換器１８によりディジタルの画像信
号２８に変換され、減算回路２３及びまるめ回路２１に
入力される。

【００１９】一方、クロック制御回路１９は、一次元撮
像素子１４から出力される画像クロック１５とライン同
期クロック２２を基に、１／４画素クロック２６及び１
／１６画素クロック２７を生成する。

【００２０】図２は、クロック制御回路１９を詳細に表
わしたものである。この回路には、２つの４進カウンタ
３１、３２が備えられている。このうち第１の４進カウ
ンタ３１は、図３（Ａ）に示す画像クロック１５をカウ
ントし、そのカウント値をアンド回路３３に入力するよ
うになっている。また、４進カウンタ３２は、ライン同
期クロック２２をカウントしてそのカウント値をアンド
回路３４に入力するようになっている。これらのアンド
回路には参照値“３”が入力されており、各４進カウン
タからのカウント値がこの参照値“３”となったとき、
ハイレベルの信号をアンド回路３５、３６のそれぞれ一
方の入力端子に入力する。

【００２１】このうちアンド回路３５の他の入力端子に
は画像クロック１５が入力され、アンド回路３６の他の
入力端子には、アンド回路３５の出力が入力されるよう
になっている。

【００２２】アンド回路３５はアンド回路３３の出力が
ハイレベルとなったときにゲートを開き、図３（Ｂ）に
示すように、周波数が画像クロック１５の４分の１とな
った１／４画素クロック２６を出力する。

【００２３】一方、アンド回路３６はアンド回路３４の
出力がハイレベルとなったときにゲートを開き、同図（
Ｃ）に示すように、１／４画素クロック２６をさらに４
ラインにつき１クロックに間引いた１／１６画素クロッ
ク２７を出力する。

【００２４】このようにして作成された１／４画素クロ
ック２６はまるめ回路２１に入力され、１／１６画素ク
ロック２７はまるめ回路２１及び畳み込み積分回路２４
に入力される。

【００２５】図４は、まるめ回路２１を詳細に表わした
ものである。この回路は、各主走査ライン中における４
画素ごとの累積画素データを算出する４画素累積データ
算出部４１と、この４画素累積データ算出部４１で算出
された４画素累積データについてさらにその４ライン分
の累積値を算出する４ライン累積画素データ算出部４２
から構成されている。

【００２６】このうち、４画素累積データ算出部４１に
は加算回路４３が設けられ、その一方の入力端子にはＡ
／Ｄ変換器１８（図１）でディジタル化された画像信号
２８が入力されるようになっている。この加算回路４３
の出力側は第１のレジスタ４４を介して２分岐され、加
算回路４３の他の入力端子、及び第２のレジスタ４５の
入力端子に接続されている。第２のレジスタ４５の出力
側は、後段の４ライン累積画素データ算出部４２に接続
されている。

【００２７】また、この４画素累積データ算出部４１に
は、一次元撮像素子１４（図１）及びクロック制御回路
１９（図１、図２）から、それぞれ画像クロック１５及
び１／４画素クロック２６が入力され、各々第１のレジ
スタ４４のクロック端子Ｃ、及び遅延回路（ＤＬＹ）４
６に入力されるようになっている。このうちの１／４画
素クロック２６は２分岐され、後段の４ライン累積画素
データ算出部４２にも入力される。

【００２８】遅延回路４６の出力側は２分岐され、一方
はそのまま第２のレジスタ４５のクロック端子Ｃに、他
方は遅延回路４７を介して第１のレジスタ４４のリセッ
ト端子Ｒに接続されている。

【００２９】一方、４ライン累積画素データ算出部４２
には加算回路５１が備えられ、その一方の入力端子は４
画素累積データ算出部４１の第２のレジスタ４５の出力
側に接続されている。この加算回路５１の出力側は第１
のラインメモリ５２を介して２分岐され、加算回路５１
の他の入力端子、及び第２のラインメモリ５３へと接続
されている。第１のラインメモリ５２のクロック端子Ｃ
には、４画素累積データ算出部４１で２分岐された１／
４画素クロック２６の一方が入力されるようになってい
る。今、一次元撮像素子１４（図１）の１主走査の読み
取り画素数が４Ｎとすると、第１、第２のラインメモリ
にはその４分の１のＮ個の累積画素データが格納できる
ようになっている。

【００３０】また、この４ライン累積画素データ算出部
４２には、クロック制御回路１９（図１、図２）から出
力される１／１６画素クロック２７が入力されるように
なっている。この１／１６画素クロック２７は２分岐さ
れ、遅延回路５５及びＮ進カウンタ５６に入力される。

【００３１】このうち、遅延回路５５の出力側は２分岐
され、第２のラインメモリ５３のクロック端子Ｃとアン
ド回路５８の一方の入力端子に接続されている。また、
Ｎ進カウンタ５６の出力側はアンド回路５７の一方の入
力端子に接続されている。このアンド回路５７の他の入
力端子には参照値“Ｎ”が入力されており、Ｎ進カウン
タ５６からの入力が参照値“Ｎ”と一致したとき、ハイ
レベルの信号を出力するようになっている。この信号は
アンド回路５８の他の入力端子に入力され、さらにその
出力は遅延回路５９を介して第１のラインメモリ５２の
リセット端子Ｒに入力されるようになっている。

【００３２】第２のラインメモリ５３からは４ライン累
積画素データ６３が出力されるようになっている。

【００３３】以上のような構成のまるめ回路２１の動作
を説明する。画像クロック１５に同期してＡ／Ｄ変換器
１８（図１）から入力された画像信号２８（図３Ａ）は
、加算回路４３で第１のレジスタ４４の出力４８と加算
される。初期状態では、出力４８は“０”であるので、
加算回路４３に入力された画像信号２８は、画像クロッ
ク１５のタイミングでそのまま第１のレジスタ４４にラ
ッチされる。

【００３４】さて、画像クロック１５の次のタイミング
で第２番目の画像信号２８が入力されると、加算回路４
３はこれを第１のレジスタ４４の出力４８と加算する。 この加算結果は、画像クロック１５のタイミングで第１
のレジスタ４４にラッチされる。

【００３５】以下同様にして、第３、第４番目の画像信
号２８が累積加算され、第１のレジスタ４４に格納され
る。

【００３６】一方、クロック制御回路１９から入力され
た、１／４画素クロック２６（図３Ｂ）は、遅延回路４
６により所定時間遅延され第２のレジスタ４５のクロッ
ク入力端子Ｃに入力される。このタイミングで、第２の
レジスタ４５は、第１のレジスタ４４に格納された４画
素分の画像信号の累計（以下、４画素累計データと呼ぶ
。）を読み出してラッチする。この後、遅延回路４７で
さらに一定時間遅延され第１のレジスタ４４のリセット
端子Ｒに入力されるクロックのタイミングで、第１のレ
ジスタ４４の内容が初期状態にリセットされる。

【００３７】図５は、一次元撮像素子１４で読み取られ
る画素の配列を表わしたものである。この図で、○印は
各画素を示しており、主走査方向Ｍに順次読み取られる
と共に、これが副走査方向Ｓに繰り返されるようになっ
ている。このうち、例えば●印で示した４つの画素につ
いての画像信号の合計（Ｘ＝０）が４画素累計データ算
出部４１で算出され、第２のレジスタ４５に格納され、
さらに４ライン累積画素データ算出部４２へと出力され
る。以下、４画素ごとのグループについて同様の処理が
行われ、１ライン分（Ｘ＝０〜Ｎ−１）につきＮ個の４
画素累計データが出力されることとなる。

【００３８】さて、１／４画素クロック２６のタイミン
グで４ライン累積画素データ算出部４２の加算回路５１
に入力された４画素累計データ６１は、第１のラインメ
モリ５２の出力６２と加算される。初期状態では第１の
ラインメモリ５２の各アドレス

〔０〕〜〔Ｎ−１〕の内
容は“０”になっているので、出力６２も“０”となる
。これにより、加算回路５１に入力された４画素累計デ
ータ６１は、１／４画素クロック２６のタイミングでそ
のまま第１のラインメモリ５２の第１の格納アドレス〔
０〕に書き込まれる。

【００３９】さて、次の１／４画素クロック２６のタイ
ミングで第２番目の４画素累計データ６１（図５；Ｘ＝
１）が入力されると、加算回路５１はこれを第１のライ
ンメモリ５２の第２のアドレス〔１〕の値“０”に加算
する。

【００４０】以下同様にして、第３番目〜第（Ｎ−１）
番目の４画素累計データ６１が第１のラインメモリ５２
の該当するアドレスに格納される。

【００４１】同様にして次の主走査ラインについての４
画素累計データ６１が順次入力され第１のラインメモリ
５２のそれぞれ該当するアドレスに累積的に加算される
。

【００４２】このようにして、第１ライン〜第４ライン
までの４ライン分の累積画素データが第１のラインメモ
リ５２に格納されたとき、１／１６画素クロック２７（
図３Ｃ）が遅延回路５５で一定時間遅延され、１／１６
画素クロック２７′として第２のラインメモリ５３のク
ロック端子Ｃに入力される。これにより、第１のライン
メモリ５２のアドレス

〔０〕の内容が、第２のラインメ
モリ５３の対応アドレスに書き込まれる。この時書き込
まれる４ライン累積画素データは、図５の（Ｘ，Ｙ）＝
（０，０）の画素グループの１６個の画素のデータの合
計値となる。

【００４３】同様にして、図５の（Ｘ，Ｙ）＝（１，０
）〜（Ｎ−１，０）の各画素グループ内の１６個の画素
データの合計値が、それぞれ、１／１６画素クロック２
７′のタイミングで第２のラインメモリ５３のアドレス
〔１〕〜〔Ｎ−１〕に順次格納される。そして、この格
納がすべて終了すると、遅延回路５９から出力されるリ
セット信号により第１のラインメモリ５２の内容はリセ
ットされ、次の（Ｘ，Ｙ）＝（０，１）の画素グループ
についての４ライン累積画素データの到来に備える。

【００４４】このようにして第２のラインメモリ５３に
格納されたＮ個の４ライン累積画素データは、図示しな
い除算回路において、グループ当たりの総画素数“１６
”で除算され、畳み込み積分回路２４に入力される。 ここで、“１６”での除算は、４ライン累積画素データ
の下位４ビットを切り捨てることにより行われる。これ
により、図５におけるそれぞれ１６個の画素グループご
との平均の画像データ（以下、１６画素平均データと呼
ぶ。）が求められ、畳み込み積分回路２４に入力される
こととなる。

【００４５】図６は畳み込み積分回路２４の一部を詳細
に表わしたものである。この回路には、５個のレジスタ
７１〜７５が直列に設けられている。これらのレジスタ
の各クロック端子には１／１６画素クロック２７が入力
されるようになっている。

【００４６】各レジスタの出力側は、乗算回路７６〜８
０のそれぞれ一方の入力端子にも接続されている。これ
らの乗算回路７６〜８０の他の入力端子には、窓関数と
呼ばれる数列データＷ０〜Ｗ４がそれぞれ入力されるよ
うになっている。この窓関数は、フィルタの伝達特性を
決定するものであり、目的に応じて最適値が設定される
。

【００４７】これらの乗算回路のうち、乗算回路７６及
び７７の出力側は加算回路８１に接続され、乗算回路７
８及び７９の出力側は加算回路８２に接続されている。 これらの加算回路８１及び８２の出力側は加算回路８３
に接続され、さらにその出力側は加算回路８４の一方の
入力端子に接続されている。この加算回路８４の他の入
力端子は乗算回路８０の出力側に接続されている。

【００４８】この畳み込み積分回路２４には、このよう
な回路が５組設けられている。

【００４９】さて、１／１６画素クロック２７に同期し
、まるめ回路２１の第２のラインメモリ５３から１６画
素平均データ６３が順次入力されると、これは図示しな
いライン遅延バッファによりそれぞれ１ライン（Ｎ個分
）ずつ遅延され、５ライン分（図５；Ｙ＝０〜４）の１
６画素平均データとして、上記した５組の回路にそれぞ
れ入力される。これにより５ライン分（図５；Ｙ＝０〜
４）の１６画素平均データについての畳み込み積分が行
われる。

【００５０】各ラインについては、次のような畳み込み
積分が行われる。即ち、まるめ回路２１から入力された
１６画素平均データは、１／１６画素クロック２７に同
期してレジスタ７１〜７５へと順次シフトされる。これ
らのレジスタの出力は、乗算回路７６〜８０によりそれ
ぞれ窓関数の数列データＷ０〜Ｗ４と乗ぜられ、さらに
加算回路８１〜８４により、各積の総和８７が求められ
る。

【００５１】同様の処理が他の４組の回路でも行われる
。そして、これらの回路の出力はさらに図示しない加算
回路で相互に加算されたのち、図示しない乗算回路で所
定の係数を乗ぜられて出力され、周辺画素の平均の明る
さを示すデータ８５として減算回路２３（図１）に入力
される。このデータ８５は、図５の太線で囲った領域８
６内の４００画素を２５個の擬似画素とみなして畳み込
み積分を行った結果として得られたデータである。

【００５２】減算回路２３では、このデータ８５と、Ａ
／Ｄ変換器１８から直接入力される画像信号２８との差
が求められる。そして、この差が一定以上の場合に、そ
の注目画素が文字・記号等のパターンの１部をなすもの
であると判定され、以下所定の処理が行われることとな
る。

【００５３】第７図（Ｃ）は、本実施例の画像読み取り
装置により原稿を読み取った結果の一例を表わしたもの
である。この図に示すように、本実施例によれば図７（
Ｂ）に示した結果とほぼ同等若しくはそれ以上の品質の
読み取り画像を得ることができる。ただし、図７（Ｂ）
は４０個以上の画素についての畳み込み積分を行ったも
のであるが、図７（Ｃ）は、図５に示した２５個の画素
グループのそれぞれを模擬的な画素とみなして畳み込み
積分を行ったものである。しかも、これら２５個の模擬
画素には４００個の画素が含まれている。従って、実質
上、より広範囲に渡って背景の明るさの情報を得ること
ができるため、背景ノイズがより良く抑えられている。

【００５４】なお、本実施例では、まるめ回路２１にお
いて、図５の各画素グループ内の１６個の画素の合計を
求めてからその平均値を求めることとしたが、各主走査
ラインで４画素ごとに４画素累計データを算出した時点
でこのデータの下位２ビットを切り捨て、４画素当たり
の平均値を求めてから、これをさらに４主走査ライン分
合計し、この合計値の下位２ビットを切り捨てて１６画
素当たりの平均値を算出するようにしてもよい。

【００５５】また、本実施例では、１つの注目画素につ
いて、１６個の画素グループごとの平均の明るさを示す
画像データを、Ｘ、Ｙ方向共に５個ずつ抽出し（図５）
、都合２５個のデータについて畳み込み積分を行うこと
としたが、これに限ることはなく、例えばＸ，Ｙ方向共
に２個ずつ抽出し、都合４個のデータについて畳み込み
積分を行うようにしてもよい。この場合には、畳み込み
積分回路が更に簡単になり、注目画素の周囲の６４（＝
１６×４）個の画素データについての平均の明るさが求
まることになる。

【００５６】

【発明の効果】以上説明したように本発明によれば、注
目している画素の周囲の複数の画素をいくつかのグルー
プに分割し、各グループを疑似的画素とみなして畳み込
み積分を行うこととしたので、畳み込み積分の対象とな
る画素の数を少なくすることができる。このため、より
小規模の回路構成で文字等のパターンを効果的に背景か
ら抽出することができ、コストを抑えることができると
共に、速度の高速化を図ることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例における画像読み取り装置を
示すブロック図である。

【図２】この画像読み取り装置におけるクロック制御回
路を詳細に示すブロック図である。

【図３】このクロック制御回路における各種クロックを
示すタイミング図である。

【図４】この画像読み取り装置におけるまるめ回路を詳
細に示すブロック図である。

【図５】原稿から読み取られる画素の配置を示す説明図
である。

【図６】この画像読み取り装置における畳み込み積分回
路の要部を詳細に示すブロック図である。

【図７】各種の方法で原稿の読み取りを行った結果を示
す説明図である。

【符号の説明】

１１　　原稿 １２　　光源 １３　　光学系 １４　　一次元撮像素子 １５　　画素クロック １６　　画像信号 １８　　アナログディジタル変換器 １９　　クロック制御回路 ２１　　まるめ回路 ２２　　ライン同期信号 ２３　　減算回路 ２４　　畳み込み積分回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】原稿からの反射光若しくは透過光を受光し
   て電気信号に変換する撮像素子と、この撮像素子で読み
   取られた一の画素の周囲の複数の画素を所定数の画素グ
   ループに分割し、各画素グループごとに明るさの平均値
   を算出する平均値算出手段と、前記各画素グループをそ
   れぞれ疑似的な画素単位とみなして、前記算出手段によ
   り算出された平均値を基に畳み込み積分を行う畳み込み
   積分手段と、この畳み込み積分手段の出力と前記一の画
   素の明るさとの差分を算出する差分算出手段とを具備す
   ることを特徴とする画像読み取り装置。