WO1986005049A1 - Matrix switching circuit - Google Patents

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WO1986005049A1
WO1986005049A1 PCT/JP1986/000066 JP8600066W WO8605049A1 WO 1986005049 A1 WO1986005049 A1 WO 1986005049A1 JP 8600066 W JP8600066 W JP 8600066W WO 8605049 A1 WO8605049 A1 WO 8605049A1
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control
analog switch
signal
interface
control memory
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PCT/JP1986/000066
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Shinichi Sano
Yasuhito Takeuchi
Yoshiro Tamezumi
Takao Higashiizumi
Tsuyoshi Kakizawa
Original Assignee
Yokogawa Medical Systems, Ltd.
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled

Definitions

  • the present invention relates to a matrix switch circuit suitable for use as a delay map forming device in a fused array sector scanning type ultrasonic diagnostic apparatus.
  • a phased array sector scanning ultrasound system is an array of ultrasound transducers.
  • the ultrasonic transducer thus constructed is brought into contact with the subject, the ultrasonic beam is emitted into the subject at different angles so as to perform sector scanning, and the echo signal is processed to process the echo signal inside the subject. This is to obtain a tomographic image.
  • the phase of each echo reception signal from a plurality of ultrasonic transducers is adjusted via a delay map in which the delay time is controlled for each individual reception signal, and the echo reception signals are adjusted to the emission direction of the ultrasonic beam.
  • the reception directivity is synthesized.
  • Such a delay map forming apparatus combines a matrix switch with a delay circuit with a tap.
  • FIG. 10 is a block diagram of a conventional matrix switch used to construct a delay map forming apparatus.
  • 1 is an address decoder for decoding an address signal
  • 2 is a control memory to which an address decoded from the address decoder 1 is given
  • 3 is an analog switch array controlled by a signal from a control memory 2.
  • the address enable signal AE of the control memory 2 and the address signal AO A2 are applied to the address decoder 1.
  • the control memory 2 is composed of a rewritable memory such as a random access memory, and the data DOD 7 is written to an address specified by the address decoder ⁇ ⁇ in accordance with an address enable signal. I have. There are eight address lines, and by writing eight data DOD 7 to each of these address lines, 64 data are stored in the control memory 2. All memory contents are reset by the master reset signal MR.
  • the analog switch array 3 is composed of a plurality of matrix-certified matrixes at the intersections of sharp lines (junctors) and horizontal lines (lines). (Here, 64 switches). Each switch is turned on / off (on / off) according to the memory value corresponding to 1: 1 given from the control memory 2. It is configured. Note that VDD, VEE, and V ss in the figure indicate the power supply voltage.
  • Either of the plurality of ultrasonic transducers receives the respective echo reception signals of one of the junctions JO to J7 and the lines L0 to L7, and the other is connected to each tap of a delay circuit with a tap (not shown).
  • the desired delay map data By writing the desired delay map data into the control memory 2 and determining the on / off state of each switch of the analog switch array 3, the desired reception directivity can be obtained for the echo reception signals of a plurality of ultrasonic transducers.
  • a combined delay time is provided.
  • the contents of the control memory 2 are turned on and off according to the contents of the control memory 2, so that the contents of the control memory 2 are being rewritten. Also, the matrix switch is turned on and off according to the contents being rewritten.
  • control memory 2 since the contents of control memory 2 do not make sense until all data has been rewritten, it is necessary to stop the flow of in or junctor signals while rewriting control memory 2. .
  • the data in the control memory 2 is rewritten each time an echo signal is received, as shown in Fig. 11, in order to switch the receiving directivity according to the sector scan of the ultrasonic beam. That is, if an echo signal is received from time t1 to time t2 in a certain delay map, then from time t2 to time t3, transmission of ultrasound and reception of echo are stopped, and the next time The data in the control memory 2 is rewritten according to the directivity of the echo reception.
  • the time required for rewriting the control memory 2 is, for example, about 40 s when using a total of 640 switches by combining 100 ⁇ 8 ⁇ 8 matrix switches. This consumes much time compared to a single echo reception time of about 2 ⁇ 0 s, which hinders the high-speed repetition rate of ultrasonic transmission and reception.
  • an interface is provided between the control memory and the analog switch array, the content of the control memory is instantaneously read and held by the interface, and the held signal is used as an on / off control signal for the analog switch array. It is characterized by giving.
  • FIG. 5 is a block diagram showing one embodiment of the present invention.
  • FIG. 2 is a block diagram showing an example of the interface in FIG.
  • 3 to 6 are time charts showing operation timings in the circuit according to the present invention.
  • FIG. 9 is a time chart of the operation of the circuit of FIG.
  • FIG. 0 is a block diagram of a conventional example
  • FIG. 11 is a time chart showing operation timing in the conventional circuit.
  • FIG. 5 is a block diagram showing one embodiment of the present invention.
  • the same parts as in FIG. 0 are denoted by the same reference numerals.
  • 1 differs from the conventional example of FIG. 1 in that first and second control memories 2a and 2b for inputting address line select signals SO, S1 to S15 from an address decoder 1 are provided.
  • An interface 4 for transmitting output data from the first and second control memories 2a and 2 to the analog switch array 3 is provided.
  • the address decoder 1 receives an address enable signal AE and address signals AO to A3 and outputs address line select signals SO to S15.
  • Address line select signals SO to S7 and S8 to S15 are applied from the address decoder 1 to the first and second control memories 2a and 2b, respectively, and the data signals DO to D7 and the master reset signal are applied to the first and second control memories 2a and 2b.
  • Both signals MR are applied in common, and the first and second control memories 2a and 2b output 64 output data (switch mats), respectively. Rix control signal) is output.
  • the interface 4 receives the output data of the control memories 2 a and 2, the interface enable signal IE and the highest-order address signal A 3, and outputs 64 switch matrix control signals to the analog switch array 3. Output.
  • the address decoder 1, the first and second control memories 2a and 2b, and the interface 4 all handle digital signals.
  • the analog switch array 3 connects lines (input lines) L0 to L8 and junctors (output lines) JO to J8 via a switch that is turned on by a control signal from the interface 4, and passes analog signals. Let it.
  • the address signals AO to A3 applied to the address decoder are decoded when the address enable signal AE goes to "H" level, and one of the line select signals SO to S15 goes to "H” level. .
  • the most significant address bit A3 of the address signal is a puncture select signal for specifying which of the first and second control memories is to be written.
  • Each of the first and second control memories 2a and 2b writes the data inputs DO to D7 to the dress line where the line select signal is at "H" level, and stores the data.
  • each line select signal is set to the "H" level
  • data is written to each address line one after another, and after data is written to all of the second and second control memories 2a and 2b, However, in the case of this embodiment, a total of ⁇ 28 pieces of data are stored. All of the stored data can be reset by providing a master reset signal MR to the first and second control memories 2a and 2b as necessary.
  • the interface 4 has 64 control signals from the first and second control memories 2a and 21), and 64 control signals from the control memory that has not been punctured out of the 64 matrix switch control signals.
  • the interface enable signal IE is at “H” level, these control signals are fetched and held in the holding means, and these held control signals are supplied to the matrix switch 3.
  • the 8x8 matrix switches of the analog switch array 3 are turned on / off according to the content of the control signal from the interface 4, and the input between the line and the junction is switched.
  • the off state is set according to the data previously written to the control memory.
  • FIG. 2 is a block diagram showing an example of the interface 4 in FIG. Here, a circuit per data unit of the control memory is shown, but actually 64 such circuits are provided in the interface 4.
  • the circuit shown in FIG. 2 is an AND gate in which the control signal from the first control memory 2a is applied to one input terminal, and the most significant address signal A3 is inverted and applied to the other input terminal.
  • the control signal from one of the first and second control memories 2a and 2b is transferred to the gate G2 according to the highest address signal A3.
  • the selected control signal is stored in the flip-flop FF and supplied to the analog switch array 3 by the interface enable signal IE.
  • the matrix switch of the analog switch array 3 is turned on and off according to the stored value of the flip-flop FF, and this state occurs when the interface enable signal IE is inverted and the switch circuit LC is blocked. Is also maintained. Accordingly, during this time, the contents of both the control memories 2a and 2b can be rewritten. That is, the control memories 2a and 2b can be rewritten without affecting the ON / OFF state of the matrix switch of the analog switch array 3.
  • a hold capacitor may be used instead of the flip-flop FF. In this case, a stray capacitance of a control signal line of each matrix switch of the analog switch array 3 can be used as the hold capacitor.
  • the contents of the first and second control memories 2 a and 2 are as follows. Rewriting can be performed at any time in parallel with the reception of the echo. In other words, the contents of the control memory 2a are rewritten for the next mode 2 by the control signal held in the holding means of the interface 4 to the mode receiving the mode 1 echo, and the mode 2 starts 2 At this point, the contents of the control memory 2a are transferred to the holding means by the interface 4, and the on / off state of the matrix switch is switched to the mode 2 mode.
  • control signal for mode 3 is written from the time t1 when the writing of the control memory 2a is completed to the time 14 when the echo reception of the mode 3 starts, and at the time t4. Transfer to interface 4 holding means. Also, the control memory 2a, whose contents have been transferred to the holding means at the time t2, can start rewriting for the mode 4 from the time t3 as soon as the writing of the control memory 2b is completed.
  • FIG. 4 is a time chart showing operation timings when it is assumed that the present invention is applied to an X-fed array sector scanning ultrasonic diagnostic apparatus with Doppler.
  • the control signals for the B mode and the D mode (Dobbler mode) are mapped alternately to the control memories 2a and 2b.
  • neither control memory is rewritten to eliminate the effects of noise associated with memory rewriting.
  • the delay map in B mode is different for each echo reception, but in D mode, the delay map is repeated for each echo reception unless the sample position is changed. Therefore, the control memory 2a on the other hand only has the initial settings, and does not require rewriting.
  • the rewriting of the delay map for the B mode may be performed during the echo reception period in the D mode if the range gate period RG is excluded as shown in FIG.
  • the focal lengths of the received waves F1, F2, F3, can be performed by writing appropriate control signals and transferring them to the holding means of interface 4.
  • the length of one echo reception continuation is 200 ⁇ s and the time required for rewriting the delay map is 40 s, the maximum of five steps of dynamic focus is possible.
  • FIGS 7 and 8 are block diagrams showing still another embodiment of the present invention. 7th In the embodiment, three control memories such as 2a, 2b and 2c are provided, and the interface 4 has three control memories by the upper two bits A3 and A of the address signal. The control signals from any one of the memory 2a, 2b, and 2c are selected.
  • FIG. 8 In the embodiment shown in FIG. 8, one control memory is used.
  • the analog switch array 3 is controlled by the contents of the holding means in the interface 4, the contents in the control memory 2 are rewritten.
  • FIG. 9 shows operation timings in the case of performing echo reception in the B mode and the D mode according to such an embodiment.
  • Rix switch circuit can be realized.
  • the transition between the modes can be performed instantaneously without rewriting the control memory.

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Description

明 細 書
マ卜リックススィッチ回路
〔技術分野〕
本発明は、 フヱィズドアレイセクタ走査型超音波診断装置におけるディレイマップ 形成装置として用いるのに好適なマ卜リックススイッチ回路に関する。
〔背景技術〕
フェイズドアレイセクタ走査型超音波診断装置は、 複数の超音波振動子のアレイで
' 構成される超音波卜ランスデューサを被検体に接触させ、 超音波ビームを被検体内に セクタ走査を行うように煩次角度を変えて発射し、 そのエコー信号を処理して被検体 内部の断層像を得るものである。 ここで、 複数の超音波振動子からの各エコー受信信 号は、 遅延時間が個々の受信信号毎に制御されるディレイマップを介して位相合わせ が行われ、 超音波ビームの発射方向に合せた受波指向性の合成が行われる。 このよう なディレイマップ形成装置は、 マトリツクススィツチにタツプ付遅延回路を組合せて
- 構成される。 ， ' ·
第 1 0図は、 ディレイマップ形成装置を構成するのに用いられている従来のマ卜リ ックススイッチのブロック図である。 図において、 1はアドレス信号をデコードする アドレスデコーダ、 2はアドレスデコーダ 1からデコードされたアドレスが与えられ るコントロールメモリ、 3はコントロールメ½リ 2からの信号によって制御されるァ ナログスィッチアレイである。 ここでは、 8 x 8マ卜リックススイッチを用いた場合
- を示している。 アドレスデコーダ 1には、 コントロールメモリ 2のアドレスイネープ ル信号 A Eと、 アドレス信号 AO A2 が印加されている。 コントロールメモリ 2は、 例えばランダムアクセスメモリのような書替え可能のメモリで構成され、 アドレスデ コーダ Ίが指定するアドレスに、 データ D O D 7 がアドレスイネ一アル信号に従つ て書込まれるようになつている。 アドレスラインは 8本あり、 これらのアドレスライ ンにそれぞれ 8個のデータ D O D 7 が書込まれることにより、 コン卜ロールメモリ 2には 6 4個のデータが記億される。 又、 マスタリセッ卜信号 M Rによって、 全メモ リ内容がリセットされるようになっている。 アナログスィッチアレイ 3は、 鋭ライン (ジャンクタ） と横ライン （ライン） の各交点にマ卜リクス状に配證された複数個 (ここでは 6 4個） のスィッチで構成されており、 各スィッチが、 コン卜ロールメモ リ 2から与えられる 1 ： 1 に対応するメモリ値に応じてオン， オフ （入ノ切） するよ うに構成されている。 尚、 図の VDD, VEE, V ssは電源電圧を示している。
ジャンクタ J O 〜 J 7 とライン L0 〜し 7 のいずれか一方には複数の超音波振動子 の個々のエコー受信信号が導かれ、 他方は図示しないタップ付遅延回路の各タップに 接続される。 コントロールメモリ 2に所望のディレイマ プデータを書込んで、 アナ ログスィッチアレイ 3の各スィッチの入 Z切状態を定めることにより、 複数の超音波 振動子のエコー受信信号に、 所望の受波指向性に合せた遅延時間が与えられる。 このような構成の従来のマ卜リクススイッチ回路においては、 コントロールメモリ 2の内容により、 ラインとジャンクタ間の入 Z切を行うものであるために、 コント口 ールメモリ 2の内容を書き換えている最中も、 書替え途中の内容に応じたマ卜リクス スィッチの入 Z切が行われる。 しかし、 コントロールメモリ 2の内容は、 全部のデー タの書き換えが終わらないうちは意味をなさないので、 コントロールメモリ 2を書き 換えている間は インあるいはジャンクタの信号の流通を止めておく必要がある。 超音波ビームのセクタスキャンに合せて受波指向性を照次切換えるために、 コン卜 ロールメモリ 2のデータは第 1 1図のように、 エコー信号を一回受信するたびに書替 えられる。 すなわち、 あるディレイマップで時刻 t 1 から t 2 までエコー信号を受信 したとすると、 その後時刻 t 2 から t 3 までの間は、 超音波の送波もエコーの受信も 停止して、 次の回のエコー受信の指向性に合せてコントロールメモリ 2のデータ書替 えを行う。 コントロールメモリ 2の書替えに要する時間は、 例えば、- 8 x 8マ卜リッ クススイッチを 1 0 0個組合せて合計で 6 4 0 0個のスィッチを利用する場合、 約 4 0 s である。 これは、 一回のエコー受信時間が約 2〇0 s であるのと比べるか なり大きな時間の消費であり、 それだけ超音波送受信の繰返しレー卜の高速化を阻害 している。
〔発明の開示〕
本発明の目的は、 コントロールメモリの内容の書き換えが、 ラインとジャンクタの 入 Z切状態に影響を与えることなく行え、 このためラインとジャンクタ間の信号の流 通がコントロールメモリの書替え期間中も継続できるマ卜リックススィッチ回路を提 供することにある。
本発明は、 コン卜ロールメモリとアナログスィッチアレイ間に、 インターフェイス を設け、 このインターフェイスで、 コントロールメモリの内容を瞬間的に読み出して 保持し、 この保持信号をアナログスィッチアレイに入/切制御信号として与えるよう にしたことを特徴とする。
(図面の簡単な説明）
第 Ί図は本発明の一実施例を示すプロック図、
第 2図は第 Ί図におけるインターフェースの一例を示すブロック図、
第 3図乃至第 6図は本発明実施例回路における動作タイミングを示すタイムチヤ一 卜、
第 7図及び第 8図は本発明の他の実施例のブロック図、
第 9図は第 8図の回路の動作のタイムチヤ一卜、
第 Ί 0図は従来例のブロック図、
第 1 1図は従来回路における動作タイミングを示すタイムチャートである。
〔発明を実施するための最良の形態〕 一
以下、 図面を参照して本発明の実施例を詳細に説明する。
第 Ί図は、 本発明の一実施例を示すブロック図である。 第 Ί 0図と同一部分には、 周一の符号を付して示す。 この図において、 第 1〇図の従来例と異なる部分は、 アド レスデコーダ 1からのアドレスラインセレクト信号 SO , S1 , 〜S15を入力する第 1 , 第 2のコントロールメモリ 2a , 2b を設けると共に、 第 1 , 第 2のコン卜ロー ルメモリ 2a , 2 からの出力データをアナログスィッチアレイ 3に伝えるインター フェース 4を設けた点である。
アドレスデコーダ 1は、 アドレスィネーブル信号 AE及びアドレス信号 AO〜A3 を入力とし、 アドレスラインセレクト信号 SO〜S15を出力する。 第 1及び第 2のコ ン卜ロールメモリ 2a及び 2b には、 アドレスデコーダ 1から、 それぞれアドレスラ インセレク卜信号 SO〜S7及び S8〜S15が印加されると共に、 データ信号 DO〜 D7 とマスターリセッ卜信号 MRがいずれも共通に印加されており、 第 1 , 第 2の各 コン卜ロールメモリ 2a , 2b からは、 それぞれ 64個の出力データ （スィッチマ卜 リックス制御信号） が出力される。
インターフェース 4は、 コン卜ロールメモリ 2a ， 2 の出力データと、 インター フェースイネ一プル信号 I Eと、 最上位アドレス信号 A3 とが印加され、 64個のス イッチマ卜リックス制御信号をアナログスィッチアレイ 3に出力する。 ァドレスデコ ーダ 1、 第 1 , 第 2のコントロールメモリ 2a , 2b及ぴインターフェース 4は、 何 れもディジタル信号を扱っている。 アナログスィッチアレイ 3は、 ライン （入力線） L0〜し 8 とジャンクタ （出力線） JO〜J8 とを、 インタ一フェース 4からの制御 信号によってオンとなるスィッチを介して接続し、 アナログ信号を通過させる。
このように構成した装置の動作を説明すれば、 以下の通りである。
アドレスデコーダ に印加されたアドレス信号 AO〜A3 は、 アドレスィネーブル 信号 AEが "H" レベルとなった時、 デコードされ、 ラインセレク卜信号 SO〜S15 のうちの 1本が " H" レベルとなる。 アドレス信号の最上位アドレスビッ卜 A3 は第 1 , 第 2のコントロールメモリのどちらに書込みを行うかを指定するパンクセレク卜 信号となる。 第 Ί， 第 2の各コントロールメモリ 2a ， 2bは、 何れもラインセレク 卜信号が "H" レベルとなった ドレスラインにデータ入力 DO〜D7 を書込み、 そ のデータを記憶する。 各ラインセレク卜信号を照次 "H" レベルとし、 次々と各アド レスラインにデータの書込みを行い、 第 Ί， 第 2のコン卜ロールメモリ 2a , 2bの 全てにデータを書込んだ後は、 これらには本実施例の場合、 合計で Ί 28個のデータ を格納したことになる。 格納されたデータは、 必要に応じてマスターリセッ卜信号 M Rを第 1 , 第 2のコントロールメモリ 2a , 2b に与えることによって全てリセッ卜 することができる。
インターフェース 4は、 第 1， 第 2のコントロールメモリ 2a , 21) からそれぞれ 出力される 64個のマ卜リックススイッチ制御信号のうち、 パンクセレクトが行なわ れていない方のコントロールメモリの 64個の制御信号をセレク卜し、 インターフエ ースィネーブル信号 I Eが " H" レベルのときにそれら制御信号を取込んで、 保持手 段に保持し、 これら保持した制御信号をマトリクススィッチ 3に与える。 これによつ て、 アナログスイッチアレイ 3の 8x8個のマ卜リックススィッチは、 インターフエ ース 4からの制御信号の内容に応じてオン/オフとなり、 ラインとジャンクタ間の入 /切状態が、 コン卜ロールメモリに予め書込んだデータの通りに設定される。
第 2図は、 第 1図におけるインターフェース 4の一例を示すプロック図である。 こ こではコントロールメモリのデータ Ί個当たりの回路を示しているが、 実際には 6 4 個のこのような回路がインターフヱース 4内に設けられている。 第 2図の回路は、 第 1のコン卜ロールメモリ 2 a からの制御信号が一つの入力端に印加され、 他の一つの 入力端に最上位アドレス信号 A3 が反転して印加されるアンドゲート と、 第 2の コン卜ロールメモリ 2 b からの制御信号が一つの入力端に印加され他の一つの入力端 に最上位アドレス信号 A 3 がそのまま印加されるアンドゲー卜 G 2と、 両ゲー卜 G 1 , G 2の出力信号のオアをとるオアゲート G 3と、 このオアゲート G 3の出力をインタ 一フェースィネーブル信号 I Eに従って新続するスィッチ回路 L Cと、 スィッチ回路 L Cを通過した信号を記億するフリップフロップ F Fとで構成されている。
このように構成されたインターフェイス 4において、 最上位アドレス信号 A 3 に従 つて、 第 Ί , 第 2のコン卜ロールメモリ 2 a , 2 b の何れか一方からの制御信号がァ ンドゲ一卜 G 2によってセレクトされ、 このセレク卜された制御信号がインタ ーフヱースィネーブル信号 I Eによって、 フリップフロップ F Fに記億されてアナ口 グスィッチアレイ 3に与えられる。 このため、 アナログスィッチアレイ 3のマ卜リク ススィッチは、 フリップフロップ F Fの記億値に従って入 Z切となり、 この状態は、 インターフェイスィネーブル信号 I Eが反転してスィッチ回路 L Cが遮新状 になつ ても維持される。 従って、 この間に、 コン卜ロールメモリ 2 a ， 2 b のどちらもその 内容を書替えることができる。 すなわち、 アナログスィッチアレイ 3のマ卜リクスス イッチの入 Z切状態に何等の影響も与えることなく、 コントロールメモリ 2 a , 2 b の書替えを行うことができる。 尚、 マ卜リクススイッチ制御信号を保持する手段とし ては、 フリップフロップ F Fに代えて、 ホールドコンデンサを使用してもよい。 この 場合、 ホールドコンデンサとしては、 アナログスィッチアレイ 3の各マ卜リツクスス イッチの制御信号線が有している浮遊容量を利用することもできる。
このような本発明のマ卜リクススイッチ回路を超音波診断装置のディレイマップ形 成装置として利用した場合、 例えば次のような利用が可能である。 先ず、 第 3図に示 すタイムチャートのように、 第 1 , 第 2のコントロールメモリ 2 a , 2 の内容は、 エコー受信に並行して随時書替えが可能となる。 すなわち、 インターフェイス 4の保 持手段に保持した制御信号によって、 モード 1のエコー受信をしている閻に、 コント ロールメモリ 2 a の内容を次のモード 2用に書替え、 モード 2が開始する 2 の時点 で、 インターフェイス 4によりコントロールメモリ 2 a の内容を保持手段に移し、 マ 卜リクススイッチの入 Z切状態をモード 2用に切換える。 一方コントロールメモリ 2 b については、 コントロールメモリ 2 a の書き込みが完了した時点 t 1 からモード 3 のエコー受信の開始時点 1 4 までの間にモード 3用の制御信号の書き込みを行い、 t 4 時点でインターフヱイス 4の保持手段に移す。 また、 t 2 時点で内容を保持手段に 移したコントロールメモリ 2 a は、 コントロールメモリ 2 b の書き込みの完了次第、 t 3 時点からモード 4用の書替えを始めることができる。
第 4図は、 ドップラー付フ Xィズドアレイセクタ走査型超音波診断装置に適用する ことを想定した場合の動作タイミングを示すタイムチヤ一卜である。 この場合には、 Bモードと Dモード （ドッブラモード） 用の制御信号をコントロールメモリ 2 a と 2 b.に交互にマッピングすることとなるが、 微弱な信号を取り扱う 0モードのエコー受 信の最中には、 どちらのコントロールメモリの書替えも行わないようにしてメモリの 書替えに伴うノイズの影響を無くしている。 なお、 Bモードのディレイマップは、 1 回のエコー受信ごとに異なるが、 Dモードにおいては、 サンプルポジションを変更し ない限り、 毎回のエコー受信とも周じディレイマップでラわれる。 従って、 一方のコ ン卜ロールメモリ 2 a は初期設定のみで、 書替えは不要となる。 なお、 Bモード用の ディレイマップの書替えは、 第 5図のようにレンジゲー卜期間 R Gを外すのであれば、 Dモードのエコー受信期間中に行ってもよい。
また、 第 6図に示すように、 例えば一方のコン卜ロールメモリ 2 a 側に、 Bモード におけるエコー受信時に、 それぞれ異なった受波の焦点距離 F 1 , F 2 , F 3…とな るような制御信号を顆次書込んでインターフェイス 4の保持手段に移せば、 セクタ走 査におけるリアルタイムダイナミックフォーカスを行うことができる。 因みに、 1回 のエコー受信継続時圜が 2 0 0 ^ s 、 ディレイマップ書替えに要する時間が 4 0 s とすれば、 5段のダイナミックフォーカスが最大可能である。
第 7図及び第 8図は、 本発明の更に別の実施例を示すブロック図である。 第 7 ϋの 実施例では、 コン卜ロールメモリを 2 a , 2 b , 2 c のように 3個設け、 インターフ エース 4は、 アドレス信号の最上位 2ビッ卜 A 3 ， A によって、 3.個のコン卜ロー ルメモリ 2 a , 2 b , 2 c の何れか一つからの制御信号をセレク卜するように構成し たちのである。
第 8図の実施例では、 コントロールメモリを 1個としたものである。 この例では、 インターフヱース 4内の保持手段の内容でアナログスィツチアレイ 3が制御されてい る間に、 コン卜ロールメモリ 2内の内容が書替えられる。 このような実施例によって Bモードと Dモードのエコー受信を行う場合の動作タイミングを第 9図に示す。 以上説明したように、 本発明によれば、 ラインとジャンクタの入/切状態を維持し たまま、 即ち、 信号がスィッチを通過している状態でコントロールメモリの内容を書 替えることのできるマ卜リックススィツチ回路が実現できる。
本発明のマ卜リックススイツチ回路を用いて、 超音波診断装置におけるディレイマ ップ形成装置を構成すれば、 各モード間の移行をコントロールメモリの書替えによる おくれなしに瞬時に行うことができる。
以上、 発明を実施するための最良の形態について説明したが、 この技術分野の通常 の知識を持つ者にとっては、 以下の請求の範囲に示されている発明の概念を逸脱する ことなく種々の変形を行うことが可能である。

Claims

請求の範囲
1 互いに交差する複数の信号線の各交点に配置された複数のアナログスィッチを有 するアナログスィッチアレイ （3) 、
このアナログスィッチアレイの個々のアナログスィッチの入 /切を指定する制御信 号を個々のアナログスィッチごとに記憶する書替え可能なコントロールメモリ （2) - および
このコン卜ロールメモリからそこに記億された個々のアナログスィッチごとの制御 信号を取込む信号取込み手段 （ LC) と、 この信号取込み手段によって取込まれた制 御信号を保持する保持手段 （FF〉 とを有し、 この保持手段に保持された制御信号を アナログスィッチアレイの個々のアナログスィッチに与えるインターフェイス （4) を具備するマ卜リックススィッチ回路。
2 互いに交差する複数の信号線の各交点に配置された複数のアナログスィッチを有 するアナログスィッチアレイ （3) 、 一
このアナログスィッチアレイの個々のアナログスィッチの入/切を指定する制御信 号を個々のアナログスィッチごとに記億する書替え可能な複数のコントロールメモリ ( 2a , 2b , 2c ) 、 および
これら複数のコン卜ロールメモリのうちの一つを選択する選択手段 （G1 , G2) と、 選択されたコン卜ロールメモリからそこに記億された個々のアナログスィッチご との制御信号を取込む信号取込み手段 （ LC〉 と、 この信号取込み手段によって取込 まれた制御信号を保持する保持手段 （FF) とを有し、 この保持手段に保持された制 御信号をアナログスィッチアレイの個々のアナログスィッチに与えるインターフェイ ス （4〉
を具備するマ卜リックススィッチ回路。
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