WO1983003502A1 - Up/down counter control circuit - Google Patents

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WO1983003502A1
WO1983003502A1 PCT/JP1983/000093 JP8300093W WO8303502A1 WO 1983003502 A1 WO1983003502 A1 WO 1983003502A1 JP 8300093 W JP8300093 W JP 8300093W WO 8303502 A1 WO8303502 A1 WO 8303502A1
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WO
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data
signal
circuit
terminal
output
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Application number
PCT/JP1983/000093
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English (en)
French (fr)
Inventor
Corporation Sony
Original Assignee
Yamada, Takaaki
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Publication date
Application filed by Yamada, Takaaki filed Critical Yamada, Takaaki
Priority to DE8383900971T priority Critical patent/DE3380336D1/de
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
    • H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
    • H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
    • H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
    • H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/86—Pulse counters comprising counting chains; Frequency dividers comprising counting chains reversible

Definitions

  • the present invention is suitable for use in a freeze-lock loop synthesizer receiver.
  • FIG. 110 As such an up-down counter control circuit, for example, a circuit as shown in FIG. 110 has been conventionally proposed. That is, in FIG. 1, (1) is an input terminal to which an up-down counter control signal is supplied, (2) is an up-down counter controller, () is an up-down counter, and (4) is an up-down counter. Input terminal to which the lock signal is supplied,) is the shift register, (6) is the input terminal to which the latch clock signal is supplied, 15 (7) is the AND gate circuit, and (8) is the serial gate. An input terminal to which an analog signal is supplied, and (9) is an input terminal to which a shift clock signal is supplied. In the normal mode, the serial data from the input terminal (S) is input to the shift register in synchronization with the clock signal from the input terminal (9).
  • the gate circuit (7) is opened by the signal Sc as shown in FIG. 2 from the abddown controller ( 2 ), and the shift is performed by the output of the AND circuit (7). Register) again The counter is returned to). After that, an up-down clock signal Se as shown in Fig. 2E from the input terminal i) is accepted, and the contents of the down-counter (3) are changed to the UP direction.
  • serial data signals and shift clocks are used to transfer serial data from a control circuit (not shown) such as a micro-processor. It is necessary to transfer the lock signal and the latch clock signal.
  • the above-mentioned down-counter had to send the buff-down mouth hook signal and the ab-down control signal for the control of), and many control lines were required.
  • a first object of the present invention is to provide an up / down counter control circuit which eliminates the above disadvantages.
  • the timing control unit includes a timing control unit to which a latch signal, data, and a clock signal are supplied, a data storage unit, and an up / down counter.
  • the first level (0 or 1) of the latch signal is detected under the control of the means, and the data is stored in the data storage means in synchronization with the clock signal.
  • the second level (1 or 0) of the latch signal is detected in the up-down mode, and the content of the above-mentioned down counter is changed according to the level of the above-mentioned data synchronized with the above-mentioned clock signal.
  • An up-down control circuit is provided.
  • FIG. 1 is a system diagram showing an example of a conventional circuit
  • FIG. 2 is a diagram for explaining the operation of FIG. 1
  • FIG. 3 is a system showing an embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing an example of a main part of the present invention
  • FIG. 9 is a diagram showing a main part of FIG.
  • FIG. 10 is a connection diagram showing an example of a specific circuit configuration
  • FIG. 10 is a diagram for explaining the operation of FIG. 8
  • FIG. 11 is a circuit diagram showing another example of the main part of the present invention
  • FIG. FIG. 12 is a diagram for explaining the present invention
  • FIG. 13 is a circuit diagram showing an example of still another main portion of the present invention.
  • (11) is a programmable divider
  • (13) is an up / down counter
  • (14) is a shift register
  • (15) is a latch picture
  • (16) is a reference divider
  • (19) is the timing controller.
  • FIG. 3 shows the overall configuration of the present embodiment.
  • the voltage controlled oscillator of the PLL circuit is divided by the prescaler.
  • the input terminal to which the divided output is supplied. (11) is, for example, F U
  • Programmable frequency divider consisting of 18-bit counter for TV input and 16-bit counter for AM input, (12) is a multiplexer, (13) is an 18-bit up / down counter. (14) is
  • 20-bit shift register (15) is a 19-bit latch circuit
  • (16) is a reference divider consisting of 14 bits
  • (17) is
  • a reference oscillator that sets the reference to .5 MHz and can maintain 100 kHz to 10 MHz.
  • the timing controller (19) is
  • each of these terminals has a control signal input terminal
  • Control signals corresponding to (20), (21) and (22) are
  • (23) is a 1N divider having an N value of, for example, 12, and generates a system clock at its output terminal (24).
  • (25) and (26) if a tristate Tobaffa, the phase comparator in the normal operation mode when the control signal is beta 1 beta to be marked addition to the control signal input terminal (27)
  • the output of (18) has two independent equivalent output terminals (28) ⁇ and (29)
  • the output terminals (28) and (29) are forced to be in a high impedance state at ⁇ 0 "
  • bit processing values of the above circuits can be arbitrarily changed according to the number of bits of data to be extracted.
  • a bi-bit code ciphered with 20 bits as shown in FIGS. 4 and 5 is used. That is, Fig. 4 shows the control input data of the reference frequency divider (16), etc., which should be called initial state setting data, and must be input at power-on and when switching bands. is there.
  • R. ⁇ R 13 is R. Is a binary value with LS ⁇ , and represents the value of the frequency division number given to the reference frequency divider (16) by these 14 bits.
  • PI i and PI 2 are used to determine the signal input terminals.
  • the input side of the programmable frequency divider (11) has three input terminals for AM, FM, and TV (not shown). These terminals are specified by a combination of two bits of PIlt PI2. For example, when (PI1, PI2) is (1, 0),
  • the signal input terminals of AM, (0,, 1) are set to FM and the signal input terminals of (1, 1,) are set to TV.
  • a and B are prescaler controls and
  • Figure 5 shows data for determining the frequency division ratio of the programmable frequency divider (11).
  • N. ⁇ N i7 is N. Is the LSB, and this 18 bits represent the value of the frequency division number given to the programmable frequency divider (11).
  • the actual division number P it was above mentioned, unlike connexion by the or choose which terminal as a signal input by a combination of PI 2, for example, when for AM, each signal input terminal for an FM and TV has been selected
  • the range of the division number is 4 ⁇
  • T 2 is intended to be used for selection of the test mode is always "are 0 '.
  • C La Tutsi side above same input data in normal operation state is not performed test
  • control signal input methods there are two control signal input methods.
  • the data capture mode is the same as that of the micro computer.
  • the data is latched. At this time, the input data is transferred to either the programmable frequency divider (11) or the reference frequency divider (16) depending on the final bit of the data, that is, the state of C in FIGS. 4 and 5.
  • the latched data is taken into the programmable frequency divider (11). On the other hand, if the value is 0, the reference frequency divider (16) is controlled. Since it is input data, the latched data is taken into the reference frequency divider (16).
  • a 20-bit signal which is the control input data of the reference frequency divider (16) as shown in Fig. 4, is output from the controller (19) and fetched, and then, as shown in Fig. 5, Programmable frequency divider (11) All internal states are set by sending a 20-bit signal that is setting data. In other words, in the initial setting, it is necessary to input a total of 40 bits of data in two steps, but change the reception frequency within the same band.
  • the mode becomes the up-down mode.
  • the number of divisions of the programmable frequency divider (11) can be reduced by ⁇ by using the data acquisition terminal (33), that is, the LAT terminal of the controller (19) is set to “1”.
  • the data is taken in from the shift register (14) and changes to the up-down mode at the same time, and the DIN terminal of the controller (19) is supplied from the microphone port computer as shown in Fig. 7B.
  • the content of the up-down counter (13) increases by one at the rise of the clock (Fig. 7C) of the CLK pin of the controller (19).
  • the LAT terminal of the controller (19) becomes "'0", it returns to the normal mode, and at the same time, the contents of the up-down counter (13) are loaded into the shift register (14).
  • the clock can be extracted from terminal (33) by inputting a clock to the CLK terminal of the controller (19), so that the current division number of the programmable frequency divider (11) can be obtained. Since the contents of the shift register ⁇ 14) are output continuously from the terminal (33), this is returned to the controller (19) again, so that the signal from the controller (19) can be output. Confirmation of transmission data is also possible.
  • FIG. 8 shows an example of a specific circuit configuration of the timing controller (19).
  • the control signal input terminal (20) is connected to the input terminals of the NOR circuits (41> and (42) via an inverter (40), and the control signal input terminal (21) is connected to the NOR circuit ( 41) and the NOR circuit via the inverter (43).
  • the control signal input terminal (21) is connected to the input terminal I of a delay circuit, for example, a flip-flop circuit (46), and to one input terminal of the AND circuit (47).
  • the output terminal Q of the flip-flop circuit (46) is connected to the trigger T of the flip-flop circuit (48), and the inverted output terminal Q is connected to the other input terminal of the flip-flop circuit (47). Connected.
  • the control signal input terminal (22) is connected to the set element S of the flip-flop circuit (48), and the flip-flop circuit (48) is connected via the inverter (49).
  • the reset output R of the flip-flop circuit (48) is connected to the input terminal I of the delay circuit, for example, the flip-flop circuit (50).
  • the output Q terminal of the flip-flop circuit (50) is connected to a delay circuit such as a flip-flop circuit.
  • Circuit (52) is connected to each input terminal of the flip-flop circuit (50), and the anti-tilt output terminal “ ⁇ ” of the flip-flop circuit (50) and the output terminal Q of the flip-flop circuit (51) are connected to the AND circuit (53 ), And the output terminals of AND circuits (52) and (53) are connected to the respective input lines of NOR El path (54).
  • the output terminal Q of the flip-flop circuit (51) is connected to the input terminal I of the delay circuit, for example, the flip-flop circuit (55), and is connected to the input terminal I of the flip-flop circuit (55).
  • the output terminal Q is connected to an input terminal I of a delay circuit, for example, a flip-up circuit (56). Then, the output terminal Q of the flip-flop circuit (55) and the inverted output terminal Q of the flip-flop circuit (56) are connected to each input ⁇ of the AND circuit (57), and the flip-flop ⁇
  • the output terminal of the flip circuit (56) and the output terminal Q of the flip-flop circuit (56) are connected to each input terminal of the AND circuit (58).
  • the output terminals of the AND circuits (57) and (58) * and the output terminal of the AND circuit (47) are connected to the respective input terminals of the NOR circuit (59).
  • the output terminal (60) connected to the shift register (14) (Fig. 3) is derived from the output terminal of (54), and the up-down counter (13) and the output terminal of the NOR circuit (59) are derived from the output terminal of the NOR circuit (59).
  • the output terminal (61) connected to the latch image (15) (both in Fig. 3) is derived, and the inverted output terminal of the flip-up circuit (55) is connected to the up-down counter (
  • the output terminal (62) connected to 13) is derived, and each flip-flop surface used as a delay circuit (46), (50)
  • (51), (55) and (56) are FETs (63) and (64) forming a delay unit and FETs (65) to (65) forming a hysteresis unit.
  • a load signal LDT as shown in Fig. 10J is output to (61), which changes the contents of the shift register (14) (Fig. 3) to the up-counter (13) (3 (Fig.)
  • the shift register that is obtained from the clock signal CLK shown in Fig. 10C from the control signal input terminal (20) to the output terminal (44) via the NOR circuit (41)
  • the shift clock signal SFCLK for (14) is
  • the output terminal Q of the flip-flop circuit (46) is connected to the output terminal Q of the flip-flop circuit (46) after a predetermined delay time in synchronization with the change of the signal L AT from “0” to “1 *”.
  • An output signal S i as shown in FIG. D is output and supplied to the trigger terminal T of the flip-flop circuit (48).
  • This flip-flop circuit (48) outputs the input signal as it is when the level of the trigger terminal T is "1", for example, but keeps the previous state when it is "0". Therefore, if the level of the trigger terminal T changes from "0" to * 1 55 due to the application of the signal S JL, the control signal input terminal
  • the signal DIN as shown in Fig. 10B supplied from (22) is output to the inverted output terminal of the flip-flop circuit (48) as it is as the output signal S as shown in Fig. 10E. Derived as 2 .
  • the signal S 2 is sequentially subsequent flip-flop circuit (50), (51), (55) and
  • the contents of the up-counter (13) are temporarily made to wait in the shift register (14) before the generation of the up-down signal U /, and returned to the up-down counter (13) at the same time when the signal / ⁇ is fetched. What is done is based on how to make an up-down counter.If you want to make an up-down counter regularly, if data is latched to the up-down counter before the up-down counter is switched, This is because the down-counter will be blasted.
  • the signal from the output terminal (45) depends on the level of the signal DIN of the input terminal (22) for instructing the up / down mode. It is decremented or decremented by 1 at the rising edge of the clock signal UDCLK (Fig. 10N).
  • the contents of the A Ppudau Nkau printer (13) the level of the signal DIN "when the 1 a increases by one at the rising every time click lock signal UDCLK is input," when the 0 " Every time the clock signal UDCLK is input, it decreases by 1 at the rising edge.
  • the content of the load is the oice register (13) is shifted Useful Russia Kkushin and changed to from beta 1 a "in synchronization with a change in the" beta 0 from "1" signal LAT 0 " ⁇ Input SFCLK (Fig. 10M) to shift register (14)
  • the output signal (33) (Fig. 3) can be taken out, and the current number of divisions of the programmable frequency divider (11) (Fig. 3) can be known. .
  • a load signal LDT is generated as shown in Fig. J, which returns the contents of the shift register (14) to the up-counter (13).
  • Figure 1 shows an example of the specific circuit configuration of the up-counter (1), shift register (14), and latch circuit (15).
  • the output terminal (45) for outputting the up / down clock signal UDCLK is connected to the clock terminal ⁇ of the flip-flop circuit (13a) of the up-down counter (13),
  • the output terminal Q and the inverted output terminal of the eleventh circuit (13a) are switch circuits.
  • the switch circuits (13b), (13d), (13f) ... are connected to the contact a side in down mode, and the contact b side in up mode. Is switched to
  • the output terminal (61) for outputting the load signal LDT is connected to the inverter.
  • the circuits (13a), (13c), (13e)... Are in a closed state in which the input signal can be received when the level of the load element L is a predetermined level, for example, ⁇ 1 ".
  • the output terminal (44) that outputs the shift clock signal SFCLK is
  • the flip-flop circuits (14a), (14b), (14c)... (14n) connected in cascade of the register (14) are connected to the clock terminals ⁇ .
  • flip-flop circuits are also provided in a number corresponding to the number of bits according to the number of bits processed by the shift register (14).
  • the output terminal (60) for outputting the load signal LTD is connected to each flip-flop circuit (14a),
  • the ⁇ -terminal is set to "1" and the load is turned off. Further, the input terminal (22) to which the signal DI is applied is connected to the data input terminal D of the flip-flop circuit (14 ⁇ ) and the input terminal (22).
  • the flip-flop circuit for the last bit of the data input to the shift register (14), here the output side of the flip-flop circuit (14 ⁇ ) has the input data of FIGS.
  • the level of code C that determines the latch direction is determined, and the contents of the shift register (14) are distributed to the up / down counter (13) or the latch circuit (15).
  • (14h) is provided. That is, the gate terminal of the transistor (14g) is connected to the inverted output terminal “ ⁇ ” of the flip-flop circuit (14 ⁇ ), and the drain terminal is connected to the flip-down circuit of the bubble counter (13). (13a), (13c), and (13e) are connected to each load terminal L, and the source terminal is grounded.
  • the gate of (14h) is connected to the output terminal Q of the flip-flop circuit (14 ⁇ ), and the drain terminal is connected to the flip-flop circuit (15a) of the latch circuit (15).
  • (15b), (15c) ... are connected to each load element L, and the source element is grounded.
  • the flip-flop circuits constituting the latch circuit (15) are provided in a number corresponding to the number of bits according to the number of bits processed by the latch circuit (15). It is a thing.
  • the output terminal (61) for outputting the load signal LDT is connected to the load element L of the... through an inverter (15d), and the flip-flop circuits (15a), (15b), (15c) ) Each output terminal Q is connected to the reference frequency divider (16).
  • the remaining flip-flop circuit including the flip-flop circuit (14 ⁇ ) for the most recent winter bit of the shift register (14), is shown in FIG. 11 as the flip-flop circuit (14a).
  • (14b>, (14c) ... output terminals Q are the corresponding flip-flop circuits (13a), (13b), (13c), ... of the up-down counter (13).
  • Each input terminal Connected to the respective input terminals I of the flip-flop circuits U5a), (15b), (15c)... Corresponding to the latch circuit (15).
  • the output terminals Q of the flip-flop circuits (13a), (13c), (13e)... Of the up-down counter (13) are connected to the programmable frequency divider (11) (the 3) and to the input terminals I of the corresponding flip-flop H! Paths (14a), (14b), (14c)... Of the shift register (14).
  • the load state on the two sides of each of the flip-flop circuits of the up-counter (13) and the latch circuit (15) is suppressed.
  • the side is substantially in a blind state, that is, the input terminal (22 )
  • the transistor (14h) is turned on when the last bit (C code in Figs. 4 and 5) is "1" and each latch of the latch circuit (15>) is turned on.
  • the signal LAT changes to the up-down mode when it becomes ⁇ 1 ", and the flip-flops of the shift register (14) are switched by the load signal LTD from the output terminal (60).
  • the loop circuits (14a), (14b), (14c)... (14 ⁇ ) are in the load state, the contents of the up-down counter (13) are temporarily transferred to the shift register (14) and output. Same as the generation of the up-down signal UZ from terminal (62) '.
  • a load signal LDT is generated at Bf from the output terminal (61), and the up-counter (13) becomes a load state again and shift register
  • each switch circuit (13b), (13d), (13f) is switched to the contact b side to be in the up mode, and the contents of the up counter (13) are up-down clocks. Increment by 1 at the rise of signal UDCLK.
  • the first 2 figures Dots Toko de A pre Sukerako emissions Toro Lumpur and for ⁇ down lock signal output shown in FIG. 4, B, and the bit Toco one de T 2 of the for te be sampled as shown in FIG. 5
  • Output terminal depending on combination (32) This shows in detail an example of the relational mode between the output signal AO obtained in (FIG. 3) and the output signal BO obtained in the output terminal (31) (FIG. 3).
  • the output terminals (32) and (31) are in the normal mode in which the values of A and B are output as they are, respectively.
  • the unlock state of the phase comparator (18) (Fig. 3) is output to the output terminal (32), and the value of B is output to the output terminal (31).
  • the output signal (RD) of the reference frequency divider (16) is output to the output terminal (32), and the output signal (RD) of the reference frequency divider (16) is output to the output terminal (31).
  • the most significant bit RMB is output, and the test mode of the reference frequency divider (16), which enables the operation check of the reference frequency divider (16), becomes (1, 1, 1) (0, In the case of 1), the output terminal (32) has the output signal PD of the programmable frequency divider (11), and the output terminal (31) has at least the least of the output signals of the programmable frequency divider (11).
  • the test mode of the programmable frequency divider (11) that enables the operation of the programmable frequency divider (11) to be output by outputting the higher-order bits PMB is (1), (1), (1) and (1).
  • FIG. 13 shows an example of a specific circuit configuration for performing the above-described logical processing shown in FIG. 12. Actually, the output elements (31) and (32) in FIG. It is conducted through a gate circuit as shown in Fig. 13.
  • the input terminal (71) to which the lock signal L 0 CK is supplied from the phase comparator (18) (FIG. 3) (substantially the switch (FIG. 3) 30) is connected to one input terminal of the AND picture path (72), and is connected to the shift register (14) or latch picture path (15) (both in Fig. 3).
  • the input terminal (73) to which the unit Ti is applied is connected to the other input terminal of the AND circuit (72) and is connected to one of the ends of the AND circuit (75) via the inverter (74).
  • the input terminal (82) to which the output signal RD of the reference divider (16) (Fig. 3) is supplied is connected to one input terminal of the AND circuit (83), and the programmable divider (11) is connected.
  • the input terminal (96) to which the most significant bit RMB of the output signal of the reference frequency divider (16) is supplied is connected to the other input terminal of the AND circuit (90), and the programmable frequency divider is provided.
  • the input terminal (97) to which the most significant bit PMB of the output signal of (1) is supplied is connected to the other input terminal of the AND circuit (93), and is connected to a bridge scaler (not shown).
  • the input terminal (98) to which the output signal PS0 is supplied is connected to another input terminal of the AND circuit (91).
  • the output terminals of the AND circuits (75) and (72) are connected to the other input terminals of the NOR circuit (77), respectively, and the output terminals of the AND circuits (83), (85), and (88) are connected.
  • ⁇ is connected to each other input terminal of the NOR circuit (79), and each output terminal of the NOR circuits (77) and (79) is connected to each input ⁇ of the NOR circuit (99).
  • the output terminal of the NOR circuit (99) is connected to the gate terminal of the field effect transistor (100), and is connected to the gate terminal of the field effect transistor (102) via the inverter (101).
  • the source terminal of the transistor (100) is grounded, the drain terminal is connected to the source terminal of the transistor (102), and the drain terminal of the transistor (102) is connected to the positive terminal. It is connected to a power supply terminal V DD, drain ⁇ and the connection of the source terminal of the tiger Njisuta (102) ⁇ I 'Ri output terminal of the capital La Njisuta (102) (32) is derived.
  • Each output of the AND circuits (86), (90), (93), and (91) is connected to each input terminal of the NOR circuit (81), respectively, and the AND circuit (80) and the NOR circuit are connected. (81) Each output terminal is connected to each input terminal of the NOR circuit (103).
  • the output of the NOR circuit (103) is connected to the gate terminal of the field effect transistor (104) and is connected to the gate terminal of the field effect transistor (106) via the inverter (105). Connected, the source terminal of the transistor (104) is grounded, and the drain terminal is connected to the source terminal of the transistor (106).
  • the drain terminal of (106) is connected to the positive power supply terminal V DD ,
  • WIPO An output terminal (31) is derived from a connection point between the drain terminal of the transistor (104) and the source terminal of the transistor (106).
  • bit T ⁇ , T 2 are both beta 1 a Dehi "Bruno preparative A, B are both” 0 a output terminal when the (32), each input terminal to the (31) (82), (84) From
  • the output signals RD and PD of the frequency dividers (16) and (11) are output, and the operation of the phase comparator (18) is checked by these.
  • Bit ⁇ , T 2 is bit A in both beta 1 s, B is respectively "I s,” when it is 0 beta, the output signal RD of the reference divider from the input ⁇ (82) (16) Is output to the output terminal (32), and the most significant bit RMB of the reference frequency divider (1 output signal) from the input terminal (96) is output to the output terminal (31).
  • connexion reference divider internal (16) data whether it is correctly transmitted to the most significant bit from the least significant bit is Chiwe Fuku.
  • bit, bit at T 2 are both beta 1 " when the door a, B are respectively ⁇ 0 ". ⁇ 1", the input terminal
  • the output signal PD of the programmable frequency divider (11) from (84) is output to the output terminal (32) and the output signal of the programmable frequency divider (11) from the input terminal (97)
  • the upper bits ⁇ ⁇ ⁇ are output to the output terminal (31), which determines whether the data has been correctly transmitted from the least significant bit to the most significant bit in the programmable frequency divider (11). Checked.
  • the data load signal LDT from the input terminal (87) is output to the output terminal (32) and used as a timing signal, and the preload from the input terminal (98) is used.
  • the scaler output signal PSO is output to the output terminal (31) and is used for checking the operation of the scaler.
  • the first, second, and third signals supplied to the timing control means that is, the timing
  • the signals supplied to the LA ⁇ terminal, DIN terminal and CLK terminal of the switching controller (19) are respectively stored in memory means (shift register) Input data latch signal, serial data input signal and serial data input
  • the second mode that is, in the up-down mode
  • the first, second, and third signals are used in the up-down mode selection signal, the up-down signal, and the serial data.
  • the signal for controlling the up-counter is also used as a signal for serial data transfer.
  • three lines for transmitting serial data and two lines for controlling the up / down counter were required, but three lines for transferring 'serial' data were practically used. Only the control lines required, which simplifies the system.

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Description

明 細 書
ό- 発明の名称 ア ッ プダウ ンカ ウ ンタ制御回路
技術分野
本発明はフヱイズロ ックループシ ンセサイ ザ受信機に用いて好
5 適なア ップダウ ンカ ウ ンタ制御回路に関する。
背景技術
従来、 フェイ ズロ ックループのプログラマブルディ ノヽ'イダの分 周比を可変するためにァップダウ ンカウ ンタが用いられる。
斯の種ァ ップダウ ンカゥ ンタ制御回路として、 従来例えば第 1 10 図に示すようなものが提案されている。 すなわち、 第 1 図におい て、 （1)はァップダウ ンカウ ンタ制御信号が供給される入力端子、 (2)はア ップダウ ンカウ ンタ制御器、 は）はァ ッブダゥ ンカウ ンタ、 (4)はァ ップダウ ンク ロ フク信号が供給される入力端子、 ）はシフ ト レジスタ、 （6)はラ ツチ用ク ロ ッ ク信号が供給される入力端子、 15 (7)はアン ドゲー ト回路、 （8)はシリ アルデ—タ信号が供給される入 力端子、 （9)はシフ ト用ク ロ ック信号が供给される入力嬙子である。 通常モー ドでは、 入力嫱子 (S)からのシ リ ア^データは入力端子 (9)からのク 口 ック信号に同期してシフ ト レジスタ ）に入力される。 また入力嫱子 (6)からのク口 ック信号 ^より アツプダウ ンカゥ ンタ 20 )にラ ッチされる。 アップダウ ンモー ドでは、 入力端子 ）に供給 されるァ ップダゥ ン信号 S a が第 2図 Aに示すように " 0 " より " 1 " に変化すると、 ア ップダウ ン制御器 )からの第 2図 Bに示 すような信号 S b によりア ップダウンカウ ンタ ）の内容がシフ ト レジスタ ）へ移される。 そしてァ ッブダウ ン制御器は)からの第 2 25 図 Dに示すような信号 S d により ア ップダウ ンカウ ンタ )がア ツ
プモ一ドになると同時にァ ッブダゥ ン制御器 (2)からの第 2図じに 示すような信号 S c によりアン ドゲー ト面路 ( が開いて、 このァ ン ド回路（7)の出力により シフ ト レジスタ ）の内容が再びァ ッブダ ゥンカウ ンタは）に戻される。 然る後入力端子 ½)からの第 2図 Eに 示すようなア ップダウ ンク ロ ック信号 S e が受け付けられ、 ア ツ ブダウ ンカ ウ ンタ（3)の内容が U P方向に変えられる。
ところで、 第 1図に示される従来回路の場合、 マイ ク ロブロセ フサ等の制御回路 （図示しない） からシフ ト レジスタほ)ヘシリ ア ルデ一タを転送するために、 シリ アルデータ信号、 シフ ト ク ロ フ ク信号及びラ ツチ用ク ロ ック信号を転送する必要がある。 更に上 記ァッブダウ ンカウ ンタは）の制御用'としてァ ッフ 'ダウ ンク 口 フ ク 信号及びァ ツブダウ ン制御信号を耘送しなければならず制御線が 多く必要とされた。
発明の開示 - 従って、 本癸明の第 1 の目的は上記欠点を除去したァップダウ ンカウ ンタ制御画路を提供することにある。
本発明の他の目的は制御線を可及的に少なく したアップダウン カウ ンタ制御回路を提供することにある。
本発明の一例に依れば、 ラ ッチ信号、 データ及びク口 ック信号 が供給されるタイ ミ ング制御手段と、 データ記憶手段及び.ァップ ダウ ンカウ ンタとを備え、 上記タイ ミ ング制御手段の制御の基に データ取り込みモー ドでは上記ラ ッチ信号の第 1 のレベル （ 0ま たは 1 ) を検出し、 上記クロ ック信号に同期して上記データを上 記データ記憶手段に取り込むと共にァ ップダウンモー ドでは上記 ラ ッチ信号の第 2のレベル （ 1 または 0 ) を検出し、 上記ク ロ ッ ク信号に同期した上記データのレベルに応じて上記ァッブダウ ン カウ ンタの內容を変更するようにしたア ップダウ ン制御回路が提 供される。
図面の簡単な説明
第 1図は従来回路の一例を示す系統図、 第 2図は第 1図の動作 説明に供するための線図、 第 3図はこの発明の一実施例を示す系
O PI 統図、 第 4乃至第 7図は第 3図の動作説明に供するための線図、 第 8図はこの発明の要部の一例を示す回路図、 第 9図は第 8図の 要部の具体的回路構成の一例を示す接続図、 第 1 0図は第 8図の 動作説明に供するための線図、 第 1 1 図はこの発明の他の要部の —例を示す回路図、 第 1 2図はこの発明の説明に供するための図、 第 1 3図はこの発明の更に他の要部の一例を示す回路図である。
(11) はプログラマブル分周器、 （ 13) はア ッ プダウ ンカ ウ ン タ、 （14) ·はシフ ト レジスタ、 （ 15) はラ ッチ画路、 （ 16) は基 準分周器、 （ 19) はタイ ミ ング制御器である。
発明を実施するための最良の形態
以下、 この発明の一実施例を、 例えばシンセサイザ受信機の選 局部に使用される位相ロ ックループ （ P L L ) に適用した場合を 例 とり、 第 3図乃至第 1 3図に基づいて詳しく説明する。
第 3図は本実施例の全体の構成を示すもので、 同図において、
)は図示せずも P L L回路の電圧制御発振器をプリ スケーラで分
周した分周出力が供袷される入力端子、 （11) は例えば F U
T V入力の場合 1 8 ビッ ト、 A M入力の場合 1 6 ビッ トのカウ ン タにより構成されるプログラマブル分周器、 （12) はマルチブレ クサ、 （13) は 1 8 ビッ トのァ ッ プダウ ンカウ ンタ、 （14) は
2 0 ビッ トのシフ ト レジスタ、 （ 15) は 1 9 ビッ トのラ ッチ回路、
(16) は 1 4 ビッ トで構成される基準分周器、 （ 17) は例えば標
準を .5MHz とし、 100kHz 〜 10MHz を保 可能な基準発振器、
(18) は分周器 （ Π) 及び （16) の出力信号の位相を比較するた
めの位相比較器、 （19) は種々のタイ ミ ング信号を発生するため
のタイ ミ ング制御器であって、 このタイ ミ ング制御器 （ 19) は
C L K端子 （ 2 0 ビッ ト シリ アルデータ入力用ク ロ ッ ク入力嫱子
兼データのア ップ/ダウ ン用ク ロ ック入力端子） 、 L A T端子
(シフ ト レジスタ入力データのラ ッチ信号入力端子兼ア ップ Zダ
Ο ΡΙ ， ゥ ンモー ド選択端子） 及び D I N嫱子 （データ入力端子兼ァ ップ
Zダウン端子） を有し、 これらの各嬙子には制御信号入力端子
(20) , (21) 及び （22) より夫々対応した制御信号がマイ ク 口
コ ンピュータ （図示せず） より供給されるようになされている。
(23) は N値が例えば 1 2の 1 N分周器であって、 その出力 嬙子 （24) にシステムクロックを発生する。 （25) 及び （26) ば トライ ステー トバッファであって、 制御信号入力端子 （ 27) に印 加される制御信号が β 1 Β の時は通常の動作モー ドで位相比較器
(18) の出力を独立した 2つの等価な出力端子 （28)· 及び （29)
へ送出するも、 β 0 " の時は強制的に出力端子 （28) 及び （29) をハイ イ ンピーダンスにするように働き、 これによつてアナログ
A F Cとの組合わせ、 間欠的チュ一ユング等色々な応用が可能と なる。 なお、 上述の諸回路のビッ ト.処理の値は抜うデータのビッ ト数に応じて任意に変更し得るものである。
本実施例では例えば第 4図及び第 5図に示すような 2 0 ビッ ト で櫞成されたバイ チリ イ コー ドを使用する。 すなわち、 第 4図は 基準分周器 （16) 等の制御入力データで、 これは初期状態設定デ ータというべきもので、 電源投入時ゃバン ド切換え時等には必ず 入力される必要がある。
第 4図において、 R。 〜 R 13は R。 を L S Β とするバイナリ値 で、 この 1 4 ビッ トによって基準分周器 （16) に与えられる分周 数の値を表す。 P I i , P I 2 は信号入力端子の措定用で、 プロ グラマブル分周器 （11) の入力側には、 図示せずも AM用、 F M 用、 T V用と夫々独立に 3つの入力端子が用意され、 これ等の端 子を P I l t P I 2 の 2 ビッ トの組合わせによって指定するよう になされており、 例えば （ P I 1 , P I 2 ) が （ 1 , 0 ) の時
AM、 ( 0 , ,1 ) の時 F M、 （ 1 , 1 ) の時 T Vの各信号入力端 子が措定される。 A , Bはプリ スケーラコ ン ト ロール並びにアン
REACT
— OMH- IPO , ^ ロ ック信号出力用で、 T i が " 0 " の時スィ ッチ （30) が接点 a 側に接続されて、 A, Bの値がそのまま夫々端子 （31) 、 (32) に出力される。 これ等の信号は図示せずも P L L回路のプリ スケ ーラの分周比切換え、 低域濾波器の定数切換え、 バン ド切換信号 等種々の目的に利用できるようになされている。 プリスケーラの 分周比は A, Bの 2 ビッ トの組合わせによって切換えられ、 例え ば （ A , B ) が （ 0 , 0 ) の時 1ノ 1 、 ( 1 . 0 ) の時 1ノ 2 、 ( 0 , 1 ) の時 1ノ 4 、 （ 1 , 1 〉 の時 1 8 に切換えられる。 また T i が " 1 " の時スィ ッ チ （30) が接点 b側に切換えられ、 端子 （32) には位相比較器 （18) のロ ックノア ンロ ッ ク状態を出 力し、 例えば端子 （ 32) が " 1 の時ァンロ ック、 tt 0 " の時には ロ ッグの伏態を夫々表す。 従ってミ ューティ ング用の信号として 利用できる。 また T i が " 0 " のとき嬙子 （31) には A , Bのデ ータが出力される。 Cは入力データのラ ッチ方向を決めるコ ー ド で、 入力データは例えば Cが " 0 B の時基準分周器 （16) に取り 込まれ、 " 1 " のときプログラマブル分周器 （11) に取り込まれ るようになされてお.り、 基準分周器 （16) の制御入力データを扱 う場合は " 0 " である。
また、 第 5図はプログラマブル分周器 （ 11) の分周比を決める ためのデータである.。 同図において、 N。 〜N i7は N。 を L S B とするバイ ナリ ィ値で、 この 1 8 ビッ トによってプログラマブル 分周器 （ 11) に与えられる分周数の値を表す。 実際の分周数は上 述した P i t , P I 2 の組合わせにより信号入力としてどの端子 を選ぶかによつて異なり、 例えば A M用、 F M用及び T V用の各 信号入力端子が選択されたときの分周数の範囲は、 夫々 4〜
65,537 , 16〜 262, 151 及び 32〜 524,302 となる。. T 2 はテス ト モー ドの選択に使用するもので、 テス トを行わない通常の動作状 態では常に " 0 ' とされる。 Cは上述同様入力データのラ ツチ方
Ο ΡΙ 一 向を決めるコ ー ドで、 この場合 " 1 a とされる。
次に制御信号の入力方法であるが、 本実施例では、 データ取り 込みモー ド （通常モー ド） とア ツプ ダウ ンモー ドの 2 つのモー ドがあり、 両者は信号入力方法が少し異なる。
すなわち、 データ取り込みモー ドは、 マイ ク ロコ ンピュータの
"措令によりタイ ミ ング制御器 （19) の L A T端子を第 6図 Aに示
すように " 0 a状態にしておけば選択される。 そしてマイ クロコ ンビュータよりタイ ミ ング制御器 ( 19) の D I N端子に供袷され る第 6図 Bに示すようなデータが、 同じく マイ ク ώコ ンビユ ータ よりタイ ミ ング制御器 （19) の C L Κ端子に印加される第 6図 C に示すようなク ロ ックの立上がりで 1 ビッ トずつ 2 0 ビッ トのシ フ ト レジスタ （ 14) に取り込まれる。 データをシフ ト レジスタ
( 14) に送り込んだ後、 制御器 （19) の L A T嬙子を " 1 "状態
にすればデータがラッチされる。 この時データの最終ビ フ トすな わち第 4図及び第 5図における Cの状態により入力データはプロ グラマブル分周器 ( 11) または基準分周器 （16) のいずれかに取
り込まれる。 つまり、 じが " 1 " であればプログラマブル分周器
( 11) 甩の入力データであるので、 ラ ッチしているデータをプロ グラマブル分周器 （11) に取り込み、 一方、 じが " 0 " であれば 基準分周器 （16) 等の制御入力データであるので、 ラ ッチしてい るデータを基準分周器 （16) に取り込む。
なお、 実際の使用に当たっては、 マイ ク ロコ ンピュータの指令
に基づき、 制御器 （19) から最初に第 4図の如き基準分周器 （16) 等の制御入力データである 2 0 ビッ トの信号を出力して取り込ん ' だ後、 第 5図の如きプログラマブル分周器 ( 11) 設定用データで ある 2 0 ビツ トの信号を送ることにより全ての内部状態が設定さ れる。 すなわち、 初期設定では、 2 ステツプで合計 4 0 ビッ トの データを入力する必要があるが、 同一バン ド内で受信周波数を変
O PI ヽ WIPO ^ える場合は、 2 Ό ビッ トのデータの変更のみで済む。
次に制御器 （19) の L A T端子を第 7図 Aに示すように " 1 " にすることにより、 モー ドはア ツプノダウ ンモー ドとなる。 この モー ドではデータ取り込み用の端子 （33) を用いてプログラマブ ル分周器 （ 11〉 の分周数を增， 減させることができる。 すなわち 制御器.（ 19) の L A T端子が " 1 " になるとデータがシフ ト レジ スタ （14) から取り込まれると同時にア ツプノダウ ンモー ドに変 わり、 制御器 （ 19) の D I N端子にマイ ク 口コ ンピュータより供 袷される第 7図 Bに示すようなデータの " 1 "， " 0 " に応じて 制御器 （ 19) の C L K端子のク ロ ック （第 7図 C ) の立上がりで ア ップダウ ンカウ ンタ （ 13) の内容が 1 ずつ増加し又は減少する < そして制御器 （19) の L A T端子が "' 0 " になると通常モ一 ド にもどり、 同時にア ップダウ ンカ ウ ンタ （ 13) の内容が逆にシフ ト レジスタ （14) にロー ドされる。 このロー ドされたシフ ト レジ スタ （14) の内容は、 制御器 （19) の C L K端子にク ロ ックを入 力することによって、 端子 （33) から取り出すことができ、 これ によってプログラマブル分周器 （ 11) の現在の分周数を知ること ができる。 なお、 端子 （33) からはシフ ト レジスタ < 14) の内容 • が連続して出力されるので、 これをもう一度制御器 （ 19) にもど すことにより、 制御器 （19) からの送信データの確認を行う こ と もできる。
第 8図はタイ ミ ング制御器 （ 19) の具体的な回路構成の一例を 示すものである。 同図において、 制御信号入力端子 （20) はィ ン バータ （40) を介してノア回路 （41〉 及び （42) の の入力嫱 に接続され、 制御信号入力端子 （21〉 はノア画路 （41) の他方の 入力端に接続されると共にイ ンバータ （43) を介してノ ア回路
( 42) の他方の入力端に接続される。 そして、 ノ ア回路 （41) 及 び （42) の出力端よりそれぞれシフ ト レジスタ （ 14) 及びア ップ ダウンカ ウ ンタ （ 13) (共に第 3図） に接続される出力嫱子 （44) 及び （45) が導出される。 また制御信号入力端子 （21) は遅延回 路例えばフリ ップフ口 yプ回路 （46〉 の入力端子 I に接続される と共にアン ド回路 （47) の一方の入力嬙に接続される。 フリ ップ フロ ップ回路 （46) の出力端子 Qはフ リ ップフロ ップ回路 （48) の ト リガ皤子 Tに接続され、 反転出力嫱子 Qはァン ド回路 （47) の他方の入力端に接続される。
制御信号入力端子 （22) はフ リ ップフロ ップ画路 （48) のセ ッ ト嬙子 Sに接続される'と共にィ ンパータ （49) を介してフリ ップ フ ロ ッブ回路 （48》 のリ セ ッ ト嬙子 Rに接続される。 フ リ ップフ ロ ップ回路 （48) の反転出力端子 Qは遅廷回路例えばフ リ ップフ コ ップ回路 （50) の入力嫱子 I に接続され、 フ リ ップフロ ップ回 路 （50) の出力'端子 Qは遅廷回路例えばフ リ ップフ口 ッブ回路
( 51) の入力 ¾子 I に接続される - そして、 フ リ ップフロ ップ回 路 （50) の出力端子 Q及びフ リ ッ プフロ ップ回路 （51) の反転出 力端子 Qが夫々アン ド回路 （52) の各入力端に接続され、 フリ ッ プフロ ップ回路 （50) の反耘出力端子 "^及びフ リ ップフロ ップ回 路 （51) の出力端子 Qが夫々アン ド回路 （53) の各入力嬙に接続 され、 ア ン ド画路 （52) 及び （53) の出力端が夫々ノ ア El路 （54) の各入力嬙に接続される。
また、 フ リ ップフロ ップ回路 （51) の出力端子 Qは遅廷回路例 えばフ リ ップフ口 ップ回路 （55) の入力端子 I に接続され、 フ リ ップフ口 ップ回路 （55) の出力端子 Qは遅延回路例えばフ リ ッブ フ口 ップ回路 （56) の入力嬙子 I に接铳される。 そしてフリ ップ フロ ップ回路 （55) の出力端子 Q及びフリ ップフ口 ップ回路 （56) の反転出力端子 Qがア ン ド回路 （57) の各入力嫱に接続され、 フ リ ップフ σ ッブ画路 （55) の反転出カ嬙子 及びフ リ ップフ口 ッ プ回路 （56) の出力嬙子 Qがア ン ド回路 （58) の各入力端に接続
/ ; され、 ア ン ド回路 （57) 及び （58)* の各出力端とア ン ド回路 （47〉 の出力端が夫々ノ ア回路 （59) の各入力端に接続される。 そして、 ノア回路 （54) の出力端より シフ ト レジスタ （14) (第 3図） に 接続される出力端子 （60) が導出されると共にノ ア回路 （59) の 出力端よりア ップダウ ンカウ ンタ （ 13) 及びラ ッチ画路 （ 15) (共に第 3図〉 に接 される出力端子 （61) が導出され、 またフ リ ップフ口 ップ回路 （55) の反転出力端子" よりア ツプダウ ンカ ゥ ンタ （ 13) に接続される出力端子 （62) が導出される。 なお、 遅延回路として使用される各フ リ ップフロ ップ面路 （ 46) , ( 50)
(51) , (55) 及び （56) は、 例えば第 9図に示すように、 遅延 部を構成する F E T ( 63) , ( 64) と、 ヒステリ シス部を構成す る F E T ( 65) 乃至 （68) と、 ノ フ ファ部を構成する F Ε Τ (69) ( 70) とから成っている。
次に第 8図の回路動作を第 1 0図を参照しながら説明する。
いま、 制御信号入力端子 （21) に供袷されている第 1 0図 Αに 示すような信号 L A Tが β 0 " より ' 1 " になると回路動作は通 常モー ド （データ取り込みモー ド） よりアツプノダウ ンモー ドに 変わる。 そして信号 L A Tが " 0 " より w 1 "" になることによ ^) アン ド回路 （47) 及びノア回路 （59) のゲー トが開き、 出力端子
(61) に第 1 0図 Jに示すようなロー ド信号 L D Tが出力され、 これによつてシフ ト レジスタ （ 14) (第 3図） の內容がア ップダ ゥ ンカウ ンタ （ 13) (第 3図） に取り込まれる。 また通常モー ド では制御信号入力端子 （20) よりの第 1 0図 Cに示すク ロ ック信 号 C L Kからノ ア回路 （41) を介して出力端子 （44) に得ていた シフ ト レジスタ （14) 用のシフ トク ロ フク信号 SFCLK が、 信号
L A丁の " 0 a より " 1 " への変化でノ ァ回路 （41) のゲー トが 閉じるこ とにより、 第 1 0図 Mに示すように遮断される。 一方通 常モー ドでは出力されてなかったア ップダウ ンカウ ンタ （ 13) へ
OMPI の第 1 0図 Nに示すようなアツプダウ ンク ロ ック信号 UDCLK が、 信号 L A Tの " 0 " より " 1 " への変化でノ ア回路 （42) のゲ一 トが開く ことにより、 出力端子 （45) に出力される。
また、 信号 L A Tの " 0 " より " 1 * への変化に同期してフリ ップフロ ッブ回路 （46) の出力端子 Qには所定の遅延時間後第
1 0図 Dに示すような出力信号 S i が出力され、 フリ ップフロ ッ プ画路 （48) の ト リガ端子 Tに供給される。 このフリ ップフロ ッ ブ回路 （ 48) は ト リガ端子 Tのレべルが例えば " 1 " のときは入 力信号をそのまま出力するも、 " 0 のときは前の状態を保持す るように働く 。 従って、 いま信号 S JL の印加により ト リガ端子 T のレベルが " 0 " より * 1 55 に変化すると、 制御信号入力端子
(22) より供給された第 1 0図 Bに示すような信号 D I Nは、 そ のままフ リ ッブフ口 ップ回路 （48) の反転出力端子 に第 1 0図 Eに示すような出力信号 S 2 として導出される。 この信号 S 2 は 順次後段のフリ ップフロップ回路 （50) , (51) ， (55) 及び
(56) に所定の遅延時間をもって伝達.され、 もってフリ ップフロ ッブ回路 （50) ， (51) , (55) 及び （56) 'の各出力嫱子 Qには 夫々第 1 0図 F乃至 I に示すような出力信号 S 3 , S 4 , S-5 R び S s が得られる。 なお、 信号 S 3 及び S 4 のレベルが互いに異 なる期間だけアン ド回路 （52) ， (53) を介してノ ア回路 （54) のゲー トが開き、 出力端子 （60) に第 1 0図 Kに示すようなロー ド信号 L T Dが出力され、 これによつてアップダウ ンカウ ンタ
( 13) の内容が一旦シフ ト レジスタ （ 14) の方へ移される。 そし て信号 S 5 が " 0 " よ κ 1 " に変化した時点で出力端子 （62) に第 1 0図 Lに示すようなア ジプダウ ン信号 U Dが出力される と共に出力端子 （61) に第 1 0図 Jに示すように次のロー ド信号
L D Tが出力され、 これによつてシフ ト レジスタ （ 14) に待機し ていた内容がア ップダウ ンカウ ンタ （13) へもどされる。 このよ
OMPI うにア ップダウ ンカウ ンタ （ 13) の内容をア ップダウ ン信号 U/ 発生前に、 一旦シフ ト レジスタ （ 14) に待機させ、 信号 /^ の癸生と同時にアップダウ ンカウ ンタ （13) の方へもどしてやる のは、 ア ップダウ ンカウ ンタの作り方に基づく もので、 アップダ ゥ ンカウ ンタを規則的に作ろう とする場合ァツプダウ ン切換前に アップダウ ンカウ ンタにデータがラ ツチされているとアップダウ ン切換えの際にァ yプダウンカウ ンタが破壌されてしまうからで ある。
そして、 ア ップダウ ンカウ ンタ （13) の内容ば、 アップ/ダウ ンモー ドではア ップモー ドとダウ ンモー ドを指示する入力端子 (22) の信号 D I Nのレベルに応じて、 出力端子 （45) からのァ ッブダウ ンク ロ ック信号 UDCLK (第 1 0図 N) の立上がりで、 1 ずつ增または減される。 例えば、 ア ップダウ ンカウ ンタ （ 13) の 内容は、 信号 D I Nのレベルが " 1 a のときはク ロ ック信号 UDCLK が入力される毎にその立上がりで 1 ずつ増加し、 " 0 " のときは クロ ック信号 UDCLK が入力される毎にその立上がりで 1 ずつ減少 する。
次に、 信号 L A Tが第 1 ひ図 Aに示すように " 1 ? より β ひ " に変わると、 回路動作はァ フプノダウ ンモー ドより通常モー ドす なわち、 データ取り込みモー ドに変わる。 そして信号 L Α丁の β 1 55 より " 0 " への変化に同期して信号 S i 乃至 S s も所定の 遅延時間をもって " 1 " より " 0 " へ変化し、 信号 S 3 と S 4 の レベルが互いに異なる期間で出力端子 （60) にロー ド信号 L T D が発生して、 これによりアップダウ ンカウ ンタ （13) の内容がシ フ ト レジスタ （ 14) にロー ドされる。 そしてこのロー ドされたシ フ ト レジスタ （ 13) の内容は、 信号 L A Tの " 1 " より β 0 " へ の変化に同期して " 0 " より β 1 a に変化したシフ トク ロ ック信 导 SFCLK (第 1 0図 M) をシフ ト レジスタ （ 14) に入力すること によって出力嫱子 （33) (第 3図） に取り出すことができ、 これ によって実質的に現在のプログラマブル分周器 （ 11) (第 3図） の分周数を知ることができる。 .
更に信号 S s の " 1 ' より " 0 " への変化に同期して出力孅子 ( 62) のァ ッブダウ ン信号 Uノ 5が第 1 0図 Lに示すように
β 1 a より " 0 " に変化して実質的に信号 D I Nとの闋係がなく なり、 それ以降は信号 U / Dはそのレベルが変化した時点の信号 D I Nのレベルを保持するようになる。 このことは信号 S 2 乃至 S 6 についても同様で、 これ等の信号は " 1 ^ より " 0 ·* に変化 した後はその変化時点の信号 D I Nのレヘルを保持するようにな る。
また信号 S 5 の κ 1 " より " 0 *への変化に同期してつまり、 信号 U " Πの発生が停止されると同時^出力嬙子 （61) には第
1 0図 Jに示すようにロー ド信号 L D Tが発生し、 これによつて シフ ト レジスタ （14) の内容がア ップダウ ンカ ウ ンタ.（13) へ戻 される。
第 i 1 図はアップダウ ンカウ ンタ （ 1 ） 、 シフ ト レジスタ （14) 及^ラッチ回路 （15) の具体的な回路構成の一例を示すものであ る。 同図において、 ア ップダウンク ロ ック信号 UDCLK を出力する 出力端子 （45) は、 アップダウ ンカウ ンタ （13) のフリ ップフロ ップ回路 （ 13a ) のクロ ック嬙子 øに接続され、 フ リ ップフロ ッ ブ 11路 （13a ) の出力嫱子 Q及び反転出力嫱子" ^はスィ ツチ回路
( 13b ) を介してフ リ ップフロ ップ回路 （ 13c ) のクロ ック嬙子 に接続され、 フ リ ップフロ ップ回路 （13c 》 の出力端子 Q及び 反転出力端子 Qはスイ ッチ回路 （ 13d ) を介してフ リ ップフロ ッ プ回路 （ 13e ) のク ロ ッ ク嬙子 Φ に接続され、 フ リ ップフ口 ップ 画路 （13e ) の出力端子 Q及び反耘出力端子 はスィ ツチ画路
( 13f ) を介して図示せずも次段のフ リ ップフロ ップ回路のク ロ ック端子に接続され、 これ等フリ ップフ口 ッブ回路及びスィ ッチ 回路が、 アップダウ ンカウ ンタ （ 13) が何ビッ ト処理かにより、 そのビッ ト数に応じた数だけ設けられる。 尚スィ ッ チ回路 （ 13b ) (13d ) , ( 13f ) "'は出力端子 （62) からのァップダウ ン信号
5"により切換えられるよう になされており、 例えばダウ ンモ 一 ドの時はスィ ツチ回路 （13b ) ， (13d ) , ( 13f ) …は接点 a側に接続され、 ァップモー ドの時は接点 b側に切換えられる。
またロー ド信号 L D Tを出力する出力端子 （61) がィ ンバータ
( 13g ) を介してアップダウ ンカウ ンタ （13) の各フリ ップフロ ッ ブ回路 （ 13a ) , ( 13c ) , (13e ) ···の ロー ド端子 Lに接続 され、 各フ リ ッ プフ ロ ッ プ回路 （ 13a ) , (13c ) , ( 13e ) … はロ ー ド嫱子 Lの レベルが所定レベル例えば β 1 " の とき、 入力 信号を受け人れる口一 ド状態とされる。
シフ ト ク ロ フク信号 SFCLK を出力する出力端子 （44) は、 シフ
ト レジスタ （14) の縦続接続されたフ リ ップフロ ップ回路 （ 14a ) ( 14b ) , (14c ) ··· (14n ) のク ロ ック嬸子 øに接続される。
尚、 これ等フ .リ ップフロ ップ回路もシフ ト レジスタ （14) が何ビ ッ ト処理かにより、 そのビッ ト数に応じた数だけ配設されるもの である。 また、 ロー ド信号 L T Dを出力する出力端子 （60) はィ ンバ一タ （ 14e ) を介して各フ リ ップフロ ップ回路 （ 14a ) ,
( 14b ) ， (14c ) … ( 14η ) のロ ー ド端子 Lに接続され、 各フ リ ップフロ ップ回路 （ 14a ) , (14b ) , ( 14c ) … ( 1 η ) は 入力されるデータがシ リ アルデータすなわち入力端子 （22) から のデータにたいしてはロー ド端子 Lが " 0 " でロー ド状態、 ノ、'ラ
レルデータすなわちア ップダウ ンカウ ンタ （ 13) からのデータに 対しては π—ド端子しが " 1 " でロ ー ド伏態となるようにされて いる。 更に信号 D I Νが印加される入力端子 （22) は、 フ リ ップ フロ ップ回路 （ 14η ) のデータ入力嫱子 Dに接続されると共にィ
OMPI 一
WIPO ンバータ （ 14 f ) を介してデータ反転入力'端子 Dに接続される。 シフ ト レジスタ （ 14) に入力されるデータの最終ビッ ト用のフ リ ップフロ ッブ回路、 ここではフ リ ップフロップ回路 ( 14η ) の 出力側には、 第 4図及び第 5図の入力データのラ ッチ方向を決め るコー ド Cのレベルを判別してシフ ト レジスタ （14) の内容をァ ップダウ ンカ ウ ンタ （13) 側又はラ ッチ回路 （15) 側に振り分け るワイア一ドオア一構成の電界劫果ト ラ ンジスタ （14g ) 及び
( 14h ) が設けられている。 すなわち、 ト ラ ンジスタ （14g ) の ゲー ト端子はフリ ッブフ口ップ回路 （14η ) の反転出力嬙子" δ "に 接続され、 ドレイ ン嬙子はァッブダウ ンカウ ンタ （ 13) のフ リ ッ プフロ ップ回路 （13a 〉 ， （13c ) ， ( 13e ) '"の各ロー ド端子 Lに接続され、 ソース端子は接地される。 また、 トランジスタ
( 14h ) のゲー ト嬙子はフ リ.ッブフロ ツプ回路 （ 14η ) の出力嬙 子 Qに接続され、 ドレイ ン嬸子はラ ッチ回路 （15) のフリ ップフ π ップ回路 （15a ) ， ( 15b ) , ( 15c ) …の各ロー ド嫱子 Lに 接続され、 ソース嬙子は接地される。 尚、 ラ ッチ回路 （15) を構 成するフリ ップフロ ップ回路も、 このラ ッチ Θ路 （15) が何ビッ ト処理かにより、 そのビッ ト数に応じた数だけ配設されるもので ある。 また、 フリ ップフロ ップ回路 （ 15a ) , ( 15b ) , ( 15c )
…のロー ド嫱子 Lにはロー ド信号 L D Tを出力する出力端子 （61) がイ ンバータ （ 15d ) を介して接続されており、 フリ ップフロ ッ ブ回路 （15a ) , ( 15b ) , ( 15c ) ···の各出力端子 Qは基準分 周器 （16) に接続されている。
シフ ト レジスタ （14) の最ま冬ビッ ト用のフ リ ップフロ ップ回路 ( 14η ) を賒く残りのフリ ップフロ ップ画路、 この第 1 1図では フリ ップフ ロ ッブ画路 （14a ) , ( 14b 〉 ， ( 14c ) …の各出力 嫱子 Qがア ップダウ ンカウ ンタ （ 13) の夫々対応するフ リ ップフ ロ ッブ回路 （13a ) , ( 13b ) , ( 13c ) ···の各入力嬙子 続さ.れると共にラ ッチ回路 （ 15) の夫々対応するフ リ ップフロ ッ プ回路 U5a ) , (15b ) , (15c ) …の各入力端子 I に接続さ れる。 またア ップダウ ンカウ ンタ （ 13) のフリ ップフロ ップ回路 (13a ) , ( 13c ) , (13e ) …の各出力嬙子 Qはマルチブレク サ （12) を介してプログラマブル分周器 （11) (第 3図） に接続 されると共にシフ ト レジスタ （14) の夫々対応するフ リ ップフロ ップ H!路 （ 14a ) , (14b ) , (14c ) · "の各入力端子 I に接続 される。
いま、 信号し A Tが " 0 "状態である通常モー ド （データ取り 込みモー ド） では、 入力端子 （22) からのデータ信号 D I Nが出 力端子 （44) からのシフ トク ロ ック信号 SFCLK の立上がりで 1 ビ ッ トずつシフ ト レジスタ （ 14〉 の各フ リ ップフロ ップ回路 （ 14a ) (14b ) , ( 14c ) ♦·· ( 14n ) に送り込まれる。- そして信号 L A T が " 1 。 になつた時点で出力端子 （61) からロー ド信号 L D丁が 発生されてアップダウ ンカウ ンタ （13) 及びラ ッチ回路 （15) の 各フリ ップフロ ッブ回路がいずれもロー ド状態となるも、 入力デ ータの最終ビッ トの状態によりア ップダウ ンカウ.ンタ （13) 及び ラ ッチ回路 （ 15) の各フリ ップフロ ッブ回路のう ちの二側のロー ド状態が抑制されて、 他側のみが実質的に口— ド伏態とされる。 すなわち入力端子 （22) に供袷されたデータの最終ビッ ト （第 4 図及び第 5図における Cコー ド〉 が " 1 " のとき ト ラ ンジスタ ( 14h ) がオンしてラ ッチ回路 （ 15〉 の各フ リ ップフ ロ ップ回路 ( 15a ) , ( 15b ) ， ( 15c ) '"のロー ド端子のレベルが " 0 " となってそのロー ド状態が抑制され、 一方 ト ラ ンジスタ （ 14g 〉 はオフ伏態にあるのでア ップダウ ンカウ ンタ （ 13) の各フ リ ップ フ口 -ノブ回路 （ 13a ) ', (13c ) , ( 13e ) · "のみがロー ド状態 とされる。 従って、 シフ ト レジスタ （14) の内容はア ップダウ ン カウンタ ( 13) にラ ッチされ、 プログラマブル分周器 （11) のデ ータとして使用される。 また入力端子 （22) に供給された入力デ ータの最終ビッ トが " 0 " のとき トラ ンジスタ （ 14g ) がオンし ト ラ ンジスタ （ 14h 〉 がオフとなるので、 ア ップダウ ンカウンタ ( 13) の各フ リ ップフ口 ップ回路 （13a ) , ( 13c ) , ( 13e ) ···のロー ド状態が抑制され、 シフ ト レジスタ （ 14) の内容はラ フ チ回路 （15) にラ ッチされ、 基準分周器 （16) のデータ として使 用される。
次に信号 L A Tが β 1 " の状慈になることによりア ツプ ダウ ンモー ドに変わり、 出力端子 （ 60) からのロー ド信号 L T Dによ り シフ ト レジスタ （ 14) の各フ リ ッ プフ ロ ッ プ回路 （ 14a ) , ( 14b ) , ( 14c ) ··· ( 14η ) がロ ー ド状態となり、 アップダウ ンカ ウ ンタ （ 13) の内容が一旦シフ ト レジスタ （ 14) へ移される そして出力端子 （62) 'からのア ップダウ ン信号 U Z の発生と同
Bfに出力嬙子 （61) より ロー ド信号 L D Tが発生して、 再度アツ プダウ ンカウ ンタ （13) がロー ド状慈となり、 シフ ト レジスタ
( 14) の内容がアップダウ ンカウ ンタ （13) へ戻される。 然る後、 出力端子 （45) よりの.アップダウ ンクロ ック信号 UDCLK が受け付 けられ、 信号 U Z が " 0 " のときは各スィ ッチ回路 （13b )
( 13d ) , ( 13f ) …が接点 a側に接続され、 ダウ ンモー ドとな 、 アツプダゥ ンカウ ンタ （13) の内容はアップダウ ンクロ ック 信号 UDCLK の立上がりで 1ずつ減少する。 また信号 Uノ Dが
" 1 " のときは各スイ ッ チ回路 （ 13b ) , ( 13d ) , ( 13f )ノ" は接点 b側に切換えられてァップモー ドとなり、 アツプダゥ ンカ ゥンタ （13) の內容はアップダウ ンク ロ ック信号 UDCLK の立上が りで 1ずつ増加する。
第 1 2図は第 4図に示すプリ スケーラコ ン トロ ール並びにァン ロック信号出力用のどッ トコー ド A , B , と第 5図に示すテ ス ト用のビッ トコ一 ド T 2 との組合わせにより出力端子 （32) (第 3図） に得られる出力信号 A Oと出力端子 （31) (第 3図） に得られる出力信号 B Oの関係モー ドの一例を詳細に示すもので ある。 例えば （ T i , T 2 ) が （ 0 , 0 ) のときは出力端子 （32) 及び （31) には夫々 A, Bの値がそのまま出力される通常モー ド となり、 （ 1 , 0〉 のときは出力端子 （32) には位相比較器 （18) (第 3図） のア ンロ ック伏態が出力され、 出力端子 （31) には B の値が出力されるア ンロ ッ クモー ドとなる。 また、 （T i , T 2 )
(A, B ) が （ 1 , 1 ) ( 0 , 0 ) のとき.は、 出力端子 （32) に は基準分周器 （ 16) (第 3図） の出力信号: R D、 出力端子 （31) にはプログラマブル分周器 （ 11) (第 3図） の出力信号 P Dが夫 夫出力されて位相比較器 （ 18) の勤作チェ ックが可能となる位相 比較器 （ 18) (第 3図） のテス トモー ドとなり、 （ 1 , 1 )
( 1 , 0 ) のときは、 出力端子 （32〉 には基準分周器 （ 16) の出 力信号 R D , 出力端子 （31) には基準分周器 （16) の出力信号の うちの少な く とも最上位ビッ ト R M Bが夫々出力されて基準分周 器 （16) の動作チユ ックが可能となる基準分周器 （16) のテス ト モー ドとなり、 （ 1 , 1 ) ( 0 , 1 ) のときは、 出力端子 （32) にはプログラマブル分周器 （11) の出力信号 P D、 出力嫱子 （31) にはプログラマブル分周器 （11) の出力信号のう ちの少な く とも 最上位ビッ ト P M Bが夫々出力されてプログラマブル分周器 （11) の動作チェ ックが可能となるプログラマブル分周器 （ 11) のテス トモー ドとなり、 （ 1 , 1 ) ( 1 , 1 ) のときは、 出力端子 （32) にはデータのロー ド信号 L D T、 出力嫱子 （31) にはプリ スケー ラ （図示せず） の出力信号 P S Dが出力されるプリスケーラのテ ス ト及びタイ ミ ングモー ドとなる。
第 1 3図は上述した第 1 2図の論理処理を行うための具体的な 回路構成の一例を示すもので、 実際には第 3図における出力嬙子 (31) 及び （32) は、 この第 1 3図の如きゲー ト回路を介して導
O PI 出されるようになされている。 すなわち、 第 1 3図において、 位 相比較器 （18) (第 3図） より ロ ック信号 L 0 C Kが供給される 入力嫱子 （71) (実質的に第 3図におけるスィ ッチ （30) の接点 bに相当） は、 アン ド画路 （72) の一方の入力端に接続され、 シ フ ト レジスタ （ 14) 又はラ ッチ画路 （15) (共に第 3図） よりビ ッ ト T i が印加される入力嬙子 （73) は、 アン ド回路 （72) の他 方の入力端に接続されると共にイ ンバータ （74) を介してアン ド 回路 （75) の一方の入力端に接続され、 シフ ト レジスタ （ 14) 又 はア ップダウ ンカウンタ （13) より ビッ ト T 2 が印加される入力 端子 （76) はノ ア回路 （77) の一入カ嬙に接続されると共にイ ン バータ （78) を介してノア画路 （79) 、 アン ド画路 （80) 及びノ ァ回路 （81) の各一入力端に接続される。
基準分周器 （16) (第 3図） の出力信号 R Dが供給される入力 嬙子 （82) はアン ド回路 （83〉 の一方の入力嫱に接続され、 プロ グラマブル分周器 （11) の出力信号 P Dが供給される入力嬙子
( 84) は、 アン ド回路 （85) の一入力端に接続されると共にア ン ド回路 （86) の一入力端に接続される。 また、 タイ ミ ング制御器
( 19) (第 3図） からのロー ド信号 L D Tを反転した信号 L D T が供袷される入力嬙子 （87) は、 アン ド画路 （88) の一入力嫌に 接続され、 シフ ト レジスタ （14) 又はラ ッチ面路 （15) より ビッ ト Aが供給される入力嬙子 （89) は、 アン ド回路 （88) の他入力 嬸、 アン ド Θ路 （90) ， ( 91) の各一入力端に接続されると共に イ ンバータ （92) を介してア ン ド回路 ( 7 ) , ( 85) , ( 86) の 他入力嬙及びァン ド回路 （93) の一入力端に接続される。 同様に、 シフ ト レジスタ （14) 又はラ ッチ回路 （15) より ビッ ト Bが供给 される入力端子 （94) は、 ア ン ド回路 （ 85) , ( 88) の更に他入 力端、 ア ン ド回路 （ 80) , ( 93) , ( 91) の他入力嬙に接続され ると共にイ ンバータ （95) を介してアン ド回路 （86) の更に他入
O PI 力端に接続される。 基準分周器 （ 16) の出力信号のう ちの最上位 ビッ ト R M Bが供袷される入力嫱子 （96) は、 ア ン ド回路 （90) の更に他入力端に接続され、 プログラマブル分周器—（ΠΓ の出力 信号のう ちの最上位ビッ ト P M Bが供袷される入力端子 （97) は、 アン ド回路 (93) の更に他入力端に接続され、 ブリ スケーラ （図 示せず） の出力信号 P S 0が供袷される入力端子 （98) はアン ド 画路 （91) の更に他入力端に接続される。
アン ド回路 （ 75) , ( 72) の各出力端は夫々ノ ア回路 （77) の 各他入力端に接続され、 ア ン ド画路 （83) , ( 85) , ( 88) の各 出力嫱はノ ア回路 (79) の各他入力端に接続され、 ノ ア回路 （77) (79) の各出力端は夫々ノア回路 （99) の各入力 ¾に接続される。 そしてノ ア回路 （99) の出力端が電界効果 ト ラ ンジスタ （ 100 ) のゲー ト端子に接続される共にィ ンバータ （101 ) を介して電界 効果 ト ラ ンジスタ （102 ) のゲー ト端子に接続され、 ト ラ ンジス . タ （100 ) のソース端子は接地され、 ドレイ ン端子は ト ラ ンジス タ （102 ) のソース嬙子に接続され、 ト ラ ンジスタ （ 102 ) の ド レイ ン嬙子は正の電源端子 VDDに接続され、 ト ラ ンジスタ （ 102 ) の ドレイ ン嫱子と トラ ンジスタ （ 102 ) のソース端子の接続^よ ' り出力端子 （32) が導出される。
また、 ア ン ド回路 （ 86) , ( 90) ， (93) , (91) の各出力嬸 は夫々ノ ア回路 （81) の各入力端に接続され、 アン ド回路 （80) とノア回路 （81) 各出力端は夫々ノ ア回路 （ 103 ) の各入力端に 接続される。 そしてノ ア回路 （ 103 ) の出力嫱が電界効果 ト ラ ン ジスタ （ 104 ) のゲー ト端子に接続されると共にイ ンバータ （ 105 ) を介して電界効果 ト ラ ンジスタ （ 106 ) のゲー ト端子に接続され、 ト ラ ンジスタ （104 ) のソース嬙子は接地され、' ドレイ ン嫱子は ト ラ ンジスタ （ 106 ) のソース端子に接続され、 ト ラ ンジスタ
(106 ) の ドレイ ン端子は正の電源端子 VDDに接続され、 ト ラ ン
OMPI
、 WIPO ジスタ （ 104 ) の ドレイ ン孅子と ト ラ ンジスタ （ 106 ) のソース 端.子の接続点より出力端子 （31) が導出される。
そして、 入力嬙子 （73) のビツ ト Ti と入力端子 （76) のビツ ト T 2 が共に " 0 " であるときは、 入力端子 （89) のビッ ト A, 入力端子 (94) のビッ ト Bが夫々出力嫱子 （32) , (31) に出力 され、 これ等のビッ トの組合わせによって、 上述の如く外部プリ スケーラの分周比の切換えやフ ィ ルタの定数切換え等が行われる。
また、 ビッ ト T が " 1 " でビッ ト T 2 が " 0 " のときは出力 嬙子 （32) にはア ンロ ッ ク信号すなわち信号 L 0 C Kの反転信号 が取り出され、 出力端子 （31) にはビッ ト Bが取り出される。 ビ ッ ト T丄 ， T 2 が共に β 1 a でヒ "ノ ト A , Bが共に " 0 a のとき は出力端子 （32) , (31) には夫々入力端子 （ 82) , ( 84) から
'の分周器 （ 16) , (11) の出力信号 R D , P Dが出力され、 これ 等によつて位相比較器 （18) の動作がチヱ ックされる。 ビッ ト Τι , T2 が共に β 1 s でビッ ト A , Bが夫々 " I s , " 0 β で あるときは、 入力嬙子 （82) からの基準分周器 （16) の出力信号 R Dが出力端子 （32) に出力されると共に入力嬙子 （96) からの 基準分周器 （1 の出力信号のう ちの最上位ビッ ト R M Bが出力 嬙子 （31〉 に出力され、 これによつて基準分周器 （16) の内部を データが最下位ビッ トより最上位ビッ トまで正確に伝送されたか 否かがチヱ フクされる。 また、 ビッ ト , T2 が共に β 1 " でビッ ト A, Bが夫々 β 0 " . β 1 " であるときは、 入力端子
(84) からのプログラマブル分周器 （11) の出力信号 P Dが出力 嬙子 （32) に出力されると共に入力端子 （97) からのプログラマ ブル分周器 （11) の出力信号のう ちの最上位ビッ ト Ρ Μ Βが出力 端子 （31) に出力され、 これによつてプログラマブル分周器 ( 11) の内部をデータが最下位ビッ トから最上位ビッ 卜まで正確に伝送 されたか否かがチェ ックされる。 更に、 ビッ ト Τι , T 2 , A,
、 Bが全て β 1 " のときは、 入力端子 （87) からのデータのロー ド 信号 L D Tが出力端子 （32) に出力されてタイ ミ ング信号として 使用されると共に入力端子 （98) からのプリ スケーラの出力信号 P S Oが出力嫱子 （31) に出力されてブリ スケーラの動作チェ ッ クに使用される。
上述の如く この発明によれば、 第 1 のモー ドすなわちシリ アル データ転送モー ド （通常モー ド） ではタイ ミ ング制御手段に供袷 される第 1、 第 2及び第 3 の信号すなわちタイ ミ ング制御器 （ 19) の L A Τ端子、 D I N端子及び C L K嬙子に供給される信号を夫 夫記憶手段 （シフ ト レジスタ） 入力データのラ ッチ信号、 シリ ア ルデータ入力信号及びシリ アルデータ入力用ク ロ ッ ク信号として 使用す も、 第 2 のモー ドすなわちア ップダウ ンモー ドでは上記 第 1、 第 2及び第 3 の信号を夫々アツプノダウ ンモー ド選択信号、 ァ ップダウ ン信号及びシリアルデータのァッブダウ ン用ク口 ック 信号として使用するよう成し、 ア ップダウ ンカウ ンタ制御用の信 号をシリ アルデータ転送用の信号で兼用して処理するようにした ので、 従来、 シリ アルデータ耘送用に 3本、 ア ップダウ ンカ ウ ン タの制御用に 2本の制御線を要していたものを、 実質的に'シリ ア ' ルデータ転送用の 3本の制御線だけで済み、 システムの簡略化が 計れる。
なお、 上述の実施例では、 この発明をシンセサイザ受信璣の
P L L 11路に適用した場合について説明したが、 これに限定され ることな く、 その他の回路にも同様に適用できることはいうまで もない。
O PI_

Claims

請求の範囲
1. ラツチ信号、 データ及びク 口 ック信号が供给されるタイ ミ ン グ制御手段と、 データ記憶手段及びァップダウ ンカウ ンタとを 備え、 上記タイ ミ ング制御手段の制御の基にデータ取り込みモ 一ドでは上記ラ ッチ信号の第 1 のレベル （ Gまたは 1 ) を検出 し、 上記クロ ック信号に同期して上記データを上記データ記憶 手段に取り込むと共にァッブダウ ンモー ドでは上記ラ ッチ信号 の第 2のレベル （ 1または 0 ) を検出し、 上記クロ ック信号に 同期した上記データのレベ に応じて上記ァフ プダウ ンカウ ン タの内容を変更するようにしたことを特徴とするァップダウン 力ゥ ンタ制御回路。
2. データ記憶手段は上記タィ ミ ング制御手段により上記ラ ッチ 信号の第 1 のレベル 0または 1 ) から第 2のレベル （ 1 また は 0 ) への変化を検出してデータのラッチを行うようにした請 求の範囲第 1項記載のァップダウンカウ ンタ制御茴路。
3. ァッブダウ ンカウ ンタは上記タィ ミ ング制御手段により上記 ラ ッチ信号の第 2のレベル （ 1 または 0 ) から第 1 のレベル
( 0または 1 ) への変化を検出して計数値の増減を停止すると 共にその計数値を上記データ ja 手段に転送するようにした請 求の範囲第 1項記載のアップダウ ンカウ ンタ制御 11路。
4. ァ ップダウ ンカウ ンタはフェイ ズロ ッ クノレーブのプログラマ ブルカウ ンタの分周比を制御するようにした請求の範囲第 1項 記載のァッブダウ ンカウンタ制御回路。
5. データ記憶手段へ転送されるデータは少なく ともフェイズ口 フ クループのプログラマブルデバイダの分周比設定用データ及 び基準分周器の分周比設定用データを舍むようにした請求の範 囲第 1項記載のァ フ プダウ ンカウ ンタ制御回路。
6. データ記億手段へ供給されるデータの最終ビッ トを判別して 上記データをフェイ ズロ フクループの上記プログラマブルデバ イダ又はリ ファ レ ンス分周器へ転送するようにした請求の範囲 第 5項記載のア ップダウ ンカ ウ ンタ制御回路。
7. データ記憶手段はァ ップダウ ンカウ ンタから転送されたデー タを出力する出力端子を備えて成る請求の範囲第 3項記載のァ ップダウ ンカウ ンタ制御回路。
8. データ記憶手段はシフ ト レジスタから成る請求の範囲第 1項 記載のア ップダウ ンカウンタ制御回路 β
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