Відмовостійкий суматор лишків чисел, що представлені у системі залишкових класів, містить дешифратор, групу ключових елементів, групу елементів I, перший і другий елементи I, генератор імпульсів, лічильник, регістр кільцевого зсуву (РКЗ), першу схему порівняння, перший елемент АБО, вентильний елемент. При цьому виходи дешифратора є першими входами відповідних ключових елементів групи, виходи яких підключено до перших входів відповідно елементів I групи, виходи яких підключено до входів першого елемента АБО. Виходи розрядів кільцевого регістру зсуву підключено до других входів відповідних елементів I групи. Перша керуюча шина пристрою підключена до входу генератора імпульсів. Перший інформаційний вхід пристрою (шина подачі першого доданку) є входом дешифратора. Другий інформаційний вхід пристрою (шина подачі другого доданку) є першим входом першої схеми порівняння, другим входом якої є вихід лічильника. Вихід генератора імпульсів підключено до входу лічильника та до першого (інформаційного) входу вентильного елементу, вихід якого підключено до перших входів першого та другого елементів І, виходи яких підключені відповідно до першого та другого керуючих входів РКЗ. До других входів першого та другого елементів І підключені відповідно друга та третя керуючі шини пристрою. Вихід першої схеми порівняння підключено до другого (забороненого) входу вентильного елементу, а також підключено до других входів ключових елементів групи і підключено до третіх входів елементів І групи. Вихід першого елемента АБО є виходом пристрою. В пристрій введено другу схему порівняння, третій, четвертий, п'ятий і шостий елементи І та другий і третій елементи АБО. При цьому третій інформаційний вхід пристрою підключено до першого входу другої схеми порівняння, а також підключено до перших входів третього та четвертого елементів І. Четвертий інформаційний вхід пристрою підключено до другого входу другої схеми порівняння, а також підключено до перших входів п'ятого та шостого елементів І. Перший вихід другої схеми порівняння підключено до других входів третього та п'ятого елементів І. Другий вихід другої схеми порівняння підключено до других входів четвертого та шостого елементів І. Виходи четвертого та п'ятого елементів І через другий елемент АБО підключено до шини подачі першого доданку (до входу дешифратора). Виходи третього та шостого елементів І через третій елемент АБО підключено до шини подачі другого доданку (до першого входу першої схеми порівняння).The fault-tolerant adder of the excess numbers represented in the system of residual classes contains a decoder, a group of key elements, a group of elements I, the first and second elements I, a pulse generator, a counter, a ring shift register (RKZ), the first comparison circuit element. The decoder outputs are the first inputs of the corresponding key elements of the group, the outputs of which are connected to the first inputs of the elements of group I, the outputs of which are connected to the inputs of the first element OR. The outputs of the digits of the ring shift register are connected to the second inputs of the corresponding elements of group I. The first control bus of the device is connected to the input of the pulse generator. The first information input of the device (feed bus of the first term) is the input of the decoder. The second information input of the device (supply bus of the second term) is the first input of the first comparison circuit, the second input of which is the output of the counter. The output of the pulse generator is connected to the input of the meter and to the first (information) input of the valve element, the output of which is connected to the first inputs of the first and second elements I, the outputs of which are connected according to the first and second control inputs. The second and third control buses of the device are connected to the second inputs of the first and second elements I. The output of the first comparison circuit is connected to the second (forbidden) input of the valve element, as well as connected to the second inputs of the key elements of the group and connected to the third inputs of the elements of group I. The output of the first element OR is the output of the device. The second comparison circuit, the third, fourth, fifth and sixth elements I and the second and third OR elements are introduced into the device. The third information input of the device is connected to the first input of the second comparison circuit, and is also connected to the first inputs of the third and fourth elements I. The fourth information input of the device is connected to the second input of the second comparison circuit and connected to the first inputs of the fifth and sixth elements. I. The first output of the second comparison circuit is connected to the second inputs of the third and fifth elements I. The second output of the second comparison circuit is connected to the second inputs of the fourth and sixth elements I. The outputs of the fourth and fifth elements And through the second element OR are connected to the supply bus the first term (to the input of the decoder). The outputs of the third and sixth elements I through the third element OR are connected to the bus of the second term (to the first input of the first comparison circuit).