TWM659114U - 電子封裝體 - Google Patents

Abstract

一種電子封裝體包括一次封裝體。次封裝體包括多個晶片、一第一重佈線路結構以及一第二重佈線路結構。這些晶片排列在一平面上。這些晶片的每一個具有一晶片基板、多個埋入電源軌道及多個晶片接墊。晶片基板構成對應的晶片的背面。這些埋入電源軌道穿設於晶片基板，且這些晶片接墊配置在對應的晶片的主動面上。第一重佈線路結構配置在這些晶片的主動面上並電性連接這些晶片接墊。第二重佈線路結構配置在這些晶片的背面並連接這些埋入電源軌道。這些晶片的這些埋入電源軌道經由第二重佈線路結構電性連接外界電源。

Description

電子封裝體

本新型創作是有關於一種電子零件，且特別是有關於一種電子封裝體。

目前晶片的電源（power）可由晶片的主動面或背面提供。當電源由晶片的主動面提供時，傳送電源的電源線會需要經過信號層，使得電源的路徑過長而增加耗能。另外，當電源由晶片的背面提供時，需要在晶片的背面製作高深寬比的奈米矽穿孔（Nano-Through-Silicon Via, nano-TSV）以連接晶片背面的埋入電源軌(Buried Power Rail)以及電源線。然而，奈米矽穿孔的孔徑大於埋入電源軌的孔徑，使得埋入電源軌與奈米矽穿孔連接不完全，導致電源線的阻坑增加，進而增加晶片的耗能。

本新型創作提供一種電子封裝體，用以降低耗能。

本新型創作的一實施例的一種電子封裝體包括一次封裝體。次封裝體包括多個晶片、一第一重佈線路結構以及一第二重佈線路結構。這些晶片排列在一平面上。這些晶片的每一個具有一晶片基板、多個埋入電源軌道及多個晶片接墊。晶片基板構成對應的晶片的背面。這些埋入電源軌道穿設於晶片基板，且這些晶片接墊配置在對應的晶片的主動面上。第一重佈線路結構配置在這些晶片的主動面上並電性連接這些晶片接墊。第二重佈線路結構配置在這些晶片的背面並連接這些埋入電源軌道。這些晶片的這些埋入電源軌道經由第二重佈線路結構電性連接外界電源。

基於上述，在本新型創作中，將第二重佈線路結構直接與多個晶片的埋入電源軌道連接，使得電子封裝體的多個晶片可以透過第二重佈線路結構直接與外接電源連接，如此將有助於增加晶片的效能。另外，將晶片的埋入電源軌道直接與第二重佈線路結構連接，可以省略製作奈米矽穿孔的製程以降低晶片的生產成本。

請同時參考圖1和圖2，在本實施例中，電子封裝體10包括一次封裝體100。次封裝體100包括多個晶片110、一第一重佈線路結構120以及一第二重佈線路結構130。這些晶片110排列在一平面上。這些晶片110的每一個具有一晶片基板111、多個埋入電源軌道112及多個晶片接墊113。晶片基板111構成對應的晶片110的背面114。這些埋入電源軌道112穿設於晶片基板111，且例如是向頁面內延伸。這些晶片接墊113配置在對應的晶片110的主動面115上。第一重佈線路結構120配置在這些晶片110的主動面115上並電性連接這些晶片接墊113。第二重佈線路結構130配置在這些晶片110的背面114並連接這些埋入電源軌道112。這些晶片110的這些埋入電源軌道112經由第二重佈線路結構130電性連接外接電源（未繪示）。

這些晶片110的每一個更具有一金屬內連線116以及多個電晶體117。部分的金屬內連線116在主動面115構成這些晶片接墊113。這些電晶體117設置在晶片基板111上。這些電晶體117在物理上或是電性上連接金屬內連線116以及這些埋入電源軌道112。具體而言，這些電晶體117透過金屬內連線116連接第一重佈線路結構120，且這些電晶體117透過這些埋入電源軌道112連接第二重佈線路結構130。在一實施例中，第一重佈線路結構120中的部份的導電結構，可以電性上或物理上連接至少二晶片110，用以傳遞多個晶片110之間的訊號，如圖2所標示的區域C1所示。另外，在一些實施例中，第二重佈線路結構130中的部份的導電結構，可以電性上或物理上連接至少二晶片110，用以傳遞多個晶片110之間的訊號，如圖2所標示的區域C2所示。換言之，這些晶片110之間雖然彼此獨立設置，但是在電性上，可以透過第一重佈線路結構120或第二重佈線路結構130連接。

在本實施例中，第二重佈線路結構130更具有多個電源面（power plane）131。這些電源面131設置在靠近這些晶片110的背面114的一端，且這些電源面131的每一個直接連接這些埋入電源軌道112的至少一個。也就是說，這些電源面131的每一個與這些埋入電源軌道112連接的數量可以是一個，也可以是一個以上，視需求調整，其例如圖2所標示的區域P1、P2所示。另外，將電源面131直接連接這些埋入電源軌道112，使得這些晶片110的每一個直接透過第二重佈線路結構130與外接電源連接，如此可以省略在這些晶片110的背面114製作高深寬比的奈米矽穿孔。

次封裝體100更包括多個導電凸塊160。這些導電凸塊160設置在第二重佈線路結構130上且遠離電源面131的一端。電子封裝結構10更包括一支撐載板200、一線路載板300以及多個導電球400。支撐載板200與第一重佈線路結構120彼此疊置。次封裝體100藉由這些導電凸塊160安裝在線路載板300上，並將多個導電球400連接至線路載板300。

圖3的實施例與圖2的實施例大致相同，兩者不同的是，在圖3的實施例中，次封裝體100更包括一介電層140。介電層140包覆這些晶片110並暴露出多個晶片接墊113以及多個埋入電源軌道112，並且介電層140填滿相鄰的兩個晶片110之間的縫隙。

請繼續參考圖3，在本實施例中，次封裝體100更具有多個導電柱150。這些導電柱150貫穿該介電層140並連接該第一重佈線路結構120及該第二重佈線路結構130。換句話說，這些晶片110設置在這些導電柱150之間且被介電層140包覆，而第一重佈線路結構120透過導電柱150與第二線路結構130電性連接。類似的，這些晶片110之間雖然彼此獨立設置，但第一重佈線路結構120中的部份的導電結構，可以電性上或物理上連接至少二晶片110，用以傳遞多個晶片110之間的訊號，如圖3所標示的區域C3所示。第二重佈線路結構130中的部份的導電結構，可以電性上或物理上連接至少二晶片110，用以傳遞多個晶片110之間的訊號，如圖3所標示的區域C4所示。

圖4的實施例與圖3的實施例大致相同，兩者不同的是，在圖4的實施例中，電子封裝體10更包括多個電子元件500，且這些電子元件500可透過多個導電球600安裝在第一重佈線路結構120上。具體而言，在安裝電子元件500於第一重佈線路結構120上之前，先將支撐載板200移除。也就是說，這些電子元件500直接與第一重佈線路結構120電性連接。

下文請參考圖5A至圖5F來說明本新型創作的一實施例的一種電子封裝體10之製作方法，其可製作出如同圖2的實施例的電子封裝體10。

請參考圖5A至圖5B，在一支撐載板200上製作一第一重佈線路結構120，並在第一重佈線路結構120上安裝多個晶片110。這些晶片110的主動面115連接第一重佈線路結構120。具體而言，這些晶片110具有多個晶片接墊113。這些晶片接墊113設置在主動面115上，且這些晶片接墊113連接第一重佈線路結構120。因此，雖然這些晶片110在空間上是獨立設置，但是這些晶片110可藉由第一重佈線路結構120彼此電性連接，使這些晶片110之間可以傳遞訊號。

在本實施例中，這些晶片110的每一個更具有一晶片基板111以及多個埋入電源軌道112。晶片基板111構成對應的晶片110的背面114，且這些埋入電源軌道112設置於晶片基板111內。這些晶片110之一可以是中央處理器晶片、邏輯晶片、繪圖處理晶片、輸出入晶片、記憶體晶片、基頻（base band）晶片、射頻（RF）晶片或特定功能的積體電路晶片。換句話說，這些晶片110可包括前述不同功能類型的晶片的組合，使得圖2至圖4的電子封裝體10可用於小晶片（Chiplet）封裝技術，其類似系統封裝（System in a Packaging, SiP）。由於這些晶片110可能有不同功用，這些晶片110的尺寸可以不同。在一些實施例中，這些晶片110可以是中央處理器晶片和邏輯晶片的組合、中央處理器晶片和輸出入晶片的組合、繪圖處理晶片和記憶體晶片的組合、射頻晶片和基頻晶片的組合，也可以是二個相同功用的晶片組合。在一些實施例中，這些晶片110可以是二個以上，其視需求而定。

請參考圖5C，薄化及平坦化這些晶片110的晶片基板111以暴露出這些埋入電源軌道112。在本實施例中，薄化及平坦化可採用化學機械研磨（Chemical-Mechanical Polishing，簡稱CMP）或乾式/溼式蝕刻（Dry/wet etching）。另一方面，透過此步驟，可以解決在一些情況下，這些晶片110其各自厚度不同的問題。

請參考圖5D至圖5E，形成一第二重佈線路結構130於這些晶片110的背面114。第二重佈線路結構130直接連接暴露的這些埋入電源軌道112。此外，第二重佈線路結構130更具有多個電源面（power plane）131。這些電源面131設置在靠近這些晶片110的背面114的一端，且這些電源面131的每一個直接連接這些埋入電源軌道112的至少一個。也就是說，這些電源面131的每一個與這些埋入電源軌道112連接的數量可以是一個，也可以是一個以上，視需求調整。另外，將電源面131直接連接這些埋入電源軌道112，使得這些晶片110的每一個直接透過第二重佈線路結構130與外接電源連接，如此可以省略在這些晶片110的背面114製作高深寬比的奈米矽穿孔。最後，在第二重佈線路結構130上形成多個導電凸塊160。至此，完成了次封裝體100。

請參考5F，將這些導電凸塊160連接至一線路載板300，並將多個導電球400連接至線路載板300。至此，完成了電子封裝體10。

下文將參考圖6A至圖6H來說明本新型創作的另一實施例的一種電子封裝體10之製作方法，其可製作出如同圖3的實施例的電子封裝體10。

請參考圖6A至圖6B，在一支撐載板200上製作一第一重佈線路結構120，並在第一重佈線路結構120上形成多個導電柱150。

請參考圖6C，將多個晶片110安裝在第一重佈線路結構120上。這些晶片110的主動面115連接第一重佈線路結構120，並且這些晶片110設置在相鄰的兩個導電柱150之間。具體而言，這些晶片110具有多個晶片接墊113。這些晶片接墊113設置在主動面115上，且這些晶片接墊113連接第一重佈線路結構120。因此，雖然這些晶片110在空間上是獨立設置，但是這些晶片110可藉由第一重佈線路結構120彼此電性連接，使這些晶片110之間可以傳遞訊號。

在本實施例中，這些晶片110的每一個更具有一晶片基板111以及多個埋入電源軌道112。晶片基板111構成對應的晶片110的背面114，且這些埋入電源軌道112設置於晶片基板111內。

請參考圖6D，形成一介電層140在第一重佈線路結構120上。介電層140包覆這些晶片110及這些導電柱150，且介電層140填滿這些晶片110之間的縫隙。

請參考圖6E，薄化及平坦化介電層140，以暴露出這些埋入電源軌道112以及這些導電柱150。在本實施例中，薄化及平坦化可採用化學機械研磨（Chemical-Mechanical Polishing，簡稱CMP）與乾式/溼式蝕刻（Dry/wet etching）。另一方面，透過此步驟，可以解決在一些情況下，這些晶片110其各自厚度不同的問題。

請參考圖6F至圖6G，形成一第二重佈線路結構130於介電層140上。第二重佈線路結構130直接連接暴露的這些埋入電源軌道112以及這些導電柱150。此外，第二重佈線路結構130更具有多個電源面（power plane）131。這些電源面131設置在靠近這些晶片110的背面114的一端，且這些電源面131的每一個直接連接這些埋入電源軌道112的至少一個。也就是說，這些電源面131的每一個與這些埋入電源軌道112連接的數量可以是一個，也可以是一個以上，視需求調整。另外，將電源面131直接連接這些埋入電源軌道112，使得這些晶片110的每一個直接透過第二重佈線路結構130與外接電源連接，如此可以省略在這些晶片110的背面114製作高深寬比的奈米矽穿孔。最後，在第二重佈線路結構130上形成多個導電凸塊160。至此，完成了次封裝體100。

請參考圖6H，將這些導電凸塊160連接至一線路載板300，並將多個導電球400連接至線路載板300，至此，完成了電子封裝體10。

請參考圖6I，其可製作出如同圖4的實施例的電子封裝體10。在完成前面圖6A至圖6H的步驟後，移除支撐載板200並安裝多個電子元件500於第一重佈線路結構120上。這些電子元件500可透過多個導電球600與第一重佈線路結構120電性連接。

在另一實施例中，也可以將圖5B至5C的步驟更改為圖7A至圖7C的步驟，如下文所述。

具體而言，在圖5A的步驟之後，請參考圖7A，在形成第二重佈線路結構130於這些晶片110的背面114的步驟更包括於這些晶片110的背面114形成一圖案化罩幕P。

請參考圖7B，移除被圖案化罩幕P暴露出的這些晶片110的每一個的多個部分，並暴露出這些埋入電源軌道112。

請參考圖7C，形成多個電源面131於暴露的這些埋入電源軌道112上。這些電源面131的每一個直接連接這些埋入電源軌道112的至少一個。在移除被圖案化罩幕P暴露出的這些晶片110的每一個的多個部分的步驟中，可以使用乾/濕式蝕刻的方式，使沒有被圖案化罩幕P遮住的地方被蝕刻至暴露出埋入電源軌道112。至此，完成將這些埋入電源軌道112暴露出這些晶片110的背面114。

請參考圖2及圖8，在本實施例中，第二重佈線路結構130的這些電源面131包括第一電源面131a及第二電源面131b，且第一電源面131a與第二電源面131b彼此平行。第一電源面131a具有多個第一開口131a1，第二電源面131b具有多個第二開口131b1，且這些第一開口131a1與這些第二開口131b1彼此不重疊。第二重佈線路結構130更包括多個第一重佈導電孔道132a、多個第二重佈導電孔道132b以及多個第三重佈導電孔道132c。這些第一重佈導電孔道132a穿過這些第一開口131a1並連接第二電源面131b，以電性連接這些晶片110的這些埋入電源軌道112。這些第二重佈導電孔道132b穿過這些第二開口131b1並連接第一電源面131a，以電性連接這些晶片110的這些埋入電源軌道112。這些第三重佈導電孔道132c穿過這些第一開口131a1以及這些第二開口131b1並連接至第二重佈線路結構130，也就是說，這些第三重佈導電孔道132c沒有連接第一電源面131a及第二電源面131b。具體而言，在本實施例中，這些第一重佈導電孔道132a例如是連接這些晶片110的電源端（VDD），這些第二重佈導電孔道132b例如是連接這些晶片110的接地端（VSS），且這些第三重佈導電孔道132c例如是連接這些晶片110的訊號端（SIG）。由於這些第一重佈導電孔道132a、這些第二重佈導電孔道132b以及這些第三重佈導電孔道132c沒有彼此電性連接，可以降低訊號之間的互相干擾。另外，將這些晶片110的這些埋入電源軌道112分別直接連接至對應的這些電源面131（例如：第一電源面131a或第二電源面131b），可以增加這些晶片110與第二重佈線路結構130電性連接的接觸面積，進而增加電源金屬路徑（Power strip），以提高晶片110的效能。

綜上所述，在本新型創作中，將第二重佈線路結構的電源面直接與多個晶片的埋入電源軌道連接，使得電子封裝體的多個晶片可以透過第二重佈線路結構直接與外接電源連接，如此將有助於降低晶片的電路效率並增加晶片的效能。另外，將晶片的埋入電源軌道直接與第二重佈線路結構連接，可以省略製作奈米矽穿孔的製程以降低晶片的生產成本。

10:電子封裝體 100:次封裝體 110:晶片 111:晶片基板 112:埋入電源軌道 113:晶片接墊 114:背面 115:主動面 116:金屬內連線 117:電晶體 120:第一重佈線路結構 130:第二重佈線路結構 131:電源面 131a:第一電源面 131a1:第一開口 131b:第二電源面 131b1:第二開口 132a:第一重佈導電孔道 132b:第二重佈導電孔道 132c:第三重佈導電孔道 140:介電層 150:導電柱 160:導電凸塊 200:支撐載板 300:線路載板 400、600:導電球 500:電子元件 P:圖案化罩幕 C1、C2、C3、C4、P1、P2:區域

圖1為本新型創作的一實施例的一種電子封裝體的晶片的示意圖。 圖2為本新型創作的一實施例的一種電子封裝體的示意圖。 圖3為本新型創作的另一實施例的一種電子封裝體的示意圖。 圖4為本新型創作的另一實施例的一種電子封裝體的示意圖。 圖5A至圖5F繪示本新型創作的一實施例的電子封裝體之製作方法。 圖6A至圖6I繪示本新型創作的另一實施例的一種電子封裝體之製作方法。 圖7A至圖7C繪示圖5B至圖5C的實施例的數個替換步驟。 圖8為本新型創作的一實施例的電源面的局部示意圖。

10:電子封裝體

100:次封裝體

110:晶片

111:晶片基板

112:埋入電源軌道

113:晶片接墊

114:背面

115:主動面

116:金屬內連線

120:第一重佈線路結構

130:第二重佈線路結構

131:電源面

160:導電凸塊

200:支撐載板

300:線路載板

400:導電球

C1、C2、P1、P2:區域

Claims (9)

1. 一種電子封裝體，包括： 一次封裝體，包括： 多個晶片，排列在一平面上，其中該些晶片的每一個具有一晶片基板、多個埋入電源軌道及多個晶片接墊，該晶片基板構成對應的該晶片的背面，該些埋入電源軌道穿設於該晶片基板，且該些晶片接墊配置在對應的該晶片的主動面上； 一第一重佈線路結構，配置在該些晶片的主動面上並電性連接該些晶片接墊；以及 一第二重佈線路結構，配置在該些晶片的背面並連接該些埋入電源軌道，其中該些晶片的該些埋入電源軌道經由該第二重佈線路結構電性連接外界電源。
2. 如請求項1所述的電子封裝體，其中該第二重佈線路結構具有多個電源面，且該些電源面的每一個直接連接該些埋入電源軌道的至少一個。
3. 如請求項1所述的電子封裝體，其中該些晶片經由該第一重佈線路結構彼此電性連接。
4. 如請求項1所述的電子封裝體，其中該次封裝體更包括： 一介電層，包覆該些晶片。
5. 如請求項4所述的電子封裝體，其中該次封裝體更包括： 多個導電柱，貫穿該介電層並連接該第一重佈線路結構及該第二重佈線路結構。
6. 如請求項1所述的電子封裝體，更包括： 一支撐載板，與該第一重佈線路結構彼此疊置。
7. 如請求項1所述的電子封裝體，更包括： 多個電子元件，安裝在該第一重佈線路結構上。
8. 如請求項1所述的電子封裝體，其中該次封裝體更包括： 多個導電凸塊，配置在該第二重佈線路結構上，以連接外界電源。
9. 如請求項1所述的電子封裝體，更包括： 一線路載板，該次封裝體安裝在該線路載板。

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