TWM604476U

TWM604476U - 具跨級抗雜訊功能之閘極驅動電路

Info

Publication number: TWM604476U
Application number: TW109206840U
Authority: TW
Inventors: 陳致豪; 周凱茹; 陳辰恩; 鍾佩芳; 呂宣毅
Original assignee: 凌巨科技股份有限公司
Priority date: 2020-06-02
Filing date: 2020-06-02
Publication date: 2020-11-21

Abstract

本創作係有關一種具跨級抗雜訊功能之閘極驅動電路，其具有複數個驅動電路，每一個驅動電路分別包含一抗雜訊電路與複數個輸出電路，並由該抗雜訊電路分別連接至該些個輸出電路，以用於產生複數個閘極驅動訊號，且每一個輸出電路藉由同一抗雜訊單元之電位控制訊號與反相電位控制訊號控制合成訊號之電位並藉由下一級電位控制訊號與反向電位控制訊號下拉控制對應之閘極驅動訊號，藉此簡化並共用抗雜訊電路於每一個驅動電路中，同時避免漏電流。

Description

具跨級抗雜訊功能之閘極驅動電路

本創作係有關一種驅動電路，尤其是一種具跨級抗雜訊功能之閘極驅動電路。

薄膜電晶體液晶顯示器（TFT-LCDs, Thin Film Transistor Liquid Crystal Displays）已成為現代顯示科技產品的主流，尤其應用於手機上，有輕巧、方便攜帶等特點。相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器能夠降低生產成本，且能夠在低溫下製作在大面積的玻璃基板上，提高生產速率。

因應消費者使用習慣趨勢改變，產品逐漸朝向高信賴性與可廣域操作。傳統閘極驅動電路可區分為訊號傳遞部、抗雜訊部、閘極脈波(Gate pulse) 輸出部，訊號傳遞部為傳遞閘極驅動電路內部運作所需的輸入訊號，攸關閘極驅動電路之訊號傳遞性，抗雜訊部為閘極驅動電路內部對於維持輸出訊號穩定之電路，攸關其信賴性，閘極脈波輸出部為閘極驅動電路輸出訊號至閘極線(gate line)。然而，以八級閘極驅動電路為例，單級閘極驅動電路即重覆八次，其中訊號傳遞部、抗雜訊部佔了八級閘極驅動電路大部分面積，若能夠降低此功能電路佈局面積，即能夠達到窄邊框效果。當共用級數增加時，每一輸出電路僅靠同一級電位控制訊號控制內部訊號之電位，易導致操作區抗雜訊機制未動作的時間會增加，而進一步導致漏電流發生於時脈訊號於較高電位的情況下，並導致閘極驅動訊號誤輸出。

基於上述之問題，本創作提供一種具跨級抗雜訊功能之閘極驅動電路，其藉由共用抗雜訊之電路設計，以提供對應之電位控制訊號與反向電位控制訊號至複數個輸出電路，並跨級提供電位控制訊號與反向電位控制訊號，而避免漏電流產生。

本創作之主要目的，提供一種具跨級抗雜訊功能之閘極驅動電路，其藉由共用抗雜訊電路，以簡化每一級驅動電路，因而簡化閘極驅動電路並減少電路面積，並藉由跨級提供電位控制訊號與反向電位控制訊號，而避免漏電流產生。

本創作揭示了一種具跨級抗雜訊功能之閘極驅動電路，其具有複數個驅動電路，其分別包含一抗雜訊電路與複數個輸出電路，其中該抗雜訊電路接收至少一輸入訊號並輸出一電位控制訊號與一反相電位控制訊號，該些個輸出電路分別接收該電位控制訊號與該反相電位控制訊號並對應產生一閘極驅動訊號，其中，依據該電位控制訊號與該反相電位控制訊號控制一合成訊號之電位，並由下一級電位控制訊號與下一級反相電位控制訊號控制該閘極驅動訊號之電位。藉由上述之該些個輸出電路共用該抗雜訊電路，因而簡化閘極驅動電路的連接關係，並減少電路使用面積，並以下一級電位控制訊號與下一級反相電位控制訊號控制該閘極驅動訊號之電位而避免漏電流產生，進而避免該閘極驅動訊號誤輸出。

為使　貴審查委員對本創作之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以實施例及配合說明，說明如後：

有鑑於習知訊號傳遞、抗雜訊電路佔了閘極驅動電路大部分面積，若能夠降低此訊號傳遞、抗雜訊電路之電路佈局面積，即能夠達到窄邊框效果，據此，本創作遂提出一種具跨級抗雜訊功能之閘極驅動電路，以解決習知技術所造成之電路面積問題與漏電流問題。

以下，將進一步說明本創作揭示一種具跨級抗雜訊功能之閘極驅動電路所包含之特性、所搭配之結構：

首先，請參閱第一圖與第二圖，其為本創作之一實施例之方塊圖。如圖所示，本創作之具跨級抗雜訊功能之閘極驅動電路1，其包含複數個驅動電路10，每一個驅動電路10包含一抗雜訊電路20與複數個輸出電路30。抗雜訊電路20為銜接於訊號傳遞部BUS與該些個輸出電路30之間，藉此提高後續閘極驅動訊號之穩定度。其中，該抗雜訊電路20個別地耦接至該些個輸出電路30，該抗雜訊電路20進一步輸出一電位控制訊號S _Qn與一反相電位控制訊號S _QnX至該些個輸出電路30，本實施例之該些個輸出電路30為以8個輸出電路為舉例，但本創作不限於8個，可依使用需求而將該些個輸出電路30設計為2至32個，甚至是達到每一級驅動電路10達到256個輸出電路30，本實施例係以現階段技術而言，訊號響應較佳，且較為簡化之電路作為舉例，因此以本實施例以8個輸出電路30作為舉例說明。

接續上述，輸出電路30除了接收該抗雜訊電路20所輸出之該電位控制訊號S _Qn與該反相電位控制訊號S _QnX，更可進一步接收下一級抗雜訊電路(圖未示)之一下一電位控制訊號S _Qn+1與一下一反相電位控制訊號S _QnX+1，因此，輸出電路30可分別依據該抗雜訊電路20之該電位控制訊號S _Qn與該反相電位控制訊號S _QnX以及下一級抗雜訊電路之該下一電位控制訊號S _Qn+1與該下一反相電位控制訊號S _QnX+1而產生對應之閘極驅動訊號S _Gn於訊號輸出端Gn，因而對應產生第一閘極驅動訊號S _G1至第八閘極驅動訊號S _G8。

如第二圖所示，本實施例係以單一輸出電路30做舉例說明，該輸出電路30包含該些個電晶體321、322、323、324、325、326、327，本實施例係以該些個電晶體321、322、323、324、325、326、327作為舉例說明；該第一電晶體321之一第一端耦接一供應端VDD，以接收一輸入訊號S _VDD，該第一電晶體321之一第二端耦接上一級閘級輸出端Gn-8，該第一電晶體321之一第三端耦接一合成節點An，該第二電晶體322之一第一端耦接該合成節點An，該第二電晶體322之一第二端耦接下一級閘級輸出端Gn+9，該第二電晶體322之一第三端耦接一接地端VSS。

接續上述，該第三電晶體323之一第一端耦接一時脈輸入端CLK，以接收一時脈訊號S _CLK，該第三電晶體323之一第二端耦接該合成節點An，以接收該合成訊號S _An，該第三電晶體323之一第三端耦接一閘極輸出端Gn，以輸出該閘極驅動訊號Gn。該第四電晶體324與該反相第四電晶體325之第一端皆耦接於該合成節點An，該第四電晶體324與該反相第四電晶體325之第二端分別耦接一電位輸出端Qn與一反相電位輸出端QnX，以分別接收該電位控制訊號S _Qn與該反相電位控制訊號S _QnX，該第四電晶體324與該反相第四電晶體325之第三端耦接該閘極輸出端Gn；因此，該第四電晶體324與該反相第四電晶體325更可整合為一補償單元，其第一端耦接至該合成節點An，並分別接收該電位控制訊號S _Qn與該反相電位控制訊號S _QnX，以補償該閘極驅動訊號Gn。

該第五電晶體326與該反相第五電晶體327之第一端耦接該第三電晶體323之該第三端與該閘極輸出端Gn之間。特別是該第五電晶體326與該反相第五電晶體327之第二端分別耦接一下一級電位輸出端Qn+1與一下一級反相電位輸出端QnX+1，以分別接收該下一電位控制訊號S _Qn與該下一反相電位控制訊號S _Qn+1，特別是該第五電晶體326與該反相第五電晶體327之第三端耦接至該接地端VSS，因此該第五電晶體326與該反相第五電晶體327為用於下拉該閘極驅動訊號S _Gn之電位至該接地端VSS之電位，因此在下一級驅動電路10致能時，該閘極驅動訊號S _Gn之電位下拉至接地。因此，該第五電晶體326與該反相第五電晶體327可整合為一下拉單元，其第一端耦接於耦接該第三電晶體323之該第三端，並接收該下一電位控制訊號S _Qn與該下一反相電位控制訊號S _Qn+1，以在下一級驅動電路10致能時，該閘極驅動訊號S _Gn之電位下拉至接地，由於該第五電晶體326接收該下一電位控制訊號S _Qn _，該反相第五電晶體327為接收該下一反相電位控制訊號S _Qn+1，因此該反相第五電晶體327對於該第五電晶體326而言，為其反相電晶體。

此外，該輸出電路30更可進一步包含一重置電晶體328，其一第一端耦接該合成節點An，該第八電晶體328之一第二端耦接一重置端RST，該第八電晶體328之一第三端耦接至該接地端VSS，該第八電晶體328藉由該重置端之一重置訊號S _RST致能時，即讓該合成訊號S _AN導通至該接地端VSS，因而重置該輸出電路30。

在習知閘極驅動電路中，如第三A圖，閘極驅動電路輸出電路並未耦接該下一級電位輸出端與該下一級反相電位輸出端，因此該合成訊號S _An於該電位控制訊號S _Qn致能後，會發生每一輸出電路各自的合成訊號S _An於虛框位置發生峰值高度不均，導致相較於合成節點An之電位有高有低，因而導致閘極驅動訊號S _Gn不穩定。如第四A圖所示，合成訊號S _An峰值不均的緣由即在於該電位控制訊號S _Qn的降緣且時脈訊號S _CLK致能時，對於控制閘極驅動訊號S _Gn之電晶體的V _DS的跨壓過大，因而導致漏電流產生，因而讓該閘極驅動訊號S _Gn於預啟動區域P誤輸出，因而導致合成訊號S _An的電位受影響。

一併參閱第一圖、第二圖及第三B圖以及第四B圖，由於本創作之輸出電路30除了耦接同一級之抗雜訊電路20，更耦接下一級抗雜訊電路(圖未示)，即抗雜訊電路20所產生之該電位控制訊號S _Qn與該反相電位控制訊號S _QnX所控制該輸出電路30之該合成訊號S _An的電位，而下一級抗雜訊電路所產生之該下一電位控制訊號S _Qn+1與該下一反相電位控制訊號S _QnX+1控制該輸出電路30之該閘極驅動訊號 _Gn的電位，因此如第四B圖所示，該下一電位控制訊號S _Qn+1於降緣時已超過該時脈訊號S _CLK的致能時間，使該輸出電路30未誤輸出該閘極驅動訊號 _Gn，如此合成訊號S _An的峰值將如第三B圖所示之虛框區域，平均呈現。

藉由上述可知，本發明之閘極驅動電路可降低輸出電路之漏電流，因而避免該輸出電路30誤輸出該閘極驅動訊號 _Gn。如此本發明可應用於薄膜電晶體驅動畫素結構之顯示器，例如:液晶顯示器(LCD)、有機電激發光顯示器(OLED)，以藉由本發明之閘極驅動電路提供較穩定之該閘極驅動訊號 _Gn，進而提供較穩定之顯示品質。

綜上所述，本創作之具跨級抗雜訊功能之閘極驅動電路，其透過抗雜訊電路提供電位控制訊號與反相電位控制訊號至輸出電路，並讓下一級抗雜訊電路所產生之下一電位控制訊號與下一反相電位控制訊號提供制至輸出電路，而降低輸出電路之漏電流，以改善合成訊號的峰值不均並改善雜訊抑制穩定度。

故本創作實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出新型專利申請，祈鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本創作之較佳實施例而已，並非用來限定本創作實施之範圍，舉凡依本創作申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本創作之申請專利範圍內。

10:閘極驅動電路 20:抗雜訊電路 30:輸出電路 321:第一電晶體 322:第二電晶體 323:第三電晶體 324:第四電晶體 325:反相第四電晶體 326:第五電晶體 327:反相第五電晶體 328:重置電晶體 An:合成節點 BUS:訊號傳遞部 CLK:時脈輸入端 CLK4:第四時脈訊號 CLK5:第五時脈訊號 CLK6:第六時脈訊號 CLK7:第七時脈訊號 CLK8:第八時脈訊號 CLK9:第九時脈訊號 CLK10:第十時脈訊號 CLK11:第十一時脈訊號 Gn:輸出端 Gn-8:輸出端 Gn+9:輸出端 G1:第一閘極輸出端 G2:第二閘極輸出端 G3:第三閘極輸出端 G4:第四閘極輸出端 G5:第五閘極輸出端 G6:第六閘極輸出端 G7:第七閘極輸出端 G8:第八閘極輸出端 Qn:電位輸出端 QnX:反相電位輸出端 Qn+1:下一電位輸出端 QnX+1:下一反相電位輸出端 RST:重置端 S _An:合成訊號 S _An+1:下一級合成訊號 S _Gn:閘極驅動訊號 S _G1:第一閘極驅動訊號 S _G2:第二閘極驅動訊號 S _G3:第三閘極驅動訊號 S _G4:第四閘極驅動訊號 S _G5:第五閘極驅動訊號 S _G6:第六閘極驅動訊號 S _G7:第七閘極驅動訊號 S _G8:第八閘極驅動訊號 S _Gn-8:上一級閘極驅動訊號 S _Gn+9:下一級閘極驅動訊號 S _Qn:電位控制訊號 S _QnX:反相電位控制訊號 S _Qn+1:下一電位控制訊號 S _QnX+1:下一反相電位控制訊號 S _RST:重置訊號 S _VDD:輸入訊號 VDD:供應端 VSS:接地端

第一圖：其為本創作之一實施例之方塊圖；第二圖：其為本創作之一實施例之輸出電路之方塊圖；第三A圖：其為習知閘極驅動電路之合成訊號之波形圖；第三B圖：其為本創作之一實施例之合成訊號之波形圖；第四A圖：其為習知閘極驅動電路之電位控制訊號對閘極驅動訊號之波形圖；以及第四B圖：其為本創作之一實施例之下一級電位控制訊號對閘極驅動訊號之波形圖。

30:輸出電路

321:第一電晶體

322:第二電晶體

323:第三電晶體

324:第四電晶體

325:反相第四電晶體

326:第五電晶體

327:反相第五電晶體

328:重置電晶體

An:合成節點

Qn:電位輸出端

QnX:反相電位輸出端

Qn+1:下一電位輸出端

QnX+1:下一反相電位輸出端

RST:重置端

S_An:合成訊號

S_Gn-8:上一級閘極驅動訊號

S_Gn+9:下一級閘極驅動訊號

S_Pn:致能訊號

S_Qn:電位控制訊號

S_QnX:反相電位控制訊號

S_Qn+1:下一電位控制訊號

S_QnX+1:下一反相電位控制訊號

S_RST:重置訊號

S_VDD:輸入訊號

VDD:供應端

VSS:接地端

Claims

一種具跨級抗雜訊功能之閘極驅動電路，其包含: 複數個驅動電路，其分別包含: 一抗雜訊電路，其接收至少一輸入訊號並輸出一電位控制訊號與一反相電位控制訊號；以及複數個輸出電路，分別依據一偏壓訊號、該電位控制訊號與該反相電位控制訊號控制一合成訊號，並進一步依據該合成訊號與一時脈訊號對應產生一閘極驅動訊號，該些個輸出電路分別依據一下一級電位控制訊號與一下一級反相電位控制訊號控制該閘極驅動訊號之一驅動電位。
如申請專利範圍第1項所述之閘極驅動電路，其中該些個輸出電路分別包含: 一第一電晶體，其一第一端與一第二端分別耦接該偏壓訊號與一上一級閘極驅動訊號；一第二電晶體，其一第一端耦接該第一電晶體之一第三端並耦接該合成訊號，該第二電晶體之一第二端耦接一下一級閘極驅動訊號，該第二電晶體之一第三端耦接一接地端；一第三電晶體，其一第一端耦接該時脈訊號，該第三電晶體之一第二端耦接該合成訊號，該第三電晶體之一第三端產生該閘極驅動訊號；一補償單元，其二第一端耦接該合成訊號，該補償單元之二第二端耦接該電位控制訊號與該反相電位控制訊號，該補償單元之二第三端耦接該閘極驅動訊號；以及一下拉單元，其二第一端耦接該閘極驅動訊號，該下拉單元之二第二端耦接該下一級電位控制訊號與該下一級反相電位控制訊號，該下拉單元之二第三端耦接至該接地端。
如申請專利範圍第2項所述之閘極驅動電路，其中該補償單元包含: 一第四電晶體，其一第一端耦接該合成訊號，該第四電晶體之一第二端耦接該電位控制訊號，該第四電晶體之一第三端耦接該閘極驅動訊號；以及一反相第四電晶體，其一第一端耦接該合成訊號，該反相第四電晶體之一第二端耦接該反相電位控制訊號，該反相第四電晶體之一第三端耦接該閘極驅動訊號。
如申請專利範圍第2項所述之閘極驅動電路，其中該下拉單元包含: 一第五電晶體，其一第一端耦接該閘極驅動訊號，該第五電晶體之一第二端耦接該下一級電位控制訊號，該第五電晶體之第三端耦接至該接地端；以及一反相第五電晶體，其一第一端耦接該閘極驅動訊號，該反相第五電晶體之一第二端耦接該下一級反相電位控制訊號，該反相第五電晶體之一第三端耦接至該接地端。
如申請專利範圍第2項所述之閘極驅動電路，其中該些個輸出電路更分別包含一重置電晶體，其一第一端耦接該合成訊號，該重置電晶體之一第二端耦接一重置訊號，該重置電晶體之一第三端耦接該接地端。
如申請專利範圍第2項所述之閘極驅動電路，其中該些個閘極驅動訊號係回授控制該合成訊號。
一種輸出電路，其設置於一閘極驅動電路，該輸出電路包含: 一第一電晶體，其一第一端與一第二端分別耦接一偏壓訊號與一上一級閘極驅動訊號；一第二電晶體，其一第一端耦接該第一電晶體之一第三端並耦接一合成訊號，該第二電晶體之一第二端耦接一下一級閘極驅動訊號，該第二電晶體之一第三端耦接一接地端；一第三電晶體，其一第一端耦接一時脈訊號，該第三電晶體之一第二端耦接該合成訊號，該第三電晶體之一第三端產生一閘極驅動訊號；一補償單元，其二第一端耦接該合成訊號，該補償單元之二第二端耦接一電位控制訊號與一反相電位控制訊號，該補償單元之二第三端耦接該閘極驅動訊號；以及一下拉單元，其二第一端耦接該閘極驅動訊號，該下拉單元之二第二端耦接該下一級電位控制訊號與該下一級反相電位控制訊號，該下拉單元之二第三端耦接至該接地端。
如申請專利範圍第7項所述之輸出電路，其中該補償單元之該二第二端耦接於一抗雜訊電路，以耦接該電位控制訊號與該反相電位控制訊號，該抗雜訊電路耦接至少一輸入訊號並對應產生該電位控制訊號與該反相電位控制訊號。
如申請專利範圍第7項所述之輸出電路，其中該補償單元包含: 一第四電晶體，其一第一端耦接該合成訊號，該第四電晶體之一第二端耦接該電位控制訊號，該第四電晶體之一第三端耦接該閘極驅動訊號；以及一反相第四電晶體，其一第一端耦接該合成訊號，該反相第四電晶體之一第二端耦接該反相電位控制訊號，該反相第四電晶體之一第三端耦接該閘極驅動訊號。
如申請專利範圍第7項所述之輸出電路，其中該下拉單元包含: 一第五電晶體，其一第一端耦接該閘極驅動訊號，該第五電晶體之一第二端耦接該下一級電位控制訊號，該第五電晶體之第三端耦接至該接地端；以及一反相第五電晶體，其一第一端耦接該閘極驅動訊號，該反相第五電晶體之一第二端耦接該下一級反相電位控制訊號，該反相第五電晶體之一第三端耦接至該接地端。