TWM573055U - Pixel circuit and display device - Google Patents

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light
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籍亞男
范文志
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大陸商昆山國顯光電有限公司
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Abstract

本申請公開一種畫素電路和顯示裝置，畫素電路包括第一薄膜電晶體、第二薄膜電晶體、第三薄膜電晶體、第四薄膜電晶體、第五薄膜電晶體、第六薄膜電晶體、發光二極體以及存儲電容。本申請實施例提供的畫素電路，在發光二極體的發光階段，畫素電路可以實現對電源電壓的補償，使得流經發光二極體的電流與輸入畫素電路中的資料電壓以及參考電壓有關，與電源電壓無關，從而有效避免由於電源電壓降導致的流入每一個發光二極體的電流不同，顯示裝置顯示不均勻的問題。此外，本申請實施例提供的畫素電路還可以對驅動薄膜電晶體閾值電壓進行補償，有效避免由於驅動薄膜電晶體閾值電壓的不同導致的顯示裝置顯示不均勻的問題。

Description

畫素電路和顯示裝置
本申請涉及顯示技術領域，尤其涉及一種畫素電路和顯示裝置。
有機發光顯示裝置是一種應用有機發光二極體作為發光器件的顯示裝置，具有對比度高、厚度薄、視角廣、反應速度快、低功耗等特點，被越來越多地應用到各個顯示以及照明領域。
現有的有機發光顯示裝置中，通常可以包含多個畫素電路，多個畫素電路通常由同一電源提供電源電壓，電源電壓可以決定流經畫素電路中發光二極體的電流。
然而，在實際應用中，電源電壓在多個畫素電路間傳輸時不可避免的產生電源電壓降（IR drop），導致作用在每一個畫素電路的實際電源電壓不同，進而導致流經每一個發光二極體的電流不同，顯示裝置顯示的亮度不均勻。
本申請提供一種畫素電路和顯示裝置，旨在解決現有的顯示裝置中，由於電源電壓降導致的流經發光二極體的電流不同，顯示裝置顯示的亮度不均勻的問題。
為實現上述目的，本申請提出的畫素電路包括第一薄膜電晶體、第二薄膜電晶體、第三薄膜電晶體、第四薄膜電晶體、第五薄膜電晶體、第六薄膜電晶體、發光二極體以及存儲電容，
該第一薄膜電晶體的柵極分別與該第二薄膜電晶體的源極、該第三薄膜電晶體的源極以及該存儲電容的該一端連接，該第三薄膜電晶體的漏極分別與該第五薄膜電晶體的漏極以及參考電壓訊號線連接，該存儲電容的該另一端分別與該第四薄膜電晶體的漏極以及該第五薄膜電晶體的源極連接，該第四薄膜電晶體的源極與資料訊號線連接；
該第一薄膜電晶體的源極與第一電源連接；以及
該第一薄膜電晶體的漏極分別與該第二薄膜電晶體的漏極以及該第六薄膜電晶體的源極連接，該第六薄膜電晶體的漏極與該發光二極體的陽極連接，該發光二極體的陰極與第二電源連接。
根據本申請的一實施方式，上述的第一電源用於為該第一薄膜電晶體提供電源電壓；以及
該發光二極體發光時電流流入該第二電源。
根據本申請的一實施方式，上述的參考電壓訊號線用於提供參考電壓，該參考電壓為負電壓，並用於對該第一薄膜電晶體的柵極以及該存儲電容的該一端進行初始化；以及
該資料訊號線用於提供資料電壓。
根據本申請的一實施方式，上述的該第三薄膜電晶體的柵極與第一掃描線連接，該第一掃描線用於提供第一掃描訊號，該第一掃描訊號用於控制該第三薄膜電晶體處於導通狀態或截止狀態；
該第四薄膜電晶體的柵極與第二掃描線連接，該第二掃描線用於提供第二掃描訊號，該第二掃描訊號用於控制該第四薄膜電晶體處於導通狀態或截止狀態；
該第二薄膜電晶體的柵極以及該第五薄膜電晶體的柵極與第三掃描線連接，該第三掃描線用於提供第三掃描訊號，該第三掃描訊號用於控制該第二薄膜電晶體以及該第五薄膜電晶體處於導通狀態或截止狀態；以及
該第六薄膜電晶體的柵極與第一發光控制線連接，該第一發光控制線用於提供第一發光控制訊號，該第一發光控制訊號用於控制該第六薄膜電晶體處於導通狀態或截止狀態。
根據本申請的一實施方式，上述當該第一掃描訊號控制該第三薄膜電晶體處於導通狀態時，該參考電壓訊號線與該第一薄膜電晶體的柵極以及該存儲電容的該一端連接，該參考電壓對該第一薄膜電晶體的柵極以及該存儲電容的該一端進行初始化；
當該第二掃描訊號控制該第四薄膜電晶體處於導通狀態時，該資料訊號線與該存儲電容的該另一端連接，該資料電壓通過該存儲電容輸入該畫素電路；
當該第三掃描訊號控制該第二薄膜電晶體以及該第五薄膜電晶體處於導通狀態時，該第一薄膜電晶體的柵極與漏極連接，對該第一薄膜電晶體的閾值電壓進行補償，該參考電壓訊號線與該存儲電容的該另一端連接，對該存儲電容的該另一端進行初始化；以及
當該第一發光控制訊號控制該第六薄膜電晶體處於導通狀態時，電流流經該發光二極體，該電流與該第一電源無關。
根據本申請的一實施方式，上述的畫素電路還包括第七薄膜電晶體，
該第七薄膜電晶體的源極與該第一電源連接，漏極與該第一薄膜電晶體的源極連接，柵極與第二發光控制線連接；以及
該第二發光控制線用於提供第二發光控制訊號，當該第二發光控制訊號控制該第七薄膜電晶體處於導通狀態時，該第一電源與該第一薄膜電晶體的源極連接，該第一電源向該第一薄膜電晶體的源極施加電壓。
根據本申請的一實施方式，上述的畫素電路還包括第八薄膜電晶體，
該第八薄膜電晶體的源極與該參考電壓訊號線連接，漏極與該發光二極體的陽極連接，柵極與第四掃描線連接，當該第四掃描訊號控制該第八薄膜電晶體處於導通狀態時，該參考電壓對該發光二極體的陽極進行初始化。
根據本申請的一實施方式，上述的第一薄膜電晶體為驅動薄膜電晶體，且該第一薄膜電晶體為P型薄膜電晶體；以及
該第二薄膜電晶體、該第三薄膜電晶體、該第四薄膜電晶體、該第五薄膜電晶體以及該第六薄膜電晶體分別獨立地為N型薄膜電晶體或P型薄膜電晶體。
根據本申請的一實施方式，上述的第七薄膜電晶體為N型薄膜電晶體或P型薄膜電晶體。
根據本申請的一實施方式，上述的該第八薄膜電晶體為N型薄膜電晶體或P型薄膜電晶體。
本申請實施例還提供一種顯示裝置，該顯示裝置包括上述記載的該畫素電路。
本申請實施例採用的上述至少一個技術方案能夠達到以下有益效果：
本申請實施例提供的畫素電路，包括六個薄膜電晶體、一個存儲電容以及一個發光二極體，在發光二極體的發光階段，該畫素電路可以實現對電源電壓的補償，使得流經發光二極體的電流與輸入該畫素電路中的資料電壓以及參考電壓有關，與電源電壓無關，從而有效避免由於電源電壓降導致的流入每一個發光二極體的電流不同，顯示裝置顯示不均勻的問題。
此外，本申請實施例提供的畫素電路還可以對驅動薄膜電晶體閾值電壓進行補償，有效避免由於驅動薄膜電晶體閾值電壓的不同導致的顯示裝置顯示不均勻的問題。
需要說明的是，在本申請實施例提供的畫素電路中，該第一薄膜電晶體為驅動薄膜電晶體，具體可以為P型薄膜電晶體；該第二薄膜電晶體、該第三薄膜電晶體、該第四薄膜電晶體、該第五薄膜電晶體、該第六薄膜電晶體、該第七薄膜電晶體以及該第八薄膜電晶體可以均為P型薄膜電晶體，也可以均為N型薄膜電晶體，還可以是其中至少一者為P型薄膜電晶體，其餘的為N型薄膜電晶體，本申請實施例不做具體限定。
本申請實施例中，不同類型的薄膜電晶體，不同掃描線提供的掃描訊號可以不同，本申請實施例可以以該第一薄膜電晶體至該第八薄膜電晶體均是P型薄膜電晶體為例進行說明。
該發光二極體可以是LED，也可以是OLED，這裡也不做具體限定。本申請實施例可以以該發光二極體是OLED為例進行說明。
以下結合附圖，詳細說明本申請各實施例提供的技術方案。
圖1為本申請實施例提供的一種畫素電路的結構示意圖。畫素電路如下所述。
如圖1所示，畫素電路包括第一薄膜電晶體M1、第二薄膜電晶體M2、第三薄膜電晶體M3、第四薄膜電晶體M4、第五薄膜電晶體M5、第六薄膜電晶體M6、存儲電容C以及發光二極體D1。
其中，圖1所示的畫素電路中，第一薄膜電晶體M1、第二薄膜電晶體M2、第三薄膜電晶體M3、第四薄膜電晶體M4、第五薄膜電晶體M5以及第六薄膜電晶體M6均為P型薄膜電晶體，發光二極體D1為OLED。
圖1所示的畫素電路的電路連接結構如下所述：
第一薄膜電晶體M1的柵極分別與第二薄膜電晶體M2的源極、第三薄膜電晶體M3的源極以及存儲電容C的一端（圖1所示的N1點）連接，第一薄膜電晶體M1的源極與第一電源VDD連接，第一薄膜電晶體M1的漏極分別與第二薄膜電晶體M2的漏極以及第六薄膜電晶體M6的源極連接；
第三薄膜電晶體M3的漏極分別與第五薄膜電晶體M5的漏極以及參考電壓訊號線連接；
第四薄膜電晶體M4的源極與資料訊號線連接，第四薄膜電晶體M4的漏極分別與第五薄膜電晶體M5的源極以及存儲電容C的另一端（圖1所示的N2點）連接；
第六薄膜電晶體M6的漏極與發光二極體D1的陽極連接；
發光二極體D1的陰極與第二電源VSS連接。
本申請實施例中，第一電源VDD可以是正電壓，並用於為第一薄膜電晶體M1提供電源電壓，第一薄膜電晶體M1在第一電源VDD的作用下，可以輸出電流，電流流入發光二極體D1，可以使得發光二極體D1發光。在發光二極體D1發光時，電流流入第二電源VSS，第二電源VSS可以是負電壓。
該資料訊號線可以用於提供資料電壓Vdata，該參考電壓訊號線可以用於提供參考電壓Vref。本申請實施例中，參考電壓Vref可以為負電壓，並用於對第一薄膜電晶體M1的柵極以及存儲電容C的一端（圖1所示的N1點）進行初始化。
圖1所示的畫素電路中，S1為由第一掃描線提供的第一掃描訊號，S2為由第二掃描線提供的第二掃描訊號，S3為由第三掃描線提供的第三掃描訊號，EM1為由第一發光控制線提供的第一發光控制訊號，其中：
第三薄膜電晶體M3的柵極與第一掃描線連接，由第一掃描線提供的第一掃描訊號S1可以控制第三薄膜電晶體M3處於導通狀態或截止狀態；
第四薄膜電晶體M4的柵極與第二掃描線連接，由第二掃描線提供的第二掃描訊號S2可以控制第四薄膜電晶體M4處於導通狀態或截止狀態；
第二薄膜電晶體M2的柵極以及第五薄膜電晶體M5的柵極與第三掃描線連接，由第三掃描線提供的第三掃描訊號S3可以控制第二薄膜電晶體M2以及第五薄膜電晶體M5處於導通狀態或截止狀態；
第六薄膜電晶體M6的柵極與第一發光控制線連接，由第一發光控制線提供的第一發光控制訊號EM1可以控制第六薄膜電晶體M6處於導通狀態或截止狀態。
本申請實施例中，當第一掃描訊號S1控制第三薄膜電晶體M3處於導通狀態時，參考電壓線通過第三薄膜電晶體M3與第一薄膜電晶體M1的柵極以及存儲電容C的一端N1點連接，此時，參考電壓Vref可以向第一薄膜電晶體M1的柵極以及存儲電容C的一端N1點（即存儲電容C的右極板）施加電壓，使得第一薄膜電晶體M1的柵極電壓以及存儲電容C的右極板電壓均為Vref，實現對第一薄膜電晶體M1的柵極以及存儲電容C的右極板的初始化。
當第三掃描訊號S3控制第二薄膜電晶體M2以及第五薄膜電晶體M5處於導通狀態時，針對存儲電容C而言，該參考電壓訊號線通過第五薄膜電晶體M5與存儲電容C的另一端N2點連接，此時，參考電壓Vref向存儲電容C的左極板（圖1所示N2點）施加電壓，使得存儲電容C的左極板電壓為Vref，實現對存儲電容C左極板的初始化；針對第一薄膜電晶體M1而言，第一薄膜電晶體M1的柵極與漏極連接，第一電源VDD通過第一薄膜電晶體M1的源極和漏極作用在第一薄膜電晶體M1的柵極，並對第一薄膜電晶體M1的柵極充電。在電路穩定後，第一薄膜電晶體M1的柵極電壓以及漏極電壓均為VDD-Vth，這樣，在發光二極體D1的發光階段，可以實現對第一薄膜電晶體M1閾值電壓的補償，其中，Vth為第一薄膜電晶體M1的閾值電壓；
當第二掃描訊號S2控制第四薄膜電晶體M4處於導通狀態時，資料訊號線通過第四薄膜電晶體M4與存儲電容C的另一端N2點連接，此時，資料電壓Vdata存儲電容C的左極板（圖1所示的N2點）施加電壓，以輸入畫素電路中；
當第一發光控制訊號EM1控制第六薄膜電晶體M6處於導通狀態時，第一薄膜電晶體M1產生的電流可以流經發光二極體D1，使得發光二極體D1發光。其中，本申請實施例提供的畫素電路，可以對由第一電源VDD提供的電源電壓進行補償，使得電流流經發光二極體D1時，該電流與第一電源VDD無關。這樣，可以避免第一電源VDD產生的電源電壓降對顯示裝置顯示均勻性的影響。
圖2為本申請實施例提供的一種畫素電路的驅動方法的時序圖。圖2所示的時序圖可以用於驅動圖1的畫素電路。
具體地，圖2所示的時序圖在驅動圖1所示的畫素電路時，工作週期可以分為四個階段即第一階段t1、第二階段t2、第三階段t3以及第四階段t4。
下面將分別針對上述四個階段進行說明：
第一階段t1:
由於第一掃描訊號S1由高電平變為低電平，第二掃描訊號S2保持高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由低電平變為高電平，因此，第三薄膜電晶體M3由截止狀態變為導通狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由導通狀態變為截止狀態。
此時，參考電壓Vref經過第三薄膜電晶體M3向第一薄膜電晶體M1的柵極以及存儲電容C的右極板（圖1所示的N1點）施加電壓，使得第一薄膜電晶體M1的柵極電壓以及存儲電容C的右極板電壓均為Vref，即參考電壓Vref實現對第一薄膜電晶體M1的柵極以及存儲電容C的右極板的初始化。
第二階段t2：
由於第一掃描訊號S1由低電平變為高電平，第二掃描訊號S2保持高電平，第三掃描訊號S3由高電平變為低電平，第一發光控制訊號EM1保持高電平，因此，第三薄膜電晶體M3由導通狀態變為截止狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由截止狀態變為導通狀態，第六薄膜電晶體M6仍處於截止狀態。
此時，第一薄膜電晶體M1的柵極與漏極連接，第一電源VDD對第一薄膜電晶體M1的柵極充電，電路穩定後，第一薄膜電晶體M1的柵極電壓以及漏極電壓均為VDD-Vth，其中，Vth為第一薄膜電晶體M1的閾值電壓；同時，參考電壓Vref通過第五薄膜電晶體M5向存儲電容C的左極板（圖1所示的N2點）施加電壓，使得存儲電容C的左極板電壓為Vref，對存儲電容C的左極板進行初始化。
在第二階段t2，存儲電容C的右極板電壓等於第一薄膜電晶體M1的柵極電壓，即為VDD-Vth。
第三階段t3：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由高電平變為低電平，第三掃描訊號S3由低電平變為高電平，第一發光控制訊號EM1保持高電平，因此，第三薄膜電晶體M3處於截止狀態，第四薄膜電晶體M4由截止狀態變為導通狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由導通狀態變為截止狀態，第六薄膜電晶體M6仍處於截止狀態。
此時，資料電壓Vdata向存儲電容C的左極板（圖1所示的N2點）施加電壓，使得存儲電容C的左極板電壓由Vref變為Vdata，相應地，存儲電容C的右極板（圖1所示的N1點）電壓由VDD-Vth變為VDD-Vth+Vdata-Vref，即第一薄膜電晶體M1的柵極電壓也由VDD-Vth變為VDD-Vth+Vdata-Vref。
第四階段t4：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由低電平變為高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由高電平變為低電平，因此，第三薄膜電晶體M3處於截止狀態，第四薄膜電晶體M4由導通狀態變為截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由截止狀態變為導通狀態。
此時，在第一電源VDD的作用下，第一薄膜電晶體M1產生驅動電流，該驅動電流通過第六薄膜電晶體M6流入發光二極體D1，使得發光二極體D1發光。其中，流經發光二極體D1的電流可以表示為：
其中， μ為第一薄膜電晶體M1的電子遷移率，C ox為第一薄膜電晶體M1單位面積的柵氧化層電容，W/L為第一薄膜電晶體M1的寬長比，Vs為第一薄膜電晶體M1的源極電壓VDD，Vg為第一薄膜電晶體M1的柵極電壓VDD-Vth+Vdata-Vref。
由上述公式可知，流經發光二極體D1的電流與參考電壓Vref以及資料電壓Vdata有關，與第一電源VDD無關，也與第一薄膜電晶體M1的閾值電壓Vth無關，實現了對第一電源VDD的補償，避免了第一電源VDD的電源電壓降對顯示效果的影響，保證了顯示裝置顯示的均勻性，同時，實現了對第一薄膜電晶體M1的閾值電壓的補償，避免了由於第一薄膜電晶體M1的閾值電壓的不同導致的顯示裝置顯示不均勻的問題。
如圖3所示，圖3為本申請實施例提供的另一種畫素電路的結構示意圖。圖3與圖1相比，增加了第七薄膜電晶體M7，其中，圖3所示的第七薄膜電晶體M7可以是P型薄膜電晶體。
圖3中，第七薄膜電晶體M7的源極與第一電源VDD連接，漏極與第一薄膜電晶體M1的源極連接，柵極與第二發光控制線連接，第二發光控制線用於提供第二發光控制訊號EM2，第二發光控制訊號EM2用於控制第七薄膜電晶體M7處於導通狀態或截止狀態。其中，當第二發光控制訊號EM2控制第七薄膜電晶體M7處於導通狀態時，第一電源VDD可以通過第七薄膜電晶體M7與第一薄膜電晶體M1的源極連接，並向第一薄膜電晶體M1的源極施加電壓。
圖3所示的畫素電路，第一掃描訊號S1、第二掃描訊號S2、第三掃描訊號S3以及第一發光控制訊號EM1在該畫素電路中的作用與圖1所示畫素電路中的第一掃描訊號S1、第二掃描訊號S2、第三掃描訊號S3以及第一發光控制訊號EM1所起的作用相同，這裡不再重複描述。
圖4為本申請實施例提供的另一種畫素電路的驅動方法的時序圖。圖4所示的時序圖可以用於驅動圖3所示的畫素電路。具體地：
圖4所示的時序圖在驅動圖3所示的畫素電路工作時，工作週期可以分為四個階段，即第一階段t1、第二階段t2、第三階段t3以及第四階段t4。
下面將分別針對上述四個階段進行說明：
第一階段t1:
由於第一掃描訊號S1由高電平變為低電平，第二掃描訊號S2保持高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由低電平變為高電平，第二發光控制訊號EM2由低電平變為高電平，因此，第三薄膜電晶體M3由截止狀態變為導通狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由導通狀態變為截止狀態，第七薄膜電晶體M7由導通狀態變為截止狀態。
此時，參考電壓Vref經過第三薄膜電晶體M3向第一薄膜電晶體M1的柵極以及存儲電容C的右極板（圖3所示的N1點）施加電壓，使得第一薄膜電晶體M1的柵極電壓以及存儲電容C的右極板電壓均為Vref，即參考電壓Vref實現對第一薄膜電晶體M1的柵極以及存儲電容C的右極板的初始化。
第二階段t2：
由於第一掃描訊號S1由低電平變為高電平，第二掃描訊號S2保持高電平，第三掃描訊號S3由高電平變為低電平，第一發光控制訊號EM1保持高電平，第二發光控制訊號EM2由高電平變為低電平，因此，第三薄膜電晶體M3由導通狀態變為截止狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由截止狀態變為導通狀態，第六薄膜電晶體M6仍處於截止狀態，第七薄膜電晶體M7由截止狀態變為導通狀態。
此時，第一薄膜電晶體M1的柵極與漏極連接，第一電源VDD通過第七薄膜電晶體M7向第一薄膜電晶體M1的源極施加電壓，並通過第一薄膜電晶體M1的漏極對第一薄膜電晶體M1的柵極充電，電路穩定後，第一薄膜電晶體M1的柵極電壓以及漏極電壓均為VDD-Vth，其中，Vth為第一薄膜電晶體M1的閾值電壓；同時，參考電壓Vref通過第五薄膜電晶體M5向存儲電容C的左極板（圖3所示的N2點）施加電壓，使得存儲電容C的左極板電壓為Vref，對存儲電容C的左極板進行初始化。
在第二階段t2，存儲電容C的右極板電壓等於第一薄膜電晶體M1的柵極電壓，即為VDD-Vth。
第三階段t3：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由高電平變為低電平，第三掃描訊號S3由低電平變為高電平，第一發光控制訊號EM1保持高電平，第二發光控制訊號EM2由低電平變為高電平，因此，第三薄膜電晶體M3處於截止狀態，第四薄膜電晶體M4由截止狀態變為導通狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由導通狀態變為截止狀態，第六薄膜電晶體M6仍處於截止狀態，第七薄膜電晶體M7由導通狀態變為截止狀態。
此時，資料電壓Vdata向存儲電容C的左極板（圖3所示的N2點）施加電壓，使得存儲電容C的左極板電壓由Vref變為Vdata，相應地，存儲電容C的右極板（圖3所示的N1點）電壓由VDD-Vth變為VDD-Vth+Vdata-Vref，即第一薄膜電晶體M1的柵極電壓也由VDD-Vth變為VDD-Vth+Vdata-Vref。
第四階段t4：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由低電平變為高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由高電平變為低電平，第二發光控制訊號EM2由高電平變為低電平，因此，第三薄膜電晶體M3處於截止狀態，第四薄膜電晶體M4由導通狀態變為截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由截止狀態變為導通狀態，第七薄膜電晶體M7由截止狀態變為導通狀態。
此時，第一電源VDD通過第七薄膜電晶體M7向第一薄膜電晶體M1的源極施加電壓，在第一電源VDD的作用下，第一薄膜電晶體M1產生驅動電流，該驅動電流通過第六薄膜電晶體M6流入發光二極體D1，使得發光二極體D1發光。其中，流經發光二極體D1的電流可以表示為：
其中， μ為第一薄膜電晶體M1的電子遷移率，C ox為第一薄膜電晶體M1單位面積的柵氧化層電容，W/L為第一薄膜電晶體M1的寬長比，Vs為第一薄膜電晶體M1的源極電壓VDD，Vg為第一薄膜電晶體M1的柵極電壓VDD-Vth+Vdata-Vref。
由上述公式可知，流經發光二極體D1的電流與參考電壓Vref以及資料電壓Vdata有關，與第一電源VDD無關，也與第一薄膜電晶體M1的閾值電壓Vth無關，實現了對第一電源VDD的補償，避免了第一電源VDD的電源電壓降對顯示效果的影響，保證了顯示裝置顯示的均勻性，同時，實現了對第一薄膜電晶體M1的閾值電壓的補償，避免了由於第一薄膜電晶體M1的閾值電壓的不同導致的顯示裝置顯示不均勻的問題。
如圖5所示，圖5為本申請實施例提供的又一種畫素電路的結構示意圖。圖5與圖1相比，增加了第八薄膜電晶體M8，其中，圖5所示的第八薄膜電晶體M8可以是P型薄膜電晶體或N型薄膜電晶體。
圖5中，第八薄膜電晶體M8的源極與用於提供參考電壓Vref的參考電壓訊號線連接，漏極與發光二極體D1的陽極連接，柵極與第四掃描線連接，第四掃描線可以控制第八薄膜電晶體M8處於導通狀態或截止狀態。
需要說明的是，由第四掃描線提供的第四掃描訊號可以與圖1所示實施例中記載的由第一掃描線提供的第一掃描訊號相同，為了節省空間，第四掃描線可以與第一掃描線為同一根掃描線。以下用第一掃描線代替第四掃描線。
圖5中的第一掃描訊號S1用於控制第三薄膜電晶體M3以及第八薄膜電晶體M8處於導通狀態或截止狀態。其中，當第一掃描訊號S1控制第八薄膜電晶體M8處於導通狀態時，參考電壓Vref可以通過第八薄膜電晶體M8與發光二極體D1的陽極連接，並對發光二極體D1進行初始化。
本申請實施例中，參考電壓Vref可以是比第二電源VSS還要低的負壓，這樣，在參考電壓Vref對發光二極體D1的陽極進行初始化時，可以保證發光二極體D1不發光。由於本申請實施例的畫素電路可以對發光二極體D1的陽極進行初始化，因此，畫素電路在發光二極體D1的非發光階段可以顯示純黑，從而提高顯示裝置的對比度。
圖5所示的畫素電路，第二掃描訊號S2、第三掃描訊號S3以及第一發光控制訊號EM1在畫素電路中的作用與圖1所示畫素電路中的第二掃描訊號S2、第三掃描訊號S3以及第一發光控制訊號EM1所起的作用相同，這裡不再重複描述。
圖6為本申請實施例提供的另一種畫素電路的驅動方法的時序圖。圖6所示的時序圖可以用於驅動圖5所示的畫素電路。具體地：
圖6所示的時序圖在驅動圖5所示的畫素電路時，工作週期可以分為四個階段，即第一階段t1、第二階段t2、第三階段t3以及第四階段t4。
下面將分別針對上述四個階段進行說明：
第一階段t1:
由於第一掃描訊號S1由高電平變為低電平，第二掃描訊號S2保持高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由低電平變為高電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8由截止狀態變為導通狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由導通狀態變為截止狀態。
此時，參考電壓Vref經過第三薄膜電晶體M3向第一薄膜電晶體M1的柵極以及存儲電容C的右極板（圖5所示的N1點）施加電壓，使得第一薄膜電晶體M1的柵極電壓以及存儲電容C的右極板電壓均為Vref，即參考電壓Vref實現對第一薄膜電晶體M1的柵極以及存儲電容C的右極板的初始化。
同時，參考電壓Vref通過第八薄膜電晶體M8向發光二極體D1的陽極施加電壓，使得發光二極體D1的陽極電壓變為Vref，由於Vref可以是比第二電源VSS還要低的負壓，因此，在第一階段t1，發光二極體D1不發光。這樣，在發光二極體D1的非發光階段畫素可以顯示純黑，從而提高顯示裝置的對比度。
第二階段t2：
由於第一掃描訊號S1由低電平變為高電平，第二掃描訊號S2保持高電平，第三掃描訊號S3由高電平變為低電平，第一發光控制訊號EM1保持高電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8由導通狀態變為截止狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由截止狀態變為導通狀態，第六薄膜電晶體M6仍處於截止狀態。
此時，第一薄膜電晶體M1的柵極與漏極連接，第一電源VDD對第一薄膜電晶體M1的柵極充電，電路穩定後，第一薄膜電晶體M1的柵極電壓以及漏極電壓均為VDD-Vth，其中，Vth為第一薄膜電晶體M1的閾值電壓；同時，參考電壓Vref通過第五薄膜電晶體M5向存儲電容C的左極板（圖5所示的N2點）施加電壓，使得存儲電容C的左極板電壓為Vref，對存儲電容C的左極板進行初始化。
在第二階段t2，存儲電容C的右極板電壓等於第一薄膜電晶體M1的柵極電壓，即為VDD-Vth。
第三階段t3：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由高電平變為低電平，第三掃描訊號S3由低電平變為高電平，第一發光控制訊號EM1保持高電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8處於截止狀態，第四薄膜電晶體M4由截止狀態變為導通狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由導通狀態變為截止狀態，第六薄膜電晶體M6仍處於截止狀態。
此時，資料電壓Vdata向存儲電容C的左極板（圖5所示的N2點）施加電壓，使得存儲電容C的左極板電壓由Vref變為Vdata，相應地，存儲電容C的右極板（圖5所示的N1點）電壓由VDD-Vth變為VDD-Vth+Vdata-Vref，即第一薄膜電晶體M1的柵極電壓也由VDD-Vth變為VDD-Vth+Vdata-Vref。
第四階段t4：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由低電平變為高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由高電平變為低電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8處於截止狀態，第四薄膜電晶體M4由導通狀態變為截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由截止狀態變為導通狀態。
此時，在第一電源VDD的作用下，第一薄膜電晶體M1產生驅動電流，該驅動電流通過第六薄膜電晶體M6流入發光二極體D1，使得發光二極體D1發光。其中，流經發光二極體D1的電流可以表示為：
其中， μ為第一薄膜電晶體M1的電子遷移率，C ox為第一薄膜電晶體M1單位面積的柵氧化層電容，W/L為第一薄膜電晶體M1的寬長比，Vs為第一薄膜電晶體M1的源極電壓VDD，Vg為第一薄膜電晶體M1的柵極電壓VDD-Vth+Vdata-Vref。
由上述公式可知，流經發光二極體D1的電流與參考電壓Vref以及資料電壓Vdata有關，與第一電源VDD無關，也與第一薄膜電晶體M1的閾值電壓Vth無關，實現了對第一電源VDD的補償，避免了第一電源VDD的電源電壓降對顯示效果的影響，保證了顯示裝置顯示的均勻性，同時，實現了對第一薄膜電晶體M1的閾值電壓的補償，避免了由於第一薄膜電晶體M1的閾值電壓的不同導致的顯示裝置顯示不均勻的問題。
如圖7所示，圖7為本申請實施例提供的再一種畫素電路的結構示意圖。圖7與圖1相比，增加了第七薄膜電晶體M7以及第八薄膜電晶體M8，第七薄膜電晶體M7的連接結構可以與圖3所示的第七薄膜電晶體的連接結構相同，第八薄膜電晶體M8的連接結構可以與圖5所示的第八薄膜電晶體的連接結構相同，這裡不再重複描述。其中，圖7所示的第七薄膜電晶體M7以及第八薄膜電晶體M8可以均為P型薄膜電晶體。
圖7中的第一掃描訊號S1用於控制第三薄膜電晶體M3以及第八薄膜電晶體M8處於導通狀態或截止狀態。其中，當第一掃描訊號S1控制第八薄膜電晶體M8處於導通狀態時，參考電壓Vref可以通過第八薄膜電晶體M8與發光二極體D1的陽極連接，並對發光二極體D1進行初始化。
本申請實施例中，參考電壓Vref可以是比第二電源VSS還要低的負壓，這樣，在參考電壓Vref對發光二極體D1的陽極進行初始化時，可以保證發光二極體D1不發光。
圖7所示的畫素電路，第二掃描訊號S2、第三掃描訊號S3以及第一發光控制訊號EM1在畫素電路中的作用與圖3所示畫素電路中的第二掃描訊號S2、第三掃描訊號S3以及第一發光控制訊號EM1所起的作用相同，這裡不再重複描述.
圖8為本申請實施例提供的另一種畫素電路的驅動方法的時序圖。圖8所示的時序圖可以用於驅動圖7所示的畫素電路。具體地：
圖8所示的時序圖在驅動圖7所示的畫素電路時，工作週期可以分為四個階段，即第一階段t1、第二階段t2、第三階段t3以及第四階段t4。
下面將分別針對上述四個階段進行說明：
第一階段t1:
由於第一掃描訊號S1由高電平變為低電平，第二掃描訊號S2保持高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由低電平變為高電平，第二發光控制訊號EM2由低電平變為高電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8由截止狀態變為導通狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由導通狀態變為截止狀態，第七薄膜電晶體M7由導通狀態變為截止狀態。
此時，參考電壓Vref經過第三薄膜電晶體M3向第一薄膜電晶體M1的柵極以及存儲電容C的右極板（圖7所示的N1點）施加電壓，使得第一薄膜電晶體M1的柵極電壓以及存儲電容C的右極板電壓均為Vref，即參考電壓Vref實現對第一薄膜電晶體M1的柵極以及存儲電容C的右極板的初始化。
同時，參考電壓Vref通過第八薄膜電晶體M8向發光二極體D1的陽極施加電壓，使得發光二極體D1的陽極電壓變為Vref，由於Vref可以是比第二電源VSS還要低的負壓，因此，在第一階段t1，發光二極體D1不發光。這樣，在發光二極體D1的非發光階段畫素可以顯示純黑，從而提高顯示裝置的對比度。
第二階段t2：
由於第一掃描訊號S1由低電平變為高電平，第二掃描訊號S2保持高電平，第三掃描訊號S3由高電平變為低電平，第一發光控制訊號EM1保持高電平，第二發光控制訊號EM2由高電平變為低電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8由導通狀態變為截止狀態，第四薄膜電晶體M4處於截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由截止狀態變為導通狀態，第六薄膜電晶體M6仍處於截止狀態，第七薄膜電晶體M7由截止狀態變為導通狀態。
此時，第一薄膜電晶體M1的柵極與漏極連接，第一電源VDD通過第七薄膜電晶體M7向第一薄膜電晶體M1的源極施加電壓，並通過第一薄膜電晶體M1的漏極對第一薄膜電晶體M1的柵極充電，電路穩定後，第一薄膜電晶體M1的柵極電壓以及漏極電壓均為VDD-Vth，其中，Vth為第一薄膜電晶體M1的閾值電壓；同時，參考電壓Vref通過第五薄膜電晶體M5向存儲電容C的左極板（圖7所示的N2點）施加電壓，使得存儲電容C的左極板電壓為Vref，對存儲電容C的左極板進行初始化。
在第二階段t2，存儲電容C的右極板電壓等於第一薄膜電晶體M1的柵極電壓，即為VDD-Vth。
第三階段t3：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由高電平變為低電平，第三掃描訊號S3由低電平變為高電平，第一發光控制訊號EM1保持高電平，第二發光控制訊號EM2由低電平變為高電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8處於截止狀態，第四薄膜電晶體M4由截止狀態變為導通狀態，第二薄膜電晶體M2、第五薄膜電晶體M5由導通狀態變為截止狀態，第六薄膜電晶體M6仍處於截止狀態，第七薄膜電晶體M7由導通狀態變為截止狀態。
此時，資料電壓Vdata向存儲電容C的左極板（圖7所示的N2點）施加電壓，使得存儲電容C的左極板電壓由Vref變為Vdata，相應地，存儲電容C的右極板（圖7所示的N1點）電壓由VDD-Vth變為VDD-Vth+Vdata-Vref，即第一薄膜電晶體M1的柵極電壓也由VDD-Vth變為VDD-Vth+Vdata-Vref。
第四階段t4：
由於第一掃描訊號S1保持高電平，第二掃描訊號S2由低電平變為高電平，第三掃描訊號S3保持高電平，第一發光控制訊號EM1由高電平變為低電平，第二發光控制訊號EM2由高電平變為低電平，因此，第三薄膜電晶體M3、第八薄膜電晶體M8處於截止狀態，第四薄膜電晶體M4由導通狀態變為截止狀態，第二薄膜電晶體M2、第五薄膜電晶體M5處於截止狀態，第六薄膜電晶體M6由截止狀態變為導通狀態，第七薄膜電晶體M7由截止狀態變為導通狀態。
此時，第一電源VDD通過第七薄膜電晶體M7向第一薄膜電晶體M1的源極施加電壓，在第一電源VDD的作用下，第一薄膜電晶體M1產生驅動電流，該驅動電流通過第六薄膜電晶體M6流入發光二極體D1，使得發光二極體D1發光。其中，流經發光二極體D1的電流可以表示為：
其中， μ為第一薄膜電晶體M1的電子遷移率，C ox為第一薄膜電晶體M1單位面積的柵氧化層電容，W/L為第一薄膜電晶體M1的寬長比，Vs為第一薄膜電晶體M1的源極電壓VDD，Vg為第一薄膜電晶體M1的柵極電壓VDD-Vth+Vdata-Vref。
由上述公式可知，流經發光二極體D1的電流與參考電壓Vref以及資料電壓Vdata有關，與第一電源VDD無關，也與第一薄膜電晶體M1的閾值電壓Vth無關，實現了對第一電源VDD的補償，避免了第一電源VDD的電源電壓降對顯示效果的影響，保證了顯示裝置顯示的均勻性，同時，實現了對第一薄膜電晶體M1的閾值電壓的補償，避免了由於第一薄膜電晶體M1的閾值電壓的不同導致的顯示裝置顯示不均勻的問題。
本申請實施例還提供一種顯示裝置，該顯示裝置可以包括上述記載的該畫素電路。
顯然，本領域的技術人員可以對本申請進行各種改動和變形而不脫離本申請的範圍。這樣，倘若本申請的這些修改和變形屬於本申請申請專利範圍及其等同技術的範圍之內，則本申請也意圖包含這些改動和變形在內。
M1‧‧‧第一薄膜電晶體
M2‧‧‧第二薄膜電晶體
M3‧‧‧第三薄膜電晶體
M4‧‧‧第四薄膜電晶體
M5‧‧‧第五薄膜電晶體
M6‧‧‧第六薄膜電晶體
M7‧‧‧第七薄膜電晶體
M8‧‧‧第八薄膜電晶體
C‧‧‧存儲電容
D1‧‧‧發光二極體
N1點、N2點
VDD‧‧‧第一電源
VSS‧‧‧第二電源
Vdata‧‧‧資料電壓
Vref‧‧‧參考電壓
S1‧‧‧第一掃描訊號
S2‧‧‧第二掃描訊號
S3‧‧‧第三掃描訊號
EM1‧‧‧第一發光控制訊號
EM2‧‧‧第二發光控制訊號
t1‧‧‧第一階段
t2‧‧‧第二階段
t3‧‧‧第三階段
t4‧‧‧第四階段
圖1為本申請實施例提供的一種畫素電路的結構示意圖； 圖2為本申請實施例提供的一種畫素電路的驅動方法的時序圖； 圖3為本申請實施例提供的另一種畫素電路的結構示意圖； 圖4為本申請實施例提供的另一種畫素電路的驅動方法的時序 圖； 圖5為本申請實施例提供的又一種畫素電路的結構示意圖； 圖6為本申請實施例提供的又一種畫素電路的驅動方法的時序 圖； 圖7為本申請實施例提供的再一種畫素電路的結構示意圖；以及 圖8為本申請實施例提供的再一種畫素電路的驅動方法的時序圖。

Claims (10)

  1. 一種畫素電路，其中，該畫素電路包括第一薄膜電晶體、第二薄膜電晶體、第三薄膜電晶體、第四薄膜電晶體、第五薄膜電晶體、第六薄膜電晶體、發光二極體以及存儲電容， 該第一薄膜電晶體的柵極分別與該第二薄膜電晶體的源極、該第三薄膜電晶體的源極以及該存儲電容的一端連接，該第三薄膜電晶體的漏極分別與該第五薄膜電晶體的漏極以及參考電壓訊號線連接，該存儲電容的另一端分別與該第四薄膜電晶體的漏極以及該第五薄膜電晶體的源極連接，該第四薄膜電晶體的源極與資料訊號線連接； 該第一薄膜電晶體的源極與第一電源連接；以及 該第一薄膜電晶體的漏極分別與該第二薄膜電晶體的漏極以及該第六薄膜電晶體的源極連接，該第六薄膜電晶體的漏極與該發光二極體的陽極連接，該發光二極體的陰極與第二電源連接。
  2. 如請求項1所述的畫素電路，其中， 該第一電源用於為該第一薄膜電晶體提供電源電壓；以及 該發光二極體發光時電流流入該第二電源。
  3. 如請求項1所述的畫素電路，其中， 該參考電壓訊號線用於提供參考電壓，該參考電壓為負電壓，並用於對該第一薄膜電晶體的柵極以及該存儲電容的該一端進行初始化；以及 該資料訊號線用於提供資料電壓。
  4. 如請求項3所述的畫素電路，其中， 該第三薄膜電晶體的柵極與第一掃描線連接，該第一掃描線用於提供第一掃描訊號，該第一掃描訊號用於控制該第三薄膜電晶體處於導通狀態或截止狀態； 該第四薄膜電晶體的柵極與第二掃描線連接，該第二掃描線用於提供第二掃描訊號，該第二掃描訊號用於控制該第四薄膜電晶體處於導通狀態或截止狀態； 該第二薄膜電晶體的柵極以及該第五薄膜電晶體的柵極與第三掃描線連接，該第三掃描線用於提供第三掃描訊號，該第三掃描訊號用於控制該第二薄膜電晶體以及該第五薄膜電晶體處於導通狀態或截止狀態；以及 該第六薄膜電晶體的柵極與第一發光控制線連接，該第一發光控制線用於提供第一發光控制訊號，該第一發光控制訊號用於控制該第六薄膜電晶體處於導通狀態或截止狀態。
  5. 如請求項4所述的畫素電路，其中， 當該第一掃描訊號控制該第三薄膜電晶體處於導通狀態時，該參考電壓訊號線與該第一薄膜電晶體的柵極以及該存儲電容的該一端連接，該參考電壓對該第一薄膜電晶體的柵極以及該存儲電容的該一端進行初始化； 當該第二掃描訊號控制該第四薄膜電晶體處於導通狀態時，該資料訊號線與該存儲電容的該另一端連接，該資料電壓通過該存儲電容輸入該畫素電路； 當該第三掃描訊號控制該第二薄膜電晶體以及該第五薄膜電晶體處於導通狀態時，該第一薄膜電晶體的柵極與漏極連接，對該第一薄膜電晶體的閾值電壓進行補償，該參考電壓訊號線與該存儲電容的該另一端連接，對該存儲電容的該另一端進行初始化；以及 當該第一發光控制訊號控制該第六薄膜電晶體處於導通狀態時，電流流經該發光二極體，該電流與該第一電源無關。
  6. 如請求項1至5中任一項所述的畫素電路，其中，該畫素電路還包括第七薄膜電晶體，該第七薄膜電晶體為N型薄膜電晶體或P型薄膜電晶體， 該第七薄膜電晶體的源極與該第一電源連接，漏極與該第一薄膜電晶體的源極連接，柵極與第二發光控制線連接； 該第二發光控制線用於提供第二發光控制訊號，當該第二發光控制訊號控制該第七薄膜電晶體處於導通狀態時，該第一電源與該第一薄膜電晶體的源極連接，該第一電源向該第一薄膜電晶體的源極施加電壓。
  7. 如請求項1至5中任一項所述的畫素電路，其中，該畫素電路還包括第八薄膜電晶體，該第八薄膜電晶體為N型薄膜電晶體或P型薄膜電晶體， 該第八薄膜電晶體的源極與該參考電壓訊號線連接，漏極與該發光二極體的陽極連接，柵極與第四掃描線連接，當該第四掃描訊號控制該第八薄膜電晶體處於導通狀態時，該參考電壓對該發光二極體的陽極進行初始化。
  8. 如請求項6所述的畫素電路，其中，該畫素電路還包括第八薄膜電晶體，該第八薄膜電晶體為N型薄膜電晶體或P型薄膜電晶體， 該第八薄膜電晶體的源極與該參考電壓訊號線連接，漏極與該發光二極體的陽極連接，柵極與第四掃描線連接，當該第四掃描訊號控制該第八薄膜電晶體處於導通狀態時，該參考電壓對該發光二極體的陽極進行初始化。
  9. 如請求項1所述的畫素電路，其中， 該第一薄膜電晶體為驅動薄膜電晶體，且該第一薄膜電晶體為P型薄膜電晶體；以及 該第二薄膜電晶體、該第三薄膜電晶體、該第四薄膜電晶體、該第五薄膜電晶體以及該第六薄膜電晶體分別獨立地為N型薄膜電晶體或P型薄膜電晶體。
  10. 一種顯示裝置，其中，該顯示裝置包括如請求項1至9中任一項所述的畫素電路。
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