TWM557494U - 具備有fpga模組電路的疊板構造 - Google Patents

Abstract

本創作提出一種具備有FPGA模組電路的疊板構造，其包括一第一主電路板及至少一FPGA模組電路板，第一主電路板的一表面上規畫有複數個第一容置區，第一容置區為一方型區域，在各第一容置區的兩個邊上分別設置有至少一第一主連接器，各第一容置區中所設置的那些第一主連接器將佈設成一L型態樣的第一主連接器組，FPGA模組電路板的一表面的兩個邊上分別設置有至少一第一副連接器，那些第一副連接器將佈設成一L型態樣的第一副連接器組，各FPGA模組電路板分別經由第一副連接器組及第一主連接器組間的插接以疊設在第一主電路板之上而成為疊板構造。

Description

具備有FPGA模組電路的疊板構造

本創作有關於一種疊板構造，尤指一種具備有多個FPGA模組電路的疊板構造。

隨著FPGA(Field-Programmable Gate Array)系統的發展需要愈來愈多的客製化電路設計，因此，研發初期通常會採用FPGA模組電路來驗證相關功能已是系統產品開發必經的重要過程。藉由FPGA模組電路來開發產品，不僅可以縮短產品的研發時間，且可以大幅降低產品研發的成本。

請參閱第1圖、第2圖及第3圖，分別為習用主電路板的連接器的擺設示意圖、FPGA模組電路板的連接器的擺設示意圖及疊板構造的側視圖。如第1圖、第2圖及第3圖所示，主電路板10上是可以疊設有一或多個FPGA模組電路板20而組成為一疊板構造100，主電路板10透過疊設其上的FPGA模組電路板20以擴充電路的功能。

其中，主電路板10的一表面上規劃有複數個容置區11，如四個容置區11。每一容置區11為一方型區域且分別可供一FPGA模組電路板20進行設置。每一容置區11的四個邊上分別設置有至少一主連接器12，例如：左右兩邊分別設置單一個主連接器12，而上下兩邊分別設置一個或兩個主連接器12。每一容置區11中所設置的那些主連接器12(如四個或六個主連接器12)將佈設成一口字型態樣的主連接器組120。

接續，FPGA模組電路板20包括有至少一FPGA模組(未顯示)，其FPGA模組是編程有至少一特定的電路功能。再者，FPGA模組電路板20的一表面的四個邊上分別設置有至少一副連接器22，例如：左右兩邊分別設置有單一個副連接器22，而上下兩邊分別設置有一個或兩個副連接器22。每一FPGA模組電路板20中所設置的那些副連接器22(如四個或六個副連接器22)將佈設成一口字型態樣的副連接器組220。

當主電路板10欲擴充FPGA所編程的電路功能時，各FPGA模組電路板20的各副連接器22分別插接至主電路板10上所對應的主連接器12上，則，FPGA模組電路板20將可以疊設在主電路板10上而組成為疊板構造100。

主電路板10及FPGA模組電路板20以口字型態樣佈設主連接器12及副連接器22，雖可使得FPGA模組電路板20能夠較為穩固地疊設在主電路板10上，然，主電路板10及FPGA模組電路板20將存在一些電路設計的問題，例如：(1).在主電路板10的表面上設置多個口字型的主連接器組120，主電路板10上的空間將被這些口字型的主連接器組120分隔成破碎的小空間，其將不利於電路元件及其電路佈線的佈設，在此，為充分提供一寬廣的空間擺設電路元件，必須加大主電路板20的板體面積，然，如此作法，將增加主電路板10的成本；(2).為了讓主電路板10上能夠多一些空間放置其他電子元件，那些口字型的主連接器組120往往會緊密地貼近設置，則，朝內部設置的那些主連接器12的接腳的電路佈線將會十分密集且必須穿過其他主連接器12，如此，不僅電路佈線會較為複雜、佈線距離會變長、也容易干擾到其他主連接器12上所傳輸的訊號，且電路驗證上也較為不易；(3).FPGA模組電路板20的各副連接器22將分別配置於四邊，若各副連接器22的接腳要保有一制性(如電路佈線的對稱性)時，則，對於電路佈線上會有較多的限制；(4).以往只使用單一主電路板10實現多個口字型態樣的主連接器組120的設置，會因走線較為複雜而需要使用多層的PCB板以及需要較大的板體面積，致使將會造成主電路板10的單價過高的問題。

本創作的一目的，在於提供一種具備有FPGA模組電路的疊板構造，其包括一主電路板及多個FPGA模組電路板，主電路板上設置多個L型態樣的主連接器組，FPGA模組電路板上設置多個L型態樣的副連接器組，FPGA模組電路板經由副連接器組與主連接器組間的插接以疊設在主電路板上而成為一疊板構造；在此，以L型態樣擺設主電路板中的主連接器組，主電路板的表面上能夠有寬廣的完整空間可以佈設其他電路元件及其電路佈線，此外，以L型態樣擺設主電路板及FPGA模組電路板上的連接器組，將可以使得連接器組的接腳電路佈線可以有效縮短，致使各FPGA模組電路板的FPGA模組之間的訊號傳輸速度將更有效率。

本創作的又一目的，在於提供一種具備有FPGA模組電路的疊板構造，其疊板構造包括兩個主電路板及多個FPGA模組電路板，兩個主電路板分別設置有多個L型態樣的主連接器組，FPGA模組電路板的上下表面皆設置有多個L型態樣的副連接器組，FPGA模組電路板經由上方設置的副連接器組而與其中一主電路板的主連接器組連接以及經由下方設置的副連接器組而與另一主電路板的主連接器組連接，致使FPGA模組電路板將夾設在兩主電路板間而組成為一疊板構造；在此，利用兩塊主電路板進行FPGA模組電路的設計，其電路設計複雜度將可以因此大幅降低，以縮短開發的時間及成本，再者，由於擴充有多片的主電路板而讓FPGA模組的電路功能可以達到最佳化的運作。

為達成上述目的，本創作提供一種擴充有FPGA模組電路的疊板構造，包括：一種具備有FPGA模組電路的疊板構造，包括：一第一主電路板，其一第一表面上規畫有複數個第一容置區，第一容置區為一方型區域，在各第一容置區的兩個邊上分別設置有至少一第一主連接器，各第一容置區中所設置的那些第一主連接器將佈設成一L型態樣的第一主連接器組；及至少一FPGA模組電路板，其一第一表面的兩個邊上分別設置有至少一第一副連接器，那些第一副連接器將佈設成一L型態樣的第一副連接器組；其中，各FPGA模組電路板分別經由第一副連接器組以插設至第一主電路板中所對應的第一主連接器組。

本創作一實施例中，第一主連接器為一連接座，而第一副連接器為一連接頭；或者，第一主連接器為一連接頭，而第一副連接器為一連接座。

本創作一實施例中，疊板構造更包括有一第二主電路板，第二主電路板的一第一表面上規畫有複數個第二容置區，第二容置區為一方型區域，在各第二容置區的兩個邊上分別設置有至少一第二主連接器，各第二容置區中所設置的那些第二主連接器將佈設成一L型態樣的第二主連接器組。

本創作一實施例中，其中在FPGA模組電路板的一第二表面的兩個邊上分別設置有至少一第二副連接器，那些第二副連接器將佈設成一L型態樣的第二副連接器組，各FPGA模組電路板分別經由第二副連接器組以插設至第二主電路板中所對應的第二主連接器組。

本創作一實施例中，其中第二主連接器為一連接座，而第二副連接器為一連接頭；或者，第二主連接器為一連接頭，而第二副連接器為一連接座。

本創作一實施例中，其中第一主電路板上的該些L型態樣的第一主連接器組或第二主電路板上的該些L型態樣的第二主連接器組係圍繞成一口字型態樣。

本創作一實施例中，其中第一主電路板或第二主電路板以一相同的角度方向擺設該些L型態樣的第一主連接器組或該些L型態樣的第二主連接器組。

本創作一實施例中，第一主電路板或第二主電路板以一對稱的形式或一映射的形式擺設該些L型態樣的第一主連接器組或該些L型態樣的第二主連接器組。

本創作一實施例中，其中第一主電路板上的該些L型態樣的第一主連接器組或第二主電路板上的該些L型態樣的第二主連接器組將被擺設成一X字型態樣或十字型態樣。

請參閱第4圖、第5圖及第6圖，分別為本創作一實施例的第一主電路板的連接器的擺設示意圖、本創作一實施例的FPGA模組電路板的連接器的擺設示意圖及本創作一實施例的疊板構造的側視圖。如第4圖、第5圖及第6圖所示，本實施例疊板構造300是由一第一主電路板30及至少一FPGA模組電路板40所組成，FPGA模組電路板40係疊設在第一主電路板30上，以使第一主電路板30能夠擴充有FPGA模組電路的功能。

其中，第一主電路板30的一第一表面(如上表面)上規畫有複數個第一容置區31，例如：四個第一容置區31。第一容置區31為一方型區域。在各第一容置區31的兩個邊上分別設置有至少一第一主連接器32。各第一容置區31中所設置的那些第一主連接器32將佈設成一L型態樣的第一主連接器組320。另，FPGA模組電路板40的一第一表面401(如下表面)的兩個邊上分別設置有至少一第一副連接器42。那些第一副連接器42將佈設成一L型態樣的第一副連接器組420。

本創作一實施例中，第一主連接器32為一連接座，而第一副連接器42為一連接頭。或者，本創作又一實施例中，第一主連接器32為一連接頭，而第一副連接器42為一連接座。各FPGA模組電路板40分別經由第一副連接器組420的第一副連接器42以插設至第一主電路板30中所對應的第一主連接器組320的第一主連接器32。於此，各FPGA模組電路板40能夠經由第一主連接器32及第一副連接器42的插接而與第一主電路板30電性連接，且疊設在第一主電路板30之上而成為疊板構造300。

在本實施例中，第一主電路板30上的各第一主連接器42朝著第一容置區31的外圍設置，使得第一主電路板30上的該些L型態樣的第一主連接器組420圍繞成一口字型態樣，如第4圖所示。該些L型態樣的第一主連接器組420所圍出的一口字型區域將有一個較大的完整空間，部分的電子元件及其電路佈線將可以佈設在此口字型區域的空間中。於是，本創作以L型態樣在第一主電路板30上配置多個第一主連接器組320，如此配置方式將使得第一主電路板30的表面上能夠有寬廣的完整空間可以佈設電路元件及其電路佈線，則，無需採用板體面積較大的第一主電路板30，以避免提高硬體成本，並因此能夠有效縮小所應用產品的體積。

此外，由於第一主電路板30上的各第一主連接器42皆朝著第一容置區31的外圍設置，則，各第一主連接器42的接腳的電路佈線將往外佈設而不會通過其他的第一主連接器42，如此，不僅可避免干擾到其他第一主連接器42上所傳輸的訊號，且具備電路佈線簡單、佈線距離較短及容易執行電路上的驗證等等優勢。

本創作又一實施例中，如第6圖及第8圖所示，FPGA模組電路板40的一第二表面403(如上表面)的兩個邊上分別設置有至少一第二副連接器44。那些第二副連接器44將佈設成一L型態樣的第一副連接器組440。於此，在FPGA模組電路板40的另一表面上設置另一組副連接器組440，以進一步插接其他功能性的電路板。

請參閱第7圖、第8圖及第9圖，分別為本創作一實施例的第二主電路板的連接器的擺設示意圖、本創作又一實施例的FPGA模組電路板的連接器的擺設示意圖及本創作疊板構造又一實施例的側視圖。如第7圖、第8圖及第9圖所示，本實施例疊板構造301除包括有第一主電路板30及FPGA模組電路板40外，更包括有一第二主電路板50。

第二主電路板50的一第一表面(如下表面)上規畫有複數個第二容置區51。例如：四個第二容置區51。第二容置區51為一方型區域。在各第二容置區51的兩個邊上分別設置有至少一第二主連接器52。各第二容置區51中所設置的那些該第二主連接器52將佈設成一L型態樣的第二主連接器組520。另，FPGA模組電路板40的一第二表面(如上表面)403的兩個邊上分別設置有至少一第二副連接器44。那些第二副連接器44將佈設成一L型態樣的第二副連接器組440。

本創作一實施例中，第二主連接器52為一連接座，而第二副連接器44為一連接頭。或者，本創作又一實施例中，第二主連接器52為一連接頭，而第二副連接器44為一連接座。則，各FPGA模組電路板40分別經由第一副連接器組420的第一副連接器42以插設至第一主電路板30中所對應的第一主連接器組320的第一主連接器32以及分別經由第二副連接器組440的第二副連接器44以插設至第二主電路板50中所對應的第二主連接器組520的第二主連接器52。於此，各FPGA模組電路板40能夠經由第一主連接器32與第一副連接器42的插接以及第二主連接器52與第二副連接器44的插接而分別電性連接至第一主電路板30及第二主電路板50，並因此疊設成疊板構造301。

同於第一主電路板30，本實施例的第二主電路板50上的各第二主連接器52也朝著第二容置區51的外圍設置，使得第二主電路板50上的該些L型態樣的第二主連接器組520圍繞成一口字型態樣，如第7圖所示。該些L型態樣的第二主連接器組520所圍出的一口字型區域將有一個較大的完整空間，以便提供足夠的完整空間讓部分的電子元件及其電路佈線進行佈設，無需採用較大板體面積的第二主電路板50。另，第二主連接器52的接腳的電路佈線是可以朝外佈設而不會通過其他的第二主連接器52，如此，將可以避免干擾到其他第二主連接器52上所傳輸的訊號。

於是，本創作以L型態樣設計主電路板30、50及FPGA模組電路板40的連接器32、42、44、52將可得到以下的好處：(1).降低主電路板30、50的電路設計複雜度而排除因複雜的電路設計而衍伸出的除錯過程，大幅降低開發的成本；(2).在採用相同板體面積的主電路板30、50的條件下，由於本創作採用L型態樣配置主電路板30、50的主連接器組320、520，其完整的空間將增大許多而利於電子元件及電路佈線的佈設；(3).FPGA模組電路板40於上下表面401、403分別設置有L型態樣的副連接器組420、440，將可以因此擴充多片的主電路板30、50而讓FPGA模組的電路功能可以達到最佳化的運作；(4).以L型態樣配置FPGA模組電路板40上下兩面的副連接器組420、440將可以保有副連接器組420、440的連接器42、42的接腳功能一致性；(5).以L型態樣擺設各連接器組320、420、440、520中的連接器32、42、44、52，將可以使得連接器32、42、44、52的接腳電路佈線可以有效縮短，致使各FPGA模組電路板40的FPGA模組之間的訊號傳輸速度將更有效率。

請參閱第10圖及第11圖，分別為本創作又一實施例的第一主電路板及第二主電路板的連接器擺設圖以及本創作又一實施例的疊板構造的側視圖，並同時第5圖及第8圖。如第10圖所示，本實施例的第一主電路板30及第二主電路板50分別包括有複數個第一容置區33及第二容置區53。各第一容置區33分別擺設有至少一第一主連接器34。各第一容置區33中所設置的那些第一主連接器34將佈設成一L型態樣的第一主連接器組340。相同的，各第二容置區53分別擺設有至少一第二主連接器54。各第二容置區53中所設置的那些第二主連接器54將佈設成一L型態樣的第二主連接器組540。

在本實施例中，將以一相同的角度方向擺設各L型態樣的第一主連接器組340或第二主連接器組540，例如：位在左右兩側的第一容置區33或第二容置區53中的第一主連接器組340或第二主連接器組540將以相同的角度方向進行擺設；或者，以一對稱的形式擺設各L型態樣的第一主連接器組340或第二主連接器組540，例如：位在上下兩側的第一容置區33或第二容置區53中的第一主連接器34或第二主連接器54將以對稱的形式進行擺設。當然，在本創作又一實施例中，亦可採用一映射的形式擺設各L型態樣的第一主連接器組340或第二主連接器組540。

在本實施例中，各FPGA模組電路板40分別經由第一副連接器組420的第一副連接器42以插設至第一主電路板30中所對應的第一主連接器組340的第一主連接器34以及分別經由第二副連接器組440的第二副連接器44以插設至第二主電路板50中所對應的第二主連接器組540的第二主連接器54。於此，各FPGA模組電路板40能夠經由第一主連接器34與第一副連接器42的插接以及第二主連接器54與第二副連接器44的插接而分別電性連接至第一主電路板30及第二主電路板50，並因此疊設成疊板構造302。

請參閱第12圖及第13圖，分別為本創作又一實施例的第一主電路板或第二主電路板的連接器擺設示意圖以及本創作又一實施例的疊板構造的側視圖，並同時第5圖及第8圖。如第12圖所示，本實施例的第一主電路板30及第二主電路板50分別包括有複數個第一容置區35及第二容置區55。各第一容置區35分別擺設有至少一第一主連接器36。各第一容置區35中所設置的那些第一主連接器36將佈設成一L型態樣的第一主連接器組360。相同的，各第二容置區55分別擺設有至少一第二主連接器56。各第二容置區55中所設置的那些第二主連接器56將佈設成一L型態樣的第二主連接器組560。

第一主電路板30或第二主電路板50將以不同的角度方向擺設各個L型態樣的第一主連接器組360及第二主連接器組560，以便該些L型態樣的第一主連接器組360 或該些L型態樣的第二主連接器組560將被擺設為一近似於X字型的態樣或十字型的態樣。

在本實施例中，各FPGA模組電路板40分別經由第一副連接器組420的第一副連接器42以插設至第一主電路板30中所對應的第一主連接器組360的第一主連接器36以及分別經由第二副連接器組440的第二副連接器44以插設至第二主電路板50中所對應的第二主連接器組560的第二主連接器56。於此，各FPGA模組電路板40能夠經由第一主連接器36與第一副連接器42的插接以及第二主連接器56與第二副連接器44的插接而分別電性連接至第一主電路板30及第二主電路板50，並因此疊設成疊板構造303。

承上，第4圖、第7圖、第10圖及第12圖所揭示的第一主連接器組320/340/360及第二主連接器組520/540/560的擺設樣式僅是本創作的部分實施例， 熟知本創作的技術人員亦可理解本創作以多種規則方式或多種角度方向將該些L型態樣的第一主連接器組320/340/360或該些第二主連接器組520/540/560擺設在第一主電路板30或第二主電路板50之上，在此，將不再一一陳述。

此外，本創作疊板構造301/302/303中的第一主電路板30及第二主電路板50的該些L型態樣的第一主連接器組320/340/360及該些第二主連接器組520/540/560是分別採用相同形狀的擺設樣式進行解說，然，實際設計時，亦可分別採用不同形狀的擺設樣式，例如：疊板構造301的第一主電路板30是以第4圖的口字型的形式樣式擺設該些第一主連接器組320，而第二主電路板50是以第12圖的X字型的形式樣式擺設該些第二主連接器組560。

承上所述，本創作疊板構造301/302/303以兩塊主電路板30、50來實現FPGA模組電路板40所提供的特定電路功能，其有關於FPGA模組電路的佈線將可分散於兩塊主電路板30、50之上，故本創作所需的主電路板30、50的PCB層數較低而減少主電路板30、50的成本，此外，由於FPGA模組電路的佈線分散於兩塊主電路板30上，其電路設計及其佈線將更為簡單且彈性，利於電路的檢查及驗證，進而縮短電路開發的時程。

以上所述者，僅為本創作之一較佳實施例而已，並非用來限定本創作實施之範圍，即凡依本創作申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本創作之申請專利範圍內。

10‧‧‧主電路板
11‧‧‧容置區
120‧‧‧主連接器組
12‧‧‧主連接器
20‧‧‧FPGA模組電路板
220‧‧‧副連接器組
22‧‧‧副連接器
300‧‧‧疊板構造
301‧‧‧疊板構造
302‧‧‧疊板構造
303‧‧‧疊板構造
30‧‧‧第一主電路板
31‧‧‧第一容置區
320‧‧‧第一主連接器組
32‧‧‧第一主連接器
33‧‧‧第一容置區
340‧‧‧第一主連接器組
34‧‧‧第一主連接器
35‧‧‧第一容置區
360‧‧‧第一主連接器組
36‧‧‧第一主連接器
40‧‧‧FPGA模組電路板
401‧‧‧第一表面
403‧‧‧第二表面
420‧‧‧第一副連接器組
42‧‧‧第一副連接器
440‧‧‧第二副連接器組
44‧‧‧第二副連接器
50‧‧‧第二主電路板
51‧‧‧第二容置區
520‧‧‧第二主連接器組
52‧‧‧第二主連接器
53‧‧‧第二容置區
540‧‧‧第二主連接器組
54‧‧‧第二主連接器
55‧‧‧第二容置區
560‧‧‧第二主連接器組
56‧‧‧第二主連接器

第1圖：習用主電路板的連接器的擺設示意圖。

第2圖：習用FPGA模組電路板的連接器的擺設示意圖。

第3圖：習用疊板構造的側視圖。

第4圖：本創作一實施例的第一主電路板的連接器的擺設示意圖。

第5圖：本創作一實施例的FPGA模組電路板的連接器的擺設示意圖。

第6圖：本創作一實施例的疊板構造的側視圖。

第7圖：本創作一實施例的第二主電路板的連接器的擺設示意圖。

第8圖：本創作又一實施例的FPGA模組電路板的連接器的擺設示意圖。

第9圖：本創作疊板構造又一實施例的側視圖。

第10圖：本創作又一實施例的第一主電路板及第二主電路板的連接器擺設圖。

第11圖：本創作又一實施例的疊板構造的側視圖。

第12圖：本創作又一實施例的第一主電路板或第二主電路板的連接器擺設示意圖。

第13圖：本創作又一實施例的疊板構造的側視圖。

Claims (9)

1. 一種具備有FPGA模組電路的疊板構造，包括： 　　　　　一第一主電路板，其一第一表面上規畫有複數個第一容置區，第一容置區為一方型區域，在各第一容置區的兩個邊上分別設置有至少一第一主連接器，各第一容置區中所設置的那些第一主連接器將佈設成一L型態樣的第一主連接器組；及 　　　　　至少一FPGA模組電路板，其一第一表面的兩個邊上分別設置有至少一第一副連接器，那些第一副連接器將佈設成一L型態樣的第一副連接器組； 　　　　　其中，各FPGA模組電路板分別經由第一副連接器組以插設至第一主電路板中所對應的第一主連接器組。
2. 如申請專利範圍第1項所述的具備有FPGA模組電路的疊板構造，其中該第一主連接器為一連接座，而該第一副連接器為一連接頭；或者，該第一主連接器為一連接頭，而該第一副連接器為一連接座。
3. 如申請專利範圍第1項所述的具備有FPGA模組電路的疊板構造，其中該疊板構造更包括有一第二主電路板，該第二主電路板的一第一表面上規畫有複數個第二容置區，該第二容置區為一方型區域，在各該第二容置區的兩個邊上分別設置有至少一第二主連接器，各該第二容置區中所設置的那些該第二主連接器將佈設成一L型態樣的第二主連接器組。
4. 如申請專利範圍第3項所述的具備有FPGA模組電路的疊板構造，其中在該FPGA模組電路板的一第二表面的兩個邊上分別設置有至少一第二副連接器，那些該第二副連接器將佈設成一L型態樣的第二副連接器組，各該FPGA模組電路板分別經由該第二副連接器組以插設至該第二主電路板中所對應的該第二主連接器組。
5. 如申請專利範圍第4項所述的具備有FPGA模組電路的疊板構造，其中該第二主連接器為一連接座，而該第二副連接器為一連接頭；或者，該第二主連接器為一連接頭，而該第二副連接器為一連接座。
6. 如申請專利範圍第3項所述的具備有FPGA模組電路的疊板構造，其中該第一主電路板上的該些L型態樣的第一主連接器組或該第二主電路板上的該些L型態樣的第二主連接器組係圍繞成一口字型態樣。
7. 如申請專利範圍第3項所述的具備有FPGA模組電路的疊板構造，其中該第一主電路板或該第二主電路板以一相同的角度方向擺設該些L型態樣的第一主連接器組或該些L型態樣的第二主連接器組。
8. 如申請專利範圍第3項所述的具備有FPGA模組電路的疊板構造，其中該第一主電路板或該第二主電路板以一對稱的形式或一映射的形式擺設該些L型態樣的第一主連接器組或該些L型態樣的第二主連接器組。
9. 如申請專利範圍第3項所述的具備有FPGA模組電路的疊板構造，其中該第一主電路板上的該些L型態樣的第一主連接器組或該第二主電路板上的該些L型態樣的第二主連接器組將被擺設成一X字型態樣或十字型態樣。