TWI912552B - 高電子遷移率電晶體及其製作方法 - Google Patents

高電子遷移率電晶體及其製作方法

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TWI912552B TW111131860A TW111131860A TWI912552B TW I912552 B TWI912552 B TW I912552B TW 111131860 A TW111131860 A TW 111131860A TW 111131860 A TW111131860 A TW 111131860A TW I912552 B TWI912552 B TW I912552B
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Abstract

一種高電子遷移率電晶體，包含基底；緩衝層，位於所述基底上；勢壘層，位於所述緩衝層上；以及閘極結構，位於所述勢壘層上，其中，所述閘極結構包含蓋層和位於所述蓋層上方的閘極，所述蓋層包含位於其側壁上的閘極漏電抑制區。

Description

高電子遷移率電晶體及其製作方法
本發明係有關於半導體技術領域，特別是有關於一種氮化鎵（GaN）高電子遷移率電晶體（high-electron mobility transistor，HEMT）及其製作方法。
高電子遷移率電晶體常被應用於高頻高功率放大器元件，其具有高崩潰電壓、高飽和電子移動速度及高溫操作的特性。
典型的HEMT元件中，於半導體異質接面處產生二維電子氣（2DEG）。2DEG代表了非常薄的導電層，該導電層具有高度可移動且高度集中的電荷載子，該電荷載子可於該導電層的兩個維度上自由移動，但被垂直於該導電層的第三維度上的移動所限制。
現有技術的HEMT元件會有閘極漏電（gate leakage）問題，這是因為高順向閘極偏壓(high forward gate bias)導致肖特基金屬(Schottky metal)和p型GaN層間的電位差累積(potential difference build up)。在靠近p型GaN層側是金屬-絕緣體-半導體（MIS）接面，而邊緣電場（fringing field）會使p型GaN層側壁上形成反轉溝道（inversion channel）。
本發明的主要目的在提供改良的高電子遷移率電晶體，能克服現有技術中的缺點和不足。
本發明一方面提供了一種高電子遷移率電晶體，包含基底；緩衝層，位於所述基底上；勢壘層，位於所述緩衝層上；以及閘極結構，位於所述勢壘層上，其中，所述閘極結構包含蓋層和位於所述蓋層上方的閘極，所述蓋層包含位於其側壁上的閘極漏電抑制區。
根據本發明實施例，所述閘極漏電抑制區是離子注入區。
根據本發明實施例，所述離子注入區域是Ar注入區域。
根據本發明實施例，所述閘極漏電抑制區的寬度為0.5微米。
根據本發明實施例，所述閘極漏電抑制區的深度為所述蓋層的至少三分之二的厚度。
根據本發明實施例，所述緩衝層是GaN層。
根據本發明實施例，所述勢壘層是AlGaN層。
根據本發明實施例，所述蓋層是p型GaN層。
根據本發明實施例，所述閘極包含鎳、金、銀、鈦、銅、鉑或其合金。
根據本發明實施例，所述高電子遷移率電晶體還包含：鈍化層，覆蓋所述勢壘層、所述閘極漏電抑制區和所述閘極，其中，所述鈍化層與所述閘極漏電抑制區直接接觸。
根據本發明實施例，所述鈍化層包含氮化鋁、氧化鋁、氮化矽或氧化矽。
根據本發明實施例，所述高電子遷移率電晶體還包含：源極區和汲極區，位於所述閘極結構的相對兩側；以及源極接觸層和汲極接觸層，分別位於所述源極區和所述汲極區內的所述勢壘層上。
本發明另一方面提供一種形成高電子遷移率電晶體的方法，包含：提供基底；於基底上形成緩衝層；於緩衝層上形成勢壘層；於勢壘層上形成閘極結構，其中閘極結構包含蓋層和所述蓋層上方的閘極；以及於形成所述閘極結構後，進行離子注入工藝，於所述蓋層的側壁上形成閘極漏電抑制區。
根據本發明實施例，所述方法還包含：於進行所述離子注入工藝之前，沉積鈍化層，使所述鈍化層共形地覆蓋所述勢壘層和所述閘極結構。
根據本發明實施例，所述鈍化層包含氮化鋁、氧化鋁、氮化矽或氧化矽。
根據本發明實施例，所述離子注入工藝的注入源包含氬。
根據本發明實施例，所述閘極漏電抑制區的寬度為0.5微米。
根據本發明實施例，所述閘極漏電抑制區的深度為所述蓋層的至少三分之二的厚度。
根據本發明實施例，所述緩衝層是GaN層。
根據本發明實施例，所述勢壘層是AlGaN層。
根據本發明實施例，所述蓋層是p型GaN層。
根據本發明實施例，所述閘極包含鎳、金、銀、鈦、銅、鉑或其合金。
本發明又另一方面提供一種形成高電子遷移率電晶體的方法，包含：提供基底；於所述基底上形成緩衝層；於所述緩衝層上形成勢壘層；對所述勢壘層進行離子注入工藝；於所述勢壘層上形成閘極結構，其中所述閘極結構包含蓋層和位於所述蓋層上方的閘極，其中，所述蓋層的側壁上設有閘極漏電抑制區；以及沉積鈍化層，使所述鈍化層共形地覆蓋所述勢壘層和所述閘極結構。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱圖1至圖3，其為依據本發明實施例所繪示的形成高電子遷移率電晶體1的方法的剖面示意圖。如圖1所示，提供基底100，例如，基底100可以是導電基底。例如，基底100可以是矽基底，但不限於此。接著，於基底100上形成緩衝層(buffer layer)110。根據本發明實施例，例如，緩衝層110可以是GaN層，但不限於此。然後，於緩衝層110上形成勢壘層(barrier layer)120。根據本發明實施例，例如，勢壘層可以是AlGaN層，但不限於此。在勢壘層120與緩衝層110的界面處，會形成二維電子雲(two-dimensional electron gas)2DEG。
接著，於勢壘層120上形成閘極結構200。根據本發明實施例，閘極結構200包含蓋層(cap layer)210和蓋層210上方的閘極220。根據本發明實施例，例如，蓋層210可以是p型GaN層。根據本發明實施例，例如，閘極220可以包含鎳、金、銀、鈦、銅、鉑或其合金。
如圖2所示，於形成閘極結構200後，於基底100上沉積鈍化層(passivation layer)310，使鈍化層310共形地覆蓋勢壘層120和閘極結構200。根據本發明實施例，例如，鈍化層310可以包含氮化鋁、氧化鋁、氮化矽或氧化矽。
接著，於鈍化層310上形成光阻圖案PR，其具有開口PO，位於閘極結構200的邊緣。接著，進行離子注入工藝IMP，經由開口PO將摻質注入蓋層210中，如此於蓋層210的側壁上形成閘極漏電抑制區(gate-leakage suppressing region)GSR。根據本發明實施例，離子注入工藝IMP可以包含斜角度離子注入工藝。
根據本發明實施例，例如，離子注入工藝IMP的注入源可以包含氬。藉由氬離子的轟擊，造成蓋層210的側壁的結構破壞，產生缺陷，以形成高阻抗區域。
根據本發明實施例，例如，離子注入工藝IMP的注入源可以包含氮、氧、氫、氟、氦、氬、鎂、鋅、磷、鐵、氪、氙、硼、砷或其任意組合。
根據本發明實施例，例如，閘極漏電抑制區GSR的寬度可以約為0.5微米。根據本發明實施例，例如，閘極漏電抑制區GSR的深度可以約為蓋層210的至少三分之二的厚度。
如圖3所示，接著將光阻圖案PR去除，然後於鈍化層310上沉積介電層410，再於閘極結構200的相對兩側的源極區SC和汲極區DC的介電層410和鈍化層310中分別形成源極接觸層SCT和汲極接觸層DCT。
結構上，如圖3所示，本發明高電子遷移率電晶體1包含基底100；緩衝層110，位於基底100上；勢壘層120，位於緩衝層110上；以及閘極結構200，位於勢壘層120上。閘極結構200包含蓋層210和位於蓋層210上方的閘極220。蓋層210包含位於其側壁上的閘極漏電抑制區GSR。根據本發明實施例，閘極漏電抑制區GSR是離子注入區，例如，Ar注入區域。
根據本發明實施例，閘極漏電抑制區GSR的寬度為0.5微米。根據本發明實施例，閘極漏電抑制區GSR的深度為蓋層210的至少三分之二的厚度。
根據本發明實施例，緩衝層110可以是GaN層。根據本發明實施例，勢壘層120可以是AlGaN層。根據本發明實施例，蓋層210可以是p型GaN層。根據本發明實施例，閘極220可以包含鎳、金、銀、鈦、銅、鉑或其合金。
根據本發明實施例，高電子遷移率電晶體1還包含鈍化層310，覆蓋勢壘層120、閘極漏電抑制區GSR和閘極220，其中，鈍化層310與閘極漏電抑制區GSR直接接觸。根據本發明實施例，鈍化層310可以包含氮化鋁、氧化鋁、氮化矽或氧化矽。
根據本發明實施例，高電子遷移率電晶體1還包含：源極區SC和汲極區DC，位於閘極結構200的相對兩側；以及源極接觸層SCT和汲極接觸層DCT，分別位於源極區SC和汲極區DC內的勢壘層120上。
請參閱圖4至圖6，其為依據本發明另一實施例所繪示的形成高電子遷移率電晶體1的方法的剖面示意圖。如圖4所示，提供基底100，例如，基底100可以是導電基底。例如，基底100可以是矽基底，但不限於此。接著，於基底100上形成緩衝層110。根據本發明實施例，例如，緩衝層110可以是GaN層，但不限於此。然後，於緩衝層110上形成勢壘層120。根據本發明實施例，例如，勢壘層可以是AlGaN層，但不限於此。在勢壘層120與緩衝層110的界面處，會形成二維電子雲2DEG。
接著，於勢壘層120上形成蓋層210。根據本發明實施例，例如，蓋層210可以是p型GaN層。接著，於蓋層210上形成光阻圖案PR。接著，進行離子注入工藝IMP，將摻質注入未被光阻圖案PR覆蓋的蓋層210中，如此形成注入區210a。然後，去除光阻圖案PR。
根據本發明實施例，例如，離子注入工藝IMP的注入源可以包含氬。根據本發明實施例，例如，離子注入工藝IMP的注入源可以包含氮、氧、氫、氟、氦、氬、鎂、鋅、磷、鐵、氪、氙、硼、砷或其任意組合。
如圖5所示，再於蓋層210上沉積金屬層，然後進行光刻工藝和蝕刻工藝，形成閘極結構200。根據本發明實施例，閘極結構200包含蓋層210和蓋層210上方的閘極220。根據本發明實施例，例如，閘極220可以包含鎳、金、銀、鈦、銅、鉑或其合金。蓋層210包含位於其側壁上的閘極漏電抑制區GSR（由未被蝕刻掉的注入區210a所構成的）。根據本發明實施例，閘極漏電抑制區GSR是離子注入區，例如，Ar注入區域。
根據本發明實施例，閘極漏電抑制區GSR的寬度為0.5微米。根據本發明實施例，閘極漏電抑制區GSR的深度為蓋層210的至少三分之二的厚度。根據本發明實施例，閘極漏電抑制區GSR的深度可以為蓋層210的全部厚度。
如圖6所示，於形成閘極結構200後，於基底100上沉積鈍化層310，使鈍化層310共形地覆蓋勢壘層120和閘極結構200。根據本發明實施例，例如，鈍化層310可以包含氮化鋁、氧化鋁、氮化矽或氧化矽。根據本發明實施例，鈍化層310與閘極漏電抑制區GSR直接接觸。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:高電子遷移率電晶體 100:基底 110:緩衝層 120:勢壘層 200:閘極結構 210:蓋層 210a:注入區 220:閘極 310:鈍化層 410:介電層 2DEG:二維電子雲 IMP:離子注入工藝 GSR:閘極漏電抑制區 PR:光阻圖案 PO:開口 SC:源極區 SCT:源極接觸層 DC:汲極區 DCT:汲極接觸層
圖1至圖3為依據本發明實施例所繪示的形成高電子遷移率電晶體的方法的剖面示意圖。 圖4至圖6為依據本發明另一實施例所繪示的形成高電子遷移率電晶體的方法的剖面示意圖。
1:高電子遷移率電晶體
100:基底
110:緩衝層
120:勢壘層
200:閘極結構
210:蓋層
220:閘極
310:鈍化層
410:介電層
2DEG:二維電子雲
GSR:閘極漏電抑制區
SC:源極區
SCT:源極接觸層
DC:汲極區
DCT:汲極接觸層

Claims (20)

  1. 一種高電子遷移率電晶體，包含： 基底； 緩衝層，位於所述基底上； 勢壘層，位於所述緩衝層上；以及 閘極結構，位於所述勢壘層上，其中，所述閘極結構包含蓋層和位於所述蓋層上方的閘極，所述蓋層包含位於其側壁上的閘極漏電抑制區，其中，所述閘極漏電抑制區是Ar注入區域。
  2. 根據請求項1所述的高電子遷移率電晶體，其中，所述閘極漏電抑制區的寬度為0.5微米。
  3. 根據請求項1所述的高電子遷移率電晶體，其中，所述閘極漏電抑制區的深度為所述蓋層的至少三分之二的厚度。
  4. 根據請求項1所述的高電子遷移率電晶體，其中，所述緩衝層是GaN層。
  5. 根據請求項1所述的高電子遷移率電晶體，其中，所述勢壘層是AlGaN層。
  6. 根據請求項1所述的高電子遷移率電晶體，其中，所述蓋層是p型GaN層。
  7. 根據請求項1所述的高電子遷移率電晶體，其中，所述閘極包含鎳、金、銀、鈦、銅、鉑或其合金。
  8. 根據請求項1所述的高電子遷移率電晶體，其中，還包含： 鈍化層，覆蓋所述勢壘層、所述閘極漏電抑制區和所述閘極，其中，所述鈍化層與所述閘極漏電抑制區直接接觸。
  9. 根據請求項8所述的高電子遷移率電晶體，其中，所述鈍化層包含氮化鋁、氧化鋁、氮化矽或氧化矽。
  10. 根據請求項1所述的高電子遷移率電晶體，其中，還包含： 源極區和汲極區，位於所述閘極結構的相對兩側；以及 源極接觸層和汲極接觸層，分別位於所述源極區和所述汲極區內的所述勢壘層上。
  11. 一種形成高電子遷移率電晶體的方法，包含： 提供基底； 於基底上形成緩衝層； 於緩衝層上形成勢壘層； 於勢壘層上形成閘極結構，其中閘極結構包含蓋層和所述蓋層上方的閘極；以及 於形成所述閘極結構後，進行離子注入工藝，於所述蓋層的側壁上形成閘極漏電抑制區，其中，所述離子注入工藝的注入源包含氬。
  12. 根據請求項11所述的方法，其中，還包含： 於進行所述離子注入工藝之前，沉積鈍化層，使所述鈍化層共形地覆蓋所述勢壘層和所述閘極結構。
  13. 根據請求項12所述的方法，其中，所述鈍化層包含氮化鋁、氧化鋁、氮化矽或氧化矽。
  14. 根據請求項11所述的方法，其中，所述閘極漏電抑制區的寬度為0.5微米。
  15. 根據請求項11所述的方法，其中，所述閘極漏電抑制區的深度為所述蓋層的至少三分之二的厚度。
  16. 根據請求項11所述的方法，其中，所述緩衝層是GaN層。
  17. 根據請求項11所述的方法，其中，所述勢壘層是AlGaN層。
  18. 根據請求項11所述的方法，其中，所述蓋層是p型GaN層。
  19. 根據請求項11所述的方法，其中，所述閘極包含鎳、金、銀、鈦、銅、鉑或其合金。
  20. 一種形成高電子遷移率電晶體的方法，包含： 提供基底； 於所述基底上形成緩衝層； 於所述緩衝層上形成勢壘層； 對所述勢壘層進行離子注入工藝； 於所述勢壘層上形成閘極結構，其中所述閘極結構包含蓋層和位於所述蓋層上方的閘極，其中，所述蓋層的側壁上設有閘極漏電抑制區，其中，所述閘極漏電抑制區是Ar注入區域；以及 沉積鈍化層，使所述鈍化層共形地覆蓋所述勢壘層和所述閘極結構。
TW111131860A 2022-06-30 2022-08-24 高電子遷移率電晶體及其製作方法 TWI912552B (zh)

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* Cited by examiner, † Cited by third party
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CN111863952A (zh) 2020-07-28 2020-10-30 西安电子科技大学 常关型氮化镓基器件及其制作方法

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