TWI884396B - 數據接收電路、數據接收系統以及存儲裝置 - Google Patents

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Abstract

本發明實施例提供一種數據接收電路、數據接收系統以及存儲裝置，數據接收電路包括：第一放大模組被配置為，接收數據訊號和參考訊號，響應於第一採樣時脈訊號對數據訊號和參考訊號進行比較，並輸出第一電壓訊號和第二電壓訊號；決策回饋控制模組被配置為，響應於致能訊號生成第二採樣時脈訊號；決策回饋均衡模組被配置為，在致能訊號具有第一電平值期間，響應於第二採樣時脈訊號和反饋訊號執行決策回饋均衡，在致能訊號具有第二電平值期間，停止執行決策回饋均衡；第二放大模組被配置為，對第一電壓訊號與第二電壓訊號進行處理，並輸出第一輸出訊號和第二輸出訊號。本發明實施例至少有利於在提高數據接收電路的接收性能的同時降低其功耗。

Description

數據接收電路、數據接收系統以及存儲裝置
本發明實施例涉及半導體技術領域，特別涉及一種數據接收電路、數據接收系統以及存儲裝置。
在記憶體應用中，隨著訊號傳輸速率越來越快，信道損耗對訊號質量的影響越來越大，容易導致碼間干擾。目前通常利用均衡電路對信道進行補償，均衡電路可以選擇CTLE(Continuous Time Linear Equalizer，連續線性均衡電路)或DFE(Decision Feedback Equalizer，決策回饋均衡電路)。
然而，雖然增設均衡電路可以對訊號進行補償，但在數據接收電路中的增設均衡電路會增加數據接收電路的整體功耗。
本發明實施例提供一種數據接收電路、數據接收系統以及存儲裝置，至少有利於在提高數據接收電路的接收性能的同時，降低數據接收電路的功耗。
根據本發明一些實施例，本發明實施例一方面提供一種數據接收電路，包括：第一放大模組，被配置為，接收數據訊號和參考訊號，響應於第一採樣時脈訊號對數據訊號以及參考訊號進行比較，並分別透過第一節點和第二節點輸出第一電壓訊號和第二電壓訊號；決策回饋控制模組，被配置為，響應於致能訊號生成第二採樣時脈訊號；決策回饋均衡模組，與所述第一節 點以及所述第二節點連接，被配置為，在所述致能訊號具有第一電平值期間，響應於所述第二採樣時脈訊號並基於反饋訊號執行決策回饋均衡，以調整所述第一電壓訊號以及所述第二電壓訊號，在所述致能訊號具有第二電平值期間，停止執行決策回饋均衡，其中，所述反饋訊號基於先前接收到的數據得到；第二放大模組，被配置為，對所述第一電壓訊號與所述第二電壓訊號的電壓差進行放大處理，並分別透過第三節點和第四節點輸出第一輸出訊號和第二輸出訊號。
在一些實施例中，所述第一放大模組包括：第一電流源，被配置為，連接在電源節點和第五節點之間，響應於所述第一採樣時脈訊號向所述第五節點提供電流；比較單元，連接所述第五節點、所述第一節點以及所述第二節點，被配置為，接收所述數據訊號和所述參考訊號，當所述第一電流源響應於所述第一採樣時脈訊號向所述第五節點提供電流時，對所述數據訊號以及所述參考訊號進行比較，並透過所述第一節點輸出所述第一電壓訊號，透過所述第二節點輸出所述第二電壓訊號。
在一些實施例中，所述第一電流源包括：第一PMOS電晶體，連接在所述電源節點與所述第五節點之間，所述第一PMOS電晶體的閘極接收所述第一採樣時脈訊號。
在一些實施例中，所述比較單元包括：第三PMOS電晶體，連接在所述第五節點與所述第一節點之間，所述第三PMOS電晶體的閘極接收所述數據訊號；第四PMOS電晶體，連接在所述第五節點與所述第二節點之間，所述第四PMOS電晶體的閘極接收所述參考訊號。
在一些實施例中，所述第一放大模組還包括：第一復位單元，連接所述第一節點以及所述第二節點，被配置為，對所述第一節點以及所述第二節點進行復位。
在一些實施例中，所述第一復位單元包括：第一NMOS電晶體，連接在所述第一節點與地端之間，所述第一NMOS電晶體的閘極接收所述第一採樣時脈訊號；第二NMOS電晶體，連接在所述第二節點與所述地端之間，所述第二NMOS電晶體的閘極接收所述第一採樣時脈訊號。
在一些實施例中，所述反饋訊號包括互為差分訊號的第一反饋訊號以及第二反饋訊號；所述決策回饋均衡模組包括：第二電流源，被配置為，連接在電源節點與第六節點之間，響應於所述第二採樣時脈訊號向所述第六節點提供電流；第一決策回饋單元，連接所述第一節點以及所述第六節點，被配置為，當所述第二電流源響應於所述第二採樣時脈訊號向所述第六節點提供電流時，基於所述第一反饋訊號對所述第一節點進行決策回饋均衡，以調整所述第一電壓訊號；第二決策回饋單元，連接所述第二節點以及所述第六節點，被配置為，當所述第二電流源響應於所述第二採樣時脈訊號向所述第六節點提供電流時，基於所述第二反饋訊號對所述第二節點進行決策回饋均衡，以調整所述第二電壓訊號。
在一些實施例中，所述第二電流源包括：第二PMOS電晶體，連接在所述電源節點與所述第六節點之間，所述第二PMOS電晶體的閘極接收所述第二採樣時脈訊號。
在一些實施例中，所述第一決策回饋單元和所述第二決策回饋單元中的任一者均包括：開關單元，被配置為，響應於所述反饋訊號導通所述第六節點與第七節點；調節單元，連接在所述第七節點與輸出節點之間，所述輸出節點為所述第一節點與所述第二節點之間的一者，被配置為，響應於控制訊號調整所述第七節點與所述輸出節點之間的等效電阻值的大小；其中，所述第一決策回饋單元中，所述反饋訊號為所述第一反饋訊號，所 述輸出節點為所述第一節點，所述開關單元響應於所述第一反饋訊號；所述第二決策回饋單元中，所述反饋訊號為所述第二反饋訊號，所述輸出節點為所述第二節點，則所述開關單元響應於所述第二反饋訊號。
在一些實施例中，所述開關單元包括：第五PMOS電晶體，連接在所述第六節點與所述第七節點之間，所述第五PMOS電晶體的閘極接收所述反饋訊號。
在一些實施例中，所述調節單元包括：多個並聯在所述第七節點與所述輸出節點之間的電晶體組，不同的所述電晶體組的控制端接收的所述控制訊號不同，且不同的所述電晶體組的等效電阻值不同。
在一些實施例中，不同的所述電晶體組包括：至少一個所述電晶體組由單個MOS管構成；至少一個所述電晶體組包括至少兩個串聯的MOS管。
在一些實施例中，所述第二放大模組包括：輸入單元，連接所述第一節點以及所述第二節點，被配置為，對所述第一電壓訊號以及所述第二電壓訊號進行比較，並分別向第八節點和第九節點提供第三電壓訊號以及第四電壓訊號；鎖存單元，被配置為，對所述第三電壓訊號以及所述第四電壓訊號進行放大並鎖存，並向所述第三節點輸出所述第一輸出訊號，向所述第四節點輸出所述第二輸出訊號。
在一些實施例中，所述輸入單元包括：第三NMOS電晶體，連接在所述第八節點與地端之間，所述第三NMOS電晶體的閘極接收所述第一電壓訊號；第四NMOS電晶體，連接在所述第九節點與所述地端之間，所述第四NMOS電晶體的閘極接收所述第二電壓訊號。
在一些實施例中，所述鎖存單元包括：第五NMOS 電晶體，連接在所述第八節點與所述第三節點之間，所述第五NMOS電晶體的閘極接收所述第二輸出訊號；第六NMOS電晶體，連接在所述第九節點與所述第四節點之間，所述第六NMOS電晶體的閘極接收所述第一輸出訊號；第六PMOS電晶體，連接在電源節點與所述第三節點之間，所述第六PMOS電晶體的閘極接收所述第二輸出訊號；第七PMOS電晶體，連接在所述電源節點與所述第四節點之間，所述第七PMOS電晶體的閘極接收所述第一輸出訊號。
在一些實施例中，所述第二放大模組還包括：第二復位單元，連接所述鎖存單元，被配置為，對所述鎖存單元進行復位。
在一些實施例中，所述第二復位單元包括：第八PMOS電晶體，連接在電源節點和所述第三節點之間；第九PMOS電晶體，連接在所述電源節點和所述第四節點之間，所述第八PMOS電晶體的閘極和所述第九PMOS電晶體的閘極均響應於第三採樣時脈訊號。
在一些實施例中，所述決策回饋控制模組包括：反及閘電路，一輸入端接收第四採樣時脈訊號，另一輸入端接收所述致能訊號，輸出端輸出所述第二採樣時脈訊號。
根據本發明一些實施例，本發明實施例另一方面還提供一種數據接收系統，包括：多個級聯的數據傳輸電路，每一所述數據傳輸電路包括如前述任一項所述的數據接收電路以及連接所述數據接收電路的鎖存電路，每一所述數據接收電路連接至數據端口，接收所述數據訊號；上一級所述數據傳輸電路連接下一級所述數據傳輸電路的所述決策回饋均衡模組，上一級所述數據傳輸電路的輸出作為下一級所述數據傳輸電路的所述決策回饋均衡模組的所述反饋訊號；最後一級所述數據傳輸電路連接第一 級所述數據傳輸電路的所述決策回饋均衡模組，最後一級所述數據傳輸電路的輸出作為第一級所述數據傳輸電路的所述決策回饋均衡模組的所述反饋訊號。
根據本發明一些實施例，本發明實施例又一方面還提供一種存儲裝置，包括：多個數據端口；多個如前述任一項所述的數據接收系統，每一所述數據接收系統與一所述數據端口相對應。
本發明實施例提供的技術方案至少具有以下優點：將決策回饋控制模組以及決策回饋均衡模組集成於數據接收電路中，利用決策回饋控制模組生成控制決策回饋均衡模組的第二採樣時脈訊號，以靈活控制決策回饋均衡模組是否處於工作狀態。例如，只有致能訊號處於第一電平值期間時，決策回饋均衡模組才會執行決策回饋均衡，以提高數據接收電路的接收性能；在致能訊號處於第二電平值期間時，決策回饋均衡模組停止執行決策回饋均衡，即使得決策回饋均衡模組處於非工作狀態，以降低數據接收電路整體的功耗。
其中，透過決策回饋均衡模組調節第一輸出訊號以及第二輸出訊號，以減小碼間干擾對數據接收的影響，相比於相關技術中，存儲裝置透過單獨設置決策回饋均衡器以減小碼間干擾的方式，本發明實施例有利於使用更小的電路佈局面積以及更低的功耗實現對數據接收電路輸出的訊號的調整，以及透過靈活控制決策回饋均衡模組對第一輸出訊號和第二輸出訊號的調整能力，以降低數據接收電路接收的數據的碼間干擾對數據接收電路的影響，以提高數據接收電路的接收性能，以及減小數據的碼間干擾對數據接收電路輸出的訊號準確性的影響。
100:數據接收電路
101:第一放大模組
111:第一電流源
121:比較單元
131:第一復位單元
102:第二放大模組
112:輸入單元
122:鎖存單元
142:第二復位單元
103:決策回饋均衡模組
113:第一決策回饋單元
1131:開關單元
1132:調節單元
13:第一電晶體組
23:第二電晶體組
33:第三電晶體組
43:第四電晶體組
53:第五電晶體組
123:第二決策回饋單元
133:第二電流源
104:決策回饋控制模組
114:反及閘電路
105:失調補償模組
115:第一失調補償單元
125:第二失調補償單元
110:鎖存電路
120:數據傳輸電路
一個或多個實施例透過與之對應的附圖中的圖片進 行示例性說明，這些示例性說明並不構成對實施例的限定，附圖中具有相同參考數字標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制；為了更清楚地說明本發明實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明一實施例提供的數據接收電路的一種功能框圖；圖2為本發明另一實施例提供的數據接收系統的功能框圖；圖3至圖4為本發明一實施例提供的數據接收電路的另外兩種功能框圖；圖5為本發明一實施例提供的數據接收電路的一種電路結構示意圖；圖6至圖7為本發明一實施例提供的數據接收電路中第一決策回饋單元的兩種電路結構示意圖；圖8為本發明一實施例提供的數據接收電路的另一種電路結構示意圖。
由背景技術可知，在提高數據接收電路的接收性能的同時，數據接收電路的功耗有待降低。
本發明實施提供一種數據接收電路、數據接收系統以及存儲裝置，數據接收電路中，將決策回饋控制模組以及決策回饋均衡模組均集成於數據接收電路中，利用決策回饋控制模組生成控制決策回饋均衡模組的第二採樣時脈訊號，以靈活控制決策回饋均衡模組是否處於工作狀態。譬如，在需要降低碼間干擾對數據接收電路的影響時，即致能訊號處於第一電平值期間時，基於決策回饋控制模組輸出的第二採樣時脈訊號控制決策回饋均 衡模組執行決策回饋均衡，以提高數據接收電路的接收性能；在無需考慮碼間干擾對數據接收電路的影響時，即致能訊號處於第二電平值期間時，基於決策回饋控制模組輸出的第二採樣時脈訊號控制決策回饋均衡模組停止執行決策回饋均衡，以降低數據接收電路整體的功耗，如此，有利於在可以實現提高數據接收電路的接收性能的同時，還可以實現對數據接收電路的整體功耗的降低。
下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發明各實施例中，為了使讀者更好地理解本發明實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本發明實施例所要求保護的技術方案。
本發明一實施例提供一種數據接收電路，以下將結合附圖對本發明一實施例提供的數據接收電路進行詳細說明。圖1為本發明一實施例提供的數據接收電路的一種功能框圖；圖3至圖4為本發明一實施例提供的數據接收電路的另外兩種功能框圖；圖5為本發明一實施例提供的數據接收電路的一種電路結構示意圖；圖6至圖7為本發明一實施例提供的數據接收電路中第一決策回饋單元的兩種電路結構示意圖；圖8為本發明一實施例提供的數據接收電路的另一種電路結構示意圖。
參考圖1，數據接收電路100包括：第一放大模組101，被配置為，接收數據訊號DQ和參考訊號Vref，響應於第一採樣時脈訊號CLK1對數據訊號DQ以及參考訊號Vref進行比較，並分別透過第一節點n_stg1和第二節點p_stg1輸出第一電壓訊號和第二電壓訊號；決策回饋控制模組104，被配置為，響應於致能訊號DfeEn生成第二採樣時脈訊號CLK2；決策回饋均衡模組103，與第一節點n_stg1以及第二節點p_stg1連接，被配 置為，在致能訊號DfeEn具有第一電平值期間，響應於第二採樣時脈訊號CLK2並基於反饋訊號fb執行決策回饋均衡，以調整第一電壓訊號以及第二電壓訊號，在致能訊號DfeEn具有第二電平值期間，停止執行決策回饋均衡，其中，反饋訊號fb基於先前接收到的數據得到；第二放大模組102，被配置為，對第一電壓訊號與第二電壓訊號的電壓差進行放大處理，並分別透過第三節點net3(參考圖5)和第四節點net4(參考圖5)輸出第一輸出訊號Vout和第二輸出訊號VoutN。
需要說明的是，數據接收電路100採用兩級放大模組，即第一放大模組101和第二放大模組102對數據訊號DQ和參考訊號Vref進行處理，有利於增強數據接收電路100的放大能力，增大第一輸出訊號Vout和第二輸出訊號VoutN的電壓幅度，便於後續電路的處理。
此外，利用決策回饋控制模組104生成控制決策回饋均衡模組103的第二採樣時脈訊號CLK2，以靈活控制決策回饋均衡模組103是否處於工作狀態。譬如，在需要降低碼間干擾對數據接收電路100的影響時，即致能訊號DfeEn處於第一電平值期間時，決策回饋控制模組104響應於此時的致能訊號DfeEn生成第二採樣時脈訊號CLK2，決策回饋均衡模組103基於該第二採樣時脈訊號CLK2執行決策回饋均衡，以提高數據接收電路100的接收性能；在無需考慮碼間擾對數據接收電路100的影響時，即致能訊號DfeEn處於第二電平值期間時，決策回饋均衡模組103基於此時的第二採樣時脈訊號CLK2停止執行決策回饋均衡，以降低數據接收電路100整體的功耗，如此，有利於在可以實現提高數據接收電路100的接收性能的同時，還可以實現對數據接收電路100的整體功耗的降低。
其中，將決策回饋均衡模組103集成於數據接收電 路100中，有利於使用更小的電路佈局面積以及更低的功耗實現對數據接收電路100輸出的訊號的調整。而且，本發明一實施例提供的決策回饋均衡模組103對第一輸出訊號Vout以及第二輸出訊號VoutN的調整能力可調，可以理解的是，在數據接收電路100接收的數據訊號DQ和/或參考訊號Vref變化時，可以靈活控制決策回饋均衡模組103對第一輸出訊號Vout以及第二輸出訊號VoutN的調整能力，以降低數據接收電路100接收的數據的碼間干擾對數據接收電路100的影響，以提高數據接收電路100的接收性能，以及減小數據的碼間干擾對數據接收電路100輸出的訊號準確性的影響。
在一些實施例中，參考圖3，第一放大模組101可以包括：第一電流源111，被配置為，連接在電源節點Vcc(參考圖5)和第五節點net5之間，響應於第一採樣時脈訊號CLK1向第五節點net5提供電流；比較單元121，連接第五節點net5、第一節點n_stg1以及第二節點p_stg1，被配置為，接收數據訊號DQ和參考訊號Vref，當第一電流源111響應於第一採樣時脈訊號CLK1向第五節點net5提供電流時，對數據訊號DQ以及參考訊號Vref進行比較，並透過第一節點n_stg1輸出第一電壓訊號，透過第二節點p_stg1輸出第二電壓訊號。
可以理解的是，比較單元121可以基於數據訊號DQ和參考訊號Vref之間的差異，控制提供給第一節點n_stg1處的電流與提供給第二節點p_stg1處的電流的差異，以輸出第一電壓訊號和第二電壓訊號。
以下結合圖5和圖8對第一放大模組101進行詳細說明。
在一些實施例中，參考圖5和圖8，第一電流源111可以包括：第一PMOS電晶體MP1，連接在電源節點Vcc與第五 節點net5之間，第一PMOS電晶體MP1的閘極接收第一採樣時脈訊號CLK1。在第一採樣時脈訊號CLK1為低電平時，第一PMOS電晶體MP1的閘極接收第一採樣時脈訊號CLK1以導通，向第五節點net5提供電流，使得比較單元121處於工作狀態，對接收的數據訊號DQ和參考訊號Vref進行比較。
在一些實施例中，繼續參考圖5和圖8，比較單元121可以包括：第三PMOS電晶體MP3，連接在第五節點net5與第一節點n_stg1之間，第三PMOS電晶體MP3的閘極接收數據訊號DQ；第四PMOS電晶體MP4，連接在第五節點net5與第二節點p_stg1之間，第四PMOS電晶體MP4的閘極接收參考訊號Vref。
需要說明的是，數據訊號DQ和參考訊號Vref的電平值變化不同步，使得接收數據訊號DQ的第三PMOS電晶體MP3的導通時刻不同於接收參考訊號Vref的第四PMOS電晶體MP4的導通時刻，且同一時刻下，第三PMOS電晶體MP3的導通程度不同於第四PMOS電晶體MP4的導通程度。可以理解的是，基於第三PMOS電晶體MP3的導通程度不同於第四PMOS電晶體MP4的導通程度，第三PMOS電晶體MP3與第四PMOS電晶體MP4對第五節點net5處的電流的分流能力也不同，使得第一節點n_stg1處的電壓與第二節點p_stg1處的電壓不同。
在一個例子中，數據訊號DQ的電平值低於參考訊號Vref的電平值時，第三PMOS電晶體MP3的導通程度大於第四PMOS電晶體MP4的導通程度，使得第五節點net5處的電流更多的流入第三PMOS電晶體MP3所在的通路，使得第一節點n_stg1處的電流大於第二節點p_stg1處的電流，從而進一步使得第一節點n_stg1輸出的第一電壓訊號電平值高，第二節點p_stg1輸出的第二電壓訊號電平值低。
在一些實施例中，參考圖3和圖4，第一放大模組101還可以包括：第一復位單元131，連接第一節點n_stg1以及第二節點p_stg1，被配置為，對第一節點n_stg1以及第二節點p_stg1進行復位。如此，在數據接收電路完成一次數據訊號DQ以及參考訊號Vref的接收以及第一輸出訊號Vout和第二輸出訊號VoutN的輸出之後，可以透過第一復位單元131將第一節點n_stg1和第二節點p_stg1處的電平值恢復為初始值，以便於後續數據接收電路進行下一次數據接收以及處理。
在一些實施例中，參考圖5和圖8，第一復位單元131可以包括：第一NMOS電晶體MN1，連接在第一節點n_stg1與地端之間，第一NMOS電晶體MN1的閘極接收第一採樣時脈訊號CLK1；第二NMOS電晶體MN2，連接在第二節點p_stg1與地端之間，第二NMOS電晶體MN2的閘極接收第一採樣時脈訊號CLK1。
在一個例子中，在第一採樣時脈訊號CLK1為低電平時，第一PMOS電晶體MP1導通，此時第一NMOS電晶體MN1和第二NMOS電晶體MN2均關斷，以保證數據接收電路的正常工作，同時第一NMOS電晶體MN1和第二NMOS電晶體MN2可以作為第一放大模組101的負載，以增加第一放大模組101的放大增益；在第一採樣時脈訊號CLK1為高電平時，第一PMOS電晶體MP1關斷，此時第一NMOS電晶體MN1和第二NMOS電晶體MN2均導通，以下拉第一節點n_stg1處的電壓以及第二節點p_stg1處的電壓，實現對第一節點n_stg1以及第二節點p_stg1的復位。
在一些實施例中，參考圖3和圖4，反饋訊號fb包括互為差分訊號的第一反饋訊號fbn以及第二反饋訊號fbp；決策回饋均衡模組103可以包括：第二電流源133，被配置為，連 接在電源節點Vcc(參考圖5)與第六節點net6之間，響應於第二採樣時脈訊號CLK2向第六節點net6提供電流；第一決策回饋單元113，連接第一節點n_stg1以及第六節點net6，被配置為，當第二電流源133響應於第二採樣時脈訊號CLK2向第六節點net6提供電流時，基於第一反饋訊號fbn對第一節點n_stg1進行決策回饋均衡，以調整第一電壓訊號；第二決策回饋單元123，連接第二節點p_stg1以及第六節點net6，被配置為，當第二電流源133響應於第二採樣時脈訊號CLK2向第六節點net6提供電流時，基於第二反饋訊號fbp對第二節點p_stg1進行決策回饋均衡，以調整第二電壓訊號。
可以理解的是，第一放大模組101中的電流源為第一電流源111，決策回饋均衡模組103中的電流源為第二電流源133，可見，利用不同的電流源分別給第一放大模組101和決策回饋均衡模組103提供電流，使得決策回饋均衡模組103具有獨立的第二電流源133，以實現單獨控制決策回饋均衡模組103是否處於工作狀態。
其中，第二採樣時脈訊號CLK2受致能訊號DfeEn的控制，致能訊號DfeEn處於第一電平值期間時，第二電流源133響應於此時的第二採樣時脈訊號CLK2向第六節點net6提供電流，使得此時第一決策回饋單元113可以基於接收到的第一反饋訊號fbn對第一節點n_stg1進行決策回饋均衡，以調整第一電壓訊號，以及使得此時第二決策回饋單元123可以基於接收到的第二反饋訊號fbp對第二節點p_stg1進行決策回饋均衡，以調整第二電壓訊號。如此，以實現在致能訊號DfeEn具有第一電平值期間，決策回饋均衡模組103響應於第二採樣時脈訊號CLK2並基於反饋訊號fb執行決策回饋均衡，以調整第一電壓訊號以及第二電壓訊號。
致能訊號DfeEn具有第二電平值期間時，第二電流源133響應於此時的第二採樣時脈訊號CLK2處於斷開狀態，即不會向第六節點net6提供電流，進一步使得第一決策回饋單元113和第二決策回饋單元123中均沒有電流透過，以實現決策回饋均衡模組103停止執行決策回饋均衡的目的，也有利於降低數據接收電路100整體的功耗。
其中，第一決策回饋單元113用於調節第三PMOS電晶體MP3中的電流，以調節第一節點n_stg1處的電壓，等效於調節數據訊號DQ，第二決策回饋單元123用於調節第四PMOS電晶體MP4中的電流，以調節第二節點p_stg1處的電壓，等效於調節參考訊號Vref。
需要說明的是，第二放大模組102接收第一電壓訊號以及第二電壓訊號，並對第一電壓訊號與第二電壓訊號的電壓差進行放大處理，以輸出第一輸出訊號Vout和第二輸出訊號VoutN，即第一輸出訊號Vout和第二輸出訊號VoutN受第一電壓訊號和第二電壓訊號的影響，決策回饋均衡模組103基於反饋訊號fb對第一電壓訊號以及第二電壓訊號進行調整，也可以進一步實現對第一輸出訊號Vout以及第二輸出訊號VoutN的調整。而且，後續將結合具體的電路圖對決策回饋均衡模組103對第一電壓訊號以及第二電壓訊號的調整進行詳細說明。
在一些實施例中，參考圖5和圖8，第二電流源133可以包括：第二PMOS電晶體MP2，連接在電源節點Vcc與第六節點net6之間，第二PMOS電晶體MP2的閘極接收第二採樣時脈訊號CLK2。
在一個例子中，在致能訊號DfeEn具有第一電平值期間，決策回饋控制模組104響應於致能訊號DfeEn生成第二採樣時脈訊號CLK2，在第二採樣時脈訊號CLK2為低電平時，第二 PMOS電晶體MP2的閘極接收此時的第二採樣時脈訊號CLK2而導通，以向第六節點net6提供電流，進一步使得決策回饋均衡模組103響應於此時的第二採樣時脈訊號CLK2並基於反饋訊號fb執行決策回饋均衡，以調整第一電壓訊號以及第二電壓訊號；在致能訊號DfeEn具有第二電平值期間，決策回饋控制模組104響應於此時的致能訊號DfeEn生成的第二採樣時脈訊號CLK2始終為高電平，第二PMOS電晶體MP2的閘極接收此時的第二採樣時脈訊號CLK2而關斷，不會向第六節點net6提供電流，進一步使得決策回饋均衡模組103停止執行決策回饋均衡，以降低數據接收電路100整體的功耗。
在一些實施例中，繼續參考圖5和圖8，決策回饋控制模組104可以包括：反及閘電路114，一輸入端接收第四採樣時脈訊號CLK4，另一輸入端接收致能訊號DfeEn，輸出端輸出第二採樣時脈訊號CLK2。
需要說明的是，在一個例子中，致能訊號DfeEn的第一電平值期間指的是：使得決策回饋控制模組104判斷致能訊號DfeEn為邏輯電平1的電平值範圍，即高電平；致能訊號DfeEn的第二電平值期間指的是：使得決策回饋控制模組104判斷致能訊號DfeEn為邏輯電平0的電平值範圍，即低電平。
在一個例子中，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號DfeEn處於第一電平值期間，即致能訊號DfeEn為高電平，此時反及閘電路114輸出的第二採樣時脈訊號CLK2的相位與第四採樣時脈訊號CLK4的相位相反，當第二採樣時脈訊號CLK2為低電平時，第二PMOS電晶體MP2的閘極接收此時的第二採樣時脈訊號CLK2而導通，以向第六節點net6提供電流，而且，第一採樣時脈訊號CLK1的相位與第二採樣時脈訊號CLK2的相位同步，在第一採樣時脈訊號CLK1和第 二採樣時脈訊號CLK2均為低電平時，使得決策回饋均衡模組103和第一放大模組101均處於工作狀態，以降低碼間干擾對數據接收電路100的影響；在無需考慮碼間擾對數據接收電路100的影響時，致能訊號DfeEn處於第二電平值期間，即致能訊號DfeEn為低電平，此時無論第四採樣時脈訊號CLK4為高電平還是低電平，反及閘電路114輸出的第二採樣時脈訊號CLK2均為高電平，第二PMOS電晶體MP2的閘極接收此時的第二採樣時脈訊號CLK2而關斷，不會向第六節點net6提供電流，即決策回饋均衡模組103處於非工作狀態。
需要說明的是，圖5和圖8中以反及閘電路114僅包括一個反及閘為示例，在實際應用中，對反及閘電路114的具體構造不做限制，能實現反及閘邏輯的電路均可以為反及閘電路114。
在一些實施例中，參考圖6和圖7，第一決策回饋單元113和第二決策回饋單元123中的任一者均包括：開關單元1131，被配置為，響應於反饋訊號fb導通第六節點net6與第七節點net7；調節單元1132，連接在第七節點net7與輸出節點之間，輸出節點為第一節點n_stg1與第二節點p_stg1之間的一者，被配置為，響應於控制訊號調整第七節點net7與輸出節點之間的等效電阻值的大小；其中，第一決策回饋單元113中，反饋訊號為第一反饋訊號fbn，輸出節點為第一節點n_stg1，開關單元1131響應於第一反饋訊號fbn；第二決策回饋單元123中，反饋訊號為第二反饋訊號fbp，輸出節點為第二節點p_stg1，則開關單元1131響應於第二反饋訊號fbp。
其中，第一決策回饋單元113中的開關單元1131基於第一反饋訊號fbn處於導通或關斷，第二決策回饋單元123中的開關單元1131基於第二反饋訊號fbp處於導通或關斷。無論是 第一決策回饋單元113還是第二決策回饋單元123，在開關單元1131處於導通時，調節單元1132才會處於工作狀態，以調節第一節點n_stg1或第二節點p_stg1處的電壓。
在一些實施例中，繼續參考圖6和圖7，開關單元1131可以包括：第五PMOS電晶體MP5，連接在第六節點net6與第七節點net7之間，第五PMOS電晶體MP5的閘極接收反饋訊號fb。
需要說明的是，圖6和圖7中僅以第五PMOS電晶體MP5的閘極接收的是第一反饋訊號fbn，輸出節點為第一節點n_stg1為示例，圖6和圖7中顯示的是第一決策回饋單元113的具體構造，在實際應用中，第二決策回饋單元123的具體構造與第一決策回饋單元113的具體構造類似，區別在於第二決策回饋單元123中的第五PMOS電晶體MP5的閘極接收的是第二反饋訊號fbp，輸出節點為第二節點p_stg1，其他地方均相同。
在一個例子中，若第一決策回饋單元113中的開關單元1131接收的第一反饋訊號fbn為低電平，第五PMOS電晶體MP5導通，此時調節單元1132基於控制訊號調節第一節點n_stg1處的電壓。在另一個例子中，若第二決策回饋單元123中的開關單元1131接收的第二反饋訊號fbp為低電平，第五PMOS電晶體MP5導通，此時調節單元1132基於控制訊號調節第二節點p_stg1處的電壓。
在一些實施例中，繼續參考圖6和圖7，調節單元1132可以包括：多個並聯在第七節點net7與輸出節點之間的電晶體組，不同的電晶體組的控制端接收的控制訊號不同，且不同的電晶體組的等效電阻值不同。可以理解的是，不同的電晶體組的等效電阻值的不同使得調節單元1132整體的等效電阻靈活可控，不同的電晶體組的控制端接收的控制訊號不同，則可以透過 控制訊號選擇處於導通狀態的電晶體組的數量，以實現對調節單元1132整體的等效電阻的調節，從而實現對第一節點n_stg1處的電壓的靈活控制。
在一個例子中，參考圖6，調節單元1132可以包括三個並聯在第七節點net7和第一節點n_stg1之間的單個MOS管，依次為第一MOS管M01、第二MOS管M02以及第三MOS管M03，其中，第一MOS管M01的閘極接收的是第一控制訊號DfeTrim<2>，第二MOS管M02的閘極接收的是第二控制訊號DfeTrim<1>、第三MOS管M03的閘極接收的是第三控制訊號DfeTrim<0>。
在一些實施例中，參考圖7，不同的電晶體組可以包括：至少一個電晶體組由單個MOS管構成；至少一個電晶體組包括至少兩個串聯的MOS管。如此，可以透過使用相互串聯的若干溝道寬長比相同的單個MOS管組成一個電晶體組，以調節該電晶體組的等效溝道寬長比，以實現調節單元1132的多樣化設計。可以理解的是，電晶體組的等效溝道寬長比的不同可以使得電晶體組的等效電阻不同。
在一個例子中，調節單元可以包括三個並聯在第七節點和第一節點之間的第一電晶體組、第二電晶體組以及第三電晶體組，其中，第一電晶體組包括第一MOS管，第一MOS管的閘極接收的是第一控制訊號；第二電晶體組包括第二MOS管，第二MOS管的閘極接收的是第二控制訊號；第三電晶體組包括相互串聯的第三MOS管和第四MOS管，第四MOS管的第一端與第七節點連接，第四MOS管的第二端與第三MOS管的第一端連接，第三MOS管的第二端與第一節點連接，第三MOS管的閘極和第四MOS管的閘極接收的均是第三控制訊號。
在另一個例子中，參考圖7，調節單元1132除了包 括上述例子中的第一電晶體組13、第二電晶體組23以及第三電晶體組33之外，還可以包括：並聯在第七節點net7和第一節點n_stg1之間的第四電晶體組43以及第五電晶體組53，其中，第一電晶體組13包括第一MOS管M01，第一MOS管M01的閘極接收的是第一控制訊號DfeTrim<2>；第二電晶體組23包括第二MOS管M02，第二MOS管M02的閘極接收的是第二控制訊號DfeTrim<1>；第三電晶體組33包括相互串聯的第三MOS管M03和第四MOS管M04，第四MOS管M04的第一端與第七節點net7連接，第四MOS管M04的第二端與第三MOS管M03的第一端連接，第三MOS管M03的第二端與第一節點n_stg1連接，第三MOS管M03的閘極和第四MOS管M04的閘極接收的均是第三控制訊號DfeTrim<0>；第四電晶體組43包括第五MOS管M05，第五MOS管M05的閘極接收的是第四控制訊號DfePerPin<1>；第五電晶體組53包括相互串聯的第六MOS管M06和第七MOS管M07，第七MOS管M07的第一端與第七節點net7連接，第七MOS管M07的第二端與第六MOS管M06的第一端連接，第六MOS管M06的第二端與第一節點n_stg1連接，第六MOS管M06和第七MOS管M07的閘極接收的均是第五控制訊號DfePerPin<0>。
需要說明的是，上述三種示例中，第一控制訊號DfeTrim<2>、第二控制訊號DfeTrim<1>以及第三控制訊號DfeTrim<0>可以是所有數據接收電路100通用的，即對於與不同DQ端口相連的不同數據接收電路100而言，提供給不同數據接收電路100的第一控制訊號DfeTrim<2>、第二控制訊號DfeTrim<1>以及第三控制訊號DfeTrim<0>相同。此外，圖7所示的示例中，第四控制訊號DfePerPin<1>和第五控制訊號DfePerPin<0>是根據每一個DQ端口單獨進行設計的，可以理解 的是，對於每一個DQ端口的不同數據接收電路，例如與端口DQ1相連接的第一數據接收電路和與端口DQ2相連接的第二數據接收電路，第一數據接收電路中的第四控制訊號DfePerPin<1>和第五控制訊號DfePerPin<0>是基於端口DQ1進行設計的，第二數據接收電路中的第四控制訊號DfePerPin<1>和第五控制訊號DfePerPin<0>是基於端口DQ2進行設計的。由於不同的DQ端口接收的數據受到的碼間干擾不同，每個數據訊號DQ在傳輸路徑中受到的干擾也不相同，針對每一個DQ端口接收的數據訊號DQ單獨設計不同的第四控制訊號DfePerPin<1>和第五控制訊號DfePerPin<0>，有利於透過調節單元1132針對性的對每一個DQ端口進行調節，以進一步提供數據接收電路的接收性能。其中，DQ端口即為數據接收電路用來接收數據訊號DQ的端口。
上述實施例中，參考圖6和圖7，不同的電晶體組可以包括：相互並聯的第一電晶體組13、第二電晶體組23以及第三電晶體組33，第一電晶體組13的溝道等效寬長比為第二電晶體組23的溝道等效寬長比的2倍，第二電晶體組23的溝道等效寬長比為第三電晶體組33的溝道等效寬長比的2倍。如此，第一電晶體組13的等效電阻、第二電晶體組23的等效電阻以及第三電晶體組33的等效電阻的比值為1：2：4，以使得調節單元1132總的等效電阻可線性調節，從而實現對第一節點n_stg1處的電壓和第二節點p_stg1處的電壓的線性調節。
需要說明的是，上述僅是以第一電晶體組13的溝道等效寬長比與第二電晶體組23的溝道等效寬長比的比值為2，第二電晶體組23的溝道等效寬長比與第三電晶體組33的溝道等效寬長比的比值為2進行示例性說明，在實際應用中，第一電晶體組13的溝道等效寬長比與第二電晶體組23的溝道等效寬長比的比值，或者第二電晶體組23的溝道等效寬長比與第三電晶體組 33的溝道等效寬長比的比值也可以為其他數值，例如3或者4等。
需要說明的是，圖6中可以透過控制第一MOS管M01的溝道寬長比為第二MOS管M02的溝道寬長的2倍，以實現第一電晶體組13的溝道等效寬長比為第二電晶體組23的溝道等效寬長比的2倍，透過控制第二MOS管M02的溝道寬長比為第三MOS管M03的溝道寬長比的2倍，以實現第二電晶體組23的溝道等效寬長比為第三電晶體組33的溝道等效寬長比的2倍；圖7中可以透過控制第一MOS管M01的溝道寬長比為第二MOS管M02的溝道寬長的2倍，以實現第一電晶體組13的溝道等效寬長比為第二電晶體組23的溝道等效寬長比的2倍，透過控制第二MOS管M02的溝道寬長比、第三MOS管M03的溝道寬長比以及第四MOS管M04的溝道寬長比相等，使得第二MOS管M02的溝道寬長比為第三電晶體組33的溝道等效寬長比的2倍，即實現第二電晶體組23的溝道等效寬長比為第三電晶體組33的溝道等效寬長比的2倍。
此外，圖7中還可以透過控制第五MOS管M05的溝道寬長比、第六MOS管M06的溝道寬長比以及第七MOS管M07的溝道寬長比相等，使得第五MOS管M05的溝道寬長比為第五電晶體組53的溝道等效寬長比的2倍，即實現第四電晶體組43的溝道等效寬長比為第五電晶體組53的溝道等效寬長比的2倍。在一些實施例中，第五MOS管M05的溝道寬長比還可以等於第二MOS管M02的溝道寬長比。
在一個例子中，參考圖6，第一MOS管M01的溝道的長度、第二MOS管M02的溝道的長度以及第三MOS管M03的溝道的長度可以相等，第一MOS管M01的溝道的寬度可以為第二MOS管M02的溝道的寬度的2倍，第二MOS管M02的溝 道的寬度可以為第三MOS管M03的溝道的寬度的2倍。需要說明的是，在實際應用中，也可以在保持第一MOS管M01、第二MOS管M02以及第三MOS管M03的溝道的寬度相同的情況下，透過調節第一MOS管M01、第二MOS管M02以及第三MOS管M03的溝道的長度的比值關係，或者，既調節第一MOS管M01、第二MOS管M02以及第三MOS管M03的溝道的寬度的比值關係，也調節第一MOS管M01、第二MOS管M02以及第三MOS管M03的溝道的長度的比值關係，以實現第一電晶體組13、第二電晶體組23以及第三電晶體組33的溝道等效寬長比之間的比值關係。
需要說明的是，第一MOS管M01、第二MOS管M02、第三MOS管M03、第四MOS管M04、第五MOS管M05、第六MOS管M06以及第七MOS管M07均可以為PMOS電晶體或者NMOS電晶體，第一MOS管M01、第二MOS管M02、第三MOS管M03、第四MOS管M04、第五MOS管M05、第六MOS管M06以及第七MOS管M07中的任一者為PMOS電晶體時，控制該PMOS電晶體處於導通狀態時的控制訊號的相位為第一相位，該MOS管為NMOS電晶體時控制該NMOS電晶體處於導通狀態時的控制訊號的相位為第二相位，第一相位與第二相位相反。
在一些實施例中，參考圖3和圖4，第二放大模組102可以包括：連接第一節點n_stg1以及第二節點p_stg1，被配置為，對第一電壓訊號以及第二電壓訊號進行比較，並分別向第八節點n_stg2和第九節點p_stg2提供第三電壓訊號以及第四電壓訊號；鎖存單元122，被配置為，對第三電壓訊號以及第四電壓訊號進行放大並鎖存，並向第三節點net3輸出第一輸出訊號Vout，向第四節點net4輸出第二輸出訊號VoutN。
其中，輸入單元112用於對第一電壓訊號以及第二 電壓訊號進行比較以輸出第三電壓訊號和第四電壓訊號；鎖存單元122用於根據第三電壓訊號和第四電壓訊號向第三節點net3輸出高電平訊號、向第四節點net4輸出低電平訊號，或者向第三節點net3輸出低電平訊號、向第四節點net4輸出高電平訊號。
在一些實施例中，參考圖5和圖8，輸入單元112可以包括：第三NMOS電晶體MN3，連接在第八節點n_stg2與地端之間，第三NMOS電晶體MN3的閘極接收第一電壓訊號；第四NMOS電晶體MN4，連接在第九節點p_stg2與地端之間，第四NMOS電晶體MN4的閘極接收第二電壓訊號。
在一個例子中，第一節點n_stg1輸出的第一電壓訊號電平值高於第二節點p_stg1輸出的第二電壓訊號電平值時，第三NMOS電晶體MN3的導通程度大於第四NMOS電晶體MN4的導通程度，使得第八節點n_stg2處的電壓小於第九節點p_stg2處的電壓，從而使得第五NMOS電晶體MN5的導通程度大於第六NMOS電晶體MN6的導通程度，第三節點net3處的電壓小於第四節點net4處的電壓，則第七PMOS電晶體MP7的導通程度大於第六PMOS電晶體MP6的導通程度，鎖存單元122形成正反饋放大，進一步使得第三節點net3輸出的第一輸出訊號Vout為低電平，第四節點net4輸出的第二輸出訊號VoutN為高電平。
在一些實施例中，繼續參考圖5和圖8，鎖存單元122可以包括：第五NMOS電晶體MN5，連接在第八節點n_stg2與第三節點net3之間，第五NMOS電晶體MN5的閘極接收第二輸出訊號VoutN；第六NMOS電晶體MN6，連接在第九節點p_stg2與第四節點net4之間，第六NMOS電晶體MN6的閘極接收第一輸出訊號Vout；第六PMOS電晶體MP6，連接在電源節點Vcc與第三節點net3之間，第六PMOS電晶體MP6的閘極接收第二輸出訊號VoutN；第七PMOS電晶體MP7，連接在電源節點Vcc與 第四節點net4之間，第七PMOS電晶體MP7的閘極接收第一輸出訊號Vout。
在一些實施例中，參考圖3和圖4，第二放大模組102還可以包括：第二復位單元142，連接鎖存單元122，被配置為，對鎖存單元122進行復位。如此，在數據接收電路完成一次數據訊號DQ以及參考訊號Vref的接收以及第一輸出訊號Vout和第二輸出訊號VoutN的輸出之後，可以透過第二復位單元142將第三節點net3和第四節點net4處的電平值恢復為初始值，以便於後續數據接收電路進行下一次數據接收以及處理。
在一些實施例中，參考圖5和圖8，第二復位單元142可以包括：第八PMOS電晶體MP8，連接在電源節點Vcc和第三節點net3之間；第九PMOS電晶體MP9，連接在電源節點Vcc和第四節點net4之間，第八PMOS電晶體MP8的閘極和第九PMOS電晶體MP9的閘極均響應於第三採樣時脈訊號CLK3。
在一個例子中，第三採樣時脈訊號CLK3與第一採樣時脈訊號CLK1的相位相反，第三採樣時脈訊號CLK3和第四採樣時脈訊號CLK4可以為同一時脈訊號，也可以為相位相同但振幅不同的不同時脈訊號。如此，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號DfeEn具有第一電平值期間，即致能訊號DfeEn為高電平，在第一採樣時脈訊號CLK1為低電平時，第四採樣時脈訊號CLK4為高電平，使得第二採樣時脈訊號CLK2為低電平，第一PMOS電晶體MP1和第二PMOS電晶體MP2均導通，此時第一NMOS電晶體MN1、第二NMOS電晶體MN2均關斷，第三採樣時脈訊號CLK3為高電平，第八PMOS電晶體MP8和第九PMOS電晶體MP9均關斷，以保證數據接收電路100的正常工作。在無需考慮碼間擾對數據接收電路100的影響時，致能訊號DfeEn具有第二電平值期間，即致能訊號DfeEn 為低電平，此時無論第一採樣時脈訊號CLK1為低電平還是高電平，第二採樣時脈訊號CLK2為固定高電平，第二PMOS電晶體MP2均為關斷，不會向第六節點net6提供電流，即決策回饋均衡模組103停止執行決策回饋均衡，以降低數據接收電路100整體的功耗。此外，無論是否需要考慮碼間干擾對數據接收電路100的影響，在第一採樣時脈訊號CLK1為高電平時，第三採樣時脈訊號CLK3為低電平，第一PMOS電晶體MP1關斷，此時第一NMOS電晶體MN1和第二NMOS電晶體MN2均導通，第八PMOS電晶體MP8和第九PMOS電晶體MP9均導通，以下拉第一節點n_stg1處的電壓、第二節點p_stg1處的電壓、上拉第三節點net3處的電壓以及第四節點net4處的電壓，實現對第一節點n_stg1處、第二節點p_stg1、第三節點net3以及第四節點net4的復位。
在一些實施例中，在第二復位單元142包括第八PMOS電晶體MP8和第九PMOS電晶體MP9的基礎上，第二復位單元142還可以包括：第十PMOS電晶體(圖中未出)，連接在電源節點Vcc和第八節點n_stg2之間；第十一PMOS電晶體(圖中未出)，連接在電源節點Vcc和第九節點p_stg2之間，第十PMOS電晶體的閘極和第十一PMOS電晶體的閘極均響應於第三採樣時脈訊號CLK3。如此，在數據接收電路100無需接收數據訊號DQ和參考訊號Vref時，第三採樣時脈訊號CLK3為低電平，第十PMOS電晶體和第十一PMOS電晶體均導通，使得第八節點n_stg2處的電壓以及第九節點p_stg2處的電壓被上拉，以實現對第八節點n_stg2以及第九節點p_stg2的復位。
在一些實施例中，參考圖8，數據接收電路100(參考圖1)還可以包括：失調補償模組105，連接第二放大模組102(參考圖1)，被配置為，補償第二放大模組102的失調電壓。具體的，失調補償模組105可以連接第八節點n_stg2以及第九節 點p_stg2。
在一些實施例中，繼續參考圖8，失調補償模組105可以包括：第一失調補償單元115，連接在第八節點n_stg2與地端之間；第二失調補償單元125，連接在第九節點p_stg2與地端之間。其中，第一失調補償單元115用於補償第三NMOS電晶體MN3的參數；第二失調補償單元125用於補償第四NMOS電晶體MN4的參數，第一失調補償單元115和第二失調補償單元125可以透過補償第三NMOS電晶體MN3和第四NMOS電晶體MN4的參數調節數據接收電路的失調電壓。
在一些實施例中，繼續參考圖8，第一失調補償單元115可以包括：至少兩組並聯的電晶體組，每一電晶體組包括：第七NMOS電晶體MN7，第七NMOS電晶體MN7的第一端與第八節點n_stg2連接，第七NMOS電晶體MN7的閘極與第一節點n_stg1連接；第七MOS管M7，第七MOS管M7與第七NMOS電晶體MN7一一對應設置，第七MOS管M7連接在第七NMOS電晶體MN7的第二端和地端之間，第七MOS管M7的閘極接收第一失配調節訊號Offset_1。需要說明的是，為了圖示的簡潔性，圖8中僅示意出了第一失調補償單元115中的一組電晶體組。
如此，可以透過第一失配調節訊號Offset_1控制第七NMOS電晶體MN7導通程度，以調整第一失調補償單元115整體的等效電阻，以進一步調節第八節點n_stg2處的電壓。
在一些實施例中，第一失調補償單元115包括兩組並聯的電晶體組，其中一組電晶體組由第七一NMOS電晶體(圖中未示出)和第七一MOS管(圖中未示出)構成，另一組電晶體組由第七二NMOS電晶體(圖中未示出)和第七二MOS管(圖中未示出)構成。其中，第一失配調節訊號Offset_1包括第三失配調節訊號(圖中未示出)和第四失配調節訊號(圖中未示出)， 第七一NMOS電晶體的閘極和第七二NMOS電晶體的閘極與第一節點n_stg1連接，第七一MOS管的閘極接收第三失配調節訊號，第七二MOS管的閘極接收第四失配調節訊號。
其中，第三失配調節訊號和第四失配調節訊號可以不同，如此，可以基於第三失配調節訊號和第四失配調節訊號控制第七一NMOS電晶體和/或第七二MOS管的導通程度，以靈活調節第一失調補償單元115整體的等效電阻，以進一步提高對第八節點n_stg2處的電壓的調節效果。
在一些實施例中，參考圖5，第二失調補償單元125可以包括：至少兩組並聯的電晶體組，每一電晶體組包括：第八NMOS電晶體MN8，第八NMOS電晶體MN8的第一端與第九節點p_stg2連接，第八NMOS電晶體MN8的閘極與第二節點p_stg1連接；第八MOS管M8，第八MOS管M8與第八NMOS電晶體M8一一對應設置，第八MOS管M8連接在第八NMOS電晶體MN8的第二端和地端之間，第八MOS管M8的閘極接收第二失配調節訊號Offset_2。需要說明的是，為了圖示的簡潔性，圖5中僅示意出了第二失調補償單元125中的一組電晶體組。
如此，可以透過第二失配調節訊號Offset_2控制第八NMOS電晶體MN8的導通程度，以調整第二失調補償單元125整體的等效電阻，以進一步調節第九節點p_stg2處的電壓。
在一些實施例中，第二失調補償單元125包括兩組並聯的電晶體組，其中一組電晶體組由第八一NMOS電晶體(圖中未示出)和第八一MOS管(圖中未示出)構成，另一組電晶體組由第八二NMOS電晶體(圖中未示出)和第八二MOS管(圖中未示出)構成。其中，第二失配調節訊號Offset_2包括第五失配調節訊號(圖中未示出)和第六失配調節訊號(圖中未示出)，第八一NMOS電晶體的閘極和第八二NMOS電晶體的閘極與第 一節點n_stg1連接，第八一MOS管的閘極接收第五失配調節訊號，第八二MOS管的閘極接收第六失配調節訊號。
其中，第五失配調節訊號和第六失配調節訊號可以不同，如此，可以基於第五失配調節訊號和第六失配調節訊號控制第八一NMOS電晶體和/或第八二MOS管的導通程度，以靈活調節第二失調補償單元125整體的等效電阻，以進一步提高對第九節點p_stg2處的電壓的調節效果。
需要說明的是，第七MOS管M7、第七一MOS管、第七二MOS管、第八MOS管M8、第八一MOS管以及第八二MOS管均可以為PMOS電晶體或者NMOS電晶體。上述任一MOS管為PMOS電晶體時控制該PMOS電晶體導通時第一失配調節訊號Offset_1的相位為第三相位，該MOS管為NMOS電晶體時控制該NMOS電晶體導通時第二失配調節訊號Offset_2的相位為第四相位，第三相位與第四相位相反。
需要說明的是，上述關於高電平以及低電平的描述中，高電平可以為大於或等於電源電壓的電平值，低電平可以為小於或等於接地電壓的電平值。而且，高電平和低電平是相對而言的，高電平和低電平所包含的具體電平值範圍可以根據具體器件確定，例如，對於NMOS電晶體而言，高電平指的是能夠使該NMOS電晶體導通的閘極電壓的電平值範圍，低電平指的是能夠使該NMOS電晶體關斷的閘極電壓的電平值範圍；對於PMOS電晶體而言，低電平指的是能夠使該PMOS電晶體導通的閘極電壓的電平值範圍，高電平指的是能夠使該PMOS電晶體關斷的閘極電壓的電平值範圍。
綜上所述，利用決策回饋控制模組104生成控制決策回饋均衡模組103的第二採樣時脈訊號CLK2，以靈活控制決策回饋均衡模組103是否處於工作狀態。譬如，在需要降低碼間 干擾對數據接收電路100的影響時，即致能訊號DfeEn處於第一電平值期間時，決策回饋控制模組104響應於此時的致能訊號DfeEn生成第二採樣時脈訊號CLK2，決策回饋均衡模組103基於該第二採樣時脈訊號CLK2執行決策回饋均衡，以提高數據接收電路100的接收性能；在無需考慮碼間擾對數據接收電路100的影響時，即致能訊號DfeEn處於第二電平值期間時，決策回饋均衡模組103基於此時的第二採樣時脈訊號CLK2停止執行決策回饋均衡，以降低數據接收電路100整體的功耗，如此，有利於在可以實現提高數據接收電路100的接收性能的同時，還可以實現對數據接收電路100的整體功耗的降低。
本發明另一實施例還提供一種數據接收系統，以下將結合附圖對本發明另一實施例提供的數據接收系統進行詳細說明。圖2為本發明另一實施例提供的數據接收系統的功能框圖。
參考圖2，數據接收系統包括：多個級聯的數據傳輸電路120，每一數據傳輸電路120包括如本發明一實施例的數據接收電路100以及連接數據接收電路100的鎖存電路110，每一數據接收電路100連接至數據端口，接收數據訊號DQ；上一級數據傳輸電路120連接下一級數據傳輸電路120的決策回饋均衡模組103(參考圖1)，上一級數據傳輸電路120的輸出作為下一級數據傳輸電路120的決策回饋均衡模組103的反饋訊號fb；最後一級數據傳輸電路120連接第一級數據傳輸電路120的決策回饋均衡模組103，最後一級數據傳輸電路120的輸出作為第一級數據傳輸電路120的決策回饋均衡模組103的反饋訊號fb。
其中，鎖存電路110與數據接收電路100一一對應設置，鎖存電路110用於將與該鎖存電路110對應的數據接收電路100輸出的訊號鎖存並輸出。
在一些實施例中，數據接收電路100響應於採樣時 脈訊號接收數據；且數據接收系統包括4個級聯的數據接收電路100，相鄰級的數據接收電路100的採樣時脈訊號的相位差為90°。如此採樣時脈訊號的週期為數據端口接收的數據訊號DQ的週期的2倍，有利於時脈佈線並節省功耗。
需要說明的是，圖2中以數據接收系統包括4個級聯的數據接收電路100，相鄰級的數據接收電路100的採樣時脈訊號的相位差為90°為示例，在實際應用中，對數據接收系統中包括的級聯的數據接收電路100的數量不做限制，相鄰級的數據接收電路100的採樣時脈訊號的相位差可以基於級聯的數據接收電路100的數量來合理設置。
在一些實施例中，當前級的數據接收電路100的決策回饋均衡模組103與前一級的數據接收電路100的第二放大模組102的輸出端連接，前一級的數據接收電路100的第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN作為後一級數據接收電路100的反饋訊號fb。如此，數據接收電路100的輸出直接傳輸給下一級數據傳輸電路120，無需經過鎖存電路110，有利於降低數據的傳輸延遲。
在另一些實施例中，當前級的數據接收電路100的決策回饋均衡模組103與前一級的鎖存電路110的輸出端連接，前一級的鎖存電路110輸出的訊號作為後一級數據接收電路100的反饋訊號fb。
綜上所述，本發明另一實施例提供的數據接收系統可以利用決策回饋控制模組104生成控制決策回饋均衡模組103的第二採樣時脈訊號CLK2，以靈活控制決策回饋均衡模組103是否處於工作狀態。譬如，在需要降低碼間干擾對數據接收電路100的影響時，使得決策回饋均衡模組103第二採樣時脈訊號CLK2執行決策回饋均衡，以提高數據接收電路100的接收性能； 在無需考慮碼間擾對數據接收電路100的影響時，使得決策回饋均衡模組103基於第二採樣時脈訊號CLK2停止執行決策回饋均衡，以降低數據接收電路100整體的功耗。
本發明又一實施例還提供一種存儲裝置，包括：多個數據端口；多個如本發明另一實施例提供的數據接收系統，每一數據接收系統與一數據端口相對應。
如此，在需要降低碼間干擾對存儲裝置的影響時，存儲裝置中的每一個數據端口均可以透過數據接收系統靈活對接收的數據訊號DQ進調整，以及提高對第一輸出訊號Vout以及第二輸出訊號VoutN的調整能力，從而提高存儲裝置的接收性能；在無需考慮碼間干擾對存儲裝置的影響時，使得決策回饋均衡模組103基於第二採樣時脈訊號CLK2停止執行決策回饋均衡，以降低存儲裝置的功耗。
在一些實施例中，存儲裝置可以為DDR記憶體，例如為DDR4記憶體、DDR5記憶體、DDR6記憶體、LPDDR4記憶體、LPDDR5記憶體或者LPDDR6記憶體。
本領域的普通技術人員可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明實施例的精神和範圍。任何本領域技術人員，在不脫離本發明實施例的精神和範圍內，均可作各自更動與修改，因此本發明實施例的保護範圍應當以申請專利範圍限定的範圍為準。
111:第一電流源 121:比較單元 131:第一復位單元 112:輸入單元 122:鎖存單元 142:第二復位單元 113:第一決策回饋單元 1131:開關單元 1132:調節單元 123:第二決策回饋單元 133:第二電流源 104:決策回饋控制模組 114:反及閘電路

Claims (8)

  1. 一種數據接收電路，其特徵在於，包括：第一放大模組，被配置為，接收數據訊號和參考訊號，響應於第一採樣時脈訊號對數據訊號以及參考訊號進行比較，並分別透過第一節點和第二節點輸出第一電壓訊號和第二電壓訊號；決策回饋控制模組，被配置為，響應於致能訊號生成第二採樣時脈訊號；決策回饋均衡模組，與所述第一節點以及所述第二節點連接，被配置為，在所述致能訊號具有第一電平值期間，響應於所述第二採樣時脈訊號並基於反饋訊號執行決策回饋均衡，以調整所述第一電壓訊號以及所述第二電壓訊號，在所述致能訊號具有第二電平值期間，停止執行決策回饋均衡，其中，所述反饋訊號基於先前接收到的數據得到；以及第二放大模組，被配置為，對所述第一電壓訊號與所述第二電壓訊號的電壓差進行放大處理，並分別透過第三節點和第四節點輸出第一輸出訊號和第二輸出訊號；所述決策回饋控制模組包括：反及閘電路，一輸入端接收第四採樣時脈訊號，另一輸入端接收所述致能訊號，輸出端輸出所述第二採樣時脈訊號；所述反饋訊號包括互為差分訊號的第一反饋訊號以及第二反饋訊號；所述決策回饋均衡模組包括：第二電流源，被配置為，連接在電源節點與第六節點之間，響應於所述第二採樣時脈訊號向所述第六節點提供電流；第一決策回饋單元，連接所述第一節點以及所述第六節點，被配置為，當所述第二電流源響應於所述第二採樣時脈訊號向所述第六節點提供電流時，基於所述第一反饋訊號對所述第一節點進行決策回饋均衡，以調整所述第一電壓訊號；第二決策回饋單元，連接所述第二節點以及所述第六節點，被配置為，當所述第二電流源響應於所述第二採樣時脈訊號向所述第六節點提供電流時，基於所述第二反饋訊號對所述第二節點進行決策回饋均衡，以調整所述第二電壓訊號，優選地，所述第二電流源包括：第二PMOS電晶體，連接在所述電源節點與所述第六節點之間，所述第二PMOS電晶體的閘極接收所述第二採樣時脈訊號，優選地，所述第一決策回饋單元和所述第二決策回饋單元中的任一者均包括：開關單元，被配置為，響應於所述反饋訊號導通所述第六節點與第七節點；調節單元，連接在所述第七節點與輸出節點之間，所述輸出節點為所述第一節點與所述第二節點之間的一者，被配置為，響應於控制訊號調整所述第七節點與所述輸出節點之間的等效電阻值的大小；其中，所述第一決策回饋單元中，所述反饋訊號為所述第一反饋訊號，所述輸出節點為所述第一節點，所述開關單元響應於所述第一反饋訊號；所述第二決策回饋單元中，所述反饋訊號為所述第二反饋訊號，所述輸出節點為所述第二節點，則所述開關單元響應於所述第二反饋訊號，優選地，所述開關單元包括：第五PMOS電晶體，連接在所述第六節點與所述第七節點之間，所述第五PMOS電晶體的閘極接收所述反饋訊號，優選地，所述調節單元包括：多個並聯在所述第七節點與所述輸出節點之間的電晶體組，不同的所述電晶體組的控制端接收的所述控制訊號不同，且不同的所述電晶體組的等效電阻值不同，優選地，不同的所述電晶體組包括：至少一個所述電晶體組由單個MOS管構成；以及至少一個所述電晶體組包括至少兩個串聯的MOS管。
  2. 如請求項1所述的數據接收電路，其特徵在於，所述第一放大模組包括：第一電流源，被配置為，連接在電源節點和第五節點之間，響應於所述第一採樣時脈訊號向所述第五節點提供電流；以及比較單元，連接所述第五節點、所述第一節點以及所述第二節點，被配置為，接收所述數據訊號和所述參考訊號，當所述第一電流源響應於所述第一採樣時脈訊號向所述第五節點提供電流時，對所述數據訊號以及所述參考訊號進行比較，並透過所述第一節點輸出所述第一電壓訊號，透過所述第二節點輸出所述第二電壓訊號。
  3. 如請求項2所述的數據接收電路，其特徵在於，所述第一電流源包括：第一PMOS電晶體，連接在所述電源節點與所述第五節點之間，所述第一PMOS電晶體的閘極接收所述第一採樣時脈訊號。
  4. 如請求項2所述的數據接收電路，其特徵在於，所述比較單元包括：第三PMOS電晶體，連接在所述第五節點與所述第一節點之間，所述第三PMOS電晶體的閘極接收所述數據訊號；以及第四PMOS電晶體，連接在所述第五節點與所述第二節點之間，所述第四PMOS電晶體的閘極接收所述參考訊號。
  5. 如請求項2所述的數據接收電路，其特徵在於，所述第一放大模組還包括：第一復位單元，連接所述第一節點以及所述第二節點，被配置為，對所述第一節點以及所述第二節點進行復位，優選地，所述第一復位單元包括：第一NMOS電晶體，連接在所述第一節點與地端之間，所述第一NMOS電晶體的閘極接收所述第一採樣時脈訊號；以及第二NMOS電晶體，連接在所述第二節點與所述地端之間，所述第二NMOS電晶體的閘極接收所述第一採樣時脈訊號。
  6. 如請求項1所述的數據接收電路，其特徵在於，所述第二放大模組包括：輸入單元，連接所述第一節點以及所述第二節點，被配置為，對所述第一電壓訊號以及所述第二電壓訊號進行比較，並分別向第八節點和第九節點提供第三電壓訊號以及第四電壓訊號；鎖存單元，被配置為，對所述第三電壓訊號以及所述第四電壓訊號進行放大並鎖存，並向所述第三節點輸出所述第一輸出訊號，向所述第四節點輸出所述第二輸出訊號，優選地，所述輸入單元包括：第三NMOS電晶體，連接在所述第八節點與地端之間，所述第三NMOS電晶體的閘極接收所述第一電壓訊號；第四NMOS電晶體，連接在所述第九節點與所述地端之間，所述第四NMOS電晶體的閘極接收所述第二電壓訊號，優選地，所述鎖存單元包括：第五NMOS電晶體，連接在所述第八節點與所述第三節點之間，所述第五NMOS電晶體的閘極接收所述第二輸出訊號；第六NMOS電晶體，連接在所述第九節點與所述第四節點之間，所述第六NMOS電晶體的閘極接收所述第一輸出訊號；第六PMOS電晶體，連接在電源節點與所述第三節點之間，所述第六PMOS電晶體的閘極接收所述第二輸出訊號；第七PMOS電晶體，連接在所述電源節點與所述第四節點之間，所述第七PMOS電晶體的閘極接收所述第一輸出訊號，優選地，所述第二放大模組還包括：第二復位單元，連接所述鎖存單元，被配置為，對所述鎖存單元進行復位，優選地，所述第二復位單元包括：第八PMOS電晶體，連接在電源節點和所述第三節點之間；以及第九PMOS電晶體，連接在所述電源節點和所述第四節點之間，所述第八PMOS電晶體的閘極和所述第九PMOS電晶體的閘極均響應於第三採樣時脈訊號。
  7. 一種數據接收系統，其特徵在於，包括：多個級聯的數據傳輸電路，每一所述數據傳輸電路包括如請求項1至6之任一項所述的數據接收電路以及連接所述數據接收電路的鎖存電路，每一所述數據接收電路連接至數據端口，接收所述數據訊號；上一級所述數據傳輸電路連接下一級所述數據傳輸電路的所述決策回饋均衡模組，上一級所述數據傳輸電路的輸出作為下一級所述數據傳輸電路的所述決策回饋均衡模組的所述反饋訊號；以及最後一級所述數據傳輸電路連接第一級所述數據傳輸電路的所述決策回饋均衡模組，最後一級所述數據傳輸電路的輸出作為第一級所述數據傳輸電路的所述決策回饋均衡模組的所述反饋訊號。
  8. 一種存儲裝置，其特徵在於，包括：多個數據端口；以及多個如請求項7所述的數據接收系統，每一所述數據接收系統與一所述數據端口相對應。
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