TWI827469B - 資料接收電路、資料接收系統以及存儲裝置 - Google Patents

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Abstract

本發明實施例提供一種資料接收電路、資料接收系統以及存儲裝置，資料接收電路包括：第一放大模組，被配置為接收資料訊號、第一參考訊號和第二參考訊號，對資料訊號和第一參考訊號進行第一比較並輸出第一訊號對，對資料訊號和第二參考訊號進行第二比較並輸出第二訊號對；其中，第一參考訊號的電平值與第二參考訊號的電平值不同；第二放大模組被配置為，基於回饋訊號選擇接收第一訊號對或第二訊號對作為輸入訊號對，對輸入訊號對的電壓差進行放大處理，並輸出第一輸出訊號和第二輸出訊號，其中，回饋訊號基於先前接收到的資料得到。本發明實施例至少有利於提高資料接收電路的接收性能。

Description

資料接收電路、資料接收系統以及存儲裝置
本發明實施例涉及半導體技術領域，特別涉及一種資料接收電路、資料接收系統以及存儲裝置。
在記憶體應用中，隨著訊號傳輸速率越來越快，通道損耗對訊號品質的影響越來越大，容易導致碼間干擾，此外，記憶體中的資料接收電路接收的資料訊號與參考訊號之間電平值的差異會影響資料接收電路對資料訊號的判斷，從而影響資料接收電路輸出的訊號的準確性。目前通常利用均衡電路對通道進行補償，均衡電路可以選擇CTLE(Continuous Time Linear Equalizer，連續時間性線性均衡電路)或DFE(Decision Feedback Equalizer，判決回饋均衡電路)。
然而，目前採用的均衡電路對資料訊號的調整能力有限，資料接收電路輸出的訊號的準確性有待提高，因而資料接收電路的接收性能有待提高。
本發明實施例提供一種資料接收電路、資料接收系統以及存儲裝置，至少有利於提高資料接收電路的接收性能。
根據本發明一些實施例，本發明實施例一方面提供一種資料接收電路，包括：第一放大模組，被配置為，接收資料訊號、第一參考訊號和第二參考訊號，對所述資料訊號以及所述第一參考訊號進行第一比較，並輸出第一訊號對作為所述第一比較的結果，對所述資料訊號以及所述第二參考訊號進行第二比較，並輸出第二訊號對作為所述第二比較的結果；其中，所述第一參考訊號的電平值與所述第二參考訊號的電平值不同，所述第一訊號對包括第一訊號和第二訊號，所述第二訊號對包括第三訊號和第四訊號；第二放大模組，被配置為，基於回饋訊號選擇接收所述第一訊號對或者所述第二訊號對作為輸入訊號對，對所述輸入訊號對的電壓差進行放大處理，並輸出第一輸出訊號和第二輸出訊號作為所述放大處理的結果，其中，所述回饋訊號基於先前接收到的資料得到。
根據本發明一些實施例，本發明實施例另一方面還提供一種資料接收系統，包括：多個級聯的資料傳輸電路，每一所述資料傳輸電路包括如前述任一項所述的資料接收電路以及與所述資料接收電路連接的鎖存電路；上一級所述資料傳輸電路的輸出訊號作為下一級所述資料傳輸電路的所述回饋訊號；最後一級所述資料傳輸電路的輸出訊號作為第一級所述資料傳輸電路的所述回饋訊號。
根據本發明一些實施例，本發明實施例又一方面還提供一種存儲裝置，包括：多個資料埠；多個如前述任一項所述的資料接收系統，每一所述資料接收系統與一所述資料埠相對應。
本發明實施例提供的技術方案至少具有以下優點：
第一放大模組利用第一參考訊號和第二參考訊號分別對資料訊號進行第一比較和第二比較，以得到第一訊號對和第二訊號對，其中，第一參考訊號的電平值與第二參考訊號的電平值不同，則針對不同電平值的資料訊號，可以滿足資料訊號與第一參考訊號或第二參考訊號中的一者的電平值差異較大，有利於保證第一訊號對和第二訊號對中的至少一者中的電平值差異較大，如此，在資料接收電路接收的資料訊號存在碼間干擾現象時，有利於後續第二放大模組基於回饋訊號接收第一訊號對和第二訊號對中電平值差異較大的一者。可以理解的是，基於資料訊號與第一參考訊號電平值的差異和資料訊號與第二參考訊號電平值的差異的不同，第二放大模組可以基於回饋訊號選擇接收第一訊號對和第二訊號對中電平值差異較大的一者，以保證第二放大模組接收的是訊號電平值差異較大的一對差分訊號，從而有利於提高第二放大模組輸出的第一輸出訊號和第二輸出訊號的準確性，即，利用第一參考訊號和第二參考訊號提高資料接收電路對接收到的資料訊號的調整能力，降低接收的資料訊號的碼間干擾對資料接收電路的影響。
經分析發現，資料接收電路接收的資料訊號的電平值與參考訊號的電平值的差異較小時，資料接收電路對資料訊號的判斷容易出錯，例如，將應該為高電平的資料訊號判斷為低電平，使得資料接收電路的輸出訊號出錯。
本發明實施提供一種資料接收電路、資料接收系統以及存儲裝置，資料接收電路中，利用第一參考訊號和第二參考訊號分別對資料訊號進行第一比較和第二比較，以得到第一訊號對和第二訊號對，其中，第一參考訊號的電平值與第二參考訊號的電平值不同，則針對不同電平值的資料訊號，可以滿足資料訊號與第一參考訊號或第二參考訊號中的一者的電平值差異較大，因而，在資料接收電路接收的資料訊號存在碼間干擾現象時，有利於後續第二放大模組基於回饋訊號接收第一訊號對和第二訊號對中電平值差異較大的一者，以實現利用第一參考訊號和第二參考訊號提高資料接收電路對接收到的資料訊號的調整能力，降低接收的資料訊號的碼間干擾對資料接收電路的影響的目的；後續第二放大模組基於回饋訊號選擇接收第一訊號對和第二訊號對中電平值差異較大的一者，有利於保證第二放大模組接收的是訊號電平值差異較大的一對差分訊號，從而有利於提高第二放大模組輸出的第一輸出訊號和第二輸出訊號的準確性。因此，透過第一放大模組和第二放大模組的配合有利於提高資料接收電路的接收性能。
下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發明各實施例中，為了使讀者更好地理解本發明實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本發明實施例所要求保護的技術方案。
本發明一實施例提供一種資料接收電路，以下將結合附圖對本發明一實施例提供的資料接收電路進行詳細說明。圖1為本發明一實施例提供的資料接收電路的一種功能框圖；圖3至圖4為本發明一實施例提供的資料接收電路的另外兩種功能框圖；圖5為本發明一實施例提供的資料接收電路中第一放大模組的一種電路結構示意圖；圖6為本發明一實施例提供的資料接收電路中第二放大模組的一種電路結構示意圖。
參考圖1和圖3，資料接收電路100包括：第一放大模組101，被配置為，接收資料訊號DQ、第一參考訊號VR+和第二參考訊號VR-，對資料訊號DQ以及第一參考訊號VR+進行第一比較，並輸出第一訊號對作為第一比較的結果，對資料訊號DQ以及第二參考訊號VR-進行第二比較，並輸出第二訊號對作為第二比較的結果；其中，第一參考訊號VR+的電平值與第二參考訊號VR-的電平值不同，第一訊號對包括第一訊號Sn+和第二訊號Sp+，第二訊號對包括第三訊號Sn-和第四訊號Sp-；第二放大模組102，被配置為，基於回饋訊號Fb選擇接收第一訊號對或者第二訊號對作為輸入訊號對，對輸入訊號對的電壓差進行放大處理，並輸出第一輸出訊號Vout和第二輸出訊號VoutN作為放大處理的結果，其中，回饋訊號Fb基於先前接收到的資料得到。
可以理解的是，第一參考訊號VR+的電平值與第二參考訊號VR-的電平值不同，則針對不同電平值的資料訊號DQ，可以滿足資料訊號DQ與第一參考訊號VR+或第二參考訊號VR-中的一者的電平值差異較大，有利於第一放大模組101對其電平值差異進行放大，使得第一放大模組101輸出的第一訊號對和第二訊號對中的至少一者中的訊號的電平值差異較大，則在資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，有利於後續第二放大模組102基於回饋訊號Fb接收第一訊號對和第二訊號對中電平值差異較大的一對訊號。可以理解的是，資料接收電路100利用第一參考訊號VR+和第二參考訊號VR-提高資料接收電路100對接收到的資料訊號DQ的調整能力，即在資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，使得第二放大模組102基於回饋訊號Fb接收第一放大模組101中對資料訊號DQ處理更優的一對訊號，對資料訊號DQ處理更優的一對訊號即為第一訊號對和第二訊號對中電平值差異較大的一對訊號，從而實現降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響的目的。
此外，第二放大模組102基於回饋訊號Fb選擇接收第一訊號對和第二訊號對中電平值差異較大的一者，有利於保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號，從而有利於提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性。因此，透過第一放大模組101和第二放大模組102的配合有利於提高資料接收電路100的接收性能。
在一些實施例中，第一參考訊號VR+的電平值高於第二參考訊號VR-的電平值，若資料訊號DQ為低電平，且資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，第二放大模組102基於回饋訊號Fb接收的是第一訊號對，此時資料訊號DQ與第一參考訊號VR+之間的電平值差異大於資料訊號DQ與第二參考訊號VR-之間的電平值差異，即第一訊號對中訊號的電平值差異大於第二訊號對中訊號的電平值差異，因而第二放大模組102接收第一訊號對有利於輸出符合要求的第一輸出訊號Vout和第二輸出訊號VoutN，即保證第一輸出訊號Vout和第二輸出訊號VoutN的準確性，從而有利於降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響。
此外，若資料訊號DQ為高電平，且資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，第二放大模組102基於回饋訊號Fb接收的是第二訊號對，此時資料訊號DQ與第一參考訊號VR+之間的電平值差異小於資料訊號DQ與第二參考訊號VR-之間的電平值差異，即第一訊號對中訊號的電平值差異小於第二訊號對中訊號的電平值差異，因而第二放大模組102接收第二訊號對有利於輸出符合要求的第一輸出訊號Vout和第二輸出訊號VoutN，即保證第一輸出訊號Vout和第二輸出訊號VoutN的準確性，從而有利於降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響。
可見，透過第一放大模組101和第二放大模組102的配合，在資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，可以使得第二放大模組102基於回饋訊號Fb接收第一放大模組101中對資料訊號DQ處理更優的一對訊號對，以提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性，從而降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響。
以下結合圖3至圖6對第一放大模組101和第二放大模組102進行詳細說明。
在一些實施例中，參考圖3和圖4，第一放大模組101包括：第一比較電路111，具有第一節點net1和第二節點net2，被配置為，接收資料訊號DQ以及第一參考訊號VR+並進行第一比較，透過第一節點net1和第二節點net2分別輸出第一訊號Sn+和第二訊號Sp+；第二比較電路121，具有第三節點net3和第四節點net4，被配置為，接收資料訊號DQ以及第二參考訊號VR-並進行第二比較，透過第三節點net3和第四節點net4分別輸出第三訊號Sn-和第四訊號Sp-。
其中，第一比較電路111對資料訊號DQ與第一參考訊號VR+的電壓差進行放大處理，以輸出第一訊號Sn+和第二訊號Sp+，即第一訊號Sn+和第二訊號Sp+受資料訊號DQ與第一參考訊號VR+的影響；第二比較電路121對資料訊號DQ與第二參考訊號VR-的電壓差進行放大處理，以輸出第三訊號Sn-和第四訊號Sp-，即第三訊號Sn-和第四訊號Sp-受資料訊號DQ與第二參考訊號VR-的影響。因而，後續當第二放大模組102基於回饋訊號Fb接收第一訊號對以輸出第一輸出訊號Vout以及第二輸出訊號VoutN時，第一輸出訊號Vout以及第二輸出訊號VoutN受第一訊號Sn+和第二訊號Sp+的影響；當第二放大模組102基於回饋訊號Fb接收第二訊號對以輸出第一輸出訊號Vout以及第二輸出訊號VoutN時，第一輸出訊號Vout以及第二輸出訊號VoutN受第三訊號Sn-和第四訊號Sp-的影響。
可見，無論第一放大模組101接收的資料訊號DQ是高電平還是低電平，第一訊號Sn+和第二訊號Sp+之間的電平值差異與第三訊號Sn-和第四訊號Sp-之間的電平值差異中的一者會更大，第二放大模組102基於回饋訊號Fb可以選擇性選擇第一訊號對和第二訊號對中電壓差更大的一者，即資料接收電路100利用第一參考訊號VR+和第二參考訊號VR-提高資料接收電路100對接收到的資料訊號DQ的調整能力，即在資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，使得第二放大模組102基於回饋訊號Fb接收第一放大模組101中對資料訊號DQ處理更優的一對訊號，以進一步調整受該訊號對影響的第一輸出訊號Vout以及第二輸出訊號VoutN。
在一些實施例中，繼續參考圖3和圖4，第一比較電路111可以包括：第一電流源1111，被配置為，連接在電源節點Vcc（參考圖5）與第五節點net5之間，回應於採樣時脈訊號clkN向第五節點net5提供電流；第一比較單元1112，連接第一節點net1、第二節點net2以及第五節點net5，被配置為，接收資料訊號DQ以及第一參考訊號VR+，當第一電流源1111向第五節點net5提供電流時進行第一比較，並輸出第一訊號Sn+和第二訊號Sp+；第二比較電路121可以包括：第二電流源1211，被配置為，連接在電源節點Vcc與第六節點net6之間，回應於採樣時脈訊號clkN向第六節點net6提供電流；第二比較單元1212，連接第三節點net3、第四節點net4以及第六節點net6，被配置為，接收資料訊號DQ以及第二參考訊號VR-，當第二電流源1211向第六節點net6提供電流時進行第二比較，並輸出第三訊號Sn-和第四訊號Sp-。
可以理解的是，第一比較單元1112可以基於資料訊號DQ和第一參考訊號VR+之間的電壓差，控制提供給第一節點net1處的電流與提供給第二節點net2處的電流的差異，以輸出第一訊號Sn+和第二訊號Sp+；第二比較單元1212可以基於資料訊號DQ和第二參考訊號VR-之間的電壓差，控制提供給第三節點net3處的電流與提供給第四節點net4處的電流的差異，以輸出第三訊號Sn-和第四訊號Sp-。
在一些實施例中，第一電流源1111的電路結構與第二電流源1211的電路結構相同；第一比較單元1112的電路結構與第二比較單元1212的電路結構相同。如此，有利於使得第一比較電路111輸出的第一訊號對與第二比較電路121輸出的第二訊號對的差異主要受第一參考訊號VR+和第二參考訊號VR-的影響，進一步有利於資料接收電路100基於第一參考訊號VR+和第二參考訊號VR-降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響，以進一步提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性。
在一些實施例中，參考圖5，第一電流源1111可以包括：第一PMOS管MP1，連接在電源節點Vcc與第五節點net5之間，第一PMOS管MP1的柵極接收採樣時脈訊號clkN；第二電流源1211包括：第二PMOS管MP2，連接在電源節點Vcc與第六節點net6之間，第二PMOS管MP2的柵極接收採樣時脈訊號clkN。在採樣時脈訊號clkN為低電平時，第一PMOS管MP1的柵極接收採樣時脈訊號clkN以導通，向第五節點net5提供電流，使得第一比較單元1112處於工作狀態，對接收的資料訊號DQ和第一參考訊號VR+進行第一比較；第二PMOS管MP2的柵極接收採樣時脈訊號clkN以導通，向第六節點net6提供電流，使得第二比較單元1212處於工作狀態，對接收的資料訊號DQ和第二參考訊號VR-進行第二比較。
在一些實施例中，繼續參考圖5，第一比較單元1112可以包括：第三PMOS管MP3，連接在第一節點net1與第五節點net5之間，第三PMOS管MP3的柵極接收資料訊號DQ；第四PMOS管MP4，連接在第二節點net2與第五節點net5之間，第四PMOS管MP4的柵極接收第一參考訊號VR+；第二比較單元1212可以包括：第五PMOS管MP5，連接在第三節點net3與第六節點net6之間，第五PMOS管MP5的柵極接收資料訊號DQ；第六PMOS管MP6，連接在第四節點net4與第六節點net6之間，第六PMOS管MP6的柵極接收第二參考訊號VR-。
需要說明的是，對於第一比較單元1112而言，資料訊號DQ和第一參考訊號VR+的電平值變化不同步，使得接收資料訊號DQ的第三PMOS管MP3的導通時刻不同於接收第一參考訊號VR+的第四PMOS管MP4的導通時刻，且同一時刻下，第三PMOS管MP3的導通程度不同於第四PMOS管MP4的導通程度。可以理解的是，基於第三PMOS管MP3的導通程度不同於第四PMOS管MP4的導通程度，第三PMOS管MP3與第四PMOS管MP4對第五節點net5處的電流的分流能力也不同，使得第一節點net1處的電壓與第二節點net2處的電壓不同，有利於輸出第一訊號Sn+和第二訊號Sp+為訊號電平值差異較大的第一訊號對。
對於第二比較單元1212而言，資料訊號DQ和第二參考訊號VR-的電平值變化不同步，使得接收資料訊號DQ的第五PMOS管MP5的導通時刻不同於接收第二參考訊號VR-的第六PMOS管MP6的導通時刻，且同一時刻下，第五PMOS管MP5的導通程度不同於第六PMOS管MP6的導通程度。可以理解的是，基於第五PMOS管MP5的導通程度不同於第六PMOS管MP6的導通程度，第五PMOS管MP5與第六PMOS管MP6對第六節點net6處的電流的分流能力也不同，使得第三節點net3處的電壓與第四節點net4處的電壓不同，有利於輸出第三訊號Sn-和第四訊號Sp-為訊號電平值差異較大的第二訊號對。
在一個例子中，資料訊號DQ的電平值低於第一參考訊號VR+的電平值時，第三PMOS管MP3的導通程度大於第四PMOS管MP4的導通程度，使得第五節點net5處的電流更多的流入第三PMOS管MP3所在的通路，使得第一節點net1處的電流大於第二節點net2處的電流，從而進一步使得第一節點net1輸出的第一訊號Sn+的電平值高，第二節點net2輸出的第二訊號Sp+的電平值低；資料訊號DQ的電平值低於第二參考訊號VR-的電平值時，第五PMOS管MP5的導通程度大於第六PMOS管MP6的導通程度，使得第六節點net6處的電流更多的流入第五PMOS管MP5所在的通路，使得第三節點net3處的電流大於第四節點net4處的電流，從而進一步使得第三節點net3輸出的第三訊號Sn-的電平值高，第四節點net4輸出的第四訊號Sp-的電平值低。
同理，資料訊號DQ的電平值高於第一參考訊號VR+的電平值時，第三PMOS管MP3的導通程度小於第四PMOS管MP4的導通程度，第一節點net1輸出的第一訊號Sn+的電平值低，第二節點net2輸出的第二訊號Sp+的電平值高；資料訊號DQ的電平值高於第二參考訊號VR-的電平值時，第五PMOS管MP5的導通程度小於第六PMOS管MP6的導通程度，第三節點net3輸出的第三訊號Sn-的電平值低，第四節點net4輸出的第四訊號Sp-的電平值高。
在一些實施例中，參考圖3和圖4，第一放大模組101還可以包括：第一重定單元131，連接第一節點net1以及第二節點net2，被配置為，對第一節點net1和第二節點net2進行復位；第二重定單元141，連接第三節點net3以及第四節點net4，被配置為，對第三節點net3和第四節點net4進行復位。如此，在資料接收電路100完成一次資料訊號DQ、第一參考訊號VR+和第二參考訊號VR-的接收以及第一輸出訊號Vout和第二輸出訊號VoutN的輸出之後，可以透過第一重定單元131將第一節點net1和第二節點net2處的電平值恢復為初始值，並透過第二重定單元141將第三節點net3和第四節點net4處的電平值恢復為初始值，以便於後續資料接收電路100進行下一次資料接收以及處理。
在一些實施例中，參考圖5，第一重定單元131可以包括：第一NMOS管MN1，連接在第一節點net1與地端之間，第一NMOS管MN1的柵極接收第一重定訊號WckN；第二NMOS管MN2，連接在第二節點net2與地端之間，第二NMOS管MN2的柵極接收第一重定訊號WckN；第二重定單元141可以包括：第三NMOS管MN3，連接在第三節點net3與地端之間，第三NMOS管MN3的柵極接收第一重定訊號WckN；第四NMOS管MN4，連接在第四節點net4與地端之間，第四NMOS管MN4的柵極接收第一重定訊號WckN。
在一個例子中，在採樣時脈訊號clkN為低電平時，第一PMOS管MP1和第二PMOS管MP2均導通，此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均關斷，以保證資料接收電路100的正常工作，同時，第一NMOS管MN1和第二NMOS管MN2可以作為第一比較單元1112的負載，以增加第一比較單元1112的放大增益，第三NMOS管MN3和第四NMOS管MN4可以作為第二比較單元1212的負載，以增加第二比較單元1212的放大增益；在採樣時脈訊號clkN為高電平時，第一PMOS管MP1和第二PMOS管MP2均關斷，第一比較單元1112和第二比較單元1212中均沒有電流透過，此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均導通，以下拉第一節點net1處的電壓、第二節點net2處的電壓、第三節點net3處的電壓以及第四節點net4處的電壓，實現對第一節點net1、第二節點net2、第三節點net3以及第四節點net4的復位。
需要說明的是，第一重定訊號WckN與採樣時脈訊號clkN可以為同一時脈訊號，也可以為相位相同但振幅不同的不同時脈訊號。
在一些實施例中，參考圖6，第二放大模組102可以包括：第一輸入單元112，連接第七節點net7和第八節點net8，被配置為，回應於回饋訊號Fb（參考圖1）導通以接收第一訊號對並對第一訊號對進行比較，並分別向第七節點net7和第八節點net8提供訊號；第二輸入單元122，連接第七節點net7和第八節點net8，被配置為，回應於回饋訊號Fb導通以接收第二訊號對並對第二訊號對進行比較，並分別向第七節點net7和第八節點net8提供訊號；其中，第一輸入單元112與第二輸入單元122基於回饋訊號Fb擇一導通；鎖存單元132，連接第七節點net7和第八節點net8，被配置為，對第七節點net7的訊號以及第八節點net8的訊號進行放大並鎖存，並分別透過第一輸出節點net9和第二輸出節點net10輸出第一輸出訊號Vout和第二輸出訊號VoutN。
其中，第一輸入單元112用於對第一訊號Sn+和第二訊號Sp+進行比較以向第七節點net7和第八節點net8提供訊號；第二輸入單元122用於對第三訊號Sn-和第四訊號Sp-進行比較以向第七節點net7和第八節點net8提供訊號；鎖存單元132用於根據第七節點net7的訊號以及第八節點net8的訊號向第一輸出節點net9輸出高電平訊號、向第二輸出節點net10輸出低電平訊號，或者向第一輸出節點net9輸出低電平訊號、向第二輸出節點net10輸出高電平訊號。
在一些實施例中，參考圖6，回饋訊號Fb（參考圖1）包括差分的第一回饋訊號Fb+和第二回饋訊號Fb-；第一輸入單元112回應於第一回饋訊號Fb+導通，第二輸入單元122回應於第二回饋訊號Fb-導通。
在一個例子中，第一回饋訊號Fb+為高電平，第二回饋訊號Fb-為低電平時，第一輸入單元112回應於第一回饋訊號Fb+導通，此時第二輸入單元122回應於第二回饋訊號Fb-斷開，即第一輸出訊號Vout和第二輸出訊號VoutN是基於第一輸入單元112接收的第一訊號Sn+和第二訊號Sp+得到的；在另一個例子中，第一回饋訊號Fb+為低電平，第二回饋訊號Fb-為高電平時，第一輸入單元112回應於第一回饋訊號Fb+斷開，此時第二輸入單元122回應於第二回饋訊號Fb-導通，即第一輸出訊號Vout和第二輸出訊號VoutN是基於第二輸入單元122接收的第三訊號Sn-和第四訊號Sp-得到的。
在一些實施例中，繼續參考圖6，第一輸入單元112可以包括：第五NMOS管MN5和第六NMOS管MN6，第五NMOS管MN5的漏極連接第七節點net7，第五NMOS管MN5的源極連接第六NMOS管MN6的漏極，第六NMOS管MN6的源極連接地端，其中，第五NMOS管MN5的柵極接收第一訊號Sn+或者第一回饋訊號Fb+中的一者，第六NMOS管MN6的柵極接收第一訊號Sn+或者所述第一回饋訊號Fb+中的另一者；第七NMOS管MN7和第八NMOS管MN8，第七NMOS管MN7的漏極連接第八節點net8，第七NMOS管MN7的源極連接第八NMOS管MN8的漏極，第八NMOS管MN8的源極連接所述地端，其中，第七NMOS管MN7的柵極接收第二訊號Sp+或者第一回饋訊號Fb+中的一者，第八NMOS管MN8的柵極接收第二訊號Sp+或者第一回饋訊號Fb+中的另一者。
需要說明的是，圖6中以第五NMOS管MN5的柵極接收第一回饋訊號Fb+，第六NMOS管MN6的柵極接收第一訊號Sn+，第七NMOS管MN7的柵極接收第一回饋訊號Fb+，第八NMOS管MN8的柵極接收第二訊號Sp+為示例，在實際應用中，也可以是第五NMOS管MN5的柵極接收第一訊號Sn+，第六NMOS管MN6的柵極接收第一回饋訊號Fb+，第七NMOS管MN7的柵極接收第二訊號Sp+，第八NMOS管MN8的柵極接收第一回饋訊號Fb+。
在一個例子中，資料訊號DQ的電平值高於第一參考訊號VR+的電平值時，第一訊號Sn+的電平值低，第二訊號Sp+的電平值高，若此時第一輸入單元112回應於第一回饋訊號Fb+導通，第六NMOS管MN6的柵極接收第一訊號Sn+，第八NMOS管MN8的柵極接收第二訊號Sp+，則第八NMOS管MN8的導通程度大於第六NMOS管MN6的導通程度，使得第八節點net8處的電壓小於第七節點net7處的電壓，從而使得第十四NMOS管MN14的導通程度大於第十三NMOS管MN13的導通程度，第二輸出節點net10處的電壓小於第一輸出節點net9處的電壓，則第八PMOS管MP8的導通程度小於第七PMOS管MP7的導通程度，鎖存單元132形成正回饋放大，進一步使得第一輸出節點net9輸出的第一輸出訊號Vout為高電平，第二輸出節點net10輸出的第二輸出訊號VoutN為低電平。同理，資料訊號DQ的電平值低於第一參考訊號VR+的電平值時，第一訊號Sn+的電平值高，第二訊號Sp+的電平值低，若此時第一輸入單元112回應於第一回饋訊號Fb+導通，第一輸出節點net9輸出的第一輸出訊號Vout為低電平，第二輸出節點net10輸出的第二輸出訊號VoutN為高電平。
在一些實施例中，第二輸入單元122可以包括：第九NMOS管MN9和第十NMOS管MN10，第九NMOS管MN9的漏極連接第七節點net7，第九NMOS管MN9的源極第十NMOS管MN10的漏極，第十NMOS管MN10的源極連接地端；其中，第九NMOS管MN9的柵極接收第三訊號Sn-或者第二回饋訊號Fb-中的一者，第十NMOS管MN10的柵極接收第三訊號Sn-或者第二回饋訊號Fb-中的另一者；第十一NMOS管MN11和第十二NMOS管MN12，第十一NMOS管MN11的漏極連接第八節點net8，第十一NMOS管MN11的源極連接第十二NMOS管MN12的漏極，第十二NMOS管MN12的源極連接地端；其中，第十一NMOS管MN11的柵極接收第四訊號Sp-或者第二回饋訊號Fb-中的一者，第十二NMOS管MN12的柵極接收第四訊號Sp-或者第二回饋訊號Fb-中的另一者。
需要說明的是，圖6中以第九NMOS管MN9的柵極接收第二回饋訊號Fb-，第十NMOS管MN10的柵極接收第三訊號Sn-，第十一NMOS管MN11的柵極接收第二回饋訊號Fb-，第十二NMOS管MN12的柵極接收第四訊號Sp-為示例，在實際應用中，也可以是第九NMOS管MN9的柵極接收第三訊號Sn-，第十NMOS管MN10的柵極接收第二回饋訊號Fb-，第十一NMOS管MN11的柵極接收第四訊號Sp-，第十二NMOS管MN12的柵極接收第二回饋訊號Fb-。
在一個例子中，資料訊號DQ的電平值高於第二參考訊號VR-的電平值時，第三訊號Sn-的電平值低，第四訊號Sp-的電平值高，若此時第二輸入單元122回應於第二回饋訊號Fb-導通，第十NMOS管MN10的柵極接收第三訊號Sn-，第十二NMOS管MN12的柵極接收第四訊號Sp-，則第十二NMOS管MN12的導通程度大於第十NMOS管MN10的導通程度，使得第八節點net8處的電壓小於第七節點net7處的電壓，從而使得第一輸出節點net9輸出的第一輸出訊號Vout為高電平，第二輸出節點net10輸出的第二輸出訊號VoutN為低電平。同理，資料訊號DQ的電平值低於第二參考訊號VR-的電平值時，第三訊號Sn-的電平值高，第四訊號Sp-的電平值低，若此時第二輸入單元122回應於第二回饋訊號Fb-導通，第一輸出節點net9輸出的第一輸出訊號Vout為低電平，第二輸出節點net10輸出的第二輸出訊號VoutN為高電平。
需要說明的是，多個資料接收電路100級聯時，回饋訊號Fb基於先前接收到的資料得到指的是：上一級的資料接收電路100輸出的第一輸出訊號Vout和第二輸出訊號VoutN作為下一級的資料接收電路100的回饋訊號Fb，最後一級資料接收電路100輸出的第一輸出訊號Vout和第二輸出訊號VoutN作為第一級資料接收電路100的回饋訊號Fb。具體的，上一級的資料接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為下一級資料接收電路100的第一回饋訊號Fb+，上一級的資料 接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為下一級資料接收電路100的第二回饋訊號Fb-，最後一級資料接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為第一級資料接收電路100的第一回饋訊號Fb+，最後一級資料接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為第一級資料接收電路100的第二回饋訊號Fb-。
可以理解的是，前一級資料接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout為高電平，第二輸出節點net10輸出的第二輸出訊號VoutN為低電平時，則下一級資料接收電路100接收的第一回饋訊號Fb+為高電平，第二回饋訊號Fb-為低電平，下一級資料接收電路100中的第一輸入單元112回應於第一回饋訊號Fb+導通，第二輸入單元122回應於第二回饋訊號Fb-斷開；前一級資料接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout為低電平，第二輸出節點net10輸出的第二輸出訊號VoutN為高電平時，則下一級資料接收電路100接收的第一回饋訊號Fb+為低電平，第二回饋訊號Fb-為高電平，下一級資料接收電路100中的第一輸入單元112回應於第一回饋訊號Fb+斷開，此時第二輸入單元122回應於第二回饋訊號Fb-導通。
在一些實施例中，參考圖6，鎖存單元132可以包括：第十三NMOS管MN13以及第七PMOS管MP7，第十三NMOS管MN13的柵極以及第七PMOS管MP7的柵極均連接第二輸出節點net10，第十三NMOS管MN13的源極連接第七節點net7，第十三NMOS管MN13的漏極以及第七PMOS管MP7的漏極均連接第一輸出節點net9，第七PMOS管MP7的源極連接電源節點Vcc；第十四NMOS管MN14以及第八PMOS管MP8，第十四NMOS管MN14的柵極以及第八PMOS管MP8的柵極均連接第一輸出節點net9，第十四NMOS管MN14的源極連接第八節點net8，第十四NMOS管MN14的漏極以及第八PMOS管MP8的漏極均連接第二輸出節點net10，第八PMOS管MP8的源極連接電源節點Vcc。
在一些實施例中，參考圖6，第二放大模組102還可以包括：第三重定單元142，連接在電源節點Vcc與鎖存單元132的輸出端之間，被配置為，對鎖存單元132的輸出端進行復位。如此，在資料接收電路100完成一次資料訊號DQ、第一參考訊號VR+和第二參考訊號VR-的接收以及第一輸出訊號Vout和第二輸出訊號VoutN的輸出之後，可以透過第三重定單元142將第一輸出節點net9和第二輸出節點net10處的電平值恢復為初始值，以便於後續資料接收電路100進行下一次資料接收以及處理。
在一些實施例中，繼續參考圖6，鎖存單元132的輸出端包括第一輸出節點net9和第二輸出節點net10；第三重定單元142可以包括：第九PMOS管MP9，連接在第一輸出節點net9與電源節點Vcc之間，第九PMOS管MP9的柵極接收第二重定訊號clk；第十PMOS管MP10，連接在第二輸出節點net10與電源節點Vcc之間，第十PMOS管MP10的柵極接收第二重定訊號clk。
在一個例子中，第二重定訊號clk採樣時脈訊號clkN的反相訊號，結合參考圖5和圖6，在採樣時脈訊號clkN為低電平時，第一PMOS管MP1和第二PMOS管MP2均導通，此時此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均關斷，第二重定訊號clk為高電平，第九PMOS管MP9和第十PMOS管MP10均關斷，以保證資料接收電路100的正常工作；在採樣時脈訊號clkN為高電平時，第一PMOS管MP1和第二PMOS管MP2均關斷，此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均導通，第二重定訊號c1k為低電平，第九PMOS管MP9和第十PMOS管MP10也導通，以上拉第一輸出節點net9處的電壓以及第二輸出節點net10處的電壓，實現對第一輸出節點net9以及第二輸出節點net10的復位。
以下結合圖6和表1對本發明一實施例提高的資料接收電路100的具體工作原理進行詳細說明。
在一個例子中，多個資料接收電路100級聯時，上一級的資料接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為下一級資料接收電路100的第一回饋訊號Fb+，上一級的資料接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為下一級資料接收電路100的第二回饋訊號Fb-，最後一級資料接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為第一級資料接收電路100的第一回饋訊號Fb+，最後一級資料接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為第一級資料接收電路100的第二回饋訊號Fb-。
以下以接收的第一參考訊號VR+的電平值大於第二參考訊號VR-的電平值為示例進行說明。在一個例子中，第一參考訊號VR+的電平值可以為0.7V，第二參考訊號VR-的電平值可以為0.3V，資料訊號DQ為邏輯電平1時表徵資料訊號DQ的電平值大於第一參考訊號VR+的電平值，資料訊號DQ為邏輯電平0時表徵資料訊號DQ的電平值小於第二參考訊號VR-的電平值。
參考表1，若上一級資料接收電路100接收的資料訊號DQ1為邏輯電平1，上一級資料接收電路100輸出的第一輸出訊號Vout，即下一級資料接收電路100的第一回饋訊號Fb+為高電平，表1中用邏輯電平1表示，上一級資料接收電路100輸出的第二輸出訊號VoutN，即下一級資料接收電路100的第二回饋訊號Fb-為低電平，表1中用邏輯電平0表示，此時，第五NMOS管MN5的柵極和第七NMOS管MN7的柵極接收第一回饋訊號Fb+以導通，第九NMOS管MN9的柵極和第十一NMOS管MN11的柵極接收第二回饋訊號Fb-以斷開，第一輸入單元112用於對第一訊號Sn+和第二訊號Sp+進行比較以向第七節點net7和第八節點net8提供訊號，第二輸入單元122中沒有電流流過。
當上一級資料接收電路100接收的資料訊號DQ1為邏輯電平1時，下一級資料接收電路100接收的資料訊號DQ2分別為以下兩種情形：
情形一：參考表1，下一級資料接收電路100接收的資料訊號DQ2為邏輯電平0時，與上一級資料接收電路100接收的資料訊號DQ1的電平值差異較大，存在較大的碼間干擾，此時，下一級資料接收電路100中的第一輸入單元112導通，即下一級資料接收電路100中的第二放大模組102接收的是第一訊號Sn+和第二訊號Sp+，下一級資料接收電路100中的第一比較電路111輸出的第一訊號對被第二放大模組102接收。此時，下一級資料接收電路100中，資料訊號DQ2為邏輯電平0，資料訊號DQ2與第一參考訊號VR+之間的電壓差大於資料訊號DQ2與第二參考訊號VR-之間的電壓差，則經過第一比較電路111處理得到的第一訊號對中訊號的電平值差異更大，此時第二放大模組102接收第一訊號對更有利於輸出準確性更高的第一輸出訊號Vout和第二輸出訊號VoutN，以達到降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響的目的。
情形二：參考表1，下一級資料接收電路100接收的資料訊號DQ2為邏輯電平1時，與上一級資料接收電路100接收的資料訊號DQ1的電平值差異較小，存在較小或者不存在碼間干擾，此時，下一級資料接收電路100中的第一輸入單元112導通，下一級資料接收電路100中的第一比較電路111輸出的第一訊號對被第二放大模組102接收。
參考表1，若上一級資料接收電路100接收的資料訊號DQ1為邏輯電平0，上一級資料接收電路100輸出的第一輸出訊號Vout，即下一級資料接收電路100的第一回饋訊號Fb+為低電平，表1中用邏輯電平0表示，上一級資料接收電路100輸出的第二輸出訊號VoutN，即下一級資料接收電路100的第二回饋訊號Fb-為高電平，表1中用邏輯電平1表示，此時，第五NMOS管MN5的柵極和第七NMOS管MN7的柵極接收第一回饋訊號Fb+以斷開，第九NMOS管MN9的柵極和第十一NMOS管MN11的柵極接收第二回饋訊號Fb-以導通，第二輸入單元122用於對第三訊號Sn-和第四訊號Sp-進行比較以向第七節點net7和第八節點net8提供訊號，第一輸入單元112中沒有電流流過。
當上一級資料接收電路100接收的資料訊號DQ1為邏輯電平0時，下一級資料接收電路100接收的資料訊號DQ2分別為以下兩種情形：
情形三：參考表1，下一級資料接收電路100接收的資料訊號DQ2為邏輯電平0時，與上一級資料接收電路100接收的資料訊號DQ1的電平值差異較小，存在較小或者不存在碼間干擾，此時，下一級資料接收電路100中的第二輸入單元122導通，下一級資料接收電路100中的第二比較電路121輸出的第二訊號對被第二放大模組102接收。
情形四：參考表1，下一級資料接收電路100接收的資料訊號DQ2為邏輯電平1時，與上一級資料接收電路100接收的資料訊號DQ1的電平值差異較大，存在較大的碼間干擾，此時，下一級資料接收電路100中的第二輸入單元122導通，即下一級資料接收電路100中的第二放大模組102接收的是第三訊號Sn-和第四訊號Sp-，下一級資料接收電路100中的第二比較電路121輸出的第二訊號對被第二放大模組102接收。此時，下一級資料接收電路100中，資料訊號DQ2為邏輯電平1，資料訊號DQ2與第二參考訊號VR-之間的電壓差大於資料訊號DQ2與第一參考訊號VR+之間的電壓差，則經過第二比較電路121處理得到的第二訊號對中訊號的電平值差異更大，此時第二放大模組102接收第二訊號對更有利於輸出準確性更高的第一輸出訊號Vout和第二輸出訊號VoutN，以達到降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響的目的。
表一
上一級資料傳輸電路接收的資料訊號DQ1 下一級資料傳輸電路接收的資料訊號DQ2 下一級資料傳輸電路接收的第一回饋訊號Fb+ 下一級資料傳輸電路接收的第二回饋訊號Fb- 下一級資料傳輸電路中第二放大模組接收的訊號對
1 0 1 0 Sn+、Sp+
1 1 1 0 Sn+、Sp+
0 0 0 1 Sn-、Sp-
0 1 0 1 Sn-、Sp-
需要說明的是，上述關於高電平以及低電平的描述中，高電平可以為大於或等於電源電壓的電平值，低電平可以為小於或等於接地電壓的電平值。而且，高電平和低電平是相對而言的，高電平和低電平所包含的具體電平值範圍可以根據具體器件確定，例如，對於NMOS管而言，高電平指的是能夠使該NMOS管導通的柵極電壓的電平值範圍，低電平指的是能夠使該NMOS管關斷的柵極電壓的電平值範圍；對於PMOS管而言，低電平指的是能夠使該PMOS管導通的柵極電壓的電平值範圍，高電平指的是能夠使該PMOS管關斷的柵極電壓的電平值範圍。
綜上所述，利用第一參考訊號VR+和第二參考訊號VR-分別對資料訊號DQ進行第一比較和第二比較，以得到第一訊號對和第二訊號對，其中，第一參考訊號VR+的電平值與第二參考訊號VR-的電平值不同，則針對不同電平值的資料訊號DQ，可以滿足資料訊號DQ與第一參考訊號VR+或第二參考訊號VR-中的一者的電平值差異較大，因而，在資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，有利於後續第二放大模組102基於回饋訊號Fb接收第一訊號對和第二訊號對中電平值差異較大的一者，以實現利用第一參考訊號VR+和第二參考訊號VR-提高資料接收電路100對接收到的資料訊號DQ的調整能力，降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響的目的；後續第二放大模組102基於回饋訊號Fb選擇接收第一訊號對和第二訊號對中電平值差異較大的一者，有利於保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號，從而有利於提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性。因此，透過第一放大模組101和第二放大模組102的配合有利於提高資料接收電路100的接收性能。
本發明另一實施例還提供一種資料接收系統，以下將結合附圖對本發明另一實施例提供的資料接收系統進行詳細說明。圖2為本發明另一實施例提供的資料接收系統的功能框圖。
參考圖2，資料接收系統包括：多個級聯的資料傳輸電路120，每一資料傳輸電路120包括如本發明一實施例的資料接收電路100以及與資料接收電路100連接的鎖存電路110；上一級資料傳輸電路120的輸出訊號作為下一級資料傳輸電路120的回饋訊號Fb；最後一級資料傳輸電路120的輸出訊號作為第一級資料傳輸電路120的回饋訊號Fb。
其中，鎖存電路110與資料接收電路100一一對應設置，鎖存電路110用於將與該鎖存電路110對應的資料接收電路100輸出的訊號鎖存並輸出。
在一些實施例中，資料接收電路100回應於採樣時脈訊號clkN（參考圖3）接收資料；且資料接收系統包括4個級聯的資料接收電路100，相鄰級的資料接收電路100的採樣時脈訊號clkN的相位差為90°。如此採樣時脈訊號clkN的週期為資料埠接收的資料訊號DQ的週期的2倍，有利於時脈佈線並節省功耗。
需要說明的是，圖1中以資料接收系統包括4個級聯的資料接收電路100，相鄰級的資料接收電路100的採樣時脈訊號的相位差為90°為示例，在實際應用中，對資料接收系統中包括的級聯的資料接收電路100的數量不做限制，相鄰級的資料接收電路100的採樣時脈訊號的相位差可以基於級聯的資料接收電路100的數量來合理設置。
在一些實施例中，下一級資料傳輸電路120的回饋訊號Fb為上一級資料接收電路100的輸出訊號或者上一級鎖存電路110的輸出訊號；第一級資料傳輸電路120的回饋訊號Fb為最後一級資料接收電路100的輸出訊號或者最後一級鎖存電路110的輸出訊號。即在一個例子中，下一級資料傳輸電路120的回饋訊號Fb為上一級資料接收電路100的輸出訊號，如此，資料接收電路100的輸出直接傳輸給下一級資料傳輸電路120，無需經過鎖存電路110，有利於降低資料的傳輸延遲；在另一個例子中，下一級資料傳輸電路120的回饋訊號Fb為上一級鎖存電路110的輸出訊號。
綜上所述，本發明另一實施例提供的資料接收系統可以利用第一參考訊號VR+和第二參考訊號VR-分別對資料訊號DQ進行第一比較和第二比較，以得到第一訊號對和第二訊號對，針對不同電平值的資料訊號DQ，可以滿足資料訊號DQ與第一參考訊號VR+或第二參考訊號VR-中的一者的電平值差異較大，因而，在資料接收電路100接收的資料訊號DQ存在碼間干擾現象時，有利於後續第二放大模組102基於回饋訊號Fb接收第一訊號對和第二訊號對中電平值差異較大的一者，以實現降低接收的資料訊號DQ的碼間干擾對資料接收電路100的影響的目的，而且有利於保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號，從而有利於提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性，因而有利於提高資料接收系統的接收性能。
本發明又一實施例還提供一種存儲裝置，包括：多個資料埠；多個如本發明另一實施例提供的資料接收系統，每一資料接收系統與一資料埠相對應。如此，存儲裝置中的每一個資料埠均可以透過資料接收系統對接收的資料訊號DQ進行靈活調整，以及提高對第一輸出訊號Vout以及第二輸出訊號VoutN的調整能力，從而提高存儲裝置的接收性能。
在一些實施例中，存儲裝置可以為DDR記憶體，例如為DDR4記憶體、DDR5記憶體、DDR6記憶體、LPDDR4記憶體、LPDDR5記憶體或者LPDDR6記憶體。
本領域具通常知識者可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明實施例的精神和範圍。任何本領域具通常知識者，在不脫離本發明實施例的精神和範圍內，均可作各自更動與修改，因此本發明實施例的保護範圍應當以申請專利範圍限定的範圍為準。
100:資料接收電路
101:第一放大模組
111:第一比較電路
1111:第一電流源
1112:第一比較單元
121:第二比較電路
1211:第二電流源
1212:第二比較單元
131:第一重定單元
141:第二重定單元
102:第二放大模組
112:第一輸入單元
122:第二輸入單元
132:鎖存單元
142:第三重定單元
110:鎖存電路
120:資料傳輸電路
一個或多個實施例透過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，附圖中具有相同參考數位標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制；為了更清楚地說明本發明實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域具通常知識者來講，為簡單變更的前提下，還可以根據這些附圖獲得其他的附圖。 圖1為本發明一實施例提供的資料接收電路的一種功能框圖； 圖2為本發明另一實施例提供的資料接收系統的功能框圖； 圖3至圖4為本發明一實施例提供的資料接收電路的另外兩種功能框圖； 圖5為本發明一實施例提供的資料接收電路中第一放大模組的一種電路結構示意圖； 圖6為本發明一實施例提供的資料接收電路中第二放大模組的一種電路結構示意圖。
101:第一放大模組
111:第一比較電路
1111:第一電流源
1112:第一比較單元
121:第二比較電路
1211:第二電流源
1212:第二比較單元
131:第一重定單元
141:第二重定單元
102:第二放大模組
112:第一輸入單元
122:第二輸入單元
132:鎖存單元
142:第三重定單元

Claims (14)

  1. 一種資料接收電路，包括：第一放大模組，被配置為，接收資料訊號、第一參考訊號和第二參考訊號，對所述資料訊號以及所述第一參考訊號進行第一比較，並輸出第一訊號對作為所述第一比較的結果，對所述資料訊號以及所述第二參考訊號進行第二比較，並輸出第二訊號對作為所述第二比較的結果；其中，所述第一參考訊號的電平值與所述第二參考訊號的電平值不同，所述第一訊號對包括第一訊號和第二訊號，所述第二訊號對包括第三訊號和第四訊號；第二放大模組，被配置為，基於回饋訊號選擇接收所述第一訊號對或者所述第二訊號對作為輸入訊號對，對所述輸入訊號對的電壓差進行放大處理，並輸出第一輸出訊號和第二輸出訊號作為所述放大處理的結果，其中，所述回饋訊號基於先前接收到的資料得到。
  2. 如請求項1所述的資料接收電路，其中，所述第一放大模組包括：第一比較電路，具有第一節點和第二節點，被配置為，接收所述資料訊號以及所述第一參考訊號並進行所述第一比較，透過所述第一節點和所述第二節點分別輸出所述第一訊號和所述第二訊號；以及第二比較電路，具有第三節點和第四節點，被配置為，接收所述資料訊號以及所述第二參考訊號並進行所述第二比較，透過所述第三節點和所述第四節點分別輸出所述第三訊號和所述第四訊號。
  3. 如請求項2所述的資料接收電路，其中，所述第一比較電路包括：第一電流源，被配置為，連接在電源節點與第五節點之間，回應於採樣時脈訊號向所述第五節點提供電流；以及第一比較單元，連接所述第一節點、所述第二節點以及所述第五節點，被配置為，接收所述資料訊號以及所述第一參考訊號，當所述第一電流源向所述第五節點提供電流時進行所述第一比較，並輸出所述第一訊號和所述第二訊號；所述第二比較電路包括：第二電流源，被配置為，連接在電源節點與第六節點之間，回應於所述採樣時脈訊號向所述第六節點提供電流；以及第二比較單元，連接所述第三節點、所述第四節點以及所述第六節點，被配置為，接收所述資料訊號以及所述第二參考訊號，當所述第二電流源向所述第六節點提供電流時進行所述第二比較，並輸出所述第三訊號和所述第四訊號；其中，所述第一電流源的電路結構與所述第二電流源的電路結構相同；所述第一比較單元的電路結構與所述第二比較單元的電路結構相同。
  4. 如請求項3所述的資料接收電路，其中，所述第一電流源包括：第一PMOS管，連接在所述電源節點與所述第五節點之間，所述第一PMOS管的柵極接收所述採樣時脈訊號；所述第二電流源包括：第二PMOS管，連接在所述電源節點與所述第六節點之間，所述第二PMOS管的柵極接收所述採樣時脈訊號。
  5. 如請求項3所述的資料接收電路，其中，所述第一比較單元包括：第三PMOS管，連接在所述第一節點與所述第五節點之間，所述第三PMOS管的柵極接收所述資料訊號；以及第四PMOS管，連接在所述第二節點與所述第五節點之間，所述第四PMOS管的柵極接收所述第一參考訊號；所述第二比較單元包括：第五PMOS管，連接在所述第三節點與所述第六節點之間，所述第五PMOS管的柵極接收所述資料訊號；以及第六PMOS管，連接在所述第四節點與所述第六節點之間，所述第六PMOS管的柵極接收所述第二參考訊號。
  6. 如請求項3所述的資料接收電路，其中，所述第一放大模組還包括：第一重定單元，連接所述第一節點以及所述第二節點，被配置為，對所述第一節點和所述第二節點進行復位；以及第二重定單元，連接所述第三節點以及所述第四節點，被配置為，對所述第三節點和所述第四節點進行復位；其中，所述第一重定單元包括：第一NMOS管，連接在所述第一節點與地端之間，所述第一NMOS管的柵極接收第一重定訊號；以及第二NMOS管，連接在所述第二節點與所述地端之間，所述第二NMOS管的柵極接收所述第一重定訊號；所述第二重定單元包括：第三NMOS管，連接在所述第三節點與所述地端之間，所述第三NMOS管的柵極接收所述第一重定訊號；以及第四NMOS管，連接在所述第四節點與所述地端之間，所述第四NMOS管的柵極接收所述第一重定訊號。
  7. 如請求項1所述的資料接收電路，其中，所述第二放大模組包括：第一輸入單元，連接第七節點和第八節點，被配置為，回應於所述回饋訊號導通以接收所述第一訊號對並對所述第一訊號對進行比較，並分別向所述第七節點和所述第八節點提供訊號；以及第二輸入單元，連接所述第七節點和所述第八節點，被配置為，回應於所述回饋訊號導通以接收所述第二訊號對並對所述第二訊號對進行比較，並分別向所述第七節點和所述第八節點提供訊號；其中，所述第一輸入單元與所述第二輸入單元基於所述回饋訊號擇一導通；鎖存單元，連接所述第七節點和所述第八節點，被配置為，對所述第七節點的訊號以及所述第八節點的訊號進行放大並鎖存，並分別透過第一輸出節點和第二輸出節點輸出所述第一輸出訊號和所述第二輸出訊號。
  8. 如請求項7所述的資料接收電路，其中，所述回饋訊號包括差分的第一回饋訊號和第二回饋訊號；所述第一輸入單元回應於所述第一回饋訊號導通，所述第二輸入單元回應於所述第二回饋訊號導通。
  9. 如請求項8所述的資料接收電路，其中，所述第一輸入單元包括：第五NMOS管和第六NMOS管，所述第五NMOS管的漏極連接所述第七節點，所述第五NMOS管的源極連接所述第六NMOS管的漏極，所述第六NMOS管的源極連接地端，其中，所述第五NMOS管的柵極接收所述第一訊號或者所述第一回饋訊號中的一者，所述第六NMOS管的柵極接收所述第一訊號或者所述第一回饋訊號中的另一者；以及第七NMOS管和第八NMOS管，所述第七NMOS管的漏極連接所述第八節點，所述第七NMOS管的源極連接所述第八NMOS管的漏極，所述第八NMOS管的源極連接所述地端，其中，所述第七NMOS管的柵極接收所述第二訊號或者所述第一回饋訊號中的一者，所述第八NMOS管的柵極接收所述第二訊號或者所述第一回饋訊號中的另一者。
  10. 如請求項8所述的資料接收電路，其中，所述第二輸入單元包括：第九NMOS管和第十NMOS管，所述第九NMOS管的漏極連接所述第七節點，所述第九NMOS管的源極連接所述第十NMOS管的漏極，所述第十NMOS管的源極連接地端；其中，所述第九NMOS管的柵極接收所述第三訊號或者所述第二回饋訊號中的一者，所述第十NMOS管的柵極接收所述第三訊號或者所述第二回饋訊號中的另一者；第十一NMOS管和第十二NMOS管，所述第十一NMOS管的漏極連接所述第八節點，所述第十一NMOS管的源極連接所述第十二NMOS管的漏極，所述第十二NMOS管的源極連接所述地端；其中，所述第十一NMOS管的柵極接收所述第四訊號或者所述第二回饋訊號中的一者，所述第十二NMOS管的柵極接收所述第四訊號或者所述第二回饋訊號中的另一者。
  11. 如請求項7所述的資料接收電路，其中，所述鎖存單元包括：第十三NMOS管以及第七PMOS管，所述第十三NMOS管的柵極以及所述第七PMOS管的柵極均連接所述第二輸出節點，所述第十三NMOS管的源極連接所述第七節點，所述第十三NMOS管的漏極以及所述第七PMOS管的漏極均連接所述第一輸出節點，所述第七PMOS管的源極連接電源節點；以及第十四NMOS管以及第八PMOS管，所述第十四NMOS管的柵極以及所述第八PMOS管的柵極均連接所述第一輸出節點，所述第十四NMOS管的源極連接所述第八節點，所述第十四NMOS管的漏極以及所述第八PMOS管的漏極均連接所述第二輸出節點，所述第八PMOS管的源極連接所述電源節點。
  12. 如請求項7所述的資料接收電路，其中，所述第二放大模組還包括：第三重定單元，連接在電源節點與所述鎖存單元的輸出端之間，被配置為，對所述鎖存單元的輸出端進行復位；其中，所述鎖存單元的輸出端包括第一輸出節點和第二輸出節點；所述第三重定單元包括：第九PMOS管，連接在所述第一輸出節點與電源節點之間，所述第九PMOS管的柵極接收第二重定訊號；以及第十PMOS管，連接在所述第二輸出節點與所述電源節點之間，所述第十PMOS管的柵極接收所述第二重定訊號。
  13. 一種資料接收系統，包括：多個級聯的資料傳輸電路，每一所述資料傳輸電路包括如請求項1至12之任一項所述的資料接收電路以及與所述資料接收電路連接的鎖存電路；上一級所述資料傳輸電路的輸出訊號作為下一級所述資料傳輸電路的所述回饋訊號；最後一級所述資料傳輸電路的輸出訊號作為第一級所述資料傳輸電路的所述回饋訊號；其中，所述資料接收電路回應於採樣時脈訊號接收資料；且所述資料接收系統包括4個級聯的所述資料接收電路，相鄰級的所述資料接收電路的所述採樣時脈訊號的相位差為90°；其中，下一級所述資料傳輸電路的所述回饋訊號為上一級所述資料接收電路的輸出訊號或者上一級所述鎖存電路的輸出訊號；第一級所述資料傳輸電路的所述回饋訊號為最後一級所述資料接收電路的輸出訊號或者最後一級所述鎖存電路的輸出訊號。
  14. 一種存儲裝置，包括：多個資料埠；以及多個如請求項13所述的資料接收系統，每一所述資料接收系統與一所述資料埠相對應。
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