TWI846411B - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置包含第一及第二半導體晶片，具有彼此相對的各別的第一表面及第二表面。半導體裝置可包含第二半導體晶片，具有彼此相對的第三表面及第四表面。第二半導體晶片的第三表面可面對第一半導體晶片的第二表面。介電填充材料的第一部分可接觸第一半導體晶片的第一側壁。介電填充材料的第二部分可接觸第二半導體晶片的第二側壁。介電填充材料的第一和第二部分可具有寬度，該寬度以相應朝向第一半導體晶片的第一表面之增加的深度而減少。

Description

半導體裝置及其製造方法
本揭露涉及一種半導體裝置及其製造方法。
由於各種電子件(例如，電晶體、二極體、電阻、電容等)的積體密度的持續改善，半導體行業經歷了快速增長。在大多數情況下，這種積體密度的提高來自於最小特徵尺寸的不斷減少(例如，將半導體製程節點縮小到次奈米節點)，這使得更多的組件可被整合到給定面積。隨著最近對小型化、更高的速度和更大的頻寬以及更低的功耗及延遲的需求增長，對更小和更有創意的半導體晶粒封裝技術的需求也在增長。
本揭露有關一種半導體裝置，包含：一第一半導體晶片，具有彼此相對的一第一表面及一第二表面；一第二半導體晶片，設置在第一半導體晶片之上，且具有彼此相對的一第三表面及一第四表面，其中該第二半導體晶片的該第三表面為面對該第一半導體晶片的該第二表面；以及一介電填充材料，具有複數個部分，該複數個部分中的至少一第一部分接觸該第一半導體晶片的一第一側壁，且該複數個部分中的至少一第二部分接觸該第二半導體晶片的一 第二側壁；其中，該介電填充材料的該第一部分及該第二部分中的各者具有一寬度，該寬度以相應朝向該第一半導體晶片的該第一表面之深度的增加而減少。
本揭露另有關一種半導體裝置，包含：一第一半導體晶片，具有彼此相對的一第一表面及一第二表面；以及一第二半導體晶片，設置在該第一半導體晶片上方，垂直鍵合到該第一半導體晶片，且具有彼此相對的一第三表面及一第四表面，其中該第二半導體晶片的該第三表面為面對該第一半導體晶片的該第二表面；其中該第一半導體晶片具有一第一側壁，其從該第二表面延伸到該第一表面，該第一表面及該第一側壁之間的一第一角度小於90度，以及其中該第二半導體晶片具有一第二側壁，其從該第四表面延伸到該第三表面，該第三表面及該第二側壁之間的一第二角度小於90度。
本揭露還有關一種製造半導體裝置的方法，包含：形成複數個晶片在一半導體基板上，其中該複數個晶片共用相同的半導體基板；將該複數個晶片彼此分開，其中該分開的晶片各具有該半導體基底的相應部分及相應的一內連部分；鍵合該分開的晶片中的至少一者到一裝載晶圓，使其內連部分面對該裝載晶圓，其中該半導體基板的該相應部分及該至少一分開的晶片的該相應內連部分共同形成一側壁，且其中該側壁及該裝載晶圓的一表面的一相應部分藉由該至少一分開的晶片覆蓋形成小於90度的一角度；及沉積一介電填充材料，沿著該至少一分開的晶片的該側壁延伸。
本案主張2022年7月27日提交的美國臨時申請案第63/392,625號的優先權，該前案的名稱為 「SOIC INNER DIE SIDE WALL OPTIMIZATION FOR CRACK IMPROVEMENT」，其全部內容併入本文。
以下揭露提供許多不同的實施例，或示範例，用於實現所提供主題的不同特徵。為了簡化本揭露，以下描述組件及配置的具體實例。當然，這些只是例子，並不意味著是限制性的。例如，在接下來的描述中，第一特徵在第二特徵之上的形成可包含第一及第二特徵直接接觸的實施例，也可包含在第一及第二特徵之間形成附加特徵的實施例，從而使第一及第二特徵可不直接接觸。此外，本揭露可能會在各實施例中重複元件符號及/或字母。這種重複是為了簡單明瞭，其本身並不決定討論的各種實施例及/或組態之間的關係。
此外，空間相對用詞，例如「在…下面」、「在…之下」、「下」、「在..上面」、「上」、「頂部」、「底部」及類似用詞，如圖式中所示，可在此用於描述一個元件或特徵與另一個（些）元件或特徵的關係。空間上的相對用詞旨在包含裝置在使用或操作中的不同定向，以及圖式中描述的定向。該設備可有其他定向（旋轉90度或其他定向），這裡使用的空間相對描述符也可相應地解釋。對「或」的提及可被解釋為包含在內，因此使用「或」描述的任何用詞可表示單個、多個以及所有描述的用詞中的任何一者。
隨著半導體技術的進一步發展，封裝的半導體裝置，例如三維積體電路（3DIC），已經成為進一步減少半導體裝置的實體尺寸的有效選擇。在一個封裝的（如堆疊的）半導體裝置中，主動電路如邏輯、記憶體、處理器電路及類似物是在不同的半導體晶圓或晶粒上製造的。兩個或更多的這些半導體晶片可並排彼此安裝或堆疊在一起，以進一步減少半導體裝置的外形因素（form factor）。
可在複數個半導體晶片之上形成諸如密封膠（encapsulant）的介電材料。密封膠可機械地固定半導體晶粒，例如用於各種加工步驟或其應用。密封膠可進一步為一或多個半導體晶粒提供散熱（thermal sinking）。例如，密封膠可在高功率晶片（如邏輯晶片）及低功率晶片（如記憶體晶粒）之間提供熱內連（thermal interconnection）。密封膠可與散熱器或其他半導體封裝材料形成熱接合或機械接合。各種半導體晶片之間的距離可沿著裝置的Z軸變化。例如，用於分開或界定一或多個半導體晶片的側壁的晶粒鋸或電漿蝕刻可為非等向性，使得在晶圓或晶粒翻轉（flip）時，側壁的上部分可向外傾斜，這樣當Z軸在向下方向穿越（traversed）時，側壁為進一步橫向延伸。在一或多個這樣的晶片之間形成的邊界（boundary）可在基部比在上表面寬。介電質可從該上表面沉積。然而，根據一些介電質沉積方法，晶片之間的相對狹窄的開口會導致介電材料的應力積累，例如藉由形成空隙，其係基於晶片間間隙的下部分被其上部分阻擋。這些空隙會導致導熱性的降低。空隙及其他應力可導致介電質開裂（dielectric cracking），這可進一步影響導熱性或降低晶片之間的絕緣性或晶片的機械固定性。
本揭露涉及界定晶片的輪廓，例如用於半導體裝置的3DIC的內部晶片。該輪廓可減少封裝晶片的介電材料的開裂。輪廓可根據晶粒鋸輪廓（die saw profile）或蝕刻製程來界定。例如，晶片的內連部分的輪廓可根據第一電漿蝕刻製程來界定，晶片的基板部分的輪廓可根據第二電漿蝕刻製程來界定。在形成介電質的同時，電漿蝕刻製程可根據半導體裝置的定向為等向性或非等向性。電漿蝕刻可界定晶片的側壁的輪廓，從而使晶片間間距在將要引入介電材料的方向更寬。各半導體晶片可包含密封環，其可設置在垂直相鄰晶片的密封環的橫向邊界內。各種晶片可依據混合或熔合鍵合（fusion bonding）製程而鍵合，使得任何數量的垂直或水平間隔的晶片都可形成多晶片裝置，其可併入包含一或多個附加的主動或被動裝置的半導體裝置。半導體裝置的表面粗糙度或銳利邊緣（sharp edge）可減少，以減少形成在介電質中的應力。例如，蝕刻製程可使半導體裝置的一或多個特徵的最小半徑達到約1奈米，這可進一步減少介電材料的開裂。
參閱圖1，描述的是半導體晶片100的詳細視圖。半導體晶片100可從半導體晶圓切下。例如，半導體晶片100可通過晶粒鋸切開，以形成晶片間間距110。例如有關圖7的進一步討論，晶片間間距110的尺寸或輪廓可藉由一或多個蝕刻製程來調整。晶片間間距110的間距或輪廓可對半導體晶片100的一或多個邊緣保持一致。例如，具有四個橫向面對側的半導體晶片100可對於橫向面對側中的各側具有相同的輪廓，或者橫向面對側中的各側接合到另一個半導體晶片100。
各半導體晶片100包含基板部分102及內連部分104，例如氧化部分。基板部分102可為或包含單晶矽（monocrystalline silicon），其例如為用單晶矽切塊或以其他方式而從單晶矽晶圓獲得。基板部分102可為或包含本質矽（intrinsic silicon），或可包含穿透矽通孔（through silicon vias；TSV），或諸如為n型或p型摻雜物的摻雜物。例如，基板部分102的表面可包含用於積體電路的n井及p井。n井及p井可沿著基板的表面或通過內連部分104而接合。例如，內連部分104可包含內連該基板部分102的表面的金屬化層。內連部分104可包含穿透氧化物通孔（TOV），用以內連該內連部分104的各層，或連接到連接器結構，如通孔結構、凸塊或導線著陸墊（wire landing pad）。內連部分104的各層都可包含介電材料，如未摻雜的矽玻璃、低介電常數或極端低介電常數的介電質或二氧化矽。這些層可為連續的，也可藉由蝕刻停止層（如氮化矽、碳化矽或類似材料）、硬遮罩層或形成在介電層之間的其他材料所限定。
基板部分102及內連部分104的輪廓可沿著Z軸099傾斜。例如，基板部分102可根據第一角度106推拔，使得各別的半導體晶片100的基板部分102之間的晶片間間距110的寬度沿著Z軸099減少。內連部分104可根據第二角度108推拔，使得各別的半導體晶片100的內連部分104之間的晶片間間距110的寬度沿著Z軸099減少。第一角度106可等於第二角度108、大於第二角度108、或小於第二角度108。第一角度106或第二角度108可小於90°。因此，晶片間間距110的輪廓可沿著Z軸099單調遞減（例如，在正Z軸099或負Z軸099中穿越）。該剖面圖可應用到半導體晶片100的各面，該面大致上為平行該z軸099。可選擇這樣的角度以避免或減少沿著所描繪的半導體晶片100的橫向邊緣的開裂。
圖2說明圖1的半導體晶片100的進一步詳細視圖。基板部分102顯示為具有第一角度106。內連部分104顯示為具有第二角度108，並且更加詳細。例如，頂部晶片邊緣206可有約1奈米或更大的半徑。半導體晶片100的其他特徵可有類似的半徑或其他表面粗糙度的指標（indicia）。例如，可採用電漿蝕刻製程的最大循環時間，並且可增加該製程的相應最小循環次數，以控制半導體晶片100的側壁的表面粗糙度。例如，頂部晶片邊緣206可避免銳利邊緣，該銳利邊緣可能在形成在頂部晶片邊緣206周圍的介電填充材料中誘發應力（例如，因為這種應力可能導致開裂或在與頂部晶片邊緣206相接的介電質內形成空隙或不連續）。可在半導體晶片100的上表面之上沉積一或多個膜210，如熔合鍵合膜210或混合鍵合膜210。該膜210可包含氮氧化矽（silicon oxynitrid；SIO xN y）或二氧化矽（SiO 2）。該膜210可將半導體晶片100鍵合到另一個半導體晶片100或裝載晶圓（未描繪）。頂部晶片邊緣206的半徑可包含膜210或內連部分104的半徑。
內連部分104可包含圍繞半導體晶片100的周邊的密封環202。例如，所描繪的密封環202的剖面圖可完全或實質上圍繞裝置的周邊延伸。內連部分104可包含一或多個導電結構204，其將基板部分102的表面為電性連接到半導體晶片100的表面。例如，導電結構204可將基板部分102或其墊（pad）內連，或將基板部分102或其墊連接到半導體晶片100的終端（terminal），如凸塊或球狀物（ball）。例如，凸塊或球狀物可建構為將晶片連接到半導體裝置的另一個元件，例如具有主動表面的另一個半導體晶片100、積體被動裝置（integrated passive device；IPD）、中介體（interposer）或多晶片晶粒的另一個元件，例如將裝置連接到印刷電路板（PCB）的終端。
圖3說明在裝載晶圓304上設置的兩個半導體晶片100。半導體晶片100可來自相同晶圓或不同晶圓。例如，半導體晶片100可從單獨的晶圓中拾取以放置在裝載晶圓304上。半導體晶片100可為相同類型的半導體晶片100，或為不同類型的半導體晶片100。例如，半導體晶片100可包含一或多個邏輯晶片、記憶體晶片或感測器晶片。
半導體晶片100可放置在被中間材料302分開的裝載晶圓304上。中間材料302可與膜210為相同的材料。例如，中間材料302可為熔合鍵合膜210。半導體晶片100可相對於圖1的半導體晶片100倒置。例如，半導體晶片100可在放置到裝載晶圓304上之前翻轉，或在放置到裝載晶圓304上而隨後翻轉。因此，晶片間間距110的輪廓是倒置的。晶片間間距110可有寬度，其係隨著Z軸099在負Z方向的橫移而減少（例如，「V」或「U」形的晶片間間距110）。半導體晶片100的側壁的第一部分可具有第一坡度（slope）308，而半導體晶片100的側壁的第二部分可具有第二坡度310。第二坡度310可與第一坡度308不同。例如，第一坡度308可比第二坡度310大。根據各種實施例，第一坡度308及第二坡度310的相對陡度（steepness）可減少沿著其所設置的介電質的開裂。例如，坡度可界定晶片間間距110的減少比率（rate of reduction），這可避免形成會導致開裂的空隙或應力。
介電填充材料306可沉積到晶片間間隔110中。介電填充材料306可從上表面沉積，例如藉由化學氣相沉積（CVD）製程。第一坡度308及第二坡度310可減少介電材料中所積累的空隙或應力。例如，晶片間間距110的相對較小的寬度可在晶片間間距110的相對較寬的部分之前用介電填充材料306填充。半導體晶片100的特徵的表面粗糙度的降低可進一步減少介電填充材料306中的應力或空隙的積累。
圖4說明放置在第一層半導體晶片400之上的第二層半導體晶片420。第一層半導體晶片400或第二層半導體晶片420中的各者都可為或自圖1至圖3的半導體晶片100。例如，第一層半導體晶片400及第二層半導體晶片420可來自相同或不同的半導體晶圓（例如矽晶圓）。雖然未示出，僅是為使圖4清晰，一或多個中間層可介於第一層半導體晶片400及第二層半導體晶片420之間；介於第一層半導體晶片400及裝載晶圓304之間；或在第二層半導體晶片420的上表面之上。可在第一層半導體晶片400及第二層半導體晶片420的中間設置一或多個連接結構，如凸塊結構或無凸塊鍵合。例如，連接結構可建構為將第一層半導體晶片400或第二層半導體晶片420彼此整合（例如，鍵合），或者整合到裝載晶圓304。例如，鍵合可為混合鍵合、熔合鍵合、直接鍵合、介電質鍵合、金屬鍵合、銲接接合（solder joints）（例如，微凸塊）、或類似鍵合。
連接結構可包含一或多個銅內連，例如TSV 418，以內連各半導體晶片100、400、420。例如，TSV 418可組態為對各自的半導體晶片400、420的內連部分404、424的電路為電性內連，或者在鍵合製程之後為機械地鍵合一或多個晶片或晶圓。另一種連接結構可沿著第二層半導體晶片420的基板部分422的上表面而設置。例如，連接結構可組態為暫時連接（例如，到裝載晶圓304）或永久連接（例如，根據諸如混合鍵合、熔合鍵合、直接鍵合、介電質鍵合、金屬鍵合、銲接接合（例如，微凸塊）或類似製程的鍵合製程）。
如圖4中所描繪的，第一層半導體晶片400的內連部分404面對裝載晶圓304。第二層半導體晶片420的內連部分424面對第一層半導體晶片400的基板部分402。這樣的結構可被稱為面對背（F2B）定向，而「面」是指內連部分404的表面，「背」是指基板部分402的表面。在一些實施例中，半導體晶片100可依據其他結構配置。例如，半導體晶片100可配置為面對面（F2F）的定向或背對背（B2B）的定向。例如，第一層半導體晶片400及第二層半導體晶片420可為F2F或B2B定向，或者另一半導體晶片100（例如第三層半導體晶片100）可相對於第一層半導體晶片400或第二層半導體晶片420為F2F或B2B定向。如本文所述，半導體晶片100指的是孤立的半導體晶片；半導體晶片的其他元件符號，如第一層半導體晶片400、第二層半導體晶片420等，可指半導體裝置中採用的一或多個半導體晶片（例如，可含有相同或不同的電路，來自相同或不同的晶圓，或為相同或不同尺寸）。此外，如圖12至圖18所示，多個半導體晶片100可被橫向設置在半導體晶片100之上。
第一層半導體晶片400的描繪的剖面包含最左邊的密封環部分406及最右邊的密封環部分408。第二層半導體晶片420的描繪的剖面可包含最左邊的密封環部分410及最右邊的密封環部分412。所描繪的密封環部分406、408、410、412可為圍繞一或多個半導體晶片400、420的周邊的實質上連續的金屬密封環的一部分。第二層半導體晶片420的密封環的全部或部分可懸垂在（overhang）第二層半導體晶片420的密封環上。例如，描述懸垂距離（overhang distance）414，其為由具有周邊的第一層半導體晶片400的密封環與周邊外的第二層半導體晶片420的密封環之間的橫向距離所界定的。第二層半導體晶片420的全部或部分密封環可橫向設置在第一層半導體晶片400的密封環的周邊內。例如，重疊距離（overlap distance）416被描繪為由具有周邊的第一層半導體晶片400的密封環及周邊內的第二層半導體晶片420的密封環之間的橫向距離所界定。懸垂距離414或重疊距離416可為零、正或負。例如，懸垂距離414可等於或小於零或小於約-1 µm。重疊距離416可等於或大於零或大於約1 µm。根據第一層半導體晶片400及第二層半導體晶片420的各種位置，設置於其之上的介電質的開裂可被減少或消除。例如，第一層半導體晶片400及第二層半導體晶片420的側壁的組合坡度可避免沿著包含第一層半導體晶片400及第二層半導體晶片420的半導體裝置的側壁形成的介電質中的應力或空隙的積累。
圖5說明根據本揭露的各種實施例的用於形成半導體裝置的示例方法500的流程圖。應注意的是，該方法500僅為一例子，且不打算限制本揭露內容。因此，可理解的是，圖5的方法500的操作順序可改變，在圖5的方法500之前、期間及之後可提供附加的操作，且其他一些操作在這裡可能只被簡要描述。由該方法500製成的這種半導體裝置可包含一或多個組件，如關於圖6至圖13所討論的。因此，方法500的操作在某些情況將與圖6至圖13一起討論而作為說明性的例子。
該方法500從在半導體基板上形成半導體晶片100的操作505開始。例如，晶片可在圖6的基板部分102的上主動表面上形成，並且可將內連部分104連接到其上。例如，該方法500可包含沿著半導體基板的上表面而形成主動表面。一系列的金屬化層可在主動表面之上形成。金屬化層與封裝該金屬的介電體（dielectric body）可被稱為半導體裝置的內連部分。第一金屬化層（在某些情況下被稱為第零層（zeroth layer），或M0）可包含一或多個終端墊，將半導體裝置的一部分（例如，p井、n井或其閘極）為電性連接到半導體裝置的其他層。可形成一系列交替的通孔結構，垂直連接半導體裝置的各層、橫向連接半導體裝置的各部分的橫向導電結構。各層都可包含介電部分，其封裝該層的金屬。介電部分可在形成金屬部分之前或之後形成。例如，金屬可沉積在形成於介電層的開口中（例如，圖3的介電填充材料306），或者介電材料可形成在形成於金屬的開口中。中間層，如蝕刻停止層，可將內連部分（如圖1至圖3的內連部分104）的各層分開。
半導體可包含一或多個TSV 418。例如，可藉由方向性蝕刻（directional etch）對矽蝕刻以形成開口（例如，垂直的、非等向性蝕刻，如Bosch製程，其中一示範例是關於圖7的進一步描述）。可在TSV 418之上沉積氧化物，以避免基板及金屬之間的擴散。例如，可採用CVD製程（如原子層沉積）將氧化物與TSV 418的側壁接合。隨後的製程可用金屬填充開口。例如，ALD製程可用金屬而種晶（seed）開口，隨後的電鍍（例如，電鍍）及化學或機械研磨或拋光（CMG/P）製程可分別填充開口及平整（plane）半導體裝置的上表面。TSV 418可連接到半導體裝置的基板的主動表面的終端墊，或半導體裝置的內連部分104的層。因此，TSV 418可為電性連接到半導體裝置的一或多個訊號，從而使操作515的鍵合可電性連接到設置在垂直間隔的半導體晶片100上的電路。例如，TSV 418可直接連接銅柱、微凸塊或其他中間連接器。
方法500繼續到將半導體晶片100彼此分開的操作510。例如，圖7描述藉由晶片間間距110分開半導體晶片100的示範例。晶片可藉由切割、蝕刻或研磨製程的任何組合而分開。例如，晶粒鋸可分開所有或部分的半導體晶片100。除了晶粒鋸，或者代替晶粒鋸，晶片可藉由蝕刻製程分開，如濕式或乾式（例如，電漿蝕刻）。例如，電漿蝕刻製程可在相鄰的半導體晶片100之間形成「V」形或「U」形分開。電漿蝕刻製程可在基板部分102及內連部分104之間變化，例如，根據半導體裝置的上表面而排序（sequencing）蝕刻製程，或遮蔽基板部分102或內連部分104（例如，藉由選擇性地將蝕刻停止層施加到基板部分102或內連部分104中的一者）。
在一些實施例中，蝕刻或鋸切操作可將半導體晶片100從彼此完全分開。在一些實施例中，如圖7所描述，蝕刻或鋸切操作可部分地將半導體晶片100從彼此分開。例如，晶粒鋸可分開晶圓的第一垂直部分，而不分開晶圓的第二部分，使得半導體晶片100可被移動、翻轉或以其他方式處理為具有一或多個半導體晶片100的側面暴露的晶圓。例如，圖8描述在晶粒帶（die tape）上翻轉的半導體晶片100，該晶帶可設置在諸如為源晶粒框架（source die frame）的框架上。操作510可根據圖7及圖8之間的半導體晶片400、420的反轉來理解，例如所描繪的晶粒帶804，及其框架。隨後的晶粒（例如，晶圓）研磨操作可移除第二垂直部分，以完成半導體晶片100的分開。晶粒研磨操作可暴露一或多個TSV 418，使得TSV 418（或應用於其上的中間連接器）可連接到另一半導體晶片100（例如，分開的晶片或晶圓的晶片）。
方法500繼續到操作515，將分開的晶片中的至少一者鍵合到裝載晶圓304，使內連部分104面對裝載晶圓304。如關於例如圖9及圖12的進一步討論，分開的晶片可藉由晶粒帶、熔合鍵合膜210、雷射可脫膠膜（laser de-bondable film）210、真空或其他機械介面（mechanical interface）而連接到裝載晶圓304。分開的晶片可相對於裝載晶圓304的一或多個晶片對齊標記（chip alignment marks）而放置。在一些實施例中，晶片可在分開後被放置或鍵合到裝載晶圓304。例如，操作510的晶粒研磨製程可在晶圓上放置晶片之後執行。例如，在研磨製程期間，裝載晶圓304及分開的晶片之間的熔合鍵合可抵抗分開的晶片的位移。
如參閱圖13的半導體晶片400、420、1204所進一步的描述，半導體裝置1200可包含在各種相對定向的半導體晶片400、420、1204。例如，在一些實施例中，半導體晶片400、420連接到裝載晶圓304，其內連部分104面對裝載晶圓304。半導體晶片100的內連部分104及基板部分102可共同形成晶片的側壁。該側壁可藉由分開操作來界定，如操作505的鋸切或蝕刻。例如，側壁及藉由至少一個分開的晶片所覆蓋的裝載晶圓304的表面的相應部分可形成一個小於90度的角度。操作505的子操作，像方法500的其他操作一樣，可在不同時間執行。例如，鋸切操作可分開晶片，此後可將晶片鍵合到裝載晶圓304。此後，蝕刻操作可進一步分開晶片以界定側壁的輪廓。
該方法500繼續到沉積延伸到晶片側壁上方的介電填充材料306的操作520。圖10說明沿著半導體晶片100的側壁而沉積介電填充材料306的示範例。例如，沉積操作可在晶片間間距110中形成介電質。在一些實施例中，單一沉積操作可沉積介電填充材料306。在一些實施例中，一系列的操作可形成沉積的介電填充材料306，或以其他方式形成介電層。例如，可在3DIC封裝的各組成晶片上方形成介電層。至少在晶片側壁上方延伸的介電填充材料306的部分可被平面化，例如藉由CMG/P操作。沿著側壁的介電填充材料306可依照根據本揭露的側壁的角度經歷較小的或減少的開裂。
對應於操作505，圖6說明晶圓602的兩個半導體晶片100（例如，晶圓602基本上由例如為矽基板的基板部分102所組成）。晶片的內連部分104是藉由金屬及介電材料的交替沉積及移除所形成。例如，介電層可藉由遮罩有選擇地施加光阻劑，且被蝕刻以形成可被金屬填充的開口，例如藉由CVD製程。因此，金屬的表面可藉由CMG/P製程而平面化。另一介電層可根據CVD製程形成，且在一些實施例中，可被齊平（leveled），如根據CMG/P製程。這種製程可交替以形成所需數量的層。
邊界線604可為晶圓602的兩個半導體晶片100界定中心線。另一保持線（keep out line）606可進一步界定基板部分102或內連部分104的保留部分。例如，保持線606可界定切割鋸（dicing saw）的劃線邊界（scribe line boundary），或以其他方式意欲移除的區域，例如藉由一或多個蝕刻劑（例如濕式蝕刻劑或電漿蝕刻劑)。在相對於邊界線604的保持線606之外的位置，可為兩個半導體晶片100中的各者形成密封環202，例如金屬密封環202(未描繪)。密封環202可圍繞各半導體晶片100的橫向周邊延伸，使得根據半導體晶片的剖面圖，密封環202橫向鍵合(bound)半導體晶片100的其他結構。例如，基板部分102及內連部分104的主動表面(例如，電路)可形成在半導體晶片100的藉由密封環202橫向限定的部分內。一或多個導電結構可設置在密封環202內(未描繪)，例如將半導體晶片100的主動表面為內連、或電性、機械或熱連接到連接結構，其例如凸塊、球狀物或通孔(例如連接到垂直堆疊的半導體晶片的TSV 418)。
對應於操作510，圖7說明圖6的兩個半導體晶片100，該半導體晶片100具有在其之間所形成的晶片間間距110。例如，半導體晶片100可在晶圓602的基板部分102的連續部分(contagious portion)702處保持附接。基板部分102的非連續(noncontiguous)部分可被分開，例如藉由晶粒鋸或蝕刻操作。各半導體晶片100的基板部分102或內連部分104的輪廓可藉由晶粒鋸或蝕刻操作來界定。例如，晶粒鋸可分開半導體晶片100，且隨後的一或多個蝕刻操作可界定各半導體晶片100的輪廓。
內連蝕刻操作(例如，氧化蝕刻操作)可蝕刻內連部分104。例如，內連部分104可在分開基板部分102之前被蝕刻，或者基板部分102可在蝕刻內連部分104之前被選擇性地遮蔽。蝕刻氣體可包含碳氟化合物(CxFY)基的氣體Cx、Fy在不同的無線電頻率(RF)功率下，例如在0-3kW之間。溫度可在0°-500℃之間。腔室磁化(chamber magnetization)可在1mT到10T之間。腔室條件，如溫度或射頻功率可影響觀察到的等向性蝕刻的程度(即可界定內連部分104的側壁的輪廓)。此外，可根據內連部分104的一或多個介電材料來調整內連蝕刻操 作。例如，可根據不同的蝕刻氣體或腔室條件來蝕刻一或多個極端低介電常數介電質。
基板蝕刻操作(例如，矽蝕刻操作)可蝕刻該基板部分102。例如，在形成內連部分104之前可蝕刻基板部分102，或者在蝕刻基板部分102之前可選擇性地遮蔽該內連部分104。蝕刻製程可為波希製程(Bosch process)，其係被選擇為至少在一定程度上是等向性的，或者蝕刻製程可實質上是非等向性的，且電漿離子入射角可被調整以界定半導體晶片的側壁的輪廓。蝕刻氣體可包含碳氟化合物(CXFX)基的氣體或SFX(例如，六氟化硫)。循環次數可從0-100萬次。循環時間可從1ms到1000秒。SFX與CXYX的比例，聚合物形成的時間(例如，碳氟化物聚合物)，可界定基板部分102的側壁的輪廓。例如，增加或減少側壁的橫向蝕刻可分別界定側壁的較淺或較陡的輪廓。正如已討論過的(例如，關於圖1至圖3)，相對於垂直側壁，輪廓的坡度可導致開裂的減少或與開裂的減少有相關。
圖8說明圖7的兩個半導體晶片100為倒置且放置在晶粒帶804之上。在一些實施例中，半導體晶片100可被放置在熔合鍵合膜210、雷射可脫膠膜或其他膜210上，除了或代替晶粒帶804。如所描述的，半導體晶片100被分開。這種分開可藉由圖9所描述的另一描述的技術來執行，其可暴露基板的上表面802。半導體晶片100的倒置可使半導體晶片100之間的距離在晶粒帶804的近端減少，從而可減少或消除在其之上形成的介電材料的開裂。
對應於操作515，圖9說明放置在裝載晶圓304之上的半導體晶片100。半導體晶片100可放置在裝載晶圓304之上，例如直接或隨後轉移到晶粒框架，例如將膜黏附(adhere)到半導體晶片100。該膜或另一種中間材料可組態為將半導體晶片100鍵合到另一半導體晶片100或鍵合到裝載晶圓304。基板部分102可薄化，例如藉由研磨晶圓。研磨可移除基板部分102的連續部分，或暴露一或多個混合鍵合接點，如銅接點（未描繪）。例如，研磨可暴露基板的上表面802，這可能暴露嵌入基板的銅接點。
對應於操作520，圖10說明在半導體晶片100之上沉積的介電填充材料306。介電填充材料306可沿著晶片的側壁延伸。側壁-晶片接合可包含在第一角度106的第一側壁接合部分1004，以及在第二角度108的第二側壁接合部分1006，第二角度108與第一角度106不同。介電填充材料306可根據CVD製程沉積，接著齊平以建立介電上表面1002，或者根據其他技術或方法而沉積。相對於在具有垂直側壁的半導體晶片100之上形成的介電填充材料306，介電填充材料306可表現出減少的開裂或空隙。介電上表面1002或其一部分可延伸到基板上表面802之上，或與之共用。
圖11a、圖11b、圖11c和圖11d說明半導體晶片100在不同製造階段的俯視圖。特別是，圖11a說明沿著晶圓602的上表面設置的半導體晶片100的俯視圖。例如，圖11a可描繪出與圖6或圖7的剖面圖相對應的俯視圖。第一切割線1102可描繪出圖6或圖7的半導體晶片100的橫向部分。圖11b說明在晶粒帶804上翻轉的半導體晶片100的俯視圖，該晶粒帶804設置在框架之上。例如，圖11b可描繪出與圖8的剖面圖相對應的俯視圖。第二切割線1104可描繪出圖8的半導體晶片100的橫向部分。圖11c說明設置在裝載晶圓304之上的半導體晶片100的俯視圖。例如，圖11c可描繪對應於圖9的剖面圖的俯視圖。第三切割線1106可描繪圖9的半導體晶片100的橫向部分。圖11d說明設置在裝載晶圓304之上的半導體晶片100的俯視圖。例如，圖11d可描繪出對應於圖10的剖面圖的俯視圖。第四條切割線1108可描繪出圖10的半導體晶片100的橫向部分。
圖12說明根據一些實施例的半導體裝置1200。中間材料302如混合鍵合膜210可將裝載晶圓304與第一層半導體晶片400分開。例如，中間材料302可介於裝載晶圓304及第一層半導體晶片400的中間。在本揭露的一些描述中，為使圖式清晰，可不用描繪一或多個中間材料302。這樣的省略並不意味著是限制性的。例如，半導體裝置1200可包含在一或多個接合處的多層的中間材料302。中間材料302可形成一或多個材料的中間層，如熔合鍵合膜210、混合鍵合膜210、晶粒附接膜210，或其他用於暫時或永久鍵合的層。例如，可採用滑脫式（slide-off）或雷射可脫膠膜210來暫時附接到裝載晶圓304。如圖10的公開內容所描述的那樣，可沉積介電填充材料306，沿著第一層半導體晶片400的側壁延伸。一或多個包含介電填充材料306的另一層可在半導體裝置1200的各層的一或多個晶片之上形成。在一些實施例中，半導體裝置1200的刨削（planing）可減少半導體裝置1200的基板部分的厚度，以暴露用於與半導體裝置1200的另一層鍵合的金屬墊（例如，混合鍵合）。一或多個另一中間材料層302可在上表面1202之上形成。第二層半導體晶片420可設置在由中間材料302形成的另一層之上。第二層半導體晶片420可為或類似於圖4的第二層半導體晶片420。實質上由諸如矽的半導體所組成的虛擬晶片1204可設置在第一層半導體晶片400之上。虛擬晶片1204可缺少密封環、或內連部分，或可包含具有比第一層半導體晶片400或第二層半導體晶片420更少層數的內連部分。例如，虛擬晶片1204可在另一個半導體晶片100的連接器結構或主動表面之間按規定路線發出訊號（route signals）。
可在第二層半導體晶片420之上形成（例如，沉積）介電填充材料306。介電填充材料306可齊平以形成其大致光滑的上表面。半導體裝置1200的第二層的介電填充材料306可為與半導體裝置1200的第一層相同的介電填充材料306，或者可與之不同。在一些實施例中，介電填充材料306可在半導體裝置1200的複數個層之上形成。例如，用於半導體裝置1200的第一及第二層的介電填充材料306可在放置第二層半導體晶片420及虛擬晶片1204之後沉積。例如，中間材料302可有選擇地在第一層半導體晶片400之上形成，以便介電填充材料306可覆蓋其側壁。根據側壁的幾何形狀，介電填充材料306的開裂可沿著半導體晶片400、420（包含虛擬晶片1204）的橫向邊緣減少。
如所描繪的，第二層半導體晶片420的橫向密封環部分410、412（例如，金屬密封環）設置在第一層半導體晶片400的密封環橫向部分406、408（例如，金屬密封環）的橫向尺寸內（例如，被圍繞）。例如，左下密封環406為橫向延伸超出左上密封環410第一距離1206；右下密封環408為橫向延伸超出右上密封環412第二距離1208。雖然只描述一個剖面，但上密封環可藉由下密封環橫向鍵合。例如，密封環之間的距離可大於或等於零（例如，可為約1 µm）。第一層半導體晶片400及第二層半導體晶片420的橫向極端（lateral extremes）之間的橫向距離，或其他相鄰垂直層的橫向距離可大於或等於零（例如，可為約1 µm）。同一位準的晶片，例如第二層半導體晶片420及虛擬晶片1204的橫向位移可大於或等於零（例如，可為約30 µm）。
圖13說明第一層半導體晶片400及第二層半導體晶片420或虛擬晶片1204之間的鍵合。半導體晶片400、420、1204的鍵合可為在晶圓級（wafer level）。在這種晶圓級的鍵合中，分別在其上形成一或多個半導體晶片400、420、1204的晶圓被鍵合在一起，然後被鋸切或電漿蝕刻成晶片。另外，鍵合可用晶片級（chip level）執行。一或多個半導體晶片400、420、1204可被鍵合在晶粒上。例如，第二層半導體晶片420或虛擬晶片1204可被鋸切或電漿蝕刻，此後在各自的第一層半導體晶片400從晶圓上分開之前被鍵合到第一層半導體晶片400。
第一裝載晶圓304及第二裝載晶圓1302可鍵合該半導體裝置1200。第一裝載晶圓304及第二裝載晶圓1302可接收半導體晶片100，例如第一層半導體晶片400、第二層半導體晶片420及虛擬晶片1204。晶片中的各者都可從晶圓上切下或包含在晶圓上。在一些實施例中，裝載晶圓304、1302的厚度可大於由其裝載的晶片或晶圓的厚度。例如，第一裝載晶圓304及第二裝載晶圓1302可組態為對第一層半導體晶片400及第二層半導體晶片420施加壓力，例如在有壓力、真空或溫度控制環境（例如退火）或類似情況下。鍵合可為F2F、F2B或B2B。例如，至少一個晶片的內連部分104可面對其裝載晶圓304、1302。各種裝載晶圓304、1302可包含晶粒對齊標記1304，以控制半導體晶片400、420、1204或相對於半導體晶片400、420、1204的另一裝置（例如，連接器終端）的放置。
圖14說明一或多個裝載晶圓的移除，例如圖10的第一裝載晶圓304的移除。在一些實施例中，可移除第二裝載晶圓1302。第一裝載晶圓304的移除可包含分開用於將裝載晶圓304附接到半導體裝置1200的滑脫式或雷射可脫膠膜210。第一裝載晶圓304的移除可顯露一或多個連接墊或其他導電元件。例如，導電元件可與另一個連接墊或半導體晶片400、420的一或多個基板部分402、422的主動表面為電性連接。導電元件可建構為附接到另一個半導體晶片100，例如另一個3DIC、插接器、或單一晶片晶粒。導電元件可建構為接收連接器1402，如微凸塊、受控塌陷晶片連接（controlled collapse chip connection）（C4）凸塊、其他晶片連接（C2）凸塊或柱（pillar）、或墊。連接器1402可建構為連接到半導體裝置1200的另一部分，如半導體晶片（例如，另一3DIC）、中介體、或單一晶片晶粒。
圖15說明相對於圖7至圖11所揭露的半導體裝置1200的替代實施例。例如，第一層半導體晶片400可在連續的晶圓602上，其中第一層半導體晶片400中的各者都藉由邊界線604而劃定。諸如第二層半導體晶片420或虛擬晶片1204等切塊的晶片可附接到晶圓602。第二層半導體晶片420及第一層半導體晶片400可在F2F組態中定向。可移除第二裝載晶圓1302，以顯露一或多個連接墊或其他導電元件，以連接到半導體裝置1200的另一部分，或接收半導體裝置1200的上表面的連接器1402。
根據一或多個實施例，圖14及圖15的特徵可單獨或組合地採用。例如，在一些實施例中，連接器1402可形成在第一層半導體晶片400上(例如，在將與其連接的晶圓602薄化之後)。事實上，本揭露的各種實施例可用本揭露的其他實施例，或本領域已知的實施例來替代。
圖16a、圖16b及圖16c描述根據一些實施例的各種半導體裝置1200，其具有設置在裝載晶圓304之上的第一層半導體裝置400及第二層半導體晶片420。半導體裝置1200包含垂直相鄰的半導體晶片400、420的密封環部分之間的各種橫向間距。這樣的間距可用於另一晶片，如第三層半導體晶片100，附加的第二層半導體晶片420，以及類似的晶片。僅為簡單明瞭，圖16a、圖16b和圖16c說明第一層半導體晶片400的最右邊的邊緣及第一層半導體晶片400的最右邊的密封環部分408中的各者都橫向延伸到第二層半導體晶片420的最右邊的密封環部分412之外。根據一些實施例，第一層半導體晶片400及第二層半導體晶片420的最右邊的密封環408、412或最右邊的邊緣的各種定向可類似於其左邊的邊緣而調整。
特別是，上層級晶片的單獨的晶片邊緣或密封環及晶片邊緣的組合可延伸到下層級之外，如圖16a中所描述的，其中第二層半導體晶片420的最左邊的邊緣及其最邊的密封環410中的各者延伸到第一層半導體晶片400的最邊的邊緣(及其最邊的密封環406)之外。上層晶片的單獨的晶片邊緣或密封環及晶片邊緣的組合可與下層晶片重疊，如圖16b所描述的，其中第二層半導體晶片420的最邊的邊緣及其最邊的密封環410中的各者分別與第二層半導體晶片420的最邊的邊緣及其最邊的密封環406重疊。下層晶片的單獨的晶片邊緣或密封環及晶片邊緣的組合可延伸到上層晶片之外，如圖16c所描述的，其中第一層半導體晶片400的最左邊緣及其最邊的密封環406中的各者都延伸到第二層半導體晶 片420的最左邊緣(及其最邊的密封環406)之外。晶片邊緣輪廓(例如，側壁)可形成以避免沿著所描述的每個實施例的開裂。
圖17至圖19描述一系列示例性半導體裝置1700、1800、1900。例如，所描述的任一晶片可為虛擬晶片，如間隔件或中介體，或者可沿著其基板部分的表面含有電路。各種晶片的側壁可具有垂直的輪廓、向內傾斜的輪廓、或向外傾斜的輪廓。側壁輪廓可在晶片的不同部分之間變化，例如在基板部分及內連部分之間。晶片可配置成F2F組態、F2B組態或B2B組態。例如，多層級裝置可由其各自的內連部分的任何面(facing)組合而形成。雖然沒有描述，設置在上晶片的橫向極端內的裝置的密封環可設置在下晶片的密封環的一些或全部橫向極端內。裝載基板1702可為用於鍵合半導體裝置1700、1800、1900的各種半導體晶片100的一或兩個裝載基板中的一者。各種半導體晶片100可藉由密封膠(例如，介電質)而機械連接、熱連接、或電性連接，或藉由各晶片之間的鍵合。所描述的裝置是非限制性的；它們的特徵可被省略、替換、添加、修改或組合以形成各種3DIC。各晶片的各橫向邊緣都可與介電質相接。各橫向邊緣(例如，側壁)可包含輪廓，用以減少介電質的開裂。例如在圖2中所描述，第一層半導體晶片400、第二層半導體晶片420或第三層半導體晶片100可在面向側壁的內部及外部包含傾斜的輪廓。
現在參閱圖17，根據一些實施例，提供半導體裝置1700的示例性剖面圖。第一半導體晶片1704係連接到多個連接器1402。第二半導體晶片1706及第三半導體晶片1708係橫向設置在第一半導體晶片1704的極端。雖然未描繪，第二半導體晶片1706及第三半導體晶片1708的橫向極端可設置在第一半導體晶片1704的橫向極端內，且在垂直於所描繪的平面中。裝載基板1702係連接到第二半導體晶片1706及第三半導體晶片1708。
現在參閱圖18，根據一些實施例，提供半導體裝置1800的示例性剖面圖。第一半導體晶片1802係連接到多個連接器1402。第二半導體晶片1804及第三半導體晶片1806為垂直地堆疊在第一半導體晶片1802之上。第四半導體晶片1808係設置在第二半導體晶片1804及第三半導體晶片1806之上。第二半導體晶片1804及第三半導體晶片1806之間的間距可在約30 µm及約500 µm之間。例如，該間距可為約50 µm。
現在參閱圖19，根據一些實施例，提供半導體裝置1900的示例性剖面圖。第一半導體晶片1902係連接到多個連接器1402。第二半導體晶片1904被第一半導體晶片1902橫向鍵合，並垂直堆疊在第一半導體晶片1902之上。第三半導體晶片1906被第二塊半導體晶片1904橫向鍵合，並垂直堆疊在第二半導體晶片1904之上。
圖20描述根據一些實施例的半導體裝置2000，包含3DIC 2002及其他晶片。3DIC 2002可執行各種功能（例如，邏輯晶粒，如圖形、I/O或處理器晶粒）。3DIC 2002可邏輯、熱、機械或電性與半導體裝置2000的一或多個附加晶片相接。例如，3DIC 2002可藉由第一單調晶片（monolithic chip）2004及第二單調晶片2006所鍵合。在一些實施例中，單調晶片2004、2006可被另一個3DIC晶片所取代。單調晶片2004、2006可為記憶體晶片、IPD、邏輯晶片、射頻晶片、電力傳輸網路晶片、或類似晶片。3DIC 2002及一或多個其他晶片2004、2006可連接到中介體2008，其可在一或多個晶片2002、2004、2006之間形成內連，或者將一或多個晶片2002、2004、2006連接到終端連接器2010，如C2球狀物。與終端連接器2010的連接可包含中間連接，例如凸塊下金屬層（under bump metallurgy layer；UBM）。
3DIC 2002包含第一半導體晶片2012及第二半導體晶片2014。3DIC還可包含介電填充材料306，用以界定3DIC 2002的橫向尺寸。例如，第一半導體晶片2012及3DIC 2002的橫向極端之間的距離2018可大於約1 µm（例如，約10 µm及約100 µm之間）。第二半導體晶片2014及3DIC 2002的橫向極端之間的距離2016可大於1約 µm（例如，在約10 µm及約100 µm之間）。第二半導體晶片2014及3DIC 2002的橫向極端之間的距離2018係描繪為大於第二半導體晶片2014及3DIC 2002的橫向極端之間的距離2016。這樣的描述並不意味著是限制性的。例如，距離2016、2018可相等，或者任一距離可為更大。根據本揭露的側壁坡度，可避免在所描繪的3DIC 2002，及其他晶片2004、2006之間出現開裂。
第一半導體晶片2012與橫向接合3DIC 2002的另一晶片2004的橫向極端之間的距離2020可大於約30 µm（例如，在約50 µm及約500 µm之間）。第二半導體晶片2014與橫向接合3DIC 2002的另一晶片2004的橫向極端之間的距離2022可大於約30 µm（例如，在約50 µm及約500 µm之間）。這些尺寸可根據劃線寬度來界定，其中劃線寬度可根據晶粒鋸或蝕刻製程、或可接受的良率來界定。例如，窄的劃線可根據晶片分開製程或藉由拒絕未能滿足所界定的劃線的晶片來實現。
圖21說明根據一些實施例的半導體裝置2000的進一步描述。提供這樣的描述僅僅是為了說明相對於圖20的一個示例性替代實施例，而非意欲限制性。如圖所示，3DIC 2002可沿著半導體裝置2000的邊緣所設置。根據一些實施例，3DIC 2002可在整個半導體裝置2000中設置，例如在另一個橫向位置，或另一個垂直位置（例如半導體裝置2000的另一層）。例如，相對於圖20的描述，3DIC 2002可設置在其他晶片2004、2006之上。事實上，各種實施例可包含一或多個3DIC 2002設置在其各種位置中。根據本揭露的側壁坡度，可避免在所描述的3DIC 2002及其他晶片2004之間，或沿著半導體裝置2000的外邊緣出現開裂。
在本揭露的一態樣，揭露一種半導體裝置。該半導體裝置可包含第一半導體晶片，其具有彼此相對的第一表面及第二表面。該半導體裝置可包含設置在第一半導體晶片之上的第二半導體晶片。該半導體晶片可包含彼此相對的第三表面及第四表面。第二半導體晶片的第三表面可面對第一半導體晶片的第二表面。介電填充材料可包含複數個部分。複數個部分中的第一部分可接觸第一半導體晶片的第一側壁。多個部分中的第二個部分可與第二半導體晶片的第二側壁接觸。介電填充材料的第一及第二部分可具有寬度，該寬度以相應朝向該第一半導體晶片的該第一表面之深度的增加而減少。
在本揭露的另一態樣，揭露一種半導體裝置。該半導體裝置可包含第一半導體晶片。該第一半導體晶片可具有彼此相對的第一表面及第二表面。該半導體裝置可包含設置在第一半導體晶片之上的第二半導體晶片。第二半導體晶片可垂直鍵合到第一半導體晶片。第二半導體晶片可包含彼此相對的第三表面及第四表面。第二半導體晶片的第三表面可面對第一半導體晶片的第二表面。第一半導體晶片可包含從第二表面延伸到第一表面的第一側壁。第一表面及第一側壁之間的第一角度可小於90度。第二半導體晶片可包含從第四表面延伸到第三表面的第二側壁。第三表面及第二側壁之間的第二角度可小於90度。
在本揭露的另一態樣，揭露一種用於製造半導體裝置的方法。該方法可包含在半導體基板上形成多個晶片。這些晶片可共用相同的半導體基板。該方法可包含將晶片彼此分開。分開的晶片中的各者可包含半導體基板的相應部分及相應的內連部分。該方法可包含將分開的晶片中的至少一者鍵合到裝載晶圓，其內連部分面對裝載晶圓。半導體基板的相應部分及分開的晶片的相應內連部分可共同形成側壁。該側壁及裝載晶圓的表面的相應部分可被至少一分開的晶片覆蓋，以形成小於90度的角度。該方法可包含沉積沿著至少一分開的晶片的側壁延伸的介電填充材料。
如本文所述，用詞「約」及「近似」通常指所述值的正負10%。例如，約0.5將包含0.45及0.55、約10將包含9至11、約1000將包含900至1100。
上述內容概述幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各態樣。本技術領域中具有通常知識者應認識到，他們可很容易地將本揭露內容作為設計或修改其他製程及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神及範圍，他們可在不偏離本揭露的精神及範圍的情況下對本文進行各種改變、替換及改動。
100: 半導體晶片 102: 基板部分 104: 內連部分 106: 第一角度 108: 第二角度 110: 晶片間間距 202: 密封環 204: 導電結構 206: 頂部晶片邊緣 210: 膜/熔合鍵合膜/混合鍵合膜/雷射可脫膠膜/晶粒附接膜 302: 中間材料 304: 裝載晶圓/第一裝載晶圓 306: 介電填充材料
308:第一坡度
310:第二坡度
400:第一層半導體晶片/半導體晶片
402:基板部分
404:內連部分
406:密封環部分/密封環/最左邊的密封環
408:密封環部分/最右邊的密封環部分
410:最左邊的密封環部分/密封環部分/密封環
412:最右邊的密封環部分/密封環部分/密封環
414:懸垂距離
416:重疊距離
418:TSV
420:第二層半導體晶片/半導體晶片
422:基板部分
424:內連部分
505:操作
510:操作
515:操作
520:操作
602:晶圓
604:邊界線
606:保持線
702:連續部分
802:上表面/基板上表面
804:晶粒帶
1002:介電上表面
1004:第一側壁接合部分
1006:第二側壁接合部分
1102:第一切割線
1104:第二切割線
1106:第三切割線
1108:第四條切割線
1200:半導體裝置
1202:上表面
1204:半導體晶片/虛擬晶片
1206:第一距離
1208:第二距離
1302:第二裝載晶圓/裝載晶圓
1304:晶粒對齊標記
1402:連接器
1700:半導體裝置
1702:裝載基板
1704:第一半導體晶片
1706:第二半導體晶片
1708:第三半導體晶片
1800:半導體裝置
1802:第一半導體晶片
1804:第二半導體晶片
1806: 第三半導體晶片 1808: 第四半導體晶片 1900: 半導體裝置 1902: 第一半導體晶片 1904: 第二半導體晶片 1906: 第三半導體晶片 2000: 半導體裝置 2002: 3DIC/晶片 2004: 第一單調晶片/單調晶片/晶片 2006: 第二單調晶片/單調晶片/晶片 2008: 中介體 2010: 終端連接器 2012: 第一半導體晶片 2014: 第二半導體晶片 2016: 距離 2018: 距離 2020: 距離 2022: 距離 099: Z軸
當與所附圖式一起閱讀時，從以下的詳細描述中可最佳地理解本揭露的各態樣。應注意的是，根據業界的標準實務，各種特徵未按比例繪製。事實上，為了討論清楚，各種特徵的尺寸可任意增減。
圖1是根據一些實施例的半導體晶片的剖面圖的示範例。
圖2是根據一些實施例的圖1的半導體晶片的詳細視圖。
圖3是根據一些實施例的設置在裝載晶圓（carry wafer）之上的半導體晶片的剖面圖的例子。
圖4是根據一些實施例的第一層半導體晶片之上的第二層半導體晶片的例子。
圖5是根據一些實施例的用於製造半導體裝置的方法的示例流程圖。
圖6、圖7、圖8、圖9和圖10說明根據一些實施例，以圖5的方法在各個製造階段期間所製造的示例半導體裝置的剖面圖。
圖11、圖11a、圖11b、圖11c和圖11d說明根據一些實施例，以圖5的方法在各個製造階段期間所製造的示例半導體裝置的俯視圖。
圖12、圖13、圖14和圖15圖說明根據一些實施例的各種製造階段期間的示例半導體裝置的剖面圖。
圖16a、圖16b和圖16c是根據一些實施例的三維積體電路（3DIC）半導體裝置的例子。
圖17是根據一些實施例的三維積體電路（3DIC）半導體裝置的例子。
圖18是根據一些實施例的三維積體電路（3DIC）半導體裝置的另一個例子。
圖19是根據一些實施例的三維積體電路（3DIC）半導體裝置的又一個例子。
圖20是根據一些實施例的包含至少一個三維積體電路（3DIC）的多晶片半導體裝置（multi-chip semiconductor）。
圖21是根據一些實施例的多晶片半導體裝置，包含至少一個三維積體電路（3DIC）。
100:半導體晶片
102:基板部分
104:內連部分
106:第一角度
108:第二角度
110:晶片間間距
099:Z軸

Claims (10)

  1. 一種半導體裝置，包含：一第一半導體晶片，具有彼此相對的一第一表面及一第二表面；一第二半導體晶片，設置在第一半導體晶片之上，且具有彼此相對的一第三表面及一第四表面，其中該第二半導體晶片的該第三表面為面對該第一半導體晶片的該第二表面；以及一介電填充材料，具有複數個部分，該複數個部分中的至少一第一部分接觸該第一半導體晶片的一第一側壁，且該複數個部分中的至少一第二部分接觸該第二半導體晶片的一第二側壁；其中，該介電填充材料的該第一部分及該第二部分中的各者具有一寬度，該寬度以相應朝向該第一半導體晶片的該第一表面之深度的增加而減少。
  2. 如請求項1所述的半導體裝置，其中該第一半導體晶片及該第二半導體晶片通過一或多個混合鍵合層而彼此鍵合。
  3. 如請求項1所述的半導體裝置，進一步包含沿著該第一半導體晶片的該第一表面所形成的複數個連接器結構。
  4. 如請求項1所述的半導體裝置，其中該第一半導體晶片具有圍繞其一周邊的一第一金屬密封環，該第二半導體晶片具有圍繞其一周邊的一第二金屬密封環。
  5. 一種半導體裝置，包含：一第一半導體晶片，具有彼此相對的一第一表面及一第二表面；以及一第二半導體晶片，設置在該第一半導體晶片上方，垂直鍵合到該第一半導體晶片，且具有彼此相對的一第三表面及一第四表面，其中該第二半導體晶片的該第三表面為面對該第一半導體晶片的該第二表面； 其中該第一半導體晶片具有一第一側壁，其從該第二表面延伸到該第一表面，該第一表面及該第一側壁之間的一第一角度小於90度，以及其中該第二半導體晶片具有一第二側壁，其從該第四表面延伸到該第三表面，該第三表面及該第二側壁之間的一第二角度小於90度。
  6. 如請求項5所述的半導體裝置，進一步包含一或多個混合鍵合層，其插設在該第二表面及該第三表面之間。
  7. 如請求項5所述的半導體裝置，其中該第一半導體晶片具有圍繞其一周邊的一第一金屬密封環，該第二半導體晶片具有圍繞其一周邊的一第二金屬密封環。
  8. 如請求項5所述的半導體裝置，進一步包含複數個連接器結構，沿著該第一半導體晶片的該第一表面而形成。
  9. 一種製造半導體裝置的方法，包含：形成複數個晶片在一半導體基板上，其中該複數個晶片共用相同的半導體基板；將該複數個晶片彼此分開，其中該分開的晶片各具有該半導體基底的相應部分及相應的一內連部分；鍵合該分開的晶片中的至少一者到一裝載晶圓，使其內連部分面對該裝載晶圓，其中該半導體基板的該相應部分及該至少一分開的晶片的該相應內連部分共同形成一側壁，且其中該側壁及該裝載晶圓的一表面的一相應部分藉由該至少一分開的晶片覆蓋形成小於90度的一角度；及沉積一介電填充材料，沿著該至少一分開的晶片的該側壁延伸。
  10. 如請求項9所述的方法，其中將該複數個晶片彼此分開的該步驟包含： 執行至少一第一蝕刻製程，以將該分開的晶片的該各別的內連部分彼此分開；以及執行至少一第二蝕刻製程，以將該分開的晶片的該半導體基板的各別的部分彼此分開。
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