CN117174666A - 半导体封装及其制造方法 - Google Patents

Abstract

本申请提供了半导体封装及其制造方法。一种半导体器件，包括第一第二半导体芯片，第一半导体芯片具有彼此相对的第一表面和第二表面。半导体器件可以包括第二半导体芯片，第二半导体芯片具有彼此相对的第三表面和第四表面。第二半导体芯片的第三表面可以面对第一半导体芯片的第二表面。电介质填充材料的第一部分可以与第一半导体芯片的第一侧壁接触。电介质填充材料的第二部分可以与第二半导体芯片的第二侧壁接触。电介质填充材料的第一部分和第二部分可以具有宽度，该宽度随朝向第一半导体芯片的第一表面的深度增加而相应减小。

Description

半导体封装及其制造方法

技术领域

本公开总体涉及半导体技术领域，更具体地涉及半导体封装及其制造方法。

背景技术

由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。在很大程度上，集成密度的这种提高来自于最小特征尺寸的反复减小(例如，使半导体工艺节点向亚纳米节点收缩)，这允许更多的元件集成到给定区域中。随着近来对小型化、更高速度和更大带宽以及更低功耗和等待时间的需求的增长，对半导体管芯的更小和更具创造性的封装技术的需求增长。

发明内容

根据本申请的一方面，提供一种半导体器件，包括：第一半导体芯片，具有彼此相对的第一表面和第二表面；第二半导体芯片，设置在第一半导体芯片上方并且具有彼此相对的第三表面和第四表面，其中第二半导体芯片的第三表面面向第一半导体芯片的第二表面；以及电介质填充材料，具有多个部分，多个部分中的至少第一部分与第一半导体芯片的第一侧壁接触，并且多个部分中的至少第二部分与第二半导体芯片的第二侧壁接触；其中电介质填充材料的第一部分和第二部分中的每一者具有宽度，该宽度随朝向第一半导体芯片的第一表面的深度增加而相应减小。

根据本申请的另一方面，提供一种半导体器件，包括：第一半导体芯片，具有彼此相对的第一表面和第二表面；以及第二半导体芯片，设置在第一半导体芯片上方，在竖向方向上键合到第一半导体芯片，并且具有彼此相对的第三表面和第四表面，其中第二半导体芯片的第三表面面向第一半导体芯片的第二表面；其中第一半导体芯片具有从第二表面延伸到第一表面的第一侧壁，第一表面与第一侧壁之间的第一角度小于90度，并且其中第二半导体芯片具有从第四表面延伸到第三表面的第二侧壁，第三表面与第二侧壁之间的第二角度小于90度。

根据本申请的又一方面，提供一种用于制造半导体器件的方法，包括：在半导体衬底上形成多个芯片，其中多个芯片共享同一半导体衬底；将多个芯片彼此分离，其中分离的芯片中的每一者具有半导体衬底的相应部分和相应互连部分；将分离的芯片中的至少一个分离的芯片键合到承载晶圆，其中其互连部分面向承载晶圆，其中至少一个分离的芯片的半导体衬底的相应部分和相应互连部分共同形成侧壁，并且其中侧壁与承载晶圆的被至少一个分离的芯片覆盖的表面的相应部分形成小于90度的角度；以及沉积电介质填充材料，电介质填充材料沿至少一个分离的芯片的侧壁延伸。

附图说明

当结合附图阅读下面的具体描述时，得以从下面的具体描述中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的半导体芯片的横截面视图的示例。

图2是根据一些实施例的图1的半导体芯片的详细视图。

图3是根据一些实施例的设置在承载晶圆上的半导体芯片的横截面视图的示例。

图4是根据一些实施例的第一层半导体芯片上方的第二层半导体芯片的示例。

图5是根据一些实施例的用于制造半导体器件的方法的示例流程图。

图6、图7、图8、图9和图10示出了根据一些实施例的由图5的方法制造的示例半导体器件在各个制造阶段期间的横截面视图。

图11a、图11b、图11c和图11d示出了根据一些实施例的由图5的方法制造的示例半导体器件在各个制造阶段期间的顶视图。

图12、图13、图14和图15示出了根据一些实施例的示例半导体器件在各个制造阶段期间的横截面视图。

图16a、图16b和图16c是根据一些实施例的三维集成电路(3DIC)半导体器件的示例。

图17是根据一些实施例的三维集成电路(3DIC)半导体器件的示例。

图18是根据一些实施例的三维集成电路(3DIC)半导体器件的另一示例。

图19是根据一些实施例的三维集成电路(3DIC)半导体器件的又一示例。

图20是根据一些实施例的包括至少一个三维集成电路(3DIC)的多芯片半导体器件。

图21是根据一些实施例的包括至少一个三维集成电路(3DIC)的多芯片半导体器件。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了元件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中示出的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其它方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。对“或”的引用可被解释为包含性的，使得使用“或”描述的任何术语可指示单个、多于一个和所有描述的术语中的任一个。

随着半导体技术的进一步发展，已出现封装的半导体器件(例如，三维集成电路(3DIC))作为进一步减小半导体器件的物理尺寸的有效替代方案。在封装的(例如，堆叠的)半导体器件中，诸如逻辑、存储器、处理器电路等的有源电路被制造在不同的半导体晶圆或管芯上。两个或更多个这些半导体芯片可以并排安装或彼此堆叠以进一步减小半导体器件的形状因数。

可以在多个半导体芯片上形成诸如密封剂的电介质材料。密封剂可以机械地固定半导体管芯，例如用于其各个工艺步骤或应用。密封剂还可以为一个或多个半导体管芯提供散热。例如，密封剂可以在诸如逻辑芯片的高功率芯片和诸如存储器管芯的低功率芯片之间提供热互连。密封剂可以与散热片或其它半导体封装材料形成热或机械接合。各个半导体芯片之间的距离可以沿着器件的z轴变化。例如，用以分离或限定一个或多个半导体芯片的侧壁的管芯锯切或等离子体蚀刻可以是各向异性的，使得在晶圆或管芯翻转时，侧壁的上部可向外倾斜，使得随着z轴在向下方向上行进，侧壁进一步横向延伸。在一个或多个这种芯片之间形成的边界在基部比在上表面更宽。可以从上表面沉积电介质。然而，根据一些电介质沉积方法，芯片之间相对较窄的开口可导致电介质材料中应力的累积，例如由于基于芯片间间隙的下部被其上部阻塞而形成空隙。空隙可导致热导率降低。空隙和其它应力可导致电介质破裂，这可进一步影响热导率或降低芯片之间的绝缘或芯片的机械固定。

本公开涉及限定芯片(例如，用于半导体器件的3DIC的内部芯片)的轮廓。该轮廓可以减少封装芯片的电介质材料的破裂。可以根据管芯锯切轮廓或蚀刻工艺来限定轮廓。例如，可以根据第一等离子体蚀刻工艺限定芯片的互连部分的轮廓，并且可以根据第二等离子体蚀刻工艺限定芯片的衬底部分的轮廓。在形成电介质时，根据半导体器件的朝向，等离子体蚀刻工艺可以是各向同性或各向异性的。等离子体蚀刻可以限定芯片的侧壁的轮廓，使得在将引入电介质材料的方向上芯片间间隔可以更宽。每个半导体芯片可以包括密封环，该密封环可以设置在竖向方向上相邻的芯片的密封环的横向边界内。各种芯片可根据混合或熔融键合工艺键合，使得任何数目的在竖向方向或水平方向间隔开的芯片可以形成多芯片器件，该多芯片器件可并入到包括一个或多个额外有源或无源器件的半导体器件中。可以减小半导体器件的表面粗糙度或尖锐边缘，以减小在电介质中形成的应力。例如，蚀刻工艺可导致半导体器件的一个或多个特征的约1nm的最小半径，这可进一步减少电介质材料的破裂。

参考图1，描绘了半导体芯片100的详细视图。半导体芯片100可以从半导体晶圆切割。例如，半导体芯片100可以由管芯锯切以形成芯片间间隔110。芯片间间隔110的尺寸或轮廓可以通过一个或多个蚀刻工艺来调整，如关于例如图7进一步论述的。对于半导体芯片100的一个或多个边缘，芯片间间隔110的间隔或轮廓可以是一致的。例如，具有四个面向横向的侧面的半导体芯片100可以对于每个面向横向的侧面具有相同的轮廓，或者每个面向横向的侧面邻接另一半导体芯片100。

每个半导体芯片100包括衬底部分102和互连部分104，例如氧化物部分。衬底部分102可以是或者可以包括单晶硅，例如从单晶硅晶圆切割或以其它方式从单晶硅晶圆得到的单晶硅。衬底部分102可以是或者可以包括本征硅，或者可以包括穿硅通孔(TSV)或诸如n型或p型掺杂剂的掺杂剂。例如，衬底部分102的表面可以包括用于集成电路的n阱和p阱。n阱和p阱可以沿衬底的表面或通过互连部分104连接。例如，互连部分104可以包括互连衬底部分102的表面的金属化层。互连部分104可以包括穿氧化物通孔(TOV)，以互连互连部分104的各层或连接到诸如通孔结构、凸起或引线接合焊盘的连接器结构。互连部分104的每一层可以包括电介质材料，例如未掺杂的硅玻璃、低k或极低k电介质、或二氧化硅。这些层可以是连续的，或者可以由在这些电介质层间形成的蚀刻停止层(诸如氮化硅、碳化硅等)、硬掩模层或另一种材料来定界。

衬底部分102和互连部分104的轮廓可以沿z轴099倾斜。例如，衬底部分102可以根据第一角度106逐渐变细，使得各个半导体芯片100的衬底部分102之间的芯片间间隔110的宽度沿着z轴099减小。互连部分104可以根据第二角度108逐渐变细，使得各个半导体芯片100的互连部分104之间的芯片间间隔110的宽度沿z轴099减小。第一角度106可以等于第二角度108，大于第二角度108，或小于第二角度108。第一角度106或第二角度108可以小于90°。因此，芯片间间隔110的轮廓可沿z轴099(例如，在正z轴099或负z轴099方向行进)单调减小。该轮廓可应用于半导体芯片100的通常平行于z轴099的每一面。可以选择这种角度以避免或减少沿所描绘的半导体芯片100的横向边缘的破裂。

图2示出了图1的半导体芯片100的更详细的视图。衬底部分102被示出为具有第一角度106。并且更详细地，互连部分104被示出为具有第二角度108。例如，顶部芯片边缘206可以具有约1nm或更大的半径。半导体芯片100的其它特征可具有类似的半径或表面粗糙度的其它标记。例如，可采用等离子体蚀刻工艺的最大循环时间以及可增加工艺的相应最小循环计数以控制半导体芯片100的侧壁的表面粗糙度。例如，顶部芯片边缘206可避免尖锐边缘，该尖锐边缘可能在形成于顶部芯片边缘206周围的电介质填充材料中引起应力(例如，因为这样的应力可导致与顶部芯片边缘206接合的电介质内的破裂或者空隙或不连续性的其它形成)。可以在半导体芯片100的上表面上方沉积一个或多个膜210，例如熔融键合膜210或混合键合膜210。膜210可以包括氧氮化硅(SiO_xN_y)或二氧化硅(SiO₂)。膜210可以将半导体芯片100键合到另一半导体芯片100或承载晶圆(未描绘)。顶部芯片边缘206的半径可以包括膜210或互连部分104的半径。

互连部分104可以包括密封环202，密封环202围绕半导体芯片100的周边。例如，所描绘的密封环202的横截面视图可以完全或基本上围绕该器件的周边延伸。互连部分104可以包括一个或多个导电结构204，该一个或多个导电结构204将衬底部分102的表面电连接到半导体芯片100的表面。例如，导电结构204可以互连衬底部分102或其焊盘，或者将衬底部分102或其焊盘连接到半导体芯片100的端子，例如凸起或球。例如，凸起或球可被配置为将芯片连接到半导体器件的另一元件，例如具有有源表面的另一半导体芯片100、集成无源器件(IPD)、插入器、或多芯片管芯的另一元件，例如将器件连接到印刷电路板(PCB)的端子。

图3示出了设置在承载晶圆304上的两个半导体芯片100。半导体芯片100可以来自相同的晶圆或不同的晶圆。例如，可以从分离的晶圆拾取半导体芯片100，以放置在承载晶圆304上。半导体芯片100可以是相同类型的半导体芯片100，或不同类型的半导体芯片100。例如，半导体芯片100可以包括一个或多个逻辑芯片、存储器芯片或传感器芯片。

半导体芯片100可以放置在承载晶圆304上，由中间材料302分开。中间材料302可以是与膜210相同的材料。例如，中间材料302可以是熔融键合膜210。半导体芯片100可以相对于图1的半导体芯片100倒置。例如，半导体芯片100可以在放置到承载晶圆304上之前或在放置到承载晶圆304上之后翻转。芯片间间隔110的轮廓因此被倒置。芯片间间隔110可具有随着z轴099在负z方向上行进而减小的宽度(例如，“V”或“U”形芯片间间隔110)。半导体芯片100的侧壁的第一部分可以具有第一斜率308，并且半导体芯片100的侧壁的第二部分可以具有第二斜率310。第二斜率310可以不同于第一斜率308。例如，第一斜率308可以大于第二斜率310。根据各种实施例，第一斜率308和第二斜率310的相对陡度可减少沿其设置的电介质的破裂。例如，斜率可以限定减小的芯片间间隔110下降速率，这可以避免可导致破裂的空隙或应力的形成。

电介质填充材料306可沉积到芯片间间隔110中。电介质填充材料306可从上表面沉积，例如通过化学气相沉积(CVD)工艺。第一斜率308和第二斜率310可以减少电介质材料中的空隙或应力累积。例如，芯片间间隔110的相对较小宽度可在芯片间间隔110的相对较宽部分之前用电介质填充材料306填充。半导体芯片100的特征的减小的表面粗糙度可以进一步减小电介质填充材料306中的应力或空隙的累积。

图4示出了在第一层半导体芯片400上方放置了第二层半导体芯片420。第一层半导体芯片400或第二层半导体芯片420中的每一个可以是或源自图1至图3的半导体芯片100。例如，第一层半导体芯片400和第二层半导体芯片420可以源自相同或不同的半导体晶圆(例如，硅晶圆)。虽然仅仅为了图4的清楚起见而有描绘，但是一个或多个中间层可以在第一层半导体芯片400和第二层半导体芯片420之间；在第一层半导体芯片400和承载晶圆304之间；或者在第二层半导体芯片420的上表面上方。可以在第一层半导体芯片400和第二层半导体芯片420之间设置一个或多个连接结构，例如凸起结构或无凸起键合结构。例如，连接结构可以被配置为将第一层半导体芯片400或第二层半导体芯片420彼此集成(例如，键合)，或者集成(例如，键合)到承载晶圆304。例如，键合可以是混合键合、熔融键合、直接键合、电介质键合、金属键合、焊锡接点(例如，微凸起)等。

连接结构可以包括一个或多个铜互连，例如TSV 418，以互连各个半导体芯片400、420。例如，TSV 418可被配置为电互连半导体芯片400、420的各互连部分404、424的电路或在键合工艺之后机械键合一个或多个芯片或晶圆。可以沿着第二层半导体芯片420的衬底部分422的上表面设置另外的连接结构。例如，连接结构可被配置用于临时连接(例如，连接到承载晶圆304)或永久连接(例如，根据诸如混合键合、熔融键合、直接键合、电介质键合、金属键合、焊锡接点(例如，微凸起)等的键合工艺)。

第一层半导体芯片400的互连部分404面向承载晶圆304，如图4所描绘的。第二层半导体芯片420的互连部分424面向第一层半导体芯片400的衬底部分402。这种结构可以称为面对背(face-to-back，F2B)朝向，而“面(face)”是指互连部分404的表面，而“背(back)”是指衬底部分402的表面。在一些实施例中，半导体芯片100可以根据其他结构来布置。例如，半导体芯片100可以按面对面(F2F)朝向或背对背(B2B)朝向布置。例如，第一层半导体芯片400和第二层半导体芯片420可以是定向为F2F或B2B，或者另一半导体芯片100(例如，第三层半导体芯片100)可以相对于第一层半导体芯片400或第二层半导体芯片420定向为F2F或B2B。如本文所述，半导体芯片100是指隔离的半导体芯片；对诸如第一层半导体芯片400、第二层半导体芯片420等的半导体芯片的其它引用可以指半导体器件中采用的一个或多个半导体芯片(例如，可以包含相同或不同的电路，可以从相同或不同的晶圆得到，或者可以具有相同或不同的尺寸)。此外，如图12至图18所示，可以在半导体芯片100上方横向设置多个半导体芯片100。

所描绘的第一层半导体芯片400的横截面包括最左边的密封环部分406和最右边的密封环部分408。所描绘的第二层半导体芯片420的横截面可以包括最左边的密封环部分410和最右边的密封环部分412。所描绘的密封环部分406、408、410、412可以是围绕一个或多个半导体芯片400、420的周边的基本上连续的金属密封环的部分。第二层半导体芯片420的密封环的全部或一部分可以相对于第二层半导体芯片420的密封环突出。例如，示出了突出距离414，其由具有周边的第一层半导体芯片400的密封环和所述周边外的第二层半导体芯片420的密封环之间的横向距离限定。第二层半导体芯片420的密封环的全部或一部分可以横向设置在第一层半导体芯片400的密封环的周边内。例如，重叠距离416被描绘为由具有周边的第一层半导体芯片400的密封环和所述周边内的第二层半导体芯片420的密封环之间的横向距离限定。突出距离414或重叠距离416可以是零、正数或负数。例如，突出距离414可以等于或小于零或小于约-1μm。重叠距离416可以等于或大于零或大于约1μm。根据第一层半导体芯片400和第二层半导体芯片420的各个位置，可以减少或消除设置在其上的电介质的破裂。例如，第一层半导体芯片400和第二层半导体芯片420的侧壁的组合斜率可以避免沿着包括第一层半导体芯片400和第二层半导体芯片420的半导体器件的侧壁形成的电介质中的应力或空隙的累积。

图5示出了根据本公开的各种实施例的用于形成半导体器件的示例方法500的流程图。应当注意，方法500仅仅是示例，并不旨在限制本公开。因此，应理解，图5的方法500的操作顺序可以改变，可在图5的方法500之前、期间和之后提供额外的操作，且本文中仅简要描述一些其它操作。通过方法500制造的这种半导体器件可以包括一个或多个元件，如关于图6至图13所讨论的。因此，方法500的操作有时将结合图6至图13作为说明性示例来讨论。

方法500开始于操作505，在半导体衬底上形成半导体芯片100。例如，可以在图6的衬底部分102的上有源表面上(互连部分104可以连接到衬底部分102的上有源表面)形成芯片。例如，方法500可以包括沿着半导体衬底的上表面形成有源表面。可以在有源表面上方形成一系列金属化层。金属化层以及封装金属的电介质体可以被称为半导体器件的互连部分。第一金属化层(有时称为第零层或M0)可以包括一个或多个端接垫以将半导体器件的一部分(例如，其p阱、n阱或栅极)电连接到半导体器件的其它层。可以形成一系列交替的通孔结构和横向导电结构，其中通孔结构在竖向方向连接半导体器件的各层，横向导电结构横向连接半导体器件的各部分。每一层可以包括电介质部分，该电介质部分封装该层的金属。可以在形成金属部分之前或之后形成电介质部分。例如，可以在电介质层中形成的开口中沉积金属(例如，图3的电介质填充材料306)，或者可以在金属中形成的开口中形成电介质材料。诸如蚀刻停止层的中间层可以分离互连部分(例如，图1至图3的互连部分104)的各层。

半导体可以包括一个或多个TSV 418。例如，可以通过定向蚀刻来蚀刻硅以形成开口(例如，竖向各向异性蚀刻，诸如Bosch工艺，其一个示例参考图7进一步描述)。可以在TSV418上方沉积氧化物以避免衬底与金属之间的扩散。例如，可以采用CVD工艺(例如，原子层沉积)来使氧化物与TSV 418侧壁接合。随后的工艺可以用金属填充开口。例如，ALD工艺可以用金属对开口进行接种，并且随后的覆镀(例如，电镀)和化学或机械研磨或抛光(CMG/P)工艺可以分别填充开口和平面化半导体器件的上表面。TSV 418可连接到半导体器件的衬底的有源表面或半导体器件的互连部分104的层处的端接垫。因此，TSV 418可电连接到半导体器件的一个或多个信号，使得操作515的键合可以电连接设置在竖向方向间隔开的半导体芯片100上的电路。例如，TSV 418可以直接与铜柱、微凸起或其它中间连接器连接。

方法500继续到操作510，将半导体芯片100彼此分离。例如，图7描绘了半导体芯片100通过芯片间间隔110的示例分离。可以通过切割、蚀刻或研磨工艺的任意组合来分离芯片。例如，管芯锯切可以分离所有或部分半导体芯片100。作为管芯锯切的补充或替代，可以通过诸如湿法或干法(例如等离子体蚀刻)的蚀刻工艺来分离芯片。例如，等离子体蚀刻工艺可以在相邻的半导体芯片100之间形成“V”或“U”形分离。等离子体蚀刻工艺可以在衬底部分102和互连部分104之间变化，例如通过根据半导体器件的上表面对蚀刻工艺进行排序，或者掩蔽衬底部分102或互连部分104(例如，通过选择性地将蚀刻停止层施加到衬底部分102或互连部分104之一)。

在一些实施例中，蚀刻或锯切操作可以将半导体芯片100彼此完全分离。在一些实施例中，蚀刻或锯切操作可以将半导体芯片100彼此部分地分离，如图7所描绘的。例如，管芯锯切可以将晶圆的第一竖向部分分隔开，而不对晶圆的第二竖向部分进行分隔，使得半导体芯片100可以被移动、翻转或以其它方式处理为有一个或多个半导体芯片100的侧面被暴露的晶圆。例如，图8描绘了管芯带上的经翻转半导体芯片100，管芯带可以设置在诸如源管芯框架的框架上方(例如所描绘的管芯带804及其框架)。在图7与图8之间，可以根据半导体芯片400、420的倒置来理解操作510。随后的管芯(例如，晶圆)研磨操作可以去除第二竖向部分以完成半导体芯片100的分离。管芯研磨操作可以暴露一个或多个TSV 418，使得TSV418(或应用于其上的中间连接器)可以连接到另一半导体芯片100(例如，分离的芯片或晶圆的芯片)。

方法500继续到操作515，将分离的芯片中的至少一个键合到承载晶圆304，其中其互连部分104面向承载晶圆304。如关于例如图9和图12进一步讨论的，分离的芯片可以通过管芯带、熔融键合膜210、激光可去键合(de-bondable)膜210、真空或其它机械接口连接到承载晶圆304。分离的芯片可以相对于承载晶圆304的一个或多个芯片对准标记而放置。在一些实施例中，芯片可以在其分离之后被放置或键合到承载晶圆304。例如，可以在将芯片放置在晶圆上之后执行操作510的管芯研磨工艺。例如，承载晶圆304和分离的芯片之间的熔融键合可以抵抗在研磨工艺期间分离的芯片的位移。

如参考图13的半导体芯片400、420、1204进一步描述的，半导体器件1200可以包括各种相对朝向的半导体芯片400、420、1204。例如，在一些实施例中，半导体芯片400、420连接到承载晶圆304，其互连部分104面向承载晶圆304。半导体芯片100的互连部分104和衬底部分102可以共同形成芯片的侧壁。侧壁可以通过分离操作(例如，操作505的锯切或蚀刻)来限定。例如，侧壁与承载晶圆304的由至少一个分离的芯片覆盖的表面的相应部分可以形成小于90度的角度。操作505的子操作，类似于方法500的其它操作，可以在不同时间执行。例如，锯切操作可以分离芯片，这些芯片此后可以键合到承载晶圆304。蚀刻操作此后可以进一步分离芯片以限定侧壁的轮廓。

方法500继续到操作520，沉积电介质填充材料306，该电介质填充材料306在芯片的侧壁上方延伸。图10描绘了电介质填充材料306沿半导体芯片100的侧壁的这种沉积的示例。例如，沉积操作可以在芯片间间隔110中形成电介质。在一些实施例中，单个沉积操作可以沉积电介质填充材料306。在一些实施例中，一系列操作可以形成电介质填充材料306的沉积，或者以其它方式形成电介质层。例如，可以在3DIC封装的每个组成芯片上方形成电介质层。在芯片的侧壁上方延伸的电介质填充材料306的至少一部分可以被平坦化，例如通过CMG/P操作。根据本公开，沿侧壁的电介质填充材料306可以根据侧壁的角度经受较少或减少的破裂。

对应于操作505，图6示出了晶圆602的两个半导体芯片100(例如，晶圆602主要由诸如硅衬底的衬底部分102组成)。芯片的互连部分104通过交替地沉积和去除金属和电介质材料来形成。例如，电介质层可以通过掩模将光致抗蚀剂选择性地施加到其上，并且光致抗蚀剂被蚀刻以形成开口，开口可以用金属填充(例如通过CVD工艺)。此后可以通过CMG/P工艺使金属的表面平坦化。另一电介质层可以根据CVD工艺形成，并且在一些实施例中，可以例如根据CMG/P工艺被整平。这种工艺可以交替进行以形成所需数量的层。

边界线604可以限定晶圆602的两个半导体芯片100的中心线。另外的隔离线606可以进一步限定衬底部分102或互连部分104的被保留的部分。例如，隔离线606可以限定用于切割锯切的划线边界或者以其它方式要例如通过一种或多种蚀刻剂(例如，湿法蚀刻剂或等离子体蚀刻剂)去除的区域。可以在相对于边界线604而言超出隔离线606的位置处为两个半导体芯片100中的每一个形成密封环202，例如金属密封环202(未描绘)。密封环202可以围绕每个半导体芯片100的横向周边延伸，使得根据半导体芯片的横截面视图，密封环202横向限定半导体芯片100的其它结构。例如，衬底部分102和互连部分104的有源表面(例如，电路)可以形成在半导体芯片100的由密封环202横向限定的部分内。一个或多个导电结构可以设置在密封环202内(未描绘)，例如用于互连半导体芯片100的有源表面，或者用于以电、机械或热的方式连接到诸如凸起、球或通孔(例如，TSV 418，用于连接到在竖向方向堆叠的半导体芯片)的连接结构。

对应于操作510，图7示出了图6的两个半导体芯片100，半导体芯片100之间形成有芯片间间隔110。例如，半导体芯片100可以保持在晶圆602的衬底部分102的接触部分702处附接在一起。衬底部分102的非接触部分可以被分离，例如通过管芯锯切或蚀刻操作。各个半导体芯片100的衬底部分102或互连部分104的轮廓可以由管芯锯切或蚀刻操作来限定。例如，管芯锯切可以分离半导体芯片100，并且随后的一个或多个蚀刻操作可以限定各个半导体芯片100的轮廓。

互连蚀刻操作(例如，氧化物蚀刻操作)可以蚀刻互连部分104。例如，可以在分离衬底部分102之前蚀刻互连部分104，或者可以在蚀刻互连部分104之前选择性地掩蔽衬底部分102。蚀刻气体可以包括处于不同的射频(RF)功率(例如在0-3kW之间)的基于碳氟化合物(C_xF_y)的气体C_x、F_y。温度可以在0℃-500℃的范围内。腔室磁化强度可以在1mT至10T的范围内。诸如温度或RF功率的腔室条件可影响观察到的各向同性蚀刻的程度(即，可限定互连部分104的侧壁的轮廓)。此外，可以根据互连部分104的一种或多种电介质材料来调整互连蚀刻操作。例如，可以根据不同的蚀刻气体或腔室条件来蚀刻一种或多种极低k电介质。

衬底蚀刻操作(例如，硅蚀刻操作)可以蚀刻衬底部分102。例如，可以在形成互连部分104之前蚀刻衬底部分102，或者可以在蚀刻衬底部分102之前选择性地掩蔽互连部分104。蚀刻工艺可以是Bosch工艺，其被选择为至少在某种程度上是各向同性的，或者蚀刻工艺可以是基本上各向异性的，并且可以调整等离子体离子入射角以限定半导体芯片的侧壁的轮廓。蚀刻气体可包括基于碳氟化合物(C_XF_X)的气体或SF_X(例如，六氟化硫)。循环计数可以在0至1百万个循环之间变化。循环时间可以从1ms变化到1000秒。SF_X与C_XY_X的比例、用于聚合物形成(例如，氟碳聚合物)的时间可以限定衬底部分102的侧壁的轮廓。例如，增大或减少侧壁的横向蚀刻可以分别限定侧壁的较浅或较陡的轮廓。如已经讨论的(例如，关于图1至图3)，相对于竖直的侧壁，轮廓的陡度可以引起破裂减少或与破裂减少相关。

图8示出了倒置并放置在管芯带804上的图7的两个半导体芯片100。在一些实施例中，除了管芯带804之外或代替管芯带804，半导体芯片100可以被放置在熔融键合膜210、激光可去键合膜210或其它膜210上。如所描绘的，半导体芯片100是分离的。这种分离可以通过由图9的描述进一步描述的技术来执行，这可以暴露衬底的上表面802。半导体芯片100的倒置可以使半导体芯片100之间的距离在接近管芯带804处减小，从而可以减小或消除在其上形成的电介质材料的破裂。

对应于操作515，图9示出了放置在承载晶圆304上的半导体芯片100。半导体芯片100可以放置在承载晶圆304上，例如直接地放置在承载晶圆304上或在转移到管芯框架(例如将膜粘附到半导体芯片100)之后放置在承载晶圆304上。该膜或另一中间材料可以被配置为将半导体芯片100键合到另一半导体芯片100或承载晶圆304。衬底部分102可以被减薄，例如通过研磨晶圆。研磨可以去除衬底部分102的接触部分，或暴露一个或多个混合键合触点，例如铜触点(未描绘)。例如，研磨可以暴露衬底的上表面802，其可以暴露嵌入在衬底中的铜触点。

对应于操作520，图10示出了沉积在半导体芯片100上的电介质填充材料306。电介质填充材料306可以沿着芯片的侧壁延伸。侧壁-芯片接合可以包括处于第一角度106的第一侧壁接合部分1004和处于不同于第一角度106的第二角度108的第二侧壁接合部分1006。电介质填充材料306可以根据CVD工艺沉积然后被整平以建立电介质上表面1002，或者根据其它技术或方法沉积。此电介质填充材料306相对于在具有竖直的侧壁的半导体芯片100上形成的电介质填充材料306而言可呈现减少的破裂或空隙。电介质上表面1002或其一部分可以在衬底上表面802上方延伸，或与其共享。

图11a、图11b、图11c和图11d示出了半导体芯片100在各个制造阶段期间的顶视图。具体地，图11a描绘了沿晶圆602的上表面设置的半导体芯片100的顶视图。例如，图11a可以描绘对应于图6或图7的横截面视图的顶视图。第一切割线1102可以描绘图6或图7的半导体芯片100的横向部分。图11b描绘了设置在框架上方的管芯带804上的经翻转的半导体芯片100的顶视图。例如，图11b可以描绘对应于图8的横截面视图的顶视图。第二切割线1104可以描绘图8的半导体芯片100的横向部分。图11c描绘了设置在承载晶圆304上方的半导体芯片100的顶视图。例如，图11c可以描绘对应于图9的横截面视图的顶视图。第三切割线1106可以描绘图9的半导体芯片100的横向部分。图11d描绘了设置在承载晶圆304上方的半导体芯片100的顶视图。例如，图11d可以描绘对应于图10的横截面视图的顶视图。第四切割线1108可以描绘图10的半导体芯片100的横向部分。

图12示出了根据一些实施例的半导体器件1200。诸如混合键合膜210的中间材料302可以将承载晶圆304与第一层半导体芯片400分离。例如，中间材料302可以在承载晶圆304和第一层半导体芯片400之间。在本公开的一些描绘中，为了图的清楚起见，可能未描绘一种或多种中间材料302。这种省略不意图是限制性的。例如，半导体器件1200可以在一个或多个接合处包括多层中间材料302。中间材料302可以形成一种或多种材料的中间层，例如熔融键合膜210、混合键合膜210、管芯附接膜210、或用于临时或永久键合的其它层。例如，可采用滑离或激光可去键合膜210来临时附接承载晶圆304。如图10的公开所描绘的，可沉积沿第一层半导体芯片400的侧壁延伸的电介质填充材料306。可以在半导体器件1200的各个层上的一个或多个芯片上方形成包括电介质填充材料306的一个或多个另外的层。在一些实施例中，半导体器件1200的平面化可以减小半导体器件1200的衬底部分的厚度，以暴露用于与半导体器件1200的另一层键合(例如，混合键合)的金属焊盘。可以在上表面1202上方形成中间材料302的一个或多个另外的层。第二层半导体芯片420可以设置在由中间材料302形成的另外的层上。第二层半导体芯片420可以是或类似于图4的第二层半导体芯片420。可以在第一层半导体芯片400上方设置虚设芯片1204，虚设芯片1204主要由诸如硅的半导体组成。虚设芯片1204可以没有密封环或互连部分，或者可以包括具有比第一层半导体芯片400或第二层半导体芯片420更少的层的互连部分。例如，虚设芯片1204可以在另一半导体芯片100的连接器结构或有源表面之间路由信号。

可以在第二层半导体芯片420上方形成(例如，沉积)电介质填充材料306。电介质填充材料306可以被整平以形成其大致平滑的上表面。用于半导体器件1200的第二层的电介质填充材料306可以是与半导体器件1200的第一层相同的电介质填充材料306，或者可以与其不同。在一些实施例中，可以在半导体器件1200的多个层上方形成电介质填充材料306。例如，可以在放置第二层半导体芯片420和虚设芯片1204之后沉积用于半导体器件1200的第一层和第二层的电介质填充材料306。例如，可以在第一层半导体芯片400上方选择性地形成中间材料302，使得电介质填充材料306可以覆盖其侧壁。根据侧壁几何形状，可以沿着包括虚设芯片1204的半导体芯片400、420的各个横向边缘减少电介质填充材料306的破裂。

如所描绘的，第二层半导体芯片420的横向密封环部分410、412(例如，金属密封环)设置在第一层半导体芯片400的密封环横向部分406、408(例如，金属密封环)的横向尺寸内(例如，被其围绕)。例如，左下密封环406横向延伸超过左上密封环410第一距离1206；右下密封环408横向延伸超过右上密封环412第二距离1208。尽管仅描绘了一个横截面，但是上密封环可以由下密封环横向地限定。例如，密封环之间的距离可以大于或等于零(例如，可以为约1μm)。第一层半导体芯片400与第二层半导体芯片420或其它在竖向方向相邻的层的横向末端之间的横向距离可以大于或等于零(例如，可以为约1μm)。同一水平的芯片(诸如第二层半导体芯片420和虚设芯片1204)的横向位移可以大于或等于零(例如，可以为约30μm)。

图13示出了第一层半导体芯片400和第二层半导体芯片420或虚设芯片1204之间的键合。半导体芯片400、420、1204的键合可以在晶圆级。在这种晶圆级键合中，分别形成有一个或多个半导体芯片400、420、1204的晶圆被键合在一起，然后被锯切或等离子体蚀刻成芯片。或者，可在芯片级执行键合。可以将一个或多个半导体芯片400、420、1204键合到管芯上。例如，第二层半导体芯片420或虚设芯片1204可以被锯切或等离子体蚀刻，然后键合到第一层半导体芯片400，之后将相应的第一层半导体芯片400从晶圆分离。

第一承载晶圆304和第二承载晶圆1302可以键合半导体器件1200。第一承载晶圆304和第二承载晶圆1302可以接收半导体芯片100，例如第一层半导体芯片400、第二层半导体芯片420和虚设芯片1204。每个芯片可以从晶圆切割或包括在晶圆上。在一些实施例中，承载晶圆304、1302可以具有比由其承载的芯片或晶圆更大的厚度。例如，第一承载晶圆304和第二承载晶圆1302可以被配置为向第一层半导体芯片400和第二层半导体芯片420施加压力，例如在存在压力、真空或温度控制环境(例如退火)等的情况下。键合可以是F2F、F2B或B2B。例如，至少一个芯片的互连部分104可以面向其承载晶圆304、1302。各种承载晶圆304、1302可以包括管芯对准标记1304以控制半导体芯片400、420、1204的放置或另一器件相对于半导体芯片400、420、1204(例如，连接器端子)的放置。

图14示出了一个或多个承载晶圆的去除，例如图10的第一承载晶圆304的去除。在一些实施例中，可以去除第二承载晶圆1302。第一承载晶圆304的去除可以包括用于将承载晶圆304附接到半导体器件1200的滑离或激光可去键合膜210的分离。去除第一承载晶圆304可以露出一个或多个连接焊盘或其它导电元件。例如，导电元件可以电连接到半导体芯片400、420的一个或多个衬底部分402、422的有源表面或另一连接焊盘。导电元件可以被配置为附接到另一半导体芯片100，例如另一3DIC、插入器或单个芯片管芯。导电元件可以被配置为接纳连接器1402，例如微凸起、受控塌陷芯片连接(C4)凸起、其它芯片连接(C2)凸起或柱、或焊盘。连接器1402可以被配置为连接到半导体器件1200的另一部分，例如半导体芯片(例如，另一3DIC)、插入器或单个芯片管芯。

图15示出了相对于由图7至图11公开的实施例的半导体器件1200的替代实施例。例如，第一层半导体芯片400可以在邻接的晶圆602上，其中第一层半导体芯片400中的每一个由边界线604限定。切割的芯片(诸如第二层半导体芯片420或虚设芯片1204)可以附接到晶圆602。第二层半导体芯片420和第一层半导体芯片400可以按F2F配置定向。可以去除第二承载晶圆1302，以露出一个或多个连接焊盘或其它导电元件，以连接到半导体器件1200的另一部分，或接纳半导体器件1200的上表面上的连接器1402。

根据一个或多个实施例，可以单独地或组合地采用图14和图15的特征。例如，在一些实施例中，连接器1402可以形成在第一层半导体芯片400上(例如，在减薄与其连接的晶圆602之后)。实际上，本公开的各种实施例可以用本文公开的或本领域已知的其它实施例替代。

图16a、图16b和图16c描绘了根据一些实施例的具有设置在承载晶圆304上方的第一层半导体器件400和第二层半导体芯片420的各种半导体器件1200。半导体器件1200包括在竖向方向相邻的半导体芯片400、420的密封环部分之间的各种横向间隔。这种间隔可以用于另外的芯片，例如第三层半导体芯片100、附加的第二层半导体芯片420等。仅为了简洁起见，图16a、图16b和图16c描绘了第一层半导体芯片400的最右边的边缘和第一层半导体芯片400的最右边的密封环部分408中的每一个，该最右边的密封环部分408横向延伸超过第二层半导体芯片420的最右边的密封环部分412。根据一些实施例，第一层半导体芯片400和第二层半导体芯片420的最右边的密封环408、412或最右边的边缘的各种朝向可以类似于其左边缘来调整。

具体地，上层芯片的单独的芯片边缘或上层芯片的密封环连同芯片边缘可以延伸超过下层，如图16a所描绘的，其中第二层半导体芯片420的最左边的边缘及其最左边的密封环410中的每一个延伸超过第一层半导体芯片400的最左边的边缘(及其最左边的密封环406)中的每一个。上层芯片的单独的芯片边缘或上层芯片的密封环连同芯片边缘可以与下层芯片重叠，如图16b所描绘的，其中第二层半导体芯片420的最左边的边缘和其最左边的密封环410中的每一个分别与第一层半导体芯片400的最左边的边缘和其最左边的密封环406重叠。下层芯片的单独的芯片边缘或下层芯片的密封环连同芯片边缘可以延伸超过上层，如图16c所描绘的，其中第一层半导体芯片400的最左边的边缘和其最左边的密封环406中的每一个延伸超过第二层半导体芯片420的最左边的边缘(及其最左边的密封环410)。可以形成芯片边缘轮廓(例如，侧壁)以避免沿着所描绘的实施例中的每一者破裂。

图17至图19描绘了一系列示例半导体器件1700、1800、1900。例如，所描绘的芯片中的任一者可以是虚设芯片，例如间隔件或插入器，或可沿着其衬底部分的表面含有电路。各个芯片的侧壁可以具有竖直轮廓、向内倾斜轮廓或向外倾斜轮廓。侧壁轮廓可以在芯片的各个部分之间变化，例如在衬底部分和互连部分之间变化。芯片可以设置为F2F配置、F2B配置或B2B配置。例如，多级器件可以由其各个互连部分的各面的任何组合形成。虽然未描绘，但是设置在靠上芯片的横向末端内的器件的密封环可以设置在靠下芯片的密封环的一些或全部横向末端内。承载衬底1702可以是用于键合半导体器件1700、1800、1900的各个半导体芯片100的两个承载衬底之一。各个半导体芯片100可以通过密封剂(例如，电介质)或通过各种芯片之间的键合而机械地热连接或电连接。所描绘的器件是非限制性的；它们的特征可以被省略、替换、添加、修改或组合以形成各种3DIC。每个芯片的每个横向边缘可以与电介质接合。每个横向边缘(例如侧壁)可以包括能够减少电介质的破裂的轮廓。例如，第一层半导体芯片400、第二层半导体芯片420或第三层半导体芯片100可以在其面向内部和面向外部的侧壁上包括倾斜轮廓，如图2所描绘的。

现在参考图17，提供了根据一些实施例的半导体器件1700的示例横截面视图。第一半导体芯片1704连接到多个连接器1402。第二半导体芯片1706和第三半导体芯片1708横向设置在第一半导体芯片1704的末端内。尽管未描绘，但是在与所描绘的平面垂直的平面中，第二半导体芯片1706和第三半导体芯片1708的横向末端可以设置在第一半导体芯片1704的横向末端内。承载衬底1702连接到第二半导体芯片1706和第三半导体芯片1708。

现在参考图18，提供了根据一些实施例的半导体器件1800的示例横截面视图。第一半导体芯片1802连接到多个连接器1402。第二半导体芯片1804和第三半导体芯片1806在竖向方向堆叠在第一半导体芯片1802上方。第四半导体芯片1808设置在第二半导体芯片1804和第三半导体芯片1806上方。第二半导体芯片1804和第三半导体芯片1806之间的间距可以在约30μm和约500μm之间。例如，该间距可以是约50μm。

现在参考图19，提供了根据一些实施例的半导体器件1900的示例横截面视图。第一半导体芯片1902连接到多个连接器1402。第二半导体芯片1904由第一半导体芯片1902横向限定并在竖向方向堆叠在第一半导体芯片1902上方。第三半导体芯片1906由第二半导体芯片1904横向限定并在竖向方向堆叠在第二半导体芯片1904上方。

图20描绘了根据一些实施例的包括3DIC 2002和其它芯片的半导体器件2000。3DIC 2002可以执行各种功能(例如，逻辑管芯，如图形、I/O或处理器管芯)。3DIC 2002可以逻辑地、热地、机械地或电地与半导体器件2000的一个或多个附加芯片接合。例如，3DIC2002可以由第一单片芯片2004和第二单片芯片2006限定。在一些实施例中，单片芯片2004、2006可以代替另一3DIC芯片。单片芯片2004、2006可以是存储器芯片、IPD、逻辑芯片、RF芯片、电力输送网络芯片等。3DIC 2002和一个或多个其它芯片2004、2006可以连接到插入器2008，插入器2008可以在一个或多个芯片2002、2004、2006之间形成互连，或者将一个或多个芯片2002、2004、2006连接到端接连接器2010(诸如C2球)。到端接连接器2010的连接可以包括中间连接，例如凸起下冶金层(UBM)。

3DIC 2002包括第一半导体芯片2012和第二半导体芯片2014。3DIC还可以包括电介质填充材料306以限定3DIC 2002的横向尺寸。例如，第一半导体芯片2012和3DIC 2002的横向末端之间的距离2018可以大于约1μm(例如，在约10μm和约100μm之间)。第二半导体芯片2014和3DIC 2002的横向末端之间的距离2016可以大于约1μm(例如，在约10μm和约100μm之间)。第一半导体芯片2012和3DIC 2002的横向末端之间的距离2018被描绘为大于第二半导体芯片2014和3DIC 2002的横向末端之间的距离2016。这种描述不是限制性的。例如，距离2016、2018可以相等或者任一距离可以更大。根据本文公开的侧壁斜率，在所描绘的3DIC2002和其它芯片2004、2006之间可以避免破裂。

第一半导体芯片2012与横向邻接3DIC 2002的另一芯片2004的横向末端之间的距离2020可以大于约30μm(例如，在约50μm与约500μm之间)。第二半导体芯片2014与横向邻接3DIC 2002的另一芯片2004的横向末端之间的距离2022可以大于约30μm(例如，在约50μm与约500μm之间)。尺寸可以根据划线宽度来限定，其中划线宽度可以根据管芯锯切或蚀刻工艺或可接受的良品率来限定。例如，可以根据芯片分离工艺或通过拒绝未满足所定义的划线的芯片来实现窄划线。

图21示出了根据一些实施例的半导体器件2000的进一步描绘。相对于图20，提供这样的描绘仅仅是为了示出示例替代实施例，而不意图是限制性的。如所描绘的，3DIC2002可以沿半导体器件2000的边缘设置。根据一些实施例，3DIC 2002可以在半导体器件2000的各处设置，例如设置在另一横向位置处或设置在另一竖向位置(例如，半导体器件2000的另一层)处。例如，3DIC 2002可以设置在其它芯片2004、2006上方，相对于图20的描述。实际上，各个实施例可以包括设置在其各个位置的一个或多个3DIC 2002。根据本文公开的侧壁斜率，在所描绘的3DIC 2002和其它芯片2004之间，或者沿半导体器件2000的外边缘，可以避免破裂。

在本公开的一个方面，公开了一种半导体器件。半导体器件可以包括具有彼此相对的第一表面和第二表面的第一半导体芯片。半导体器件可以包括设置在第一半导体芯片上方的第二半导体芯片。该半导体芯片可以包括彼此相对的第三表面和第四表面。第二半导体芯片的第三表面可以面向第一半导体芯片的第二表面。电介质填充材料可以包括多个部分。多个部分中的第一部分可以与第一半导体芯片的第一侧壁接触。多个部分中的第二部分可以与第二半导体芯片的第二侧壁接触。电介质填充材料的第一部分和第二部分可以具有宽度，该宽度随朝向第一半导体芯片的第一表面的深度增加而相应减小。

在本公开的另一方面，公开了一种半导体器件。半导体器件可以包括第一半导体芯片。第一半导体芯片可以具有彼此相对的第一表面和第二表面。半导体器件可以包括设置在第一半导体芯片上方的第二半导体芯片。第二半导体芯片可以在竖向方向上键合到第一半导体芯片。第二半导体芯片可以包括彼此相对的第三表面和第四表面。第二半导体芯片的第三表面可以面向第一半导体芯片的第二表面。第一半导体芯片可以包括从第二表面延伸到第一表面的第一侧壁。第一表面和第一侧壁之间的第一角度可以小于90度。第二半导体芯片可以包括从第四表面延伸到第三表面的第二侧壁。第三表面和第二侧壁之间的第二角度可以小于90度。

在本发明的又一方面中，公开了一种用于制造半导体器件的方法。该方法可以包括在半导体衬底上形成多个芯片。这些芯片可以共享同一半导体衬底。该方法可以包括将芯片彼此分离。每个分离的芯片可以包括半导体衬底的相应部分和相应互连部分。该方法可以包括将至少一个分离的芯片键合到承载晶圆，其中该至少一个分离的芯片的互连部分面向承载晶圆。分离芯片的半导体衬底的相应部分和相应互连部分可以共同形成侧壁。侧壁和承载晶圆的被至少一个分离的芯片覆盖的表面的相应部分可以形成小于90度的角度。该方法可以包括沉积电介质填充材料，该电介质填充材料沿至少一个分离的芯片的侧壁延伸。

如本文所使用的，术语“约”和“大约”通常意指所述值的正负10％。例如，约0.5将包括0.45和0.55，约10将包括9至11，约1000将包括900至1100。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和变更。

Claims (10)

1.一种半导体器件，包括：

第一半导体芯片，具有彼此相对的第一表面和第二表面；

第二半导体芯片，设置在所述第一半导体芯片上方并且具有彼此相对的第三表面和第四表面，其中所述第二半导体芯片的所述第三表面面向所述第一半导体芯片的所述第二表面；以及

电介质填充材料，具有多个部分，所述多个部分中的至少第一部分与所述第一半导体芯片的第一侧壁接触，并且所述多个部分中的至少第二部分与所述第二半导体芯片的第二侧壁接触；

其中所述电介质填充材料的所述第一部分和所述第二部分中的每一者具有宽度，所述宽度随朝向所述第一半导体芯片的所述第一表面的深度增加而相应减小。

2.根据权利要求1所述的半导体器件，其中，所述第一半导体芯片和所述第二半导体芯片通过一个或多个混合键合层彼此键合。

3.根据权利要求1所述的半导体器件，还包括沿所述第一半导体芯片的所述第一表面形成的多个连接器结构。

4.根据权利要求1所述的半导体器件，其中，所述第一半导体芯片具有围绕所述第一半导体芯片的周边的第一金属密封环，并且所述第二半导体芯片具有围绕所述第二半导体芯片的周边的第二金属密封环。

5.根据权利要求4所述的半导体器件，其中，所述第一金属密封环绕所述第二金属密封环。

6.根据权利要求4所述的半导体器件，其中，所述第一金属密封环的各部分和所述第二金属密封环的相应部分彼此对准。

7.根据权利要求4所述的半导体器件，其中，所述第二金属密封环的一部分在所述第一金属密封环内，并且所述第二金属密封环的剩余部分在所述第一金属密封环外。

8.根据权利要求1的半导体器件，进一步包括：

虚设芯片，主要由硅组成；

其中，所述虚设芯片也设置在所述第一半导体芯片上方，并且具有彼此相对的第五表面和第六表面，并且其中所述虚设芯片的所述第五表面面向所述第一半导体芯片的所述第二表面。

9.一种半导体器件，包括：

第一半导体芯片，具有彼此相对的第一表面和第二表面；以及

第二半导体芯片，设置在所述第一半导体芯片上方，在竖向方向上键合到所述第一半导体芯片，并且具有彼此相对的第三表面和第四表面，其中所述第二半导体芯片的所述第三表面面向所述第一半导体芯片的所述第二表面；

其中所述第一半导体芯片具有从所述第二表面延伸到所述第一表面的第一侧壁，所述第一表面与所述第一侧壁之间的第一角度小于90度，并且

其中所述第二半导体芯片具有从所述第四表面延伸到所述第三表面的第二侧壁，所述第三表面与所述第二侧壁之间的第二角度小于90度。

10.一种用于制造半导体器件的方法，包括：

在半导体衬底上形成多个芯片，其中所述多个芯片共享同一半导体衬底；

将所述多个芯片彼此分离，其中分离的芯片中的每一者具有所述半导体衬底的相应部分和相应互连部分；

将分离的芯片中的至少一个分离的芯片键合到承载晶圆，其中所述至少一个分离的芯片的互连部分面向所述承载晶圆，其中所述至少一个分离的芯片的所述半导体衬底的相应部分和所述相应互连部分共同形成侧壁，并且其中所述侧壁与所述承载晶圆的被所述至少一个分离的芯片覆盖的表面的相应部分形成小于90度的角度；以及

沉积电介质填充材料，所述电介质填充材料沿所述至少一个分离的芯片的侧壁延伸。