CN117116876A - C2w结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种C2W结构及其制造方法，所述C2W结构包括：第一半导体衬底；位于所述第一半导体衬底上的多个芯片；覆盖所述第一半导体衬底的介质层；以及，覆盖所述多个芯片和所述介质层的第二半导体衬底。能够极大地提高所形成的C2W结构的散热效果。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种C2W结构及其制造方法。
背景技术
随着微电子产业进入后摩尔时代，芯片结构向三维方向发展，以进一步满足高集成度、小尺寸和优异性能的需求。相比于晶圆-晶圆堆叠(wafer to wafer，W2W)，芯片-晶圆异质集成(chip to wafer，C2W)可以实现不同技术节点和不同尺寸芯片间的互连，具有灵活度高的优点。同时，C2W可以通过选择已知良好芯片(KGD，known good die)与晶圆进行键合，在多层芯片堆叠时可显著提升良率。C2W已成为3D-IC技术的一个重要发展方向。但是，现有的C2W结构还存在散热效果较差的问题。
发明内容
本发明的目的在于提供一种C2W结构及其制造方法，以解决现有的C2W结构散热效果较差的问题。
为了解决上述技术问题，本发明提供一种C2W结构，所述C2W结构包括：
第一半导体衬底；
位于所述第一半导体衬底上的多个芯片；
覆盖所述第一半导体衬底的介质层；以及，
覆盖所述多个芯片和所述介质层的第二半导体衬底。
可选的，在所述的C2W结构中，所述第二半导体衬底中形成有第一沟槽，所述第一沟槽自所述第二半导体衬底与所述多个芯片接触的第一表面延伸至所述第二半导体衬底中。
可选的，在所述的C2W结构中，所述第二半导体衬底中形成有多个所述第一沟槽，多个所述第一沟槽在第一方向与第二方向上呈网格状排布。
可选的，在所述的C2W结构中，所述第二半导体衬底中形成有多个所述第一沟槽，多个所述第一沟槽形成多个沟槽集合区，一个所述沟槽集合区对准一个所述芯片。
可选的，在所述的C2W结构中，所述第一沟槽中形成有金属层或者通有导热液体。
可选的，在所述的C2W结构中，所述第一沟槽的深度和宽度的比值介于1:1～2:1之间。
可选的，在所述的C2W结构中，所述介质层中形成有第二沟槽，所述第二沟槽自所述介质层与所述第二半导体衬底接触的第二表面延伸至所述介质层中。
可选的，在所述的C2W结构中，一个所述第二沟槽至少围绕一个所述芯片排布。
可选的，在所述的C2W结构中，所述介质层中形成有多个所述第二沟槽，各所述第二沟槽对应围绕各所述芯片排布。
本发明还提供一种C2W结构的制造方法，所述C2W结构的制造方法包括：
提供第一半导体衬底；
在所述第一半导体衬底上键合多个芯片；
在所述第一半导体衬底上覆盖介质层；以及，
在所述多个芯片和所述介质层上覆盖第二半导体衬底。
可选的，在所述的C2W结构的制造方法中，所述在所述多个芯片和所述介质层上覆盖第二半导体衬底的步骤包括：
提供第二半导体衬底；
在所述第二半导体衬底中形成第一沟槽，所述第一沟槽自所述第二半导体衬底的第一表面延伸至所述第二半导体衬底中；以及，
将所述第二半导体衬底覆盖至所述多个芯片和所述介质层上，其中，所述第一表面与所述多个芯片和所述介质层接触。
可选的，在所述的C2W结构的制造方法中，所述在所述第一半导体衬底上覆盖介质层的步骤包括：
形成介质层，所述介质层覆盖所述芯片暴露出的所述第一半导体衬底并延伸覆盖所述芯片表面；
去除所述芯片表面的所述介质层；以及，
在所述介质层中形成第二沟槽，所述第二沟槽自所述介质层的第二表面延伸至所述介质层中。
在本发明提供的C2W结构及其制造方法中，在多个芯片和介质层上覆盖第二半导体衬底，半导体衬底的散热效果是介质层的散热效果的数倍，从而能够极大地提高所形成的C2W(chip to wafer，芯片-晶圆异质集成)结构的散热效果。
附图说明
图1是本发明实施例的C2W结构的制造方法的流程示意图。
图2是本发明实施例的C2W结构的制造方法中在芯片表面以及芯片暴露出的第一半导体衬底上形成介质层的器件剖面示意图。
图3是本发明实施例的C2W结构的制造方法中去除芯片表面的介质层的器件剖面示意图。
图4是本发明实施例的C2W结构的制造方法中在介质层中形成第二沟槽的器件剖面示意图。
图5是本发明实施例的C2W结构的制造方法中提供第二半导体衬底的器件剖面示意图。
图6是本发明实施例的C2W结构的制造方法中在第二半导体衬底中形成第一沟槽的器件剖面示意图。
图7是本发明实施例的C2W结构的制造方法中在多个芯片和介质层上覆盖第二半导体衬底的器件剖面示意图。
图8是本发明实施例的C2W结构的制造方法中在介质层中形成第二沟槽的器件俯视示意图。
图9是本发明实施例的C2W结构的制造方法中在第二半导体衬底中形成第一沟槽的器件俯视示意图。
其中，附图标记说明如下：
100-第一半导体衬底；110-介质材料层；120-再布线层；200-芯片；300-介质层；310-第二沟槽；400-第二半导体衬底；410-第一沟槽；420-沟槽集合区。
具体实施方式
以下结合附图和具体实施例对本发明提出的C2W结构及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明使用的术语仅仅是出于描述特定实施方式的目的，而非旨在限制本发明。除非本申请文件中另作定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“上/上层”、“下/下层”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
请参考图1，其为本发明实施例的C2W结构的制造方法的流程示意图。如图1所示，在本申请实施例中，所述C2W结构的制造方法具体包括如下步骤：
步骤S10：提供第一半导体衬底；
步骤S20：在所述第一半导体衬底上键合多个芯片；
步骤S30：在所述第一半导体衬底上覆盖介质层；以及，
步骤S40：在所述多个芯片和所述介质层上覆盖第二半导体衬底。
进一步的，请结合参考图2至图9，其中，图2至图7是执行本发明实施例的C2W结构的制造方法所形成的器件剖面示意图；图8至图9是执行本发明实施例的C2W结构的制造方法所形成的器件俯视示意图。
如图2所示，首先，提供第一半导体衬底100，所述第一半导体衬底100的材质包括但不限于为硅、锗硅、碳硅、氮化镓、砷化镓，在本申请实施例中，所述第一半导体衬底100的材质为硅。
进一步的，所述第一半导体衬底100上可以形成有介质材料层110以及位于所述介质材料层110中的再布线层120。其中，所述介质材料层110的材质包括但不限于是氧化硅或者氮化硅。所述再布线层120的材质包括但不限于是铜。
接着，在所述第一半导体衬底100上键合多个芯片200，在本申请实施例中，具体采用混合键合或者熔融键合或者微凸块键合等本领域所知的键合工艺以在所述第一半导体衬底100上键合多个芯片200。其中，多个所述芯片200可以是功能相同的芯片，也可以是功能部分相同部分不同的芯片，还可以是功能完全不同的芯片。进一步的，多个所述芯片200可以是大小相同的芯片，也可以是大小部分相同部分不同的芯片，还可以是大小完全不同的芯片。如图2所示，在此示意性地示出了两个所述芯片200。所述芯片200可以包括半导体衬底以及形成在所述半导体衬底上的介质材料层，所述芯片200的材质包括但不限于为硅、锗硅、碳硅、氮化镓、砷化镓。
请继续参考图2，接着，形成介质层300，所述介质层300覆盖所述芯片200暴露出的所述第一半导体衬底100并延伸覆盖所述芯片200表面，即所述介质层300填充了所述芯片200周围的间隙并覆盖所述芯片200的表面。其中，所述介质层300的材质包括但不限于为氧化硅或者氮化硅。所述介质层300具有很好的隔离效果并且价格低廉、工艺简单，可以很好地填充在所述芯片200之间，覆盖所述芯片200暴露出的所述第一半导体衬底100的表面。但是所述介质层300的散热效果较差，不利于所形成的C2W结构的散热。
请参考图3，在本申请实施例中，接着，去除所述芯片200表面的所述介质层300。具体的，可以采用研磨工艺去除所述芯片200表面的所述介质层300，以暴露出所述芯片200并形成平坦的器件表面。优选的，可以采用多道研磨工艺。例如，可以先通过磨轮执行一道粗研磨工艺，以快速去除所述芯片200表面的大部分所述介质层300；接着，再通过化学机械研磨工艺执行一道细研磨工艺，以精细化地去除所述芯片200表面剩余的所述介质层300，得到高质量、平坦化的器件表面。
如图4所示，在本申请实施例中，进一步的，在所述介质层300中形成第二沟槽310，所述第二沟槽310自所述介质层300的第二表面延伸至所述介质层300中，在此，所述第二表面即为所述介质层300远离所述第一半导体衬底100的表面。进一步的，所述第二沟槽310的数量可以是一个，也可以是多个。
具体的，可以通过刻蚀工艺在所述介质层300中形成所述第二沟槽310。例如，可以先在所述介质层300上形成图形化的光阻层(图中未示出)；接着，以所述图形化的光阻层作为掩膜，刻蚀所述介质层300以形成所述第二沟槽310；接着，剥离所述图形化的光阻层。优选的，在所述介质层300中形成所述第二沟槽310之后，再次对器件表面执行化学机械研磨，以提高器件表面的膜层质量，便于后续工艺的执行，提高所形成的C2W结构的质量与可靠性。
请参考图8，其为本发明实施例的C2W结构的制造方法中在介质层中形成第二沟槽的器件俯视示意图。所述第二沟槽310在平行于所述第二表面的截面形状以及在垂直于所述第二表面的截面形状可以是本领域已知的任何形状，例如可以是直线形、折线形等。在本申请实施例中，示意性地示出了两个所述第二沟槽310，各所述第二沟槽310均呈方环形，两个所述第二沟槽310分别围绕两个所述芯片200设置，即在此，一个所述第二沟槽310围绕一个所述芯片200，另一个所述第二沟槽310围绕另一个所述芯片200。
在本申请的其他实施例中，所述第二沟槽310还可以设置成其他形状，以更利于各所述芯片300的散热。例如，所述第二沟槽310可以呈“8”字型，两个所述芯片200分别位于“8”字型的所述第二沟槽310的两个环内，也即一个所述第二沟槽310同时围绕两个所述芯片200排布。相应的，对于更多的所述芯片200，可以设置更多的环，以提高所述芯片200的散热效果。
在本申请的其他实施例中，多个所述第二沟槽310还可以有其他排布方式。例如所述第二沟槽310可以呈直线形，多个所述第二沟槽310可以沿着第一方向和/或第二方向并排设置，并形成多组第二沟槽组，在各所述芯片200的一侧或者多侧可以设置有一组所述第二沟槽组。
优选的，所述第二沟槽310的深度和宽度的比值介于1:1～2:1之间。例如，所述第二沟槽310的深度和宽度的比值可以是1:1；1.2:1；1.5:1；1.8:1或者2:1等。从而既可以提高所形成的C2W结构的散热效果，又能够便于所述第二沟槽310的形成。本申请中所述第二沟槽310的深度和宽度的比值还可以介于其他数值之间。
进一步的，所述第二沟槽310中可以形成有金属层，在此对应称为第二金属层。金属具有极佳的散热效果，在所述第二沟槽310中形成第二金属层，可以进一步提高所形成的C2W结构的散热效果。在本申请的其他实施例中，也可以后续在所述第二沟槽310中通入导热液体，所述导热液体例如可以是氟化液、纳米涂层剂等。具体的，可以在形成C2W结构时，留有导热液体口，所述导热液体口和所述第二沟槽310连通，经由所述导热液体口向所述第二沟通310通入液体。
接着，请参考图5，提供第二半导体衬底400，所述第二半导体衬底400的材质包括但不限于硅、锗硅、碳硅、氮化镓、砷化镓，在本申请实施例中，所述第二半导体衬底400的材质为硅。
在本申请的一实施例中，接着便可在所述多个芯片200和所述介质层300上覆盖所述第二半导体衬底400。优选的，所述第二半导体衬底400与所述多个芯片200的半导体衬底直接接触。所述第二半导体衬底400具有较佳的散热效果，更是介质层的散热效果的数倍，从而能够极大地提高所形成的C2W结构的散热效果。优选的，所述第二半导体衬底400通过键合工艺和所述多个芯片200以及所述介质层300键合。
请参考图6，在本申请的另一实施例中，接着，在所述第二半导体衬底400中形成第一沟槽410，所述第一沟槽410自所述第二半导体衬底400的第一表面延伸至所述第二半导体衬底400中，在此，所述第一表面为所述第二半导体衬底400后续与所述多个芯片200和所述介质层300相接的表面。其中，所述第一沟槽410在平行于所述第一表面的截面形状以及在垂直于所述第一表面的截面形状可以是本领域已知的任何形状，例如可以是直线形、折线形等。进一步的，所述第一沟槽410的数量可以是一个，也可以是多个。
具体的，可以通过刻蚀工艺在所述第二半导体衬底400中形成所述第一沟槽410。例如，可以先在所述第二半导体衬底400上形成图形化的光阻层(图中未示出)；接着，以所述图形化的光阻层作为掩膜，刻蚀所述第二半导体衬底400以形成所述第一沟槽410；接着，剥离所述图形化的光阻层。优选的，在所述第二半导体衬底400中形成所述第一沟槽410之后，对所述第二半导体衬底400的所述第一表面执行化学机械研磨，以提高所述第一表面的膜层质量，便于所述第二半导体衬底400和所述多个芯片200以及所述介质层300相连，提高所形成的C2W结构的质量与可靠性。
请参考图9，其为本发明实施例的C2W结构的制造方法中在第二半导体衬底中形成第一沟槽的器件俯视示意图。在本申请实施例中，所述第一沟槽410可以呈直线形，多个所述第一沟槽410可以沿着第一方向和/或第二方向并排设置。请继续参考图9，示意性地示出了十六个所述第一沟槽410，多个所述第一沟槽410呈网格状排布，具体的，第一八个所述第一沟槽410沿着平行于所述第一表面的第一方向排布，第二八个所述第一沟槽410沿着平行于所述第一表面的第二方向排布，第一八个所述第一沟槽410和第二八个所述第一沟槽410形成了网格状排布。所述第一方向和所述第二方向之间的夹角可以为任意数值，优选的，所述第一方向和所述第二方向相垂直。
进一步的，多个所述第一沟槽410沿着第一方向和第二方向阵列交叉设置可以形成多个沟槽集合区420，一个所述沟槽集合区420对准一个所述芯片200。如图9所示，在此，十六个所述第一沟槽410形成了两个所述沟槽集合区420，两个所述沟槽集合区420和两个所述芯片200分别一一对应。在本申请实施例中，沿着第一方向上的四个所述第一沟槽410和沿着第二方向上的四个所述第一沟槽410形成了第一网格状排布，沿着第一方向上的另外四个所述第一沟槽410和沿着第二方向上的另外四个所述第一沟槽410形成了第二网格状排布，两个所述网格状排布分别形成两个所述沟槽集合区420，并和两个所述芯片200分别一一对应，以进一步提高所述芯片200的散热。
进一步的，所述第一沟槽410还可以有其他形状，多个所述第一沟槽410还可以呈其他排布方式，本申请对此不作限定。
在本申请实施例中，通过所述第一沟槽410和/或所述第二沟槽310提高了所形成的C2W结构的散热面积，从而能够极大地提高所形成的C2W结构的散热效果。
优选的，所述第一沟槽410的深度和宽度的比值介于1:1～2:1之间。例如，所述第一沟槽410的深度和宽度的比值可以是1:1；1.2:1；1.5:1；1.8:1或者2:1等。从而既可以提高所形成的C2W结构的散热效果，又能够便于所述第一沟槽410的形成。本申请中所述第一沟槽410的深度和宽度的比值还可以介于其他数值之间。
进一步的，所述第一沟槽410中可以形成有金属层，在此对应称为第一金属层。金属具有极佳的散热效果，在所述第一沟槽410中形成第一金属层，可以进一步提高所形成的C2W结构的散热效果。在本申请的其他实施例中，也可以后续在所述第一沟槽410中通入导热液体，所述导热液体例如可以是氟化液、纳米涂层剂等。具体的，可以在形成C2W结构时，留有导热液体口，所述导热液体口和所述第一沟槽410连通，经由所述导热液体口向所述第一沟槽410通入液体。
其中，提供所述第二半导体衬底400并在所述第二半导体衬底400中形成所述第一沟槽410的步骤可以和形成所述介质层300并在所述介质层300中形成所述第二沟槽310的步骤同时进行；或者，先提供所述第二半导体衬底400并在所述第二半导体衬底400中形成所述第一沟槽410，再形成所述介质层300并在所述介质层300中形成所述第二沟槽310；再或者，先形成所述介质层300并在所述介质层300中形成所述第二沟槽310，再提供所述第二半导体衬底400并在所述第二半导体衬底400中形成所述第一沟槽410，本申请对此不作限定。
接着，请参考图7，在所述多个芯片200和所述介质层300上覆盖所述第二半导体衬底400，其中，所述第一表面与所述多个芯片200和所述介质层300接触。在此，所述第二半导体衬底400的所述第一表面与所述介质层300的所述第二表面接触。所述第二半导体衬底400具有较佳的散热效果，更是介质层的散热效果的数倍，从而能够极大地提高所形成的C2W结构的散热效果。特别的，所述第二半导体衬底400中形成有所述第一沟槽410，所述介质层300中形成有所述第二沟槽310，提高了所形成的C2W结构的散热面积，从而能够极大地提高所形成的C2W结构的散热效果。优选的，所述第二半导体衬底400通过键合工艺和所述多个芯片200以及所述介质层300键合。
相应的，本申请实施例还提供一种C2W结构，请继续参考图7，所述C2W结构包括：第一半导体衬底100；位于所述第一半导体衬底100上的多个芯片200；覆盖所述第一半导体衬底100的介质层300；以及，覆盖所述多个芯片200和所述介质层300的第二半导体衬底400。
在本申请实施例中，所述第二半导体衬底400中形成有第一沟槽410，所述第一沟槽410自所述第二半导体衬底400与所述多个芯片200接触的第一表面延伸至所述第二半导体衬底400中。所述介质层300中形成有第二沟槽310，所述第二沟槽310自所述介质层300与所述第二半导体衬底400接触的第二表面延伸至所述介质层300中。在垂直于所述第一表面方向上，所述第一沟槽410投影面与所述多个芯片200投影面相交，所述第二沟槽310投影面与所述多个芯片200投影面不相交。
在本发明提供的C2W结构及其制造方法中，在多个芯片200和介质层300上覆盖第二半导体衬底400，半导体衬底的散热效果是介质层的散热效果的数倍，从而能够极大地提高所形成的C2W(chip to wafer，芯片-晶圆异质集成)结构的散热效果。
在本申请中，对“一个实施例”、“一些实施例”的提及意味着结合该实施例描述的特征、结构或特性包含在本申请的至少一个实施例、至少一些实施例中。因此，短语“在一个实施例中”、“在一些实施例中”在本申请的各处的出现未必是指同一个或同一些实施例。此外，在一个或多个实施例中，可以任何合适的组合和/或子组合来组合特征、结构或特性。
虽然已经通过示例对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本申请的范围。本申请的各实施例可以任意组合，而不脱离本申请的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本申请的范围和精神。本申请的范围由所附权利要求来限定。
Claims (12)
1.一种C2W结构，其特征在于，所述C2W结构包括：
第一半导体衬底；
位于所述第一半导体衬底上的多个芯片；
覆盖所述第一半导体衬底的介质层；以及，
覆盖所述多个芯片和所述介质层的第二半导体衬底。
2.如权利要求1所述的C2W结构，其特征在于，所述第二半导体衬底中形成有第一沟槽，所述第一沟槽自所述第二半导体衬底与所述多个芯片接触的第一表面延伸至所述第二半导体衬底中。
3.如权利要求2所述的C2W结构，其特征在于，所述第二半导体衬底中形成有多个所述第一沟槽，多个所述第一沟槽在第一方向与第二方向上呈网格状排布。
4.如权利要求2所述的C2W结构，其特征在于，所述第二半导体衬底中形成有多个所述第一沟槽，多个所述第一沟槽形成多个沟槽集合区，一个所述沟槽集合区对准一个所述芯片。
5.如权利要求2～4中任一项所述的C2W结构，其特征在于，所述第一沟槽中形成有金属层或者通有导热液体。
6.如权利要求2～4中任一项所述的C2W结构，其特征在于，所述第一沟槽的深度和宽度的比值介于1:1～2:1之间。
7.如权利要求1～4中任一项所述的C2W结构，其特征在于，所述介质层中形成有第二沟槽，所述第二沟槽自所述介质层与所述第二半导体衬底接触的第二表面延伸至所述介质层中。
8.如权利要求7所述的C2W结构，其特征在于，一个所述第二沟槽至少围绕一个所述芯片排布。
9.如权利要求7所述的C2W结构，其特征在于，所述介质层中形成有多个所述第二沟槽，各所述第二沟槽对应围绕各所述芯片排布。
10.一种C2W结构的制造方法，其特征在于，所述C2W结构的制造方法包括：
提供第一半导体衬底；
在所述第一半导体衬底上键合多个芯片；
在所述第一半导体衬底上覆盖介质层；以及，
在所述多个芯片和所述介质层上覆盖第二半导体衬底。
11.如权利要求10所述的C2W结构的制造方法，其特征在于，所述在所述多个芯片和所述介质层上覆盖第二半导体衬底的步骤包括：
提供第二半导体衬底；
在所述第二半导体衬底中形成第一沟槽，所述第一沟槽自所述第二半导体衬底的第一表面延伸至所述第二半导体衬底中；以及，
将所述第二半导体衬底覆盖至所述多个芯片和所述介质层上，其中，所述第一表面与所述多个芯片和所述介质层接触。
12.如权利要求10或11所述的C2W结构的制造方法，其特征在于，所述在所述第一半导体衬底上覆盖介质层的步骤包括：
形成介质层，所述介质层覆盖所述芯片暴露出的所述第一半导体衬底并延伸覆盖所述芯片表面；
去除所述芯片表面的所述介质层；以及，
在所述介质层中形成第二沟槽，所述第二沟槽自所述介质层的第二表面延伸至所述介质层中。
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