TWI842723B - 積體電路 - Google Patents

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TWI842723B
TWI842723B TW108125981A TW108125981A TWI842723B TW I842723 B TWI842723 B TW I842723B TW 108125981 A TW108125981 A TW 108125981A TW 108125981 A TW108125981 A TW 108125981A TW I842723 B TWI842723 B TW I842723B
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朴在浩
白尙訓
兪炫圭
李達熙
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種積體電路，所述積體電路包括：在第一 方向上在第一列中延伸的至少一個主動區；在所述第一方向上在第二列中延伸的至少一個主動區；以及多高度胞元，包括所述第一列中的所述至少一個主動區、所述第二列中的所述至少一個主動區、在與所述第一方向交叉的第二方向上延伸的至少一條閘極線，其中所述第一列中的所述至少一個主動區及所述第二列中的所述至少一個主動區中的每一者由擴散中斷部進行終結。

Description

積體電路
本發明概念的實施例是有關於一種積體電路，且更具體而言，是有關於一種包括多高度胞元的積體電路及製造所述積體電路的方法。
[相關申請案的交叉參考]
本申請案主張在2018年8月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0093997號的權利及優先權，所述韓國專利申請案的揭露內容全文併入本申請案供參考。
積體電路可包括排列成多個列的多個胞元。積體電路可包括提供相似或相同功能的胞元、提供不同功能的胞元或者同時提供相似/相同功能及不同特性的胞元。舉例而言，在提供相似或相同功能的多個胞元中，基於所述多個胞元的特性(例如，操作速度、功耗、面積等)選擇的該些胞元可包括於積體電路中。另外，積體電路可包括置於一個列中的單高度胞元或者連續置於兩個或更多個列中的多高度胞元。
本發明概念提供一種包括多個胞元(即，具有良好特性的多高度胞元)的積體電路以及一種製造積體電路的方法。
根據本發明概念的態樣，提供一種積體電路，所述積體電路包括：在第一方向上在第一列中延伸的至少一個主動區；在所述第一方向上在第二列中延伸的至少一個主動區；以及多高度胞元，所述多高度胞元包括所述第一列中的所述至少一個主動區、所述第二列中的所述至少一個主動區、在與所述第一方向交叉的第二方向上延伸的至少一條閘極線，其中所述第一列中的所述至少一個主動區及所述第二列中的所述至少一個主動區中的每一者由擴散中斷部進行終結。
根據本發明概念的另一態樣，提供一種積體電路，所述積體電路包括多高度胞元，所述多高度胞元包括位於兩個或更多個列中且在第一方向上延伸的多個主動區，其中所述多高度胞元包括：所述多個主動區，在所述第一方向上延伸且由擴散中斷部進行終結；至少一條閘極線，在與所述第一方向交叉的第二方向上延伸；以及多個電晶體群組，彼此並聯連接且被配置以共同地接收輸入訊號，其中所述多個電晶體群組中的至少兩個電晶體群組中的每一電晶體群組包括共享一條閘極線的電晶體。
根據本發明概念的另一態樣，提供一種積體電路，所述積體電路包括多高度胞元，所述多高度胞元包括位於兩個或更多 個列中且在第一方向上延伸的多個主動區，其中所述多高度胞元包括：所述多個主動區，在所述第一方向上延伸；以及至少一條閘極線，在與所述第一方向交叉的第二方向上延伸，其中所述多個主動區中的每一者是由擴散中斷部進行終結。
10、16、IC:積體電路
180:系統晶片(SoC)
181:系統匯流排
182:數據機
183:顯示控制器
184:記憶體
185:外部記憶體控制器
186:中央處理單元(CPU)
187:交易單元
188:電源管理積體電路(PMIC)
189:圖形處理單元(GPU)
190:計算系統
191:處理器
192:輸入/輸出裝置
193:網路介面
194:隨機存取記憶體(RAM)
194_1:程式
195:唯讀記憶體(ROM)
196:儲存裝置
196_1:資料庫
197:匯流排
A、B:輸入訊號
C01:胞元/第一胞元
C02:胞元/第二胞元
C03:胞元/第三胞元
C04:胞元/第四胞元
C05:胞元/第五胞元
C10、C10'、C12、C12':反及(NAND)胞元
C14a、C14b、C15a、C15b、C40、C40a、C40b、C60a、C60b、C80a、C80b:反相器胞元
C21:第一胞元
C22:第二胞元
C23:第三胞元
C90a、C90b:胞元
CT1、CT2:接觸件
D71:暫存器轉移語言(RTL)資料
D72:胞元庫
D72_1:第一資料
D72_2:第二資料
D72_3:第三資料
D73:網表資料
D74:佈局資料
DDB、DDB3、DDB4:雙擴散中斷部
DDB1:第一雙擴散中斷部/雙擴散中斷部
DDB2:第二雙擴散中斷部/雙擴散中斷部
F01、F02、F03、F04、F05、F06、F07、F08、F09、F10、F11、F12、F13、F14、F15、F16:鰭
G11、G12、G13、G14、G15、G16、G17、G18、G19、G20、 G21、G22、G23:閘極線
G31:第一閘極線
G32:第二閘極線
G33:第三閘極線
G34:第四閘極線
G35:第五閘極線
G36:第六閘極線
G37:第七閘極線
CGND:接地電壓
K-K':線
M1、M2:層
M21:第一圖案
M22:第二圖案
P11、P13、P60a、P60b:電源線
P81a、P81b:第一電源線
P82a、P82b:第二電源線
R01、R11、R61、R81、R91、R111、R131、R141、R151:第一列
R02、R12、R62、R82、R92、R112、R132、R142、R152:第二列
R03、R83、R153:第三列
R04:第四列
R05:第五列
RX1、RX11、RX41a、RX41b:第一主動區
RX2、RX12、RX42a、RX42b:第二主動區
RX3、RX13:第三主動區
RX4、RX14:第四主動區
S:輸出訊號
S10、S20、S21、S22、S23、S30、S40、S50、S51、S52:操作
SDB、SDB1、SDB2、SDB3、SDB4:單擴散中斷部
SUB:基板
T11、T12、T13、T14、T15、T16、T17、T18、T21、T22、T23、T25、T26、T27:電晶體群組
V0、V01、V02、V1:通孔
VDD:電源電壓/正電源電壓
X、Z、Y:軸/軸方向
結合附圖閱讀以下詳細說明將更清楚地理解本發明概念的實施例，在附圖中：圖1是示出根據本發明概念一些實施例的積體電路的一部分的示意圖。
圖2示出根據本發明概念一些實施例的擴散中斷部的實例。
圖3示出根據本發明概念一些實施例的擴散中斷部與元件之間的關係。
圖4A及圖4B是示出根據本發明概念實施例的反相器胞元的平面圖，且圖5是與根據本發明概念一些實施例的圖4A及圖4B所示反相器胞元對應的電路圖。
圖6A及圖6B是示出根據本發明概念一些實施例的反相器胞元的平面圖，且圖7A及圖7B是與根據本發明概念一些實施例的圖6A及圖6B所示反相器胞元對應的電路圖。
圖8A及圖8B是示出根據本發明概念一些實施例的反相器胞元的平面圖。
圖9A及圖9B是示出根據本發明概念一些實施例的胞元的平 面圖。
圖10是根據本發明概念一些實施例的胞元的電路圖，且圖11是示出根據本發明概念一些實施例的與圖10的電路圖對應的胞元的佈局的實例的平面圖。
圖12是根據本發明概念一些實施例的胞元的電路圖，且圖13是示出根據本發明概念一些實施例的與圖12的電路圖對應的胞元的佈局的實例的平面圖。
圖14A及圖14B是示出根據本發明概念一些實施例的反相器胞元的平面圖。
圖15A及圖15B是示出根據本發明概念一些實施例的反相器胞元的平面圖。
圖16是示出根據本發明概念一些實施例的積體電路的示意性平面圖。
圖17是根據本發明概念一些實施例的製造積體電路裝置的方法的流程圖。
圖18是示出根據本發明概念一些實施例的系統晶片(system on chip，SoC)的方塊圖。
圖19是示出根據本發明概念一些實施例的包括被配置以儲存程式的記憶體的計算系統的方塊圖。
附加至本說明書的圖式的比例可能不是精確的，或者為便於例示起見，圖式中的元件可能被誇大或縮小。
現將參照附圖更充分地闡述本發明概念，在附圖中示出本發明概念的示例性實施例。相同的參考編號在本申請案通篇中可指代相同的元件。本文所用用語「及/或」包括相關列出項中的一或多者的任何及所有組合。應注意儘管未相對於不同的實施例具體闡述，然而相對於一個實施例闡述的態樣可併入不同的實施例中。亦即，可採用任何方式及/或組合對所有實施例及/或任何實施例的特徵進行組合。
為減小積體電路中的胞元之間的局部佈局效應(local layout effect，LLE)，可將擴散中斷部(diffusion break，DB)插入至胞元之間的邊界中。除了減小胞元之間的LLE之外，DB對於與DB相鄰地定位的電晶體而言亦可為有利的。具體而言，與DB相鄰的電晶體可提供較更遠的電晶體更高的電流，此可提高操作速度。本發明概念的一些實施例可提供一種包括多高度胞元的改進的積體電路，所述積體電路具有與DB相鄰的增加數目的電晶體。多高度胞元可包括基於導電類型由單DB或雙DB進行終結的主動區。舉例而言，當與單DB相鄰時，P通道場效電晶體(P-channel field effect transistors，PFETS)可具有改進的操作特性，而當與雙DB相鄰時，N通道場效電晶體(N-channel field effect transistors，NFETS)可具有改進的操作特性。
圖1是示出根據本發明概念一些實施例的積體電路10的一部分的示意圖。詳言之，圖1在平面上示出積體電路10的佈局， 積體電路10包括沿X軸及Y軸置於第一列R11及第二列R12中的多個胞元C01至C05。在本說明書中，X軸方向及Y軸方向可分別被稱為第一水平方向及第二水平方向，且Z軸方向可被稱為垂直方向。由X軸及Y軸形成的平面可被稱為水平平面，且相較於另一組件而言在+Z方向上相對地設置的組件可被表示為位於另一組件上方，且相較於另一組件而言在-Z方向上相對地設置的組件可被表示為位於另一組件下方。除非在本說明書中另外表示，否則組件的高度可指組件在Y軸方向上的長度，且組件的寬度可指組件在X軸方向上的長度。另外，組件的面積可指組件在與水平面平行的平面上的大小。在本說明書的圖式中，為便於例示，可僅示出一些層，且可示出通孔來表示金屬層的圖案與所述金屬層下方的導電圖案之間的連接，儘管通孔位於金屬層的圖案下方。例如，層的通孔V0可以連接接觸件和層M1的圖案，並且層的通孔V1可以連接層M1的圖案和層M2的圖案。
胞元是具有積體電路中所包括的佈局的單元，且亦可被稱為標準胞元。積體電路可包括多個各種胞元。胞元可具有符合預設標準的結構，且可與多個列對齊並置於所述多個列中。舉例而言，如圖1所示，第一胞元C01及第三胞元C03可置於第一列R11中，且第四胞元C04及第五胞元C05可置於第二列R12中。第一列R11與第二列R12可具有相等或實質上相等的高度，且第一胞元C01與第四胞元C04可具有相等或實質上相等的高度，即，在Y軸方向上相等或實質上相等的長度。
參照圖1，第二胞元C02可連續置於第一列R11及第二列R12中，即第二胞元C02跨越第一列R11及第二列R12。因此，第二胞元C02可具有與所述兩個列(即，第一列R11及第二列R12)的高度之和對應的長度。如上所述，連續置於兩個或更多個連續列中或跨越所述兩個或更多個連續列的胞元可被稱為多高度胞元，且具體而言，連續置於兩個相鄰列中的胞元可被稱為雙高度胞元。多高度胞元可具有與列的高度(或單高度胞元的高度)的倍數對應的高度，而置於一個列中的胞元(如第一胞元C01)可被稱為單高度胞元。
第一胞元C01至第五胞元C05可包括在X軸方向上延伸的主動區，如圖1所示。儘管未在圖1中示出，然而在一些實施例中，第一胞元C01至第五胞元C05可更包括在X軸方向上延伸的鰭及在Y軸方向上延伸的閘極線。在一些實施例中，在基板中可形成有主動區，且基板可包括半導體(例如Si或Ge)、化合物半導體(例如SiGe、SiC、GaAs、InAs或InP)或導電區(例如雜質摻雜阱或摻雜雜質結構)。在一些實施例中，閘極線可包括含功函數金屬層及填隙金屬膜。舉例而言，含功函數金屬層可包含一種或多種金屬，包括但不限於Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd，且填隙金屬膜可由W膜及/或Al膜形成。在一些實施例中，閘極線可包括TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構或者TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構。在以下圖式中，為便於例 示，可能未示出主動區上的鰭，但是應理解，本發明概念的實施例不僅適用於包括平面電晶體的胞元，而且亦適用於包括鰭形場效電晶體(fin field effect transistor，FinFET)的胞元。另外，在一些實施例中，主動區可包括鰭結構的至少一部分，且在此種情形中，鰭可被稱為鰭型主動區。另外，在一些實施例中，鰭可被稱為包括形成於閘極線的兩側上的源極/汲極區。
作為多高度胞元的第二胞元C02可包括在X軸方向上在第一列R11中延伸的第一主動區RX1及第二主動區RX2以及在X軸方向上在第二列R12中延伸的第三主動區RX3及第四主動區RX4，且第一主動區RX1與第三主動區RX3可彼此相鄰。儘管圖1中未示出，然而積體電路10可包括在X軸方向上在胞元的邊界處延伸的多條電源線以向胞元供電。在一些實施例中，可將正電源電壓施加至多條電源線中的奇數電源線，而可將接地電壓(或負電源電壓)施加至偶數電源線。在一些實施例中，可採用與以上說明相反的方式將電源電壓施加至多條電源線。因此，如圖1所示，可在Y軸方向上彼此相鄰地設置相同導電類型的一對主動區，即，N通道場效電晶體(NFET)的一對主動區或P通道場效電晶體(PFET)的一對主動區。舉例而言，被施加接地電壓的電源線可在X軸方向上在第一列R11與第二列R12之間的邊界上延伸，且與所述電源線相鄰的第一主動區RX1及第三主動區RX3可為NFET的主動區，而第二主動區RX2及第四主動區RX4可為PFET的主動區。
在一些實施例中，第二胞元C02的第一主動區RX1至第四主動區RX4可由擴散中斷部進行終結。可插入擴散中斷部以減小相鄰胞元之間的效應(例如局部佈局效應(LLE))。擴散中斷部可將相鄰胞元之間的擴散區隔開，且可填充有或含有絕緣體。在一些實施例中，擴散中斷部可將相鄰胞元中的鰭隔開。在一些實施例中，擴散中斷部可藉由移除擴散區及/或擴散區的至少一部分來將相鄰胞元中的擴散區隔開。擴散中斷部的實例將在稍後參照圖2進行闡述。另外，如稍後將參照圖3進行闡述，擴散中斷部可提供對相鄰電晶體而言有利的LLE，且電晶體越靠近擴散中斷部，所述電晶體的特性可能越好，且第二胞元C02可包括較執行與第二胞元C02相同的功能的單高度胞元(或者與和第二胞元C02的電路相似或相同的電路對應的單高度胞元)多的電晶體，其中電晶體與擴散中斷部相鄰。因此，第二胞元C02可提供較單高度胞元好的特性，且因此，積體電路10可具有改進的效能。
在一些實施例中，第二胞元C02可包括具有相似或相同功能的兩個或更多個電晶體，且可具有相對高的驅動強度或能力。舉例而言，如以下將參照圖4A及圖4B進行闡述，對於高速反相操作而言，反相器胞元可包括彼此並聯連接的六個PFET及彼此並聯連接的六個NFET。當高驅動強度胞元被實施為單高度胞元，且電晶體的數目增加以增強驅動強度時，遠離擴散中斷部的電晶體的數目可增加。相反，當高驅動強度胞元被實施為雙高度胞元(例如或相似於圖1所示第二胞元C02)或者被實施為其中 胞元跨越或連續置於三個或更多個列中的多高度胞元時，與擴散中斷部相鄰的電晶體的數目可增加。
儘管圖1示出擴散中斷部包括於第二胞元C02中，然而在一些實施例中，擴散中斷部可存在於第二胞元C02外部，且第二胞元C02可被視為與相鄰胞元(即，第一胞元C01、第三胞元C03、第四胞元C04及第五胞元C05)共享擴散中斷部。另外，儘管擴散中斷部被示出為在Y軸方向上具有與圖1中的第二胞元C02相同的長度，然而在一些實施例中，擴散中斷部在Y軸方向上亦可具有較第二胞元C02短的長度，且在一些實施例中，擴散中斷部可不連續地分隔為分別與第一主動區RX01至第四主動區RX04對應的部分。
圖2示出根據本發明概念一些實施例的擴散中斷部的實例。詳言之，圖2的上部部分是包括擴散中斷部的佈局的平面圖，且圖2的下部部分是擴散中斷部的沿圖2的上部部分中的線K-K'截取的剖視圖。為便於例示，在圖2中未區分圖2中的閘極線兩側的源極/汲極區。
參照圖2，第一主動區RX11至第四主動區RX14可設置於基板SUB上，且多條閘極線G11至G23可在第一主動區RX11至第四主動區RX14上在Y軸方向上彼此平行地延伸。所述多條閘極線G11至G23之間的節距可被稱為1接觸間距(1 contacted poly pitch，1 CPP)。第一主動區RX11至第四主動區RX14可藉由擴散中斷部彼此隔開。舉例而言，第一主動區RX11與第二主動區 RX12可藉由第一雙擴散中斷部DDB1隔開，且第二主動區RX12與第三主動區RX13可藉由第二雙擴散中斷部DDB2隔開，且第三主動區RX13與第四主動區RX14可藉由單擴散中斷部SDB隔開。
雙擴散中斷部DDB可具有約1CPP或大於1CPP的寬度，即，在X軸方向上的長度。可藉由對主動區進行蝕刻來形成雙擴散中斷部(例如第二雙擴散中斷部DDB2)或藉由對基板的一部分進行進一步蝕刻來形成雙擴散中斷部(例如第一雙擴散中斷部DDB1)。雙擴散中斷部上的閘極線可被稱為虛設閘極線，其中可不形成主動區及電晶體，且在一些實施例中，閘極線可用作導電路徑。舉例而言，第一雙擴散中斷部DDB1上的閘極線G12至G16可為可不形成電晶體的虛設閘極線，且第二雙擴散中斷部DDB2上的閘極線G18及G19亦可為可不形成電晶體的虛設閘極線。單擴散中斷部SDB可具有與閘極線的寬度(即，X軸方向上的長度)近似相等的寬度。如圖2所示，在單擴散中斷部SDB上可不形成閘極線。在下文中，對本發明概念的實施例的說明將集中於第二雙擴散中斷部DDB2及類似於第二雙擴散中斷部DDB2的具有約1CPP寬度的單擴散中斷部SDB。
圖3示出根據本發明概念一些實施例的擴散中斷部與元件之間的關係。詳言之，圖3的上部部分是包括雙擴散中斷部DDB的佈局的平面圖，且圖3的下部部分示出元件距雙擴散中斷部DDB的距離與元件的電流之間的關係。
參照圖3的上部部分，雙擴散中斷部DDB上的第一閘極線G31及第二閘極線G32可為虛設閘極線，且第三閘極線G33至第七閘極線G37可分別形成主動區及NFET。參照圖3的下部部分，裝置(例如NFET)越靠近雙擴散中斷部DDB，裝置可提供的電流越高，而裝置(例如NFET)距雙擴散中斷部DDB越遠，裝置可提供的電流越低。換言之，根據本發明概念的一些實施例，裝置可隨著與DDB的接近度增加而提供增大的電流且隨著距DDB的距離增大而提供減小的電流。舉例而言，藉由第三閘極線G33形成的最靠近雙擴散中斷部DDB的NFET可提供較藉由第六閘極線G36形成的NFET高的電流。提供相對高的電流的裝置可具有相對快的操作速度，且因此，與雙擴散中斷部DDB相鄰的電晶體的數目越大，包括電晶體的胞元的操作速度(例如，輸出訊號相對於輸入訊號的響應時間)可越慢。儘管圖3示出雙擴散中斷部DDB的實例，然而單擴散中斷部可提供與DDB相似的操作特性，即，相對靠近單擴散中斷部的裝置可採用與圖3所示實施例相似的方式提供相對高的電流且具有相對快的操作速度。
圖4A及圖4B是示出根據本發明概念一些實施例的反相器胞元C40a及C40b的平面圖，且圖5是與根據本發明概念一些實施例的圖4A及圖4B所示反相器胞元C40a及C40b對應的電路圖。詳言之，圖4A及圖4B分別示出反相器胞元C40a及C40b的佈局，反相器胞元C40a及C40b是單高度胞元且包括彼此並聯連接的六個電晶體。
參照圖4A，反相器胞元C40a可包括在X軸方向上延伸的第一主動區RX41a及第二主動區RX42a，且第一主動區RX41a及第二主動區RX42a可分別由雙擴散中斷部DDB1及DDB2進行終結。因此，如圖5所示，反相器胞元C40的兩個PFET及兩個NFET可與雙擴散中斷部DDB1或DDB2相鄰地設置。
相似地，參照圖4B，反相器胞元C40b可包括在X軸方向上延伸的第一主動區RX41b及第二主動區RX42b，且第一主動區RX41b及第二主動區RX42b可分別由單擴散中斷部SDB1及SDB2進行終結。因此，如圖5所示，反相器胞元C40的兩個PFET及兩個NFET可與單擴散中斷部SDB1或SDB2相鄰地設置。
圖6A及圖6B是示出根據本發明概念實施例的反相器胞元C60a及C60b的平面圖，且圖7A及圖7B是與根據本發明概念一些實施例的圖6A及圖6B所示反相器胞元C60a及C60b對應的電路圖。詳言之，圖6A及圖6B分別示出反相器胞元C60a及C60b的佈局，反相器胞元C60a及C60b是雙高度胞元且包括彼此並聯連接的六個電晶體。
參照圖6A，反相器胞元C60a可置於第一列R61及第二列R62中，且被施加接地電壓GND的電源線P60a可在第一列R61與第二列R62之間的邊界處在X軸方向上延伸。因此，反相器胞元C60a可包括與電源線P60a相鄰的NFET的主動區。另外，反相器胞元C60a中所包括的多個主動區中的每一者可由雙擴散中斷部DDB1及DDB2進行終結。因此，如圖7A所示，可在反相器 胞元C60a中與雙擴散中斷部DDB1或DDB2相鄰地設置四個PFET及四個NFET。
如圖6A所示，反相器胞元C60a可包括層M2中的第一圖案M21以電性連接與輸出訊號S對應的層M1的圖案，且可包括層M2的第二圖案M22以電性連接與輸入訊號A對應的層M1的圖案。第一圖案M21及第二圖案M22可穿過第一列R61與第二列R62之間的邊界，以在Y軸方向上延伸，如圖6A所示。另外，第一圖案M21可用作反相器胞元C60a的輸出引腳，且第二圖案M22可用作反相器胞元C60a的輸入引腳。亦即，第一圖案M21及第二圖案M22可用於執行訊號路由，且亦可用作胞元的引腳，且因此，反相器胞元C60a可具有相對簡單的配線結構。
相較於圖4A的反相器胞元C40a，反相器胞元C60a可提供改進的可路由性。如以下將參照圖17進行闡述，在放置胞元之後，可執行用於對胞元的輸入引腳及/或輸出引腳進行電性連接的路由操作。舉例而言，在放置圖6A所示反相器胞元C60a之後，可將層M2上方的層M3的圖案設置成對與輸入訊號A對應的層M2的輸入引腳及與輸出訊號S對應的層M2的輸出引腳進行路由。儘管層M2可包括在Y軸方向上延伸的圖案，然而層M3可包括在X軸方向上延伸的圖案。因此，由於圖6A所示第一圖案M21及第二圖案M22在Y軸方向上的延伸長度，因此圖6A所示第一圖案M21及第二圖案M22可提供其中可設置有欲連接至層M3的圖案的通孔的更多點，即，在圖6A所示反相器胞元C60a 中可存在較圖4A所示反相器胞元C40a中多的候選通孔點。因此，圖6A所示反相器胞元C60a可提供改進的可路由性，且包括反相器胞元C60a的積體電路中的路由擁塞可減少。
參照圖6B，反相器胞元C60b可置於第一列R61及第二列R62中，且被施加電源電壓VDD的電源線P60b可在第一列R61與第二列R62之間的邊界處在X軸方向上延伸。因此，反相器胞元C60b可包括與電源線P60b相鄰的PFET的主動區。另外，反相器胞元C60b中所包括的多個主動區中的每一者可藉由雙擴散中斷部DDB1及DDB2進行終結。因此，如圖7B所示，可在反相器胞元C60b中與雙擴散中斷部DDB1或DDB2相鄰地設置四個PFET及四個NFET。
相似於圖6A所示反相器胞元C60a，及圖6B所示反相器胞元C60b，可提供分別具有不同佈局的兩個不同的胞元，進而根據施加至電源線的電壓提供相同或相似的功能及相同或相似的特性。如以下將參照圖17所述，圖17所示胞元庫D72可界定兩個不同的胞元，且可在放置及路由製程期間基於電源線的電壓來選擇及放置所述兩個不同的胞元中的一者。另外，應理解，儘管圖6A及圖6B示出包括由雙擴散中斷部進行終結的主動區的反相器胞元C60a及C60b，然而根據本發明概念的一些實施例包括由單擴散中斷部進行終結的主動區的反相器胞元亦可被包括為雙高度胞元。
圖8A及圖8B是示出根據本發明概念一些實施例的反相 器胞元C80a及C80b的平面圖。詳言之，圖8A及8B分別示出反相器胞元C80a及C80b，反相器胞元C80a及C80b是連續置於第一列R81、第二列R82及第三列R83中或跨越第一列R81、第二列R82及第三列R83的多高度胞元，且包括彼此並聯連接的六個電晶體，如同圖4A及圖4B所示反相器胞元C40a及C40b以及圖6A及圖6B所示反相器胞元C60a及C60b。在下文中，為簡潔起見，在對圖8A及圖8B所示實施例的說明中將省略以上參照圖6A及圖6B提供的對元件或特徵的說明。
參照圖8A，反相器胞元C80a可置於第一列R81、第二列R82及第三列R83中或者可跨越第一列R81、第二列R82及第三列R83，且被施加正電源電壓VDD的第一電源線P81a可在第一列R81與第二列R82之間的邊界處在X軸方向上延伸，且被施加接地電壓GND的第二電源線P82a可在第二列R82與第三列R83之間的邊界處在X軸方向上延伸。因此，反相器胞元C80a可包括與第一電源線P81a相鄰的PFET的主動區及與第二電源線P82a相鄰的NFET的主動區。另外，反相器胞元C80a中所包括的多個主動區中的每一者可由雙擴散中斷部DDB1及DDB2進行終結。因此，可在反相器胞元C80a中與雙擴散中斷部DDB1或DDB2相鄰地設置六個PFET及六個NFET。
參照圖8B，反相器胞元C80b可置於第一列R81、第二列R82及第三列R83中或者可跨越第一列R81、第二列R82及第三列R83，且被施加接地電壓GND的第一電源線P81b可在第一 列R81與第二列R82之間的邊界處在X軸方向上延伸，且被施加正電源電壓VDD的第二電源線P82b可在第二列R82與第三列R83之間的邊界處在X軸方向上延伸。因此，反相器胞元C80b可包括與第一電源線P81b相鄰的NFET的主動區及與第二電源線P82b相鄰的PFET的主動區。另外，反相器胞元C80b中所包括的多個主動區中的每一者可由雙擴散中斷部DDB1及DDB2進行終結。因此，可在反相器胞元C80b中與雙擴散中斷部DDB1或DDB2相鄰地設置六個PFET及六個NFET。
如以上參照圖4A至圖8B所述，與相同的電路對應的胞元可具有不同的佈局，且與擴散中斷部相鄰的電晶體的數目越高，胞元佔據的面積越大且可提供的效能越高。舉例而言，作為雙高度胞元的圖6A所示反相器胞元C60a具有較作為單高度胞元的圖4A所示反相器胞元C40a大的面積。由於雙擴散中斷部的延伸面積，且由於與雙擴散中斷部相鄰的電晶體的數目增加，反相器胞元C60a可提供較圖4A所示反相器胞元C40a高的效能。另外，作為連續置於三個列之上且跨越所述三個列的多高度胞元的圖8A所示反相器胞元C80a具有較作為雙高度胞元的圖6A所示反相器胞元C60a大的面積。由於雙擴散中斷部的延伸面積，且亦由於與雙擴散中斷部相鄰的電晶體的數目增加，反相器胞元C80a可提供較圖6A所示反相器胞元C60a高的效能。因此，圖4A所示反相器胞元C40a可用於需要高積體度的積體電路(例如，圖1所示積體電路10)的一部分中，且圖8A所示反相器胞元C80a可 用於需要高效能的積體電路的一部分中，且圖6A所示反相器胞元C60a可用於以平衡方式需要高積體度及高效能的積體電路的一部分中。
圖9A及圖9B是示出根據本發明概念一些實施例的胞元C90a及C90b的平面圖。詳言之，圖9A所示胞元C90a是多高度胞元，且可包括由雙擴散中斷部DDB1及DDB2進行終結的主動區，且圖9B所示胞元C90b是多高度胞元，且可包括由單擴散中斷部SDB1及SDB2進行終結的主動區。在下文中，為簡潔起見，將省略對與以上已提供的圖9A及圖9B所示實施例相關聯的特徵的元件的說明。
參照圖9A，胞元C90a可置於第一列R91及第二列R92中或者可跨越第一列R91及第二列R92，且可包括在X軸方向上延伸的第一主動區RX1、第二主動區RX2及第三主動區RX3以及在Y軸方向上延伸的閘極線。在X軸方向上延伸的第一主動區RX1、第二主動區RX2及第三主動區RX3可由雙擴散中斷部DDB1及DDB2進行終結。第一主動區RX1可穿過第一列R91與第二列R92之間的邊界以在Y軸方向上延伸。亦即，胞元C90a中所包括的第一主動區RX1可對應於圖1所示第二胞元C02中所包括的第一主動區RX1及第三主動區RX3至少部分地連接至的主動區(即，第一主動區RX1與第三主動區RX3的連接至彼此的部分)、或者其中第一主動區RX1與第三主動區RX3合併的主動區。因此，胞元C90a的NFET的主動區(即，第一主動區RX1)在Y 軸方向上的長度可大於圖1所示第二胞元C02的NFET的主動區(即，第一主動區RX1及第三主動區RX3)在Y軸方向上的長度之和。
胞元C90a可包括在X軸方向上延伸的多個鰭F01至F16。所述多個鰭F01至F16中的至少一些(例如，鰭F02)可形成具有閘極線的電晶體，且至少一些其他鰭(例如，鰭F04)可為虛設鰭。可基於跨越閘極線的鰭的數目來確定電晶體的大小或電流驅動強度。如上所述，胞元C90a可包括NFET的在Y軸方向上具有延伸長度的主動區(即，第一主動區RX1)，且因此，與NFET的主動區交疊的鰭的數目可大於與PFET的主動區(第二主動區RX2及第三主動區RX3)交疊的鰭的數目。舉例而言，如圖9A所示，六個鰭(鰭F06至F11)可與第一主動區RX1交疊，且四個鰭(鰭F02、F03、F14及F15)可與第二主動區RX2(鰭F02及F03)或第三主動區RX3(鰭F014及F15)交疊。因此，胞元C90a可具有相對增強的NFET，且以下將參照圖10進行闡述，可在第一主動區RX1中形成電路圖上的串聯連接的電晶體。儘管圖9A示出NFET的主動區(即，第一主動區RX1)在Y軸方向上具有延伸長度的實例，然而應理解，在本發明概念的其他實施例中，PFET的主動區亦可在Y軸方向上具有延伸長度。
參照圖9B，胞元C90b可置於第一列R91及第二列R92中或者可跨越第一列R91及第二列R92，且可包括在X軸方向上延伸的第一主動區RX1、第二主動區RX2及第三主動區RX3，且 第一主動區RX1可穿過第一列R91與第二列R92之間的邊界以在Y軸方向上延伸。另外，胞元C90b可包括在Y軸方向上延伸的閘極線及在X軸方向上延伸的多個鰭F01至F16。相較於圖9A所示胞元C90a，在X軸方向上延伸的第一主動區RX1、第二主動區RX2及第三主動區RX3可由單擴散中斷部SDB1及SDB2進行終結。
第一主動區RX1可基於可根據半導體製程定義的設計規則與胞元C90b的邊界間隔開。積體電路中在X軸方向上與胞元C90b相鄰的胞元可包括在第一列R91與第二列R92之間的邊界處合併或組合的NFET的主動區，如同圖1所示胞元，且如上所述半導體製程中形成不同結構的主動區所需的空間可基於設計規則來定義。舉例而言，如圖9B所示，第一主動區RX1可與在X軸方向上彼此面對的胞元C90b的邊界間隔開約1CPP。
圖10是根據本發明概念一些實施例的胞元的電路圖，且圖11是示出根據本發明概念一些實施例的與圖10的電路圖對應的胞元的佈局的實例的平面圖。詳言之，圖10及圖11示出反及(NAND)胞元C10及C10'，所述NAND胞元C10及C10'用作具有輸入訊號A及B以及輸出訊號S的2輸入反及閘。
參照圖10，反及胞元C10可包括多個電晶體群組T11至T18作為高驅動強度胞元。電晶體群組與另一電晶體群組可彼此並聯連接，且可共同地接收輸入訊號。舉例而言，包括PFET的電晶體群組T11、T13、T15及T17可在輸出節點(即，與輸出訊號 S對應的節點)與正電源電壓VDD之間彼此並聯連接，且可共同地接收輸入訊號A及B。另外，包括NFET的電晶體群組T12、T14、T16及T18可在輸出節點與接地電壓GND之間彼此並聯連接，且可共同地接收輸入訊號A及B。
參照圖11，反及胞元C10'是雙高度胞元且可置於第一列R111及第二列R112中或者可跨越第一列R111及第二列R112，且可包括由雙擴散中斷部DDB1及DDB2進行終結的第一主動區RX1、第二主動區RX2、第三主動區RX3及第四主動區RX4。第一列R111與第二列R112之間的邊界處被施加接地電壓GND的電源線P11可在X軸方向上延伸，且第一主動區RX1及第三主動區RX3可與電源線P11相鄰地設置。為藉由電源線P11接收接地電壓GND，如圖11所示，反及胞元C10'可包括接觸件CT1及CT2，接觸件CT1及CT2連接至第一主動區RX1及第三主動區RX3且延伸穿過第一列R111與第二列R112之間的邊界。另外，反及胞元C10'可包括通孔V01及V02，通孔V01及V02連接至電源線P11且置於第一列R111與第二列R112之間的邊界上，且在一些實施例中，通孔V01及V02可為在Y軸方向上延伸的條形通孔，如圖11所示。隨著通孔V01及V02的面積增加，在自電源線P11至反及胞元C10'的元件(即，例如，電晶體)的電流路徑上發生的IR下降(或電壓降)可減小。
圖12是根據本發明概念一些實施例的胞元的電路圖，且圖13是示出根據本發明概念一些實施例的與圖12的電路圖對應 的胞元的佈局的實例的平面圖。詳言之，相似於圖10及圖11，圖12及圖13示出反及胞元C12及C12'，反及胞元C12及C12'用作具有輸入訊號A及B以及輸出訊號S的2輸入反及閘。在下文中，在對圖12及圖13所示實施例的說明中將省略以上參照圖10及圖11提供的對元件或特徵的說明。
參照圖12，反及胞元C12可包括多個電晶體群組T21至T23及多個電晶體群組T25至T27。相較於圖10所示反及胞元C10，圖12所示反及胞元C12可包括具有相對大的NFET(即，具有高電流驅動強度的NFET)的電晶體群組T22及T26。因此，反及胞元C12的NFET可升壓，且反及胞元C12的操作速度可提高。
參照圖13，反及胞元C12'是雙高度胞元且可置於第一列R131及第二列R132中或者可跨越第一列R131及第二列R132，且可包括由雙擴散中斷部DDB1及DDB2進行終結的第一主動區RX1、第二主動區RX2及第三主動區RX3。在第一列R131與第二列R132之間的邊界處被施加接地電壓GND的電源線P13可在X軸方向上延伸，且相似於以上參照圖9A及圖9B提供的說明，作為NFET的主動區的第一主動區RX1可跨越第一列R131與第二列R132之間的邊界在Y軸方向上延伸。因此，相較於圖11所示反及胞元C10'中所包括的NFET，藉由第一主動區RX1及閘極線形成的電晶體(即，NFET)可具有相對高的電流驅動強度，且可如上所述參照圖12進行升壓。如上所述，胞元中所包括的電晶 體(例如，串聯連接的電晶體)中欲被升壓的電晶體以及包括該些電晶體的電晶體群組可形成於在Y軸方向上具有延伸長度的主動區(或合併的主動區)中。
圖14A及圖14B是示出根據本發明概念一些實施例的反相器胞元C14a及C14b的平面圖。詳言之，圖14A及圖14B示出反相器胞元C14a及C14b的佈局，反相器胞元C14a及C14b是置於第一列R141及第二列R142中或跨越第一列R141及第二列R142且與相同的電路對應的雙高度胞元。在下文中，為簡潔起見，將省略以上提供及包括在對參照圖14A及圖14B的實施例的說明中的對元件及特徵的說明。
在一些實施例中，胞元可包括根據主動區的導電類型而由單擴散中斷部或雙擴散中斷部進行終結的主動區。元件(例如，電晶體)可具有基於元件與擴散中斷部之間的距離而變化的特性，且亦可根據以上參照圖3所述的擴散中斷部的類型而具有不同的特性。舉例而言，與單擴散中斷部相鄰的PFET可提供較與雙擴散中斷部相鄰的PFET更好的特性(例如更高的電流)。另外，與雙擴散中斷部相鄰的NFET可提供較與單擴散中斷部相鄰的NFET更好的特性(例如更高的電流)。因此，如圖14A及圖14B所示，反相器胞元C14a及C14b可包括NFET的由雙擴散中斷部進行終結的主動區及PFET的由單擴散中斷部進行終結的主動區。如上所述，使用不同結構的擴散中斷部的結構可被稱為混合擴散中斷部(mixed diffusion break，MDB)。如以上參照圖式所述， 作為雙高度胞元的反相器胞元C14a及C14b可包括較單高度胞元多的與混合擴散中斷部相鄰的電晶體，且因此，可提供相對高的或改進的效能。
參照圖14A，反相器胞元C14a可包括NFET的設置於內部區處的主動區(即，第一主動區RX1及第三主動區RX3)以及PFET的設置於外部區處的主動區(即，第二主動區RX2及第四主動區RX4)。另外，反相器胞元C14a可包括由混合擴散中斷部進行終結的主動區。舉例而言，作為NFET的主動區的第一主動區RX1及第三主動區RX3可由雙擴散中斷部DDB1及DDB2進行終結，而作為PFET的主動區的第二主動區RX2及第四主動區RX4可分別由單擴散中斷部SDB1至SDB4中的兩個單擴散中斷部進行終結。另外，如同圖13所示反及胞元C12'中所包括的第一主動區RX1，應理解，合併的主動區亦可根據主動區的導電類型而由單擴散中斷部或雙擴散中斷部進行終結。
參照圖14B，反相器胞元C14b可包括PFET的設置於內部區處的主動區(即，第一主動區RX1及第三主動區RX3)以及NFET的設置於外部區處的主動區(即，第二主動區RX2及第四主動區RX4)。另外，反相器胞元C14b可包括由混合擴散中斷部進行終結的主動區。舉例而言，作為PFET的主動區的第一主動區RX1及第三主動區RX3可由單擴散中斷部SDB1及SDB2進行終結，而作為NFET的主動區的第二主動區RX2及第四主動區RX4可分別由雙擴散中斷部DDB1至DDB4中的兩個雙擴散中斷部進 行終結。
圖15A及圖15B是示出根據本發明概念一些實施例的反相器胞元C15a及C15b的平面圖。詳言之，圖15A及15B示出反相器胞元C15a及C15b的佈局，反相器胞元C15a及C15b是連續置於第一列R151、第二列R152及第三列R153中或跨越第一列R151、第二列R152及第三列R153的多高度胞元，且與相同的電路對應。在下文中，為簡潔起見，在對圖15A及圖15B所示實施例的說明中將省略以上參照圖14A及圖14B提供的對元件及特徵的說明。
參照圖15A，反相器胞元C15a可包括由混合擴散中斷部進行終結的主動區。舉例而言，反相器胞元C15a可在(負)Y方向(即，圖15A中的向下方向)上依序包括NFET的主動區、PFET的一對主動區、NFET的一對主動區及PFET的主動區。因此，在-Y方向上可依序設置有雙擴散中斷部、單擴散中斷部、雙擴散中斷部及單擴散中斷部。
參照圖15B，反相器胞元C15b可包括由混合擴散中斷部進行終結的主動區。舉例而言，反相器胞元C15b可在-Y方向上依序包括PFET的主動區、NFET的一對主動區、PFET的一對主動區及NFET的主動區。因此，在-Y方向上可依序設置有單擴散中斷部、雙擴散中斷部、單擴散中斷部及雙擴散中斷部。
圖16是示出根據本發明概念一些實施例的積體電路16的示意性平面圖。詳言之，圖16示出積體電路16，積體電路16 包括置於第一列R01至第五列R05中或跨越第一列R01至第五列R05的第一胞元C21、第二胞元C22及第三胞元C23。
在一些實施例中，積體電路16可包括與相同的電路對應的多個胞元(即，具有相似或相同功能但不同高度的胞元)。舉例而言，圖16的第一胞元C21、第二胞元C22及第三胞元C23可包括相同數目的NFET及相同數目的PFET，且可與相似或相同的電路對應。第一胞元C21可包括相較於第二胞元C22及第三胞元C23而言具有最小面積的擴散中斷部，且因此，第一胞元C21可具有較第二胞元C22及第三胞元C23小的面積。另外，相較於第一胞元C21及第二胞元C22而言，第三胞元C23可包括與擴散中斷部相鄰的最大數目的電晶體，且因此，相較於第一胞元C21及第二胞元C22而言，第三胞元C23可提供相對較高或改進的效能。另外，相較於第一胞元C21及第三胞元C23而言，第二胞元C22可具有中等水平的面積及功能效能。因此，積體電路16可包括基於要求(例如面積、效能等)而適當地放置的提供相似或相同的功能的胞元，且因此，積體電路16的效率、效能及/或操作可靠性可改進。
圖17是根據本發明概念一些實施例的製造積體電路IC的方法的流程圖。
胞元庫(或標準胞元庫)D72可包括關於胞元的資訊，例如，功能資訊、元件或裝置特性資訊、佈局資訊等。如圖17所示，胞元庫D72可包括定義多高度胞元的佈局的資料(例如，第 一資料D72_1、第二資料D72_2及第三資料D72_3等)。在一些實施例中，關於提供相似或相同功能的胞元，第一資料D72_1可定義單高度胞元(如同圖4A及圖4B所示反相器胞元C40a及C40b)，且第二資料D72_2可定義雙高度胞元(如同圖6A及圖6B所示反相器胞元C60a及C60b)，且第三資料D72_3可定義連續置於三個列中或跨越三個列的多高度胞元(如同圖8A及圖8B所示反相器胞元C80a及C80b)。
在操作S10中，可執行自暫存器轉移語言(register transfer language，RTL)資料D71產生網表資料D73的邏輯合成操作。舉例而言，半導體設計工具(例如，邏輯合成工具)可自以硬體說明語言(Hardware Description Language，HDL)(例如特高速積體電路(very high speed integrated circuit，VHSIC)硬體說明語言(VHSIC Hardware Description Language，VHDL)及Verilog)編寫的RTL資料D71藉由參照胞元庫D72來執行邏輯合成，進而產生包括位元流或網表的網表資料D73。胞元庫D72可包括關於多高度胞元的相對高效能能力的資訊，且多高度胞元可藉由在邏輯合成過程中參照所述資訊而被包括於積體電路IC中。
在操作S20中，可執行自網表資料D73產生佈局資料D74的放置及路由(place & routing，P & R)操作。如圖17所示，P & R操作(S20)可包括多個操作(操作S21、S22及S23)。
在操作S21中，可執行放置胞元的操作。舉例而言，半導體設計工具(例如，P & R工具)可用於自網表資料D73藉由參 照胞元庫D72來放置多個胞元。如上所述，可藉由使用半導體工具放置單高度胞元及多高度胞元。
在操作S22中，可執行產生互連的操作。互連可電性連接輸出引腳與輸入引腳，且可包括例如至少一個通孔及至少一個導電圖案。如以上參照圖6A所述，上述多高度胞元可具有提供候選通孔點的輸入引腳及/或輸出引腳，進而有助於路由並減少或防止路由擁塞。另外，互連可具有相對簡單的結構，且互連中發生的訊號延遲可減少。
在操作S23中，可執行產生佈局資料D74的操作。佈局資料D74可具有例如GSDII的格式，且可包括胞元及互連的幾何資訊。
在操作S30中，可執行光學近接校正(Optical Proximity Correction，OPC)。OPC可指藉由校正畸變來形成所需圖案的操作，例如由用於製造積體電路IC的半導體製程中所包括的光刻中的光的特性引起的折射，且當對佈局資料D74應用OPC時，可確定遮罩上的圖案。在一些實施例中，可在操作S30中限制地修改積體電路IC的佈局，且在操作S30中積體電路IC的此種有限變形可為改進或最佳化積體電路IC的結構而執行的後處理且可被稱為設計打磨(design polishing)。
在操作S40中，可執行製造遮罩的操作。舉例而言，當對佈局資料D74應用OPC時，可定義遮罩上的圖案以形成在多個層中形成的圖案，且可製造用於形成多個層的相應的圖案的至少 一個遮罩(或光遮罩)。
在操作S50中，可執行製作積體電路IC的操作。舉例而言，可藉由使用在操作S40中製造的至少一個遮罩來將所述多個層圖案化，進而製造積體電路IC。如圖17所示，操作S50可包括操作S51及S52。
在操作S51中，可執行前段(front-end-of-line，FEOL)操作。FEOL可指在積體電路IC的製作製程中在基板上形成個別元件(例如電晶體、電容器、電阻器等)的操作。舉例而言，FEOL可包括但不限於對晶片進行平坦化及清潔的操作、形成溝渠的操作、形成阱的操作、形成閘極線的操作、形成源極及漏極的操作等。
在操作S52中，可執行後段(back-end-of-line，BEOL)操作。BEOL可指在積體電路IC的製作製程中對個別元件(例如電晶體、電容器、電阻器等)進行互連的操作。舉例而言，BEOL可包括但不限於將閘極區、源極區及汲極區矽化的操作、添加介電質的操作、平坦化操作、形成孔的操作、添加金屬層的操作、形成通孔的操作、形成鈍化層的操作等。接下來，可將積體電路IC封裝於半導體封裝中，且可使用積體電路作為各種應用的組件。
圖18是示出根據本發明概念一些實施例的系統晶片(SoC)180的方塊圖。SoC 180可包括根據本發明概念一些實施例的積體電路作為半導體裝置。SoC 180可為上面實施有執行各種功能的複雜功能塊(例如知識產權(intellectual property，IP))的 晶片，且根據本發明概念實施例的多高度胞元可包括於SoC 180的功能塊中的一或多者中，且因此SoC 180可提供更高的效率、改進的效能及/或改進的操作可靠性。
參照圖18，SoC 180可包括數據機182、顯示控制器183、記憶體184、外部記憶體控制器185、中央處理單元(central processing unit，CPU)186、交易單元187、電源管理積體電路(power management integrated circuit，PMIC)188及圖形處理單元(graphic processing unit，GPU)189，且SoC 180的每一功能塊可藉由系統匯流排181彼此通訊。
控制SoC 180的整體操作的CPU 186可控制其他功能塊(例如(舉例而言)數據機182、顯示控制器183、記憶體184、外部記憶體控制器185、交易單元187、PMIC 188及GPU 189)的操作。數據機182可對自SoC 180的外部接收的訊號進行解調變及/或可對在SoC 180內產生的訊號進行調變並將經調變的訊號傳送至外部。外部記憶體控制器185可控制向連接至SoC 180的外部記憶體裝置傳送資料及/或自連接至SoC 180的外部記憶體裝置接收資料的操作。舉例而言，可在外部記憶體控制器185的控制下將儲存於外部記憶體裝置中的程式及/或資料提供至CPU 186或GPU 189。CPU 186可執行與圖形處理相關聯的程式指令。GPU 189可藉由外部記憶體控制器185接收圖形資料，及/或可藉由外部記憶體控制器185將使用GPU 189處理的圖形資料傳送出SoC 180。交易單元187可監視每一功能塊的資料交易，且PMIC 188 可在交易單元187的控制下控制向每一功能塊供應的電力。顯示控制器183可藉由控制顯示器將在SoC 180內產生的資料傳送至SoC 180外部的顯示器(或顯示裝置)。
記憶體184可為非揮發性記憶體(例如但不限於電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)、快閃記憶體、相變隨機存取記憶體(phase change random access memory，PRAM)、電阻隨機存取記憶體(resistance random access memory，RRAM)、奈米浮閘記憶體(nano floating gate memory，NFGM)、聚合物隨機存取記憶體(polymer random access memory，PoRAM)、磁性隨機存取記憶體(magnetic random access memory，MRAM)、鐵電式隨機存取記憶體(ferroelectric random access memory，FRAM)等)，以及作為揮發性記憶體、動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SDRAM)、行動DRAM、雙倍資料速率同步動態隨機存取記憶體(double data rate synchronous dynamic random access memory，DDR SDRAM)、低功率DDR(low power DDR，LPDDR)、SDRAM、圖形DDR(graphic DDR，GDDR)SDRAM、藍巴斯動態隨機存取記憶體(rambus dynamic random access memory，RDRAM)等。
圖19是示出根據本發明概念一些實施例的包括被配置以儲存程式的記憶體的計算系統190的方塊圖。可對計算系統190 執行根據本發明概念一些實施例的製造積體電路的方法(例如，圖17所示方法)中所包括的操作中的至少一者。
計算系統190可為固定類型計算系統(例如桌上型電腦、工作站或伺服器)，或者可為便攜式計算系統(例如膝上型電腦)。如圖19所示，計算系統190可包括處理器191、輸入/輸出裝置192、網路介面193、隨機存取記憶體(random access memory，RAM)194、唯讀記憶體(read only memory，ROM)195及儲存裝置196。處理器191、輸入/輸出裝置192、網路介面193、RAM 194、ROM 195及儲存裝置196可連接至匯流排197，且可藉由匯流排197彼此通訊。
處理器191可被稱為處理單元，且可包括至少一個核心(例如微處理器、應用處理器(application processor，AP)、數位訊號處理器(digital signal processor，DSP)、圖形處理單元(graphic processing unit，GPU))，其中所述至少一個核心可執行任何指令集(例如，英特爾架構-32(Intel Architecture-32，IA-32)、64位元擴展IA-32、x86-64、增強RISC效能最佳化-效能計算(Performance Optimization With Enhanced RISC-Performance Computing，PowerPC)、可擴充處理器架構(Scalable Processor ARChitecture，Sparc)、無內部互鎖流水級的微處理器(Microprocessor without interlocked piped stages，MIPS)、高級精簡指令集機器(Advanced RISC Machine，ARM)、IA-64等)。舉例而言，處理器191可藉由匯流排197對記憶體(即RAM 194或 ROM 195)進行存取，且可執行儲存於RAM 194及/或ROM 195中的指令。
RAM 194可儲存根據本發明概念一些實施例的用於製造積體電路的程式194_1或程式194_1的一部分，且程式194_1可使處理器191執行製造積體電路的方法(例如，圖17所示方法)中所包括的操作中的至少一者。亦即，程式194_1可包括可由處理器191執行的多個指令，且程式194_1中所包括的所述多個指令可使處理器191執行以上參照例如圖17闡述的流程圖中所包括的操作中的至少一些操作。
即使當向計算系統190供應的電源中斷時，儲存裝置196亦可不丟失所儲存的資料。舉例而言，儲存裝置196可包括非揮發性記憶體裝置或儲存媒體，例如磁帶、光碟、磁碟等。另外，儲存裝置196可附接至計算系統190或者可自計算系統190拆卸。儲存裝置196可儲存根據本發明概念一些實施例的程式194_1，或者在由處理器191執行程式194_1之前，可將程式194_1或程式194_1的至少一部分自儲存裝置196加載至RAM 194。作為另一選擇，儲存裝置196可儲存以程式語言編寫的文檔，且可將使用編譯器等自文檔產生的程式194_1或程式194_1的至少一部分加載至RAM 194。另外，如圖19所示，儲存裝置196可儲存資料庫196_1，且資料庫196_1可包括用於設計積體電路的資訊(例如，圖17所示胞元庫D72)。
儲存裝置196可儲存欲由處理器191處理的資料或者由 處理器191處理的資料。亦即，根據程式194_1，處理器191可藉由處理儲存於儲存裝置196中的資料來產生資料或者可將所產生的資料儲存於儲存裝置196中。舉例而言，儲存裝置196可儲存圖17所示RTL資料D71、網表資料D73及/或佈局資料D74。
輸入/輸出裝置192可包括輸入裝置(例如鍵盤或定點裝置)或輸出裝置(例如顯示裝置或列印機)。舉例而言，藉由使用輸入/輸出裝置192，使用者可藉由處理器191觸發程式194_1的執行，輸入圖17所示RTL資料D71及/或網表資料D73，及/或確定圖17所示佈局資料D74。
網路介面193可為計算系統190提供對外部網路的存取。舉例而言，網路可包括多個計算系統及通訊鏈路，且通訊鏈路可包括有線鏈路、光學鏈路、無線鏈路或其他類型的鏈路。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下可在本文中作出形式及細節上的各種改變。
10:積體電路
C01:胞元/第一胞元
C02:胞元/第二胞元
C03:胞元/第三胞元
C04:胞元/第四胞元
C05:胞元/第五胞元
R11:第一列
R12:第二列
RX1:第一主動區
RX2:第二主動區
RX3:第三主動區
RX4:第四主動區
X、Z、Y:軸/軸方向

Claims (24)

  1. 一種積體電路，包括：在第一方向上在第一列中延伸的至少一個主動區；在所述第一方向上在第二列中延伸的至少一個主動區；多高度胞元，包括所述第一列中的所述至少一個主動區、所述第二列中的所述至少一個主動區及在與所述第一方向交叉的第二方向上延伸的至少一條閘極線，其中所述第一列中的所述至少一個主動區及所述第二列中的所述至少一個主動區中的每一者由擴散中斷部進行終結；以及單高度胞元，與所述多高度胞元對應於相同的電路且包括由所述擴散中斷部進行終結的所述至少一個主動區。
  2. 如申請專利範圍第1項所述的積體電路，其中在所述第一列中延伸的所述至少一個主動區包括在所述第一方向上在所述第一列中延伸的第一主動區及在所述第一方向上在所述第一列中延伸的第二主動區；其中在所述第二列中延伸的所述至少一個主動區包括在所述第一方向上在所述第二列中延伸的第三主動區及在所述第一方向上在所述第二列中延伸的第四主動區；其中所述多高度胞元包括：所述第一主動區及所述第二主動區，在所述第一方向上在所述第一列中延伸且分別具有第一導電類型及第二導電類型；以及 所述第三主動區及所述第四主動區，在所述第一方向上在所述第二列中延伸且分別具有所述第一導電類型及所述第二導電類型，其中所述第一主動區與所述第三主動區彼此相鄰。
  3. 如申請專利範圍第2項所述的積體電路，其中所述擴散中斷部包括單擴散中斷部及雙擴散中斷部，其中所述第一主動區及所述第三主動區各自由所述雙擴散中斷部進行終結，且所述第二主動區及所述第四主動區各自由所述單擴散中斷部進行終結。
  4. 如申請專利範圍第2項所述的積體電路，其中所述擴散中斷部包括單擴散中斷部及雙擴散中斷部，其中所述第一主動區及所述第三主動區各自由所述單擴散中斷部進行終結，且所述第二主動區及所述第四主動區各自由所述雙擴散中斷部進行終結。
  5. 如申請專利範圍第2項所述的積體電路，其中所述第一主動區及所述第三主動區各自的局部部分彼此連接。
  6. 如申請專利範圍第5項所述的積體電路，其中所述擴散中斷部包括雙擴散中斷部；以及其中所述第一主動區及所述第三主動區由所述雙擴散中斷部進行終結。
  7. 如申請專利範圍第5項所述的積體電路，其中所述多高度胞元包括在所述第一方向上延伸的多個鰭，其中在所述積體電路的平面圖中，與所述第一主動區或所述第三主動區交疊的鰭的數目大於與所述第二主動區或所述第四主動區交疊的鰭的數目。
  8. 如申請專利範圍第7項所述的積體電路，其中所述多高度胞元包括多個電晶體，所述多個電晶體彼此串聯連接且形成於所述第一主動區及所述第三主動區中。
  9. 如申請專利範圍第2項所述的積體電路，其中所述多高度胞元包括接觸件，所述接觸件連接至所述第一主動區及所述第三主動區且在所述第二方向上延伸穿過所述第一列與所述第二列之間的邊界。
  10. 如申請專利範圍第2項所述的積體電路，其中所述多高度胞元更包括：電源線，在所述第一方向上在所述第一列與所述第二列之間的邊界上延伸；以及通孔，位於所述第一列與所述第二列之間的所述邊界上且連接至所述電源線。
  11. 如申請專利範圍第1項所述的積體電路，其中所述多高度胞元包括：至少一個第一導電圖案，形成於第一導電層上；以及第二導電圖案，形成於所述第一導電層上的第二導電層上， 其中所述第二導電圖案被配置以對輸入訊號或輸出訊號進行路由，其中所述第二導電圖案在所述第二方向上延伸穿過所述第一列與所述第二列之間的邊界。
  12. 如申請專利範圍第1項所述的積體電路，其中所述第一列的所述至少一個主動區及所述第二列的所述至少一個主動區中的每一者基於所述主動區的導電類型而由單擴散中斷部或雙擴散中斷部進行終結。
  13. 如申請專利範圍第1項所述的積體電路，更包括：胞元，置於所述第一列及所述第二列中的至少一個列中；以及其中所述多高度胞元在所述第一方向上與所述胞元中的相鄰的胞元間隔開1個或多個接觸間距。
  14. 如申請專利範圍第1項所述的積體電路，其中所述多高度胞元被配置以提供較所述單高度胞元快的運作速度。
  15. 如申請專利範圍第1項所述的積體電路，其中所述多高度胞元包括多個電晶體群組，所述多個電晶體群組彼此並聯連接且被配置以共同地接收輸入訊號，其中所述多個電晶體群組中的至少兩個電晶體群組中的每一電晶體群組包括共享所述至少一條閘極線中的一條閘極線的多個電晶體。
  16. 一種積體電路，包括： 多高度胞元，包括位於兩個或更多個列中且在第一方向上延伸的多個主動區；以及單高度胞元，與所述多高度胞元對應於相同的電路且包括由擴散中斷部進行終結的至少一個主動區，其中所述多高度胞元包括：所述多個主動區，在所述第一方向上延伸且由所述擴散中斷部進行終結；至少一條閘極線，在與所述第一方向交叉的第二方向上延伸；以及多個電晶體群組，彼此並聯連接且被配置以共同地接收輸入訊號，其中所述多個電晶體群組中的至少兩個電晶體群組中的每一電晶體群組包括共享一條閘極線的多個電晶體。
  17. 如申請專利範圍第16項所述的積體電路，其中所述擴散中斷部包括單擴散中斷部及雙擴散中斷部；以及其中所述多個主動區中的每一者基於所述主動區的導電類型而由所述單擴散中斷部或所述雙擴散中斷部進行終結。
  18. 如申請專利範圍第17項所述的積體電路，其中所述多個主動區中用於N通道場效電晶體的主動區是由所述雙擴散中斷部進行終結，且其中所述多個主動區中用於P通道場效電晶體的主動區是由所述單擴散中斷部進行終結。
  19. 如申請專利範圍第16項所述的積體電路，其中所述多個主動區中的至少一個主動區在所述第二方向上跨越所述兩個或更多個列中的兩個相鄰的列的邊界延伸。
  20. 如申請專利範圍第16項所述的積體電路，其中所述多高度胞元包括：至少一個第一導電圖案，形成於第一導電層上；以及第二導電圖案，形成於所述第一導電層上的第二導電層上，其中所述第二導電圖案被配置以對所述輸入訊號或輸出訊號進行路由，其中所述第二導電圖案穿過所述兩個或更多個列中的至少兩個連續的列之間的邊界而在所述第二方向上延伸。
  21. 一種積體電路，包括：多高度胞元，包括位於兩個或更多個列中且在第一方向上延伸的多個主動區；以及單高度胞元，與所述多高度胞元對應於相同的電路且包括由擴散中斷部進行終結的至少一個主動區，其中所述多高度胞元包括：所述多個主動區，在所述第一方向上延伸；以及至少一條閘極線，在與所述第一方向交叉的第二方向上延伸，其中所述多個主動區中的每一者是由所述擴散中斷部進行終結。
  22. 如申請專利範圍第21項所述的積體電路，其中所述擴散中斷部包括單擴散中斷部及雙擴散中斷部；以及其中所述多個主動區中的每一者基於所述主動區的導電類型而由所述單擴散中斷部或所述雙擴散中斷部進行終結。
  23. 如申請專利範圍第22項所述的積體電路，其中所述多個主動區中用於N通道場效電晶體的主動區是由所述雙擴散中斷部進行終結，且所述多個主動區中用於P通道場效電晶體的主動區是由所述單擴散中斷部進行終結。
  24. 如申請專利範圍第21項所述的積體電路，其中所述多個主動區中的至少一個主動區在所述第二方向上跨越所述兩個或更多個列中的兩個相鄰的列的邊界延伸。
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