TWI841111B - 半導體封裝 - Google Patents
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Abstract
一種半導體封裝包含一基板、複數個第一凸塊、一第一晶片、複數個金屬柱、複數個第二凸塊及一第二晶片，該基板具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面，各該第一凸塊之一端連接各該第一導接墊，該第一晶片連接於該些第一凸塊之另一端上，各該金屬柱之一端連接各該第二導接墊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積，該第二晶片連接該些第二凸塊之另一端，且該第二晶片位於該第一晶片上方。
Description
本發明是關於一種半導體封裝，特別是關於一種具有晶片堆疊之半導體封裝。
隨著穿戴型裝置的大量使用，使得業界對於積體電路之尺寸大小的要求越來越高，目前積體電路朝向縮小化進行發展，且在尺寸縮小的同時還需提高其運算速度，但由於單一晶片上所能設置之電晶體數量已難以提升，使得晶片堆疊封裝成為提高積體電路運算速度的主要技術之一。晶片堆疊是在單一半導體封裝中將兩個以上的晶片利用凸塊結構進行立體堆疊，而能在有限的尺寸中藉由堆疊之多個晶片提高整體之運算速度，由於將晶片垂直堆疊需要較高的凸塊將兩個晶片隔開，以避免堆疊之晶片有著翹曲、散熱不易等問題，但製作高度較高之凸塊會造成製程上的困難以及成本的大幅提高。
本發明的主要目的在於利用金屬柱架高第二晶片，讓第一晶片及第二晶片相互堆疊，除了可達成晶片堆疊之封裝外，亦可有效地降低製程難度及製作成本。
本發明之一種半導體封裝包含一基板、複數個第一凸塊、一第一晶片、複數個金屬柱、複數個第二凸塊及一第二晶片，該基板具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面，各該第一凸塊之一端連接各該第一導接墊，該第一晶片連接於該些第一凸塊之另一端上，各該金屬柱之一端連接各該第二導接墊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積，該第二晶片連接該些第二凸塊之另一端，且該第二晶片位於該第一晶片上方。
本發明藉由兩段式之該些金屬柱及該些第二凸塊墊高該第二晶片，使得該第一晶片位在該第二晶片的下方而達成晶片堆疊之該半導體封裝，且由於以兩段式的結構支撐該第二晶片，能夠降低製程之複雜度並提高製程良率。
請參閱第1圖，其為本發明之一第一實施例，一種半導體封裝100的剖視圖，該半導體封裝100包含一基板110、複數個第一凸塊120、一第一晶片130、複數個金屬柱140、複數個第二凸塊150、一第二晶片160及一密封層170。
在本實施例中，該基板110為一重分布線路層，其具有一上表面111、一下表面112、複數個第一導接墊113、複數個第二導接墊114及複數個第三導接墊115。該些第一導接墊113及該些第二導接墊114位於該上表面111，該些第三導接墊115位於該下表面112，在本實施例中，該基板110是由介電材料及多層金屬層構成。
該基板110之多層金屬層構成複數個第一線路層116及複數個第二線路層117，各該第一線路層116電性連接各該第一導接墊113及其中之一該第三導接墊115，以提供各該第一導接墊113及其中之一該第三導接墊115之間的電性連接。該些第二線路層117電性連接各該第二導接墊114及其中之一該第三導接墊115，以提供各該第二導接墊114及其中之一該第三導接墊115之間的電性連接，各該第三導接墊115連接一焊球190，使該半導體封裝100能經由該些焊球190與其他電路板(圖未匯出)連接。本實施例藉由該些第三導接墊115、該些第一線路層116及該些第二線路層117可讓該些第一導接墊113及該些第二導接墊114的位置改變而符合不同電路板的線路佈局，在其他實施例中，該基板110可為其他IC電路板，該基板110之種類並非本案之所限。
請再參閱第1圖，各該第一凸塊120之一端連接各該第一導接墊113上，各該第一凸塊120之另一端連接該第一晶片130，其中，該第一凸塊120是透過圖案化凸塊製程形成於該第一晶片130上，該第一晶片130及該些第一凸塊120再以覆晶方式設置於該基板110之該些第一導接墊113上，其中該第一凸塊120可為銅或銅合金或其他金屬如鎳、金等之組合。
各該金屬柱140之一端連接各該第二導接墊114，較佳的，該些金屬柱140是預先製成後再設置於該些第二導接墊114上，或者，該些金屬柱140是透過曝光、顯影及電鍍製程形成於該些第二導接墊114上。各該第二凸塊150之一端連接各該金屬柱140之另一端，該些第二凸塊150之另一端則連接該第二晶片160，其中，該第二凸塊150是透過圖案化製程形成於該第二晶片160上，該第二晶片160及該些第二凸塊150再以覆晶方式設置於該些金屬柱140上，該第二凸塊150可為銅或銅合金或其他金屬如鎳、金等之組合。
本實施例藉由兩段式之該金屬柱140及該第二凸塊150將該第二晶片160架高使該第二晶片160位於該第一晶片130上方，可大幅降低製程的複雜度，且該些金屬柱140若是預先製成亦可省略曝光、顯影及電鍍之製程，能進一步地降低整體製程的複雜度。
請參閱第1及2圖，其中第2圖為各該金屬柱140及各該第二凸塊150之連接處的截面圖，較佳的，各該金屬柱140之一截面積大於各該第二凸塊150之一截面積，藉此能讓該第二晶片160及該些第二凸塊150覆晶製程的對位更加容易，提高製程之良率，在本實施例中，各該第二凸塊150的該截面積與各該金屬柱140的該截面積之間的比例介於1:1至1:3之間。
請參閱第3圖，較佳的，各該金屬柱140的一高度H2大於各該第一凸塊120的一高度H1，讓該第二晶片160能夠更容易設置於該第一晶片130上方，在本實施例中，各該第一凸塊120的該高度H1與各該金屬柱140的該高度H2之間的比例介於1:1至1:5之間。
請參閱第1圖，該密封層170設置於該基板110之該上表面111，且該密封層170包覆該些第一凸塊120、該第一晶片130、該些金屬柱140、該些第二凸塊150及該第二晶片160以提供絕緣及阻隔水氣而保護該些元件，其中該密封層170可為Epoxy molding compound(EMC)。另外，為了降低該些元件被週遭晶片之電磁波影響或是其產生之電磁波影響週遭晶片，本實施例另藉由一電磁波屏蔽層180覆蓋該密封層170及該基板110作為電磁波屏蔽，且由於該電磁波屏蔽層180是以金屬製成且具有較大面積，該電磁波屏蔽層180還可做為半導體元件的接地層，較佳的，其中之一該第二線路層117電性連接該電磁波屏蔽層180，使該第二導接墊114及該第三導接墊115能透經由該第二線路層117電性連接該電磁波屏蔽層180而接地。
請參閱第4圖，其為本發明之一第二實施例，其與第一實施例的差異在於該密封層170具有一穿孔171，該金屬柱140的一側面經由該穿孔171顯露於該密封層170外並連接該電磁波屏蔽層180，由於該金屬柱140的該高度較該第一線路層116厚度高，因此，該金屬柱140的該側面連接該電磁波屏蔽層180的面積較大而可達到更佳的接地效果。
此外，在本實施例中，由於該金屬柱140具有較大的面積，能夠提供該第二晶片160及該些第二凸塊150較大的支撐性，而可避免該第二晶片160在覆晶製程中發生翹曲的問題。
請參閱第5圖，其為本發明之一第三實施例，其與第二實施例的差異在於該半導體封裝100包含有複數個該第一晶片130，各該第一晶片130連接該些第一凸塊120之另一端上，且該些第一晶片130皆位於該第二晶片160下方，由於本實施例之該金屬柱140通過該穿孔171連接該電磁波屏蔽層180而具有較大之面積，能提供該第二晶片160及該些第二凸塊150較大的支撐性，使得該第二晶片160能夠具有較大的寬度而在下方具有容納兩個該第一晶片130的空間，以提升單一個該半導體封裝100的處理速度。
請參閱第6及7圖，其為本發明之一第四實施例，其與第一實施例的差異在於該半導體封裝100包含有複數個該第二晶片160，各該第二晶片160連接於該些第二凸塊150之另一端上，且該些第二晶片160皆位於該第一晶片130上方，相鄰的兩個該第二晶片160之間具有一間隙D，該間隙D顯露該第一晶片130的一背面。本實施例藉由設置多個該第二晶片160能再提高該半導體封裝100的封裝密度，進一步地提高整體效能。
請參閱第8及9圖，其為本發明之一第五實施例，其與第四實施例的差異在於該半導體封裝100包含有複數個該第一晶片130，各該第一晶片130連接於該些第一凸塊120之另一端上，且各該些第一晶片130位於各該第二晶片160下方，相鄰的兩個該第一晶片130之間具有一第一間隙D1，相鄰的兩個該第二晶片160之間具有一第二間隙D2，該第二間隙D2位於該第一間隙D1上方，本實施例藉由設置多個該第一晶片130及該第二晶片160能再提高該半導體封裝100的封裝密度，進一步地提高整體效能。
本發明藉由兩段式之該些金屬柱140及該些第二凸塊150墊高該第二晶片160，使得該第一晶片130位在該第二晶片160的下方而達成晶片堆疊之該半導體封裝100，且由於以兩段式的結構支撐該第二晶片160，能夠降低製程之複雜度並提高製程良率。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100:半導體封裝
110:基板
111:上表面
112:下表面
113:第一導接墊
114:第二導接墊
115:第三導接墊
116:第一線路層
117:第二線路層
120:第一凸塊
130:第一晶片
140:金屬柱
150:第二凸塊
160:第二晶片
170:密封層
171:穿孔
180:電磁波屏蔽層
190:焊球
H1:第一凸塊的高度
H2:金屬柱的高度
H3:第二凸塊的高度
D:間隙
D1:第一間隙
D2:第二間隙
第1圖：依據本發明之第一實施例，一種半導體封裝的剖視圖。
第2圖：依據本發明之第一實施例，一金屬柱及一第二凸塊之連接處的截面圖。
第3圖：依據本發明之第一實施例，該半導體封裝的局部放大圖。
第4圖：依據本發明之第二實施例，一種半導體封裝的剖視圖。
第5圖：依據本發明之第三實施例，一種半導體封裝的剖視圖。
第6圖：依據本發明之第四實施例，一種半導體封裝的剖視圖。
第7圖：依據本發明之第四實施例，該半導體封裝的俯視圖。
第8圖：依據本發明之第五實施例，一種半導體封裝的剖視圖。
第9圖：依據本發明之第五實施例，該半導體封裝的俯視圖。
100:半導體封裝
110:基板
111:上表面
112:下表面
113:第一導接墊
114:第二導接墊
115:第三導接墊
116:第一線路層
117:第二線路層
120:第一凸塊
130:第一晶片
140:金屬柱
150:第二凸塊
160:第二晶片
170:密封層
171:穿孔
180:電磁波屏蔽層
190:焊球
Claims (16)
- 一種半導體封裝，其包含：一基板，具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面；複數個第一凸塊，各該第一凸塊之一端連接各該第一導接墊；一第一晶片，連接於該些第一凸塊之另一端上；複數個金屬柱，各該金屬柱之一端連接各該第二導接墊；複數個第二凸塊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積；一第二晶片，連接於該些第二凸塊之另一端上，且該第二晶片位於該第一晶片上方；一密封層，設置於該基板之該上表面，且該密封層包覆該些第一凸塊、該第一晶片、該些金屬柱、該些第二凸塊及該第二晶片；以及一電磁波屏蔽層，覆蓋該密封層及該基板。
- 如請求項1之半導體封裝，其中之一該金屬柱的一側面電性連接該電磁波屏蔽層。
- 如請求項2之半導體封裝，其中該密封層具有一穿孔，其中之一該金屬柱經由該穿孔顯露於該密封層外並連接該電磁波屏蔽層。
- 如請求項3之半導體封裝，其中該基板為一重分佈線路層，該基板具有複數個第一線路層及複數個第二線路層，各該第一線路層電性連接各第一導接墊，各該第二線路層電性連接各該第二導接墊，其中之一該第二線路層電性連接該電磁波屏蔽層。
- 如請求項1之半導體封裝，其具有複數個該第一晶片，各該第一晶片連接於該些第一凸塊之另一端上，且該些第一晶片皆位於該第二晶片下方。
- 如請求項1之半導體封裝，其中各該第二凸塊的該截面積與各該金屬柱的該截面積之間的比例介於1：1至1：5之間。
- 如請求項1之半導體封裝，其中各該金屬柱的一高度大於各該第一凸塊的一高度。
- 如請求項7之半導體封裝，其中各該第一凸塊的該高度與各該金屬柱的該高度之間的比例介於1：1至1：5之間。
- 如請求項1之半導體封裝，其具有複數個該第二晶片，各該第二晶片連接於該些第二凸塊之另一端上，且該些第二晶片皆位於該第一晶片上方。
- 如請求項9之半導體封裝，其中相鄰的兩個該第二晶片之間具有一間隙，該間隙顯露該第一晶片的一背面。
- 如請求項9之半導體封裝，其具有複數個該第一晶片，各該第一晶片連接於該些第一凸塊之另一端上，且各該些第一晶片位於各該第二晶片下方。
- 如請求項11之半導體封裝，其中相鄰的兩個該第一晶片之間具有一第一間隙，相鄰的兩個該第二晶片之間具有一第二間隙，該第二間隙位於該第一間隙上方。
- 一種半導體封裝，其包含：一基板，具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面；複數個第一凸塊，各該第一凸塊之一端連接各該第一導接墊； 複數個第一晶片，各該第一晶片連接於該些第一凸塊之另一端上；複數個金屬柱，各該金屬柱之一端連接各該第二導接墊；複數個第二凸塊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積；以及一第二晶片，連接於該些第二凸塊之另一端上，且該些第一晶片皆位於該第二晶片下方。
- 一種半導體封裝，其包含：一基板，具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面；複數個第一凸塊，各該第一凸塊之一端連接各該第一導接墊；一第一晶片，連接於該些第一凸塊之另一端上；複數個金屬柱，各該金屬柱之一端連接各該第二導接墊；複數個第二凸塊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積，其中各該第二凸塊的該截面積與各該金屬柱的該截面積之間的比例介於1：1至1：5之間；以及一第二晶片，連接於該些第二凸塊之另一端上，且該第二晶片位於該第一晶片上方。
- 一種半導體封裝，其包含：一基板，具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面；複數個第一凸塊，各該第一凸塊之一端連接各該第一導接墊；一第一晶片，連接於該些第一凸塊之另一端上； 複數個金屬柱，各該金屬柱之一端連接各該第二導接墊，其中各該金屬柱的一高度大於各該第一凸塊的一高度；複數個第二凸塊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積；以及一第二晶片，連接於該些第二凸塊之另一端上，且該第二晶片位於該第一晶片上方。
- 一種半導體封裝，其包含：一基板，具有一上表面、複數個第一導接墊及複數個第二導接墊，該些第一導接墊及該些第二導接墊位於該上表面；複數個第一凸塊，各該第一凸塊之一端連接各該第一導接墊；一第一晶片，連接於該些第一凸塊之另一端上；複數個金屬柱，各該金屬柱之一端連接各該第二導接墊；複數個第二凸塊，各該第二凸塊之一端連接各該金屬柱之另一端上，其中各該金屬柱之一截面積大於各該第二凸塊之一截面積；以及複數個第二晶片，各該第二晶片連接於該些第二凸塊之另一端上，且該些第二晶片皆位於該第一晶片上方。
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| TWI841111B true TWI841111B (zh) | 2024-05-01 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202247392A (zh) | 2021-02-02 | 2022-12-01 | 美商戴卡科技美國有限公司 | 多階高深寬比之垂直互連及其製造方法 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202247392A (zh) | 2021-02-02 | 2022-12-01 | 美商戴卡科技美國有限公司 | 多階高深寬比之垂直互連及其製造方法 |
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