TWI841024B - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TWI841024B
TWI841024B TW111141260A TW111141260A TWI841024B TW I841024 B TWI841024 B TW I841024B TW 111141260 A TW111141260 A TW 111141260A TW 111141260 A TW111141260 A TW 111141260A TW I841024 B TWI841024 B TW I841024B
Authority
TW
Taiwan
Prior art keywords
layer
chip
interconnect structure
dense
redistribution
Prior art date
Application number
TW111141260A
Other languages
English (en)
Other versions
TW202407949A (zh
Inventor
黃聖富
施信益
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202407949A publication Critical patent/TW202407949A/zh
Application granted granted Critical
Publication of TWI841024B publication Critical patent/TWI841024B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05687—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體結構。半導體結構包括第一晶片以及接合至第一晶片的第二晶片。第一晶片包括第一半導體基板、在第一半導體基板上的第一多層互連結構、在第一多層互連結構的導線上的第一重分佈層、在第一重分佈層與第一多層互連結構上的緻密層、在緻密層上的覆蓋層，以及在第一重分佈層上的金屬墊。第二晶片包括第二半導體基板、在第二半導體基板上的第二多層互連結構，以及從第二多層互連結構延伸至金屬墊的導電結構。

Description

半導體結構
本揭露是有關於一種半導體結構。
隨著電子工業的快速發展，積體電路(integrated circuits, ICs)的發展已經實現了高效能與微型化。積體電路的材料與設計之技術進步已經產生了數代的積體電路，其中每一代都比前一代具有更小且更複雜的電路。
隨著單一晶片上的電子元件的數量快速地增加，已將三維積體電路佈局或堆疊晶片設計用於某些半導體元件，以克服與二維佈局相關的特徵尺寸與密度限制。一般來說，在三維積體電路的設計中，將兩個或更多個半導體晶片接合在一起，並且在晶片之間形成電性連接。當製造晶片到晶片(chip-to-chip)的電性連接時，晶片翹曲會造成接合失敗。此外，較差的表面品質會對晶片到晶片的電性連接的性能產生不利影響。
本揭露之技術態樣為一種半導體結構。
根據本揭露之一些實施方式，一種半導體結構包括第一晶片以及接合至第一晶片的第二晶片。第一晶片包括第一半導體基板、第一多層互連結構、第一重分佈層、緻密層、覆蓋層及金屬墊。第一多層互連結構位於第一半導體基板上，第一多層互連結構包括導線。第一重分佈層位於第一多層互連結構的導線上。緻密層位於第一重分佈層與第一多層互連結構上。覆蓋層位於緻密層上。金屬墊位於第一重分佈層上。第二晶片包括第二半導體基板、第二多層互連結構及導電結構。第二多層互連結構位於第二半導體基板。導電結構從第二多層互連結構延伸至金屬墊。
在本揭露一些實施方式中，緻密層是由聚合物或玻璃製成。
在本揭露一些實施方式中，緻密層具有含氮、氫或氧的摻雜物。
在本揭露一些實施方式中，覆蓋層接觸緻密層。
在本揭露一些實施方式中，緻密層具有位於第一多層互連結構內的一部分。
在本揭露一些實施方式中，緻密層接觸金屬墊。
在本揭露一些實施方式中，第一晶片更包括位於緻密層與第一多層互連結構之間的介電層。
在本揭露一些實施方式中，覆蓋層是選自於矽、碳、氧及氮所組成的群組。
在本揭露一些實施方式中，第一重分佈層包括頂部分、底部分以及位於頂部分與底部分之間的頸部分。頂部分比底部分厚。
在本揭露一些實施方式中，第一重分佈層的頸部分與底部分位於第一多層互連結構內。
在本揭露一些實施方式中，第二晶片包括位於第二多層互連結構上的第二重分佈層。
在本揭露一些實施方式中，第二晶片包括位於第二半導體基板與覆蓋層之間的介電層。介電層與覆蓋層包括相同的材料。
本揭露之另一技術態樣為一種半導體結構。
根據本揭露之一些實施方式，一種半導體結構包括第一晶片以及接合至第一晶片的第二晶片。第一晶片包括第一半導體基板、第一多層互連結構、第一重分佈層、第一緻密層及第一金屬墊。第一多層互連結構位於第一半導體基板上，第一多層互連結構包括導線。第一重分佈層位於第一多層互連結構的導線上。第一緻密層位於第一重分佈層與第一多層互連結構上，其中第一緻密層是由聚合物或玻璃製成。第一金屬墊位於第一重分佈層上。
在本揭露一些實施方式中，第一緻密層具有含氮、氫或氧的摻雜物。
在本揭露一些實施方式中，第二晶片更包括位於第一晶片的第一金屬墊上的第二金屬墊。
在本揭露一些實施方式中，第二晶片更包括位於第一晶片的第一重分佈層上的第二重分佈層。
在本揭露一些實施方式中，第二晶片更包括包圍第二重分佈層的第二緻密層。
在本揭露一些實施方式中，第二緻密層是由聚合物或玻璃製成。
在本揭露一些實施方式中，第一晶片更包括覆蓋第一緻密層的第一覆蓋層，第二晶片更包括覆蓋第二緻密層的第二覆蓋層，且第一覆蓋層接觸第二覆蓋層。
在本揭露一些實施方式中，第二晶片更包括從第二重分佈層向上延伸的導電結構。
在上述實施方式中，由於緻密層位於第一重分佈層與第一多層互連結構上且緻密層具有良好的回流（或填充）能力，鄰接第一重分佈層的緻密層無空隙。因此，可以避免晶片翹曲，且因此可以改善用於接合製程的晶片之表面品質。
應當瞭解前面的一般說明和以下的詳細說明都僅是示例，並且旨在提供對本揭露的進一步解釋。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。
第1圖為根據本揭露一些實施方式之半導體結構10的剖面圖。參閱第1圖，半導體結構10包含第一晶片100以及位於第一晶片100上的第二晶片200。第一晶片100包含第一半導體基板110、第一多層互連結構120、第一重分佈層(redistribution layer, RDL)130、緻密層140、緻密層140上的覆蓋層150以及金屬墊160。第二晶片200設置於第一晶片100上，且第二晶片200接合在第一晶片100上。
第一晶片100包含設置於第一半導體基板110上的複數個元件118。在一些實施方式中，元件118是主動元件(例如，電晶體或二極體)、被動元件(例如，電阻器或電容器)，或其組合。
第一多層互連結構120設置於第一半導體基板110上，且第一多層互連結構120連接至元件118。第一多層互連結構120包含多條導線122，其提供元件118之間的互連(佈線)，以及導線122本身之間。導線122可以通過金屬間介電(inter-metal dielectric,IMD)層124彼此絕緣。第一多層互連結構120可以更包含設置在金屬間介電層124中用於連接導線122的各種導電通孔126。
第一重分佈層130設置於第一多層互連結構120的導線122上，且從導線122向上延伸。第一重分佈層130包含頂部分132、底部分136以及頸部分134，頸部分134位於頂部分132與底部分136之間且連接頂部分132與底部分136。頂部分132的每一者都比底部分136厚。第一重分佈層130的頸部分134與底部分136設置於第一多層互連結構120內，而第一重分佈層130的頂部分132設置於第一多層互連結構120的全體上方。第一重分佈層130的底部分136接觸第一多層互連結構120的導線122，且與導線122部分地重疊。第一重分佈層130的頸部分134的每一者從第一重分佈層130的底部分136並沿著第一多層互連結構120的側壁向上延伸。
緻密層140設置於第一重分佈層130與第一多層互連結構120上。值得注意的是，本揭露中的措詞「緻密」是指緻密層140可以提供良好的填充能力，以完全填充在第一重分佈層130的頂部分132之間的緻密層140的區域。緻密層140可包含可流動材料，例如聚合物與玻璃。由於緻密層140包圍第一重分佈層130且具有良好的回流（或填充）能力，緻密層140中無空隙。舉例來說，第一重分佈層130的頂部分132之間的緻密層140中不會形成空隙。因此，可以避免第一晶片100的晶片翹曲，且因此可以改善用於接合製程的第一晶片100之表面品質。
在一些實施方式中，緻密層140具有含氮、氫及/或氧的摻雜物，以改善/增強緻密層140中的接合強度。如此一來，可以改善用於接合製程的第一晶片100的表面品質。在一些實施方式中，緻密層140是由聚合物製成，前述的聚合物可例如是環氧樹脂、環氧丙烯酸酯，或其他合適的材料。在一些實施方式中，緻密層140是由玻璃製成，例如旋塗玻璃(spin-on glass, SOG)。在一些實施方式中，若覆蓋且包圍第一重分佈層130的層不是由緻密材料製成（例如，前述的層是由氧化矽或其他低k介電材料製成），則當材料填充到第一重分佈層130的頂部分132之間的開口中時，會因為第一重分佈層130的高縱橫比而產生空隙，從而導致第一晶片100的晶片翹曲。
在一些實施方式中，緻密層140具有位於第一多層互連結構120內的一部分142。換句話說，緻密層140的部分142位於第一重分佈層130的底部分136的正上方，且位於第一重分佈層130的頸部分134的正中間。由於緻密層140的材料特性（例如，具有良好的填充能力），緻密層140的部分142無空隙。緻密層140具有位於部分142正上方的另一部分144。緻密層140的部分144設置於第一重分佈層130的頂部分132的正中間，並且也位於金屬墊160的正中間。由於緻密層140的材料特性（例如，具有良好的填充能力），緻密層140的部分144無空隙。
覆蓋層150設置於緻密層140上，且接觸緻密層140。在一些實施方式中，覆蓋層150是選自於矽、碳、氧及氮所組成的群組，以避免釋氣(outgas)。當暴露於熱及/或真空時，緻密層140可能會釋放氣體（例如，CO 2或H 2O)。此氣體最終會凝結在其他的材料上，並導致第一晶片100的表面品質變差。因此，覆蓋層150可以防止氣體擴散到其他層。
金屬墊160設置於第一重分佈層130上，且電性連接至第一重分佈層130。金屬墊160的每一者設置於緻密層140與覆蓋層150中。金屬墊160的每一者接觸且部分地覆蓋第一重分佈層130的頂部分132。在一些實施方式中，第一晶片100更包含位於緻密層140與第一多層互連結構120之間的介電層170。介電層170覆蓋第一重分佈層130與第一多層互連結構120。此外，介電層170接觸第一重分佈層130、第一多層互連結構120、緻密層140以及金屬墊160。在一些實施方式中，緻密層140設置於覆蓋層150與介電層170之間。在一些實施方式中，介電層170具有覆蓋第一重分佈層130的最高表面且接觸金屬墊160的部分172。換句話說，第一重分佈層130的最高表面的一部分被金屬墊160覆蓋，而第一重分佈層130的最高表面的其他部分被介電層170的部分172覆蓋。緻密層140具有一部分146，部分146接觸金屬墊160且位於金屬墊160與第一重分佈層130的頂部分132之一的正中間。緻密層140的部分146可以具有與介電層170的厚度實質上相同的厚度。在一些實施方式中，第一重分佈層130具有凹形輪廓。進一步來說，第一重分佈層130在底部分136的正上方、頂部分132的正中間及頸部分134的正中間具有開口，其中介電層170形成於開口，且緻密層140（即，緻密層140的部分142與部分144）形成於介電層170上且填充於開口中。頂部分132的側壁、頸部分134的側壁以及底部分136的頂面共同定義前述的開口，且形成凹形輪廓（或碗形輪廓）。
在一些實施方式中，金屬墊160的每一個具有底部分以及比底部分寬的頂部分，其中底部分被介電層170與緻密層140包圍，而頂部分被覆蓋層150包圍。
在一些實施方式中，第二晶片200包含第二半導體基板210、複數個元件218、第二多層互連結構220、第二重分佈層230、介電層270以及導電結構280。
導電結構280設置於第二半導體基板210與第二多層互連結構220中。導電結構280的每一者從第二多層互連結構220延伸到金屬墊160。導電結構280可稱為基板通孔(through-substrate vias)。
第二半導體基板210具有正面210f以及相對於正面210f的背面210b。元件218設置於第二半導體基板210的背面210b上。第二晶片200接合至第一晶片100。第二半導體基板210的正面210f位於第一晶片100上。
第二多層互連結構220設置於第二半導體基板210的背面210b上，且連接至元件218。第二多層互連結構220包含多條導線222，其提供元件218之間的互連（佈線），以及導線222本身之間。導線222可以通過金屬間介電層224彼此絕緣。第二多層互連結構220可以更包含設置在金屬間介電層224中用於連接導線222的各種導電通孔226。關於第二晶片200的第二半導體基板210、元件218及第二多層互連結構220（包含導線222、金屬間介電層224及導電通孔226）之配置類似或相同於第一晶片100的第一半導體基板110、元件118及第一多層互連結構120（包含導線122、金屬間介電層124及導電通孔126）之配置，故在此不重覆描述。
第二重分佈層230設置於第二多層互連結構220的導線222上。介電層270設置於第二重分佈層230上，且覆蓋第二重分佈層230。關於第二晶片200的第二重分佈層230與介電層270之配置類似或相同於第一晶片100的第一重分佈層130與介電層170之配置，故在此不重覆描述。
第2圖至第8圖為根據本揭露一些實施方式之在不同階段形成第1圖的半導體結構10的方法之剖面圖。
參閱第2圖，第一晶片100包含第一半導體基板110、元件118、第一多層互連結構120、第一重分佈層130以及介電層170。第一半導體基板110包含元素半導體（例如，鍺或矽）、化合物半導體（包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP），或其組合。
元件118形成於第一半導體基板110上，並且第一多層互連結構120形成於元件118上。第一多層互連結構120包含導線122、金屬間介電層124以及導電通孔126。金屬間介電層124可以由氧化矽、氮化矽、氮氧化矽，或其他合適的材料製成。
第一重分佈層130形成於第一多層互連結構120上，且介電層170形成於第一重分佈層130上。在一些實施方式中，第一重分佈層130包含銅(Cu)、鋁(Al)，或其他合適的材料。在一些實施方式中，介電層170包含氧化矽、氮化矽、氮氧化矽，或其他合適的材料。在形成介電層170之後，移除介電層170的一部分，以暴露第一重分佈層130的最高表面131。
參閱第3圖，緻密層140形成於第一重分佈層130與第一多層互連結構120上。在一些實施方式中，沉積緻密層140通過原子層沉積(atomic layer deposition, ALD)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、物理氣相沉積(physical vapor deposition, PVD)製程，或其他合適的製程。由於緻密層140包圍第一重分佈層130，且緻密層140具有良好的回流（或填充）能力，因此緻密層140中不會產生/形成空隙。例如，緻密層140在第一重分佈層130的頂部分132之間的一部分（即，在第一重分佈層130的底部分136正上方的緻密層140的部分）無空隙。如此一來，可避免第一晶片100的晶片翹曲，進而改善第一晶片100用於接合製程的表面品質。在一些實施方式中，若覆蓋且包圍第一重分佈層130的層不是由緻密材料（或可流動材料）形成，則會由於第一重分佈層130的高縱橫比，而在其中產生空隙，從而導致第一晶片100的晶片翹曲。
在一些實施方式中，在形成緻密層140之後，在緻密層140上執行電漿製程，以提高（或增強）緻密層140中的接合強度。緻密層140隨後可具有來自電漿製程的摻雜物，且摻雜物包含氮、氫及/或氧。如此一來，可以提高第一晶片100的接合製程的表面品質。
參閱第3圖與第4圖，可以在緻密層140的頂面141上執行平坦化製程，使得緻密層140的頂面141是平坦的。在一些實施方式中，緻密層140被減薄。平坦化製程可以是化學機械平坦化(chemical mechanical planarization, CMP)製程。
參閱第5圖，覆蓋層150形成於緻密層140上，且覆蓋緻密層140。在一些實施方式中，覆蓋層150是選自於矽、碳、氧及氮所組成的群組。例如，覆蓋層150包含碳化矽、氧化矽及/或氮化矽。
參閱第6圖，金屬墊160形成於第一重分佈層130上。在一些實施方式中，形成金屬墊160的方法包含蝕刻覆蓋層150與緻密層140以形成暴露第一重分佈層130的開口，隨後填充金屬材料於開口中，以形成金屬墊160。在一些實施方式中，執行平坦化製程，例如CMP製程，以移除多餘的材料。在一些實施方式中，金屬墊160的每一者的頂面161與覆蓋層的頂面151實質上共面。在一些實施方式中，金屬墊160與第一重分佈層130包含不同的材料。在一些實施方式中，金屬墊160包含鎢(W)、銅(Cu)，或其他合適的材料。在金屬墊160包含銅的實施方式中，在形成金屬墊160之前，阻障層與種子層可形成於第一重分佈層130上，其中種子層共形地形成於阻障層上，且金屬墊160形成於阻障層上。阻障層可配置以防止銅擴散，且可以由鉭(Ta)、氮化鉭(TaN)、氮化鈦(TiN)，或其他合適的材料製成。種子層用作黏合層且包含銅合金。
參閱第7圖，第二晶片200包含第二半導體基板210、元件218、第二多層互連結構220、第二重分佈層230以及介電層270。第二多層互連結構220包含導線222、金屬間介電層224以及導電通孔226。關於在第7圖中的第二晶片200的第二半導體基板210、元件218、第二多層互連結構220（包含導線222、金屬間介電層224及導電通孔226）、第二重分佈層230及介電層270之材料、配置、製程及/或操作類似或相同於在第2圖至第6圖中的第一晶片100的第一半導體基板110、元件118、第一多層互連結構120（包含導線122、金屬間介電層124及導電通孔126）、第一重分佈層130及介電層170之材料、配置、製程及/或操作，故在此不重複描述。
在一些實施方式中，第二晶片200更包含在第二半導體基板210與第二多層互連結構220中的導電結構280。在一些實施方式中，導電結構280包含鎢(W)、銅(Cu)，或其他合適的材料。
參閱第7圖與第8圖，第二晶片200的第二半導體基板210被減薄。在一些實施方式中，在第二半導體基板210的正面210f上執行研磨製程，以減薄第二半導體基板210，使得導電結構280被暴露。在第二半導體基板210被減薄之後，介電層290形成於第二半導體基板210的正面210f上。在一些實施方式中，在介電層290上執行平坦化製程，例如CMP製程，以移除多餘的材料。
回到第1圖，第二晶片200接合至第一晶片100。在一些實施方式中，接合第二晶片200至第一晶片100包含混合接合製程。混合接合製程涉及至少兩種接合類型，包含金屬對金屬接合以及非金屬對非金屬接合。舉例來說，金屬墊160與導電結構280以金屬對金屬接合的方式接合，覆蓋層150與介電層290以非金屬對非金屬接合的方式接合。如第1圖所示，金屬墊160與導電結構280的組合在金屬墊160與導電結構280之間具有金屬接合界面BI，但由於回流製程，在覆蓋層150與介電層290之間可能沒有清晰的非金屬界面。在一些實施方式中，金屬墊160與導電結構280包含相同的材料，且覆蓋層150與介電層290包含相同的材料。在一些實施方式中，覆蓋層150與介電層290被稱為在第一重分佈層130與第二重分佈層230之間的接合層，以接合第一晶片100與第二晶片200。因此，可以獲得如第1圖所示的半導體結構10。
第9圖為根據本揭露一些實施方式之半導體結構10a的剖面圖。在第9圖中，半導體結構10a包含第一晶片100與第二晶片300。第一晶片100包含第一半導體基板110、元件118、第一半導體基板110上的第一多層互連結構120、第一多層互連結構120的導線122上的第一重分佈層130、第一重分佈層130與第一多層互連結構120上的緻密層140、緻密層140上的覆蓋層150、第一重分佈層130上的金屬墊160，以及位於第一多層互連結構120與緻密層140之間的介電層170。第二晶片300設置於第一晶片100上，且接合至第一晶片100。第9圖的半導體結構10a與第1圖的半導體結構10的差異在於第二晶片300的配置。值得注意的是，關於第9圖的第一晶片100（包含第一半導體基板110、元件118、第一多層互連結構120、第一重分佈層130、緻密層140、覆蓋層150、金屬墊160及介電層170）之材料、配置、製程及/或操作類似或相同於第1圖的第一晶片100的對應元件（其具有相同的元件符號），故在此不重覆描述。
第二晶片300包含第二半導體基板310、複數個元件318、第二多層互連結構320、第二重分佈層330、緻密層340、覆蓋層350、金屬墊360以及介電層370。在一些實施方式中，第一晶片100的第一半導體基板110具有正面110f以及相對於正面110f的背面110b，且第二晶片300的第二半導體基板310具有正面310f以及相對於正面310f的背面310b。第二多層互連結構320設置於第二半導體基板310的背面310b上，且連接至元件318。第二多層互連結構320包含多條導線322，其提供之間的互連（佈線），以及導線322本身之間。導線322可以通過金屬間介電層324彼此絕緣。第二多層互連結構320可以更包含設置在金屬間介電層324中用於連接導線322的各種導電通孔326。
第二重分佈層330設置於第二多層互連結構320的導線322上。緻密層340包圍第二重分佈層330。覆蓋層350覆蓋且接觸緻密層340。金屬墊360設置於第二重分佈層330上，且電性連接至第二重分佈層330。金屬墊360設置於緻密層340與覆蓋層350中。金屬墊360分別設置於第一晶片100的金屬墊160上，且分別電性連接至第一晶片100的金屬墊160。
在一些實施方式中，倒置第二晶片300，將第二晶片300的背面接合至第一晶片100。如此一來，第一重分佈層130與第二重分佈層330呈鏡像對稱，且金屬墊160與金屬墊360呈鏡像對稱。
值得注意的是，關於第二晶片300的第二半導體基板310、元件318、第二多層互連結構320（包含導線322、金屬間介電層324及導電通孔326）、第二重分佈層330、緻密層340、覆蓋層350、金屬墊360及介電層370之材料、配置、製程及/或操作類似或相同於第一晶片100的第一半導體基板110、元件118、第一多層互連結構120（包含導線122、金屬間介電層124及導電通孔126）、第一重分佈層130、緻密層140、覆蓋層150、金屬墊160及介電層170之材料、配置、製程及/或操作，故在此不重覆描述。
舉例來說，緻密層340與緻密層140包含相同的材料，例如聚合物或玻璃。由於緻密層340覆蓋第二重分佈層330，且緻密層340具有良好的回流（或填充）能力，因此不會在緻密層340中形成空隙。例如，在第二重分佈層330的頂部分332之間的緻密層340的一部分是無空隙的。藉由緻密層140與緻密層340的配置，可以避免第一晶片100及/或第二晶片300的晶片翹曲，因此改善用於接合製程的第一晶片100及/或第二晶片300之表面品質。
在一些實施方式中，第二晶片300更包含介電層380與導電結構390。介電層380設置於第二半導體基板310的正面310f上。導電結構390設置於介電層380、第二半導體基板310及第二多層互連結構320中。導電結構390從第二重分佈層330向上延伸到第二半導體基板310。進一步來說，導電結構390包含頂部分392與底部分394，其中頂部分392比底部分394寬。導電結構390的底部分394電性連接至第二重分佈層330，且導電結構390的頂部分392電性連接到其他的外部電路（未繪示）。導電結構390的頂部分392被介電層380包圍，而導電結構390的底部分394被介電層380、第二半導體基板310及第二多層互連結構320包圍。導電結構390可以被稱為基板通孔。
第10圖至第12圖為根據本揭露一些實施方式之在不同階段形成第9圖的半導體結構10a的方法之剖面圖。
參閱第10圖，第一晶片100的製造製程類似於第2圖至第6圖中的製造製程。元件118形成於第一半導體基板110上，且第一多層互連結構120形成於元件118上。第一重分佈層130形成於第一多層互連結構120上，且介電層170形成於第一重分佈層130上。緻密層140形成於第一重分佈層130與第一多層互連結構120上。平坦化製程可以在緻密層140上執行，以移除多餘的材料。覆蓋層150形成於緻密層140上。金屬墊160形成於第一重分佈層130上。
在一些實施方式中，第二晶片300的製造製程類似於第一晶片100的製造製程。元件318形成於第二半導體基板310上，且第二多層互連結構320形成於元件318上。第二重分佈層330形成於第二多層互連結構320上，介電層370形成於第二重分佈層330上。緻密層340形成於第二重分佈層330與第二多層互連結構320上。平坦化製程可以在緻密層340上執行，以移除多餘的材料。覆蓋層350形成於緻密層340上。金屬墊360形成於第二重分佈層330上。
參閱第11圖，然後將第二晶片300倒置，使得第二多層互連結構320位於第二半導體基板310下方、第二重分佈層330位於第二多層互連結構320下方，以及金屬墊360位於第二重分佈層330下方。
隨後，第二晶片300接合至第一晶片100。在一些實施方式中，接合第二晶片300至第一晶片100包含混合接合製程。混合接合製程涉及至少兩種接合類型，包含金屬對金屬接合以及非金屬對非金屬接合。舉例來說，金屬墊360與金屬墊160以金屬對金屬接合的方式接合，覆蓋層350與覆蓋層150以非金屬對非金屬接合的方式接合。如第12圖所示，金屬墊360與金屬墊160的組合在金屬墊360與金屬墊160之間具有金屬接合界面BI2，但由於回流製程，在覆蓋層350與覆蓋層150之間可能沒有清晰的非金屬界面。在一些實施方式中，金屬墊360與金屬墊160包含相同的材料，且覆蓋層350與覆蓋層350包含相同的材料。在一些實施方式中，覆蓋層150與覆蓋層350被稱為在第一重分佈層130與第二重分佈層330之間的接合層，以接合第一晶片100與第二晶片300。
參閱第12圖，第二晶片300的第二半導體基板310被減薄。在一些實施方式中，在第二半導體基板310的正面310f上執行研磨製程，以減薄第二半導體基板310。在減薄第二半導體基板310。在第二半導體基板310被減薄之後，介電層380形成於第二半導體基板310的正面310f上。在一些實施方式中，沉積介電層380通過原子層沉積製程、化學氣相沉積製程、次常壓化學氣相沉積製程、可流動式化學氣相沉積製程、物理氣相沉積製程，或其他合適的製程來沉積。介電層380可以由氧化矽、氮化矽、氮氧化矽，或其他合適的材料製成。在一些實施方式中，介電層380與第二多層互連結構320的金屬間介電層324包含相同的材料，例如氧化矽。在一些實施方式中，在介電層380上執行平坦化製程，例如CMP製程，以移除多餘的材料。
回到第9圖，在形成介電層380之後，導電結構390形成於介電層380、第二半導體基板310及第二多層互連結構320中。形成導電結構390的方法包含蝕刻介電層380、第二半導體基板310及第二多層互連結構320（金屬間介電層324)以形成暴露第二重分佈層330的開口，隨後填充導電材料於開口中，以形成導電結構390。因此，可以獲得如第9圖所示的半導體結構10a。
雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之申請專利範圍的精神及其範圍不應限於本揭露實施方式之說明。
所屬技術領域任何熟習此技術者，在不脫離本揭露之精神和範圍間，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附申請專利範圍的保護範圍之內。
10: 半導體結構 10a: 半導體結構 100: 第一晶片 110: 第一半導體基板 110b: 背面 110f: 正面 118: 元件 120: 第一多層互連結構 122: 導線 124: 金屬間介電層 126: 導電通孔 130: 第一重分佈層 131: 最高表面 132: 頂部分 134: 頸部分 136: 底部分 140: 緻密層 141: 頂面 142: 部分 144: 部分 146: 部分 150: 覆蓋層 151: 頂面 160: 金屬墊 161: 頂面 170: 介電層 172: 部分 200: 第二晶片 210: 第二半導體基板 210b: 背面 210f: 正面 218: 元件 220: 第二多層互連結構 222: 導線 224: 金屬間介電層 226: 導電通孔 230: 第二重分佈層 270: 介電層 280: 導電結構 290: 介電層 300: 第二晶片 310: 第二半導體基板 310b: 背面 310f: 正面 318: 元件 320: 第二多層互連結構 322: 導線 324: 金屬間介電層 326: 導電通孔 330: 第二重分佈層 332: 頂部分 340: 緻密層 350: 覆蓋層 360: 金屬墊 370: 介電層 380: 介電層 390: 導電結構 392: 頂部分 394: 底部分 BI: 接合界面 BI2: 接合界面
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為根據本揭露一些實施方式之半導體結構的剖面圖。 第2圖至第8圖為根據本揭露一些實施方式之在不同階段形成半導體結構的方法之剖面圖。 第9圖為根據本揭露一些實施方式之半導體結構的剖面圖。 第10圖至第12圖為根據本揭露一些實施方式之在不同階段形成半導體結構的方法之剖面圖。
10: 半導體結構 100: 第一晶片 110: 第一半導體基板 118: 元件 120: 第一多層互連結構 122: 導線 124: 金屬間介電層 126: 導電通孔 130: 第一重分佈層 132: 頂部分 134: 頸部分 136: 底部分 140: 緻密層 142: 部分 144: 部分 146: 部分 150: 覆蓋層 160: 金屬墊 170: 介電層 172: 部分 200: 第二晶片 210: 第二半導體基板 210b: 背面 210f: 正面 218: 元件 220: 第二多層互連結構 222: 導線 224: 金屬間介電層 226: 導電通孔 230: 第二重分佈層 270: 介電層 280: 導電結構 290: 介電層 BI: 接合界面

Claims (19)

  1. 一種半導體結構，包含：一第一晶片，包含：一第一半導體基板；一第一多層互連結構，位於該第一半導體基板上，該第一多層互連結構包含一導線；一第一重分佈層，位於該第一多層互連結構的該導線上；一緻密層，位於該第一重分佈層與該第一多層互連結構上，其中該緻密層具有位於該第一多層互連結構內的一部分；一覆蓋層，位於該緻密層上；以及一金屬墊，位於該第一重分佈層上；以及一第二晶片，接合至該第一晶片，該第二晶片包含：一第二半導體基板；一第二多層互連結構，位於該第二半導體基板上；以及一導電結構，從該第二多層互連結構延伸至該金屬墊。
  2. 如請求項1所述之半導體結構，其中該緻密層係由聚合物或玻璃製成。
  3. 如請求項1所述之半導體結構，其中該緻密 層具有含氮、氫或氧的摻雜物。
  4. 如請求項1所述之半導體結構，其中該覆蓋層接觸該緻密層。
  5. 如請求項1所述之半導體結構，其中該緻密層接觸該金屬墊。
  6. 如請求項1所述之半導體結構，其中該第一晶片更包含位於該緻密層與該第一多層互連結構之間的一介電層。
  7. 如請求項1所述之半導體結構，其中該覆蓋層係選自於矽、碳、氧及氮所組成的群組。
  8. 如請求項1所述之半導體結構，其中該第一重分佈層包含：一頂部分；一底部分；以及一頸部分，位於該頂部分與該底部分之間，其中該頂部分比該底部分厚。
  9. 如請求項8所述之半導體結構，其中該第一重分佈層的該頸部分與該底部分位於該第一多層互連結構 內。
  10. 如請求項1所述之半導體結構，其中該第二晶片包含位於該第二多層互連結構上的一第二重分佈層。
  11. 如請求項1所述之半導體結構，其中該第二晶片包含位於該第二半導體基板與該覆蓋層之間的一介電層，其中該介電層與該覆蓋層包含相同的材料。
  12. 一種半導體結構，包含：一第一晶片，包含：一第一半導體基板；一第一多層互連結構，位於該第一半導體基板上，該第一多層互連結構包含一導線；一第一重分佈層，位於該第一多層互連結構的該導線上；一第一緻密層，位於該第一重分佈層與該第一多層互連結構上，其中該第一緻密層係由聚合物或玻璃製成，其中該第一緻密層具有位於該第一多層互連結構內的一部分；以及一第一金屬墊，位於該第一重分佈層上；以及一第二晶片，接合至該第一晶片。
  13. 如請求項12所述之半導體結構，其中該第 一緻密層具有含氮、氫或氧的摻雜物。
  14. 如請求項12所述之半導體結構，其中該第二晶片更包含位於該第一晶片的該第一金屬墊上的一第二金屬墊。
  15. 如請求項12所述之半導體結構，其中該第二晶片更包含位於該第一晶片的該第一重分佈層上的一第二重分佈層。
  16. 如請求項15所述之半導體結構，其中該第二晶片更包含包圍該第二重分佈層的一第二緻密層。
  17. 如請求項16所述之半導體結構，其中該第二緻密層係由聚合物或玻璃製成。
  18. 如請求項16所述之半導體結構，其中該第一晶片更包含覆蓋該第一緻密層的一第一覆蓋層，該第二晶片更包含覆蓋該第二緻密層的一第二覆蓋層，且該第一覆蓋層接觸該第二覆蓋層。
  19. 如請求項15所述之半導體結構，該第二晶片更包含：一導電結構，從該第二重分佈層向上延伸。
TW111141260A 2022-08-08 2022-10-28 半導體結構 TWI841024B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/818,003 US20240047395A1 (en) 2022-08-08 2022-08-08 Semiconductor structure
US17/818,003 2022-08-08

Publications (2)

Publication Number Publication Date
TW202407949A TW202407949A (zh) 2024-02-16
TWI841024B true TWI841024B (zh) 2024-05-01

Family

ID=89769582

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111141260A TWI841024B (zh) 2022-08-08 2022-10-28 半導體結構

Country Status (3)

Country Link
US (1) US20240047395A1 (zh)
CN (1) CN117542829A (zh)
TW (1) TWI841024B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW381328B (en) * 1994-03-07 2000-02-01 Ibm Dual substrate package assembly for being electrically coupled to a conducting member
TW201946233A (zh) * 2018-04-30 2019-12-01 台灣積體電路製造股份有限公司 封裝及其形成方法
TW202020998A (zh) * 2018-11-21 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置的封裝及其形成方法
TW202230688A (zh) * 2021-01-28 2022-08-01 台灣積體電路製造股份有限公司 半導體封裝及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW381328B (en) * 1994-03-07 2000-02-01 Ibm Dual substrate package assembly for being electrically coupled to a conducting member
TW201946233A (zh) * 2018-04-30 2019-12-01 台灣積體電路製造股份有限公司 封裝及其形成方法
TW202020998A (zh) * 2018-11-21 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置的封裝及其形成方法
TW202230688A (zh) * 2021-01-28 2022-08-01 台灣積體電路製造股份有限公司 半導體封裝及其形成方法

Also Published As

Publication number Publication date
TW202407949A (zh) 2024-02-16
US20240047395A1 (en) 2024-02-08
CN117542829A (zh) 2024-02-09

Similar Documents

Publication Publication Date Title
CN109786315B (zh) 形成半导体器件的方法以及封装件
US11830838B2 (en) Conductive barrier direct hybrid bonding
CN109786264B (zh) 用于封装件形成的工艺控制
TWI724701B (zh) 封裝及其形成方法
JP5345077B2 (ja) 低ｋ誘電体ライナーを有するシリコン貫通ビア
US7825024B2 (en) Method of forming through-silicon vias
US9691733B1 (en) Bonded semiconductor structure and method for forming the same
KR20170021070A (ko) Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법
CN112018095B (zh) 封装件及其形成方法
TWI812961B (zh) 封裝及其製造方法
TWI814027B (zh) 半導體封裝及製造半導體封裝的方法
CN115528007A (zh) 三维元件结构及其形成方法
TW201351587A (zh) 穿矽通孔及其製作方法
CN113644039B (zh) 半导体结构及其形成方法
KR20230165133A (ko) 단차형 밀봉 링을 포함한 반도체 패키지 및 그 형성 방법
TWI832175B (zh) 半導體結構及其形成方法
TWI841024B (zh) 半導體結構
TWI732670B (zh) 半導體結構及其形成方法
CN116344509A (zh) 形成封装件的方法
US20240312952A1 (en) Bonding Semiconductor Dies Through Wafer Bonding Processes
US20240096830A1 (en) Adding Sealing Material to Wafer edge for Wafer Bonding
CN118315284A (zh) 形成封装件的方法以及封装件结构