TWI835996B - 基板補片重構選項 - Google Patents

Abstract

實施方式包含半導體封裝。半導體封裝包含在中介層上的第一補片和第二補片。該半導體封裝還包含在該第一補片中的第一基板，以及在第二補片中的第二基板。該半導體封裝進一步包含在該第一和第二補片上方和周圍的包封層，在該第一補片、該第二補片、和該包封層上的複數構建層，以及在構建層上的複數晶粒和橋。該橋可與該第一補片的該第一基板和該第二補片的該第二基板通訊耦接。該橋可以是嵌入的多晶粒互連橋(EMIB)。該第一和第二基板可以是EMIB及/或高密度封裝(HDP)基板。該橋可位於兩晶粒之間，以及在該第一補片的邊緣和該第二補片的邊緣上方。

Description

基板補片重構選項

實施方式係有關封裝半導體裝置。更特別地，實施方式係有關具有使用中介層上的補片(POINT)架構的互連晶粒的半導體裝置。

近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致使在半導體裝置的有限的基礎上的功能單元的增加的密度。例如，習用的晶粒製造技術正被推向極限，以限制整體式晶粒的尺寸，但應用卻渴望性能，該性能可能用於使用最新技術的大型積體電路。唯，對於不斷更多的容量的驅動並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。

隨著整體式晶粒(monolithic die)的變大，較小的晶粒可以忽略不計的微小差異，無法被彌補，並且通常會大大降低良率。最近的解決方案可能涉及使用中介層上的補片(POINT)架構，該架構用於降低伺服器產品和其他電子產品的封裝成本。POINT通常包含與類似印刷電路板(PCB)的中介層互連的較小的積體電路。

現有的POINT架構提供了成本優勢，因為它可以將較高密度的佈線層製成較小的補片，而其餘層則可以藉由更便宜的中介層製程來製造。然而，隨著晶粒尺寸的增加以及補片尺寸的增加，相對於整體式封裝，POINT架構可能不再具有成本優勢。相反，從POINT架構切換到整體式封裝/基板會影響基板的良率、成本和前端容量。

及

本文描述的是具有互連的晶粒的半導體封裝，以中介層上的補片(POINT)架構施行。半導體封裝的實施方式可以包含複數晶粒、複數補片、複數橋(或複數基板)、包封層、複數構建層、和中介層。

如本文所述，「POINT」封裝(或「POINT」架構)可以指的是耦接至中介層的一或更多個補片，其可以被整合在伺服器封裝的系統上。特別地，POINT封裝可以指的是設置在中介層上/上方的補片，因為這些補片能夠將複數晶粒(或其他基板)通訊耦接至中介層。

如本文中所描述的，「補片」可以指的是以構建層和先進基板設計規則實現的多層有機封裝基板。設計規則可能與最新的矽節點兼容。這樣就可以將晶粒配裝在具有數百到小於100μm的C4凸點間距的補片上。在一些實施方式中，本文描述的補片可以包含核心(例如，基於期望的封裝設計的厚核心或薄核心)和複數構建層，其可以包含諸如導電層、焊球、和介電質之類的互連結構。該補片可以啟用用於半導體封裝/系統的佈線和功率傳遞功能。

本文所述的半導體封裝的實施方式藉由將補片裝訂(或通訊耦接)在一起以保持補片小尺寸而改善了封裝解決方案，同時還滿足了對更大晶粒的需求(即，晶粒的尺寸需要小於補片的尺寸，因此，在這些實施方式中，半導體封裝可以在較小的基板上整合複數不同的較小的晶粒，因此每個封裝使用的總晶粒面積可以更大)，並且晶粒整合更加複雜。將兩個補片模製(或裝訂)在一起，接著將它們與高佈線密度的基板/介面(例如，高密度封裝(HDP)基板或矽(Si)橋)耦接，可以製造形狀因子更小的補片並針對大型晶粒複雜產品提供改進的封裝解決方案。這有利於在整個晶粒面積越來越大的伺服器環境中使用POINT架構，並有助於改善基板成本、良率、和產能。

本文描述的實施方式包含具有補片的半導體封裝，可以分別製造，分割並隨後將其附接到中介層。此外，半導體封裝的實施方式包含與高密度矽橋及/或HDP基板耦接的補片，其用於跨補片的晶粒對晶粒通訊。下文描述的一些實施方式包含半導體封裝，其最初將補片與Si橋及/或HDP基板補在一起，接著將這些重構的補片隨後附著/耦接至中介層。下文描述的其他實施方式包含可以在將補片附接到中介層之前將補片模製在一起的半導體封裝，這減少了補片的厚度變化和配裝製程的補片到補片連接的影響。可以利用Si橋及/或HDP基板來實施本文所述的補片到補片連接。另外，一些實施方式包含在將補片模製在一起並將它們附接到中介層之前可單獨測試的補片。

這些本文所描述的技術可在一或更多個電子裝置來實施，尤其是伺服器裝置(例如，刀鋒式伺服器、機架式伺服器、其組合物等)。可利用本文所描述的技術的電子裝置的非限制性的實施例包含任何類型的行動裝置及/或固定裝置，諸如微機電系統(MEMS)的電氣系統、陀螺儀、高階駕駛輔助系統(ADAS)的、5G通訊系統、相機、手機、電腦終端、桌上型電腦、電子閱讀器、傳真機、資訊站(kiosk)、小筆電電腦、筆記型電腦、網路裝置、支付終端、數位個人數位助理、媒體播放器及/或錄影機、伺服器、機上盒、智慧手機、平板電腦、超級行動個人電腦、有線電話、其組合等。這樣的裝置可以是可攜式的或固定的。在一些實施方式中，可以在桌上型電腦、膝上型電腦、智慧電話、平板電腦、小筆電電腦、筆記型電腦、數位個人數位助理、伺服器、它們的組合和類似物採用本文所描述的技術。更一般地，可以在任意的各種電子裝置中採用此處描述的技術，包含具有晶粒、補片、橋、基板、包封層、下填層、構建層、及/或中介層的半導體封裝。

在下述說明中，將使用熟悉該技術者通常用以傳遞他們的工作本質給其它熟悉該技術者的用語，說明顯示的實施方案之各式態樣。然而，對於熟悉該技術者顯而易見的是，可以僅利用所描述的態樣中的一些來實踐本實施方式。為了說明，揭示特定數目、材料、及配置以助於完整瞭解說明的實施方案。不過，熟悉該技術者應明瞭，實行本實施方式並不需要特定的細節。在其它情況中，省略或簡化眾所皆知的特點以免模糊說明的實施方案。

接著，以最有助於瞭解本實施方式之方式，將各式各樣的操作說明成多個離散的操作，但是，說明的次序不應被解釋為意指這些操作必須是次序相依的。在具體來說，這些操作不需要以呈現的順序執行。

如本文所用，用語「頂」、「底」、「上」、「下」、「最低」和「最高」在用於一個或多個元件時旨在傳達相對的而非絕對的實體組態。因此，當裝置倒置時，在裝置中被描述為「最上元件」或「頂元件」的元件可以替代地在裝置中形成「最下元件」或「底元件」。類似地，當裝置倒置時，在裝置中被稱為「最低元件」或「底元件」的元件可能會在裝置中形成「最高元件」或「頂元件」。

現在參考圖1A，顯示了根據一個實施方式的半導體封裝100的橫截面圖示。在一個實施方式中，半導體封裝100可以包含設置在中介層102上/上方的複數補片120至121。對於一個實施方式，補片120至121可以用複數第一焊球162耦接至中介層102。在一個實施方式中，下填材料154可以在補片120至121之下圍繞第一焊球162。

在一實施方式中，中介層102可包含形成在其上或其中的一或更多個電子/導電結構，例如導電通孔、跡線、墊等。中介層102可用於將一或更多個電子裝置(包含補片120至121、複數晶粒150至151、和橋140)耦接至另一封裝基板，例如印刷電路板(PCB)及/或主機板。對於一個實施方式，中介層102可以包含一或更多種不同的材料，例如由一或更多層具有用於傳輸訊號的導電區域的一或更多種聚合物基礎材料製成的有機基板、及/或具有用於傳輸訊號的導電區域之一或更多層陶瓷基礎材料。中介層102的導電結構/區域可以多方面地包括鎳、鈀及/或錫(以及在一些實施方式中，銅或其他類似金屬)的合金。

在實施方式中，補片120至121可以是構建層和先進基板設計規則所施行的多層有機封裝基板，其可以是與最新的矽節點兼容。在一些實施方式中，補片120至121可包含薄核芯和複數構建層，其中構建層可包含互連結構，諸如導電層、焊球、和介電質。

如圖1A所示，補片120至121可具有圍繞(或嵌入)橋140的腔體125。在一個實施方式中，補片120至121可以藉由橋140通訊耦接。在一個實施方式中，橋140可以包括電佈線(或互連結構)，以將補片120通訊耦接至補片121。在一個實施方式中，橋140可以藉由黏著層110(或黏著膜)耦接至補片120至121。

在一個實施方式中，橋140可以是矽橋或由適合於形成橋的任何其他基板材料製成的橋。在一些實施方式中，橋140可以被稱為嵌入的多晶粒互連橋(EMIB)。在一個實施方式中，橋140允許複數晶粒150至151的組合面積大於用於在晶粒150至151上形成主動裝置的光柵界限(reticle limit)。在特定實施方式中，補片120至121可具有大約200μm至2.5mm的厚度(或z高度)。在另外的實施方式中，補片120至121可以具有大約50μm至2.5mm的厚度。注意，在替代實施方式中，補片120的厚度可以實質上/名義上等於補片121的厚度。

在一個實施方式中，橋140可以設置在補片120至121之間的腔體125中，並且嵌入在可以包含下填材料、填充材料等的包封材料層130內。在一實施方式中，腔體125的厚度可大約等於具有黏著層110的橋140的厚度。例如，在特定實施方式中，橋140可以具有大約10μm至70μm的厚度。

在一個實施方式中，包封材料層130可以設置在晶粒150至151之下並且在補片120至121之間，並且還可以用黏著層110圍繞(或嵌入)橋140。對於一個實施方式，半導體封裝100可以包含一或更多個可以包含複數介電質的構建層。在一實施方式中，介電質可包含聚合物材料，例如聚烯亞胺、環氧樹脂、或構建膜(BF)。

對於一個實施方式，包封材料層130可在腔體125內圍繞橋140，並且包封材料層130可設置在補片120至121上方和之間。例如，如圖1B所示，包封材料層130可以設置在半導體封裝100的介電質、導電層(例如，導電跡線111至113、通孔131至132等)上方。

在一個實施方式中，晶粒150至151可以設置在橋140和補片120至121上。例如，每個晶粒150至151可以具有位於橋140上方的外邊緣。儘管繪示了一個橋140和兩個晶粒150至151，但是應當理解，可以將任何數量的橋140和晶粒150至151位於補片120至121上方。在一個實施方式中，晶粒150至151可以用複數第二焊球164和第一級互連體(FLI)113(如圖1B所示)電耦接至橋140和補片120至121。

對於一個實施方式，晶粒150至151可以包含但不限於半導體晶粒、電子裝置(例如，無線裝置)、積體電路(IC)、中央處理單元(CPU)、微處理器、平台控制器集線器(PCH)、記憶體、圖形處理單元(GPU)、及/或場域可程式化閘陣列(FPGA)。晶粒150至151可以由諸如矽的材料形成，並且在其上具有待耦接至橋140及/或補片120至121的電路。

在一個實施方式中，下填材料154可以在晶粒150至151之下圍繞第二焊球164和FLI 113(如圖1B所示)。在一個實施方式中，晶粒150至151也可以藉由橋140內的導電跡線(或互連結構)彼此通訊耦接。在一個實施方式中，晶粒150至151都是主動晶粒(即，晶粒150和晶粒151可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒150至151可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

現在參考圖1B，顯示了根據一個實施方式的具有包封材料層130的半導體封裝100的詳細橫截面圖示。在一個實施方式中，顯示了一部分包封材料層130的詳細橫截面圖示，隨著顯示了在將橋設置到腔體125中之前在補片121之上的腔體125的部分。

在一個實施方式中，如圖1A所示，可以在補片120至121和橋140上設置重佈層(RDL)。為了簡單起見，所繪示的RDL被顯示為具有介電質構建層，並且熟悉該技術者將認可，RDL可以包含複數構建層。如本領域中已知的，RDL還可以包含複數導電跡線111至113和通孔131至132。在一個實施方式中，焊阻層156可以設置在RDL上方，以針對耦接至晶粒的FLI 113和耦接至中介層的第二級互連(SLI)提供隔離，諸如焊凸塊(例如，如圖1A之第一和第二焊球162和164)等所示。

在一個實施方式中，如上所述，補片121可以包含核心層107，以及有機構建層和導電(例如，銅)佈線層(或導電互連結構)的交替層，如本領域中已知的。在一個實施方式中，跡線111至112和通孔131至132可將補片121上方的FLI 113電耦接至半導體封裝100中的隨後設置的橋和晶粒以及其他組件及/或電路。

如圖1B中所示，半導體封裝100可以首先設置(或形成)POINT配裝/架構，並且隨後施行橋和晶粒接合(或橋接到晶粒接合)。例如，半導體封裝100可將補片120至121耦接(或附接)至中介層102，並在補片120至121之下和之間設置(或添加)下填包封材料層130，同時保留用於橋接和晶粒接合之補片120至121之間的腔體125的切口。接著，在一些實施方式中，半導體封裝100可以將橋140設置到腔體125中，並且將晶粒150至151設置在橋140和補片120至121上方，其中可以對橋到芯片的接合施行熱壓縮接合，然後可以將下填包封材料層130設置(或添加)在晶粒150至151與橋140、補片120至121、和RDL(或構建層)的頂表面之間。

注意，圖1A至1B的半導體封裝100可以根據所期望的封裝設計包含更少或附加的封裝組件和構建層。

現在參考圖2，顯示了根據一個實施方式的半導體封裝200的橫截面圖示。半導體封裝200可以與圖1A至1B的半導體封裝100實質上相似，不同之處在於，基板270用於耦接晶粒250至251和補片220至221。儘管橋140設置在圖1A中的補片120至121之間形成的腔體125中，但是基板270設置(或夾在)圖2中的晶粒250至251和補片220至221之間。儘管繪示了一個基板270和兩個晶粒250至251，但是應當理解，將任何數量的基板270和晶粒250至251可以位於補片220至221上/上方/中。

在一實施方式中，基板270可以設置在補片220至221上，而晶粒250至251可以設置在基板270上。在一個實施方式中，基板270可以用第二焊球264耦接至晶粒250至251和補片220至221。類似於以上的封裝，半導體封裝200可以包含設置在中介層202上的補片220至221。補片220至221可以用第一焊球262耦接至中介層202。在一個實施方式中，下填材料254可以圍繞補片220至221之下的第一焊球262、以及晶粒250至251和基板270之下的第二焊球264；並且另外，下填材料254可以設置在補片220至221之間。

在一實施方式中，基板270可以是HDP基板。HDP基板270可以是矽基板，其具有增加的(或高的)輸入/輸出(I/O)密度和頻寬，用於半導體封裝200的晶粒250至251和補片220至221之間的通訊。HDP基板270可以包含高密度的焊凸塊和細的導電跡線，其在晶粒250至251和補片220至221之間產生高密度的互連。在一實施方式中，基板270可以具有約10μm至200μm的厚度。

在一個實施方式中，補片220至221可以藉由基板270通訊耦接。在一些實施方式中，基板270也可以將晶粒250與晶粒251通訊耦接。在一個實施方式中，晶粒250至251都是主動晶粒(即，晶粒250和晶粒251可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒250至251可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

注意，半導體封裝200可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖3，顯示了根據一個實施方式的半導體封裝300的橫截面圖示。半導體封裝300可以與圖1A至2的半導體封裝100和200實質上相似，不同之處在於，基板370用於耦接補片320至221和中介層302。儘管基板270設置在圖2中的補片220至221上，但是基板370被設置在(或夾在)圖3中的補片220至221和中介層302之間，以改善半導體封裝300的整體共面性(即，因為基板370在補片320至321之下，所以補片320至321的厚度之間的任何不匹配都不會影響用於配裝晶粒350至351和補片320至321的封裝共面性。儘管繪示了一個基板370和兩個晶粒350至351，但是應當理解，可以將任何數量的基板370和晶粒350至251位於補片320至321上/上方/中/之下。

如圖3所示，在一個實施方式中，基板370可以設置在中介層302上，而補片320至321可以設置在中介層302上。對於一個實施方式，晶粒350至351可以設置在補片320至321上。例如，晶粒350可以直接設置在補片320之上，並且晶粒351可以直接設置在補片321之上。晶粒350至351可以用第三焊球364耦接至補片320至321。

在一個實施方式中，基板370可以用第一焊球360耦接至中介層302，而補片320至321可以用第二焊球362耦接至基板370。在一個實施方式中，下填材料354可以圍繞基板370之下的第一焊球360、補片320至321之下的第二焊球362、以及晶粒350至351之下的第三焊球364；並且另外，下填材料354可以設置在補片320至321之間。

在一實施方式中，基板370可以是HDP基板。基板370可以與圖2的基板270實質上相似。在特定實施方式中，基板370可以具有大約10μm至200μm的厚度。在一個實施方式中，補片320至321可以藉由基板370通訊耦接。在一些實施方式中，基板370也可以將晶粒350與晶粒351通訊耦接。在一個實施方式中，晶粒350至351都是主動晶粒(即，晶粒350和晶粒351可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒350至351可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

注意，半導體封裝300可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖4，顯示了根據一個實施方式的半導體封裝400的橫截面圖示。半導體封裝400可以與圖2的半導體封裝200實質上相似，不同之處在於包封層480可以設置在補片420至421周圍和上方。儘管具有焊球264的基板270直接設置在圖2中的補片220至221上，但是具有焊球464的基板470直接設置在略微覆蓋圖4中的補片420至421中一或更多個表面的包封層480上，以改善了半導體封裝400的整體共面性(即，補片420至421的厚度之間的任何失配可以藉由補片420至421上方的包封層製程480來抵消)。儘管繪示了一個基板470和兩個晶粒450至451，但是應當理解，可以將任何數量的基板470和晶粒450至451位於補片420至421上/上方/中/之下。請注意，如圖4至8B中所述，「基板」可以指HDP基板470。然而，在另一個實施方式中，「基板」可以指圖5至8B的嵌入的橋540和740。

在一實施方式中，包封層480可以是模具層及/或任何類似的包封材料。對於一個實施方式，包封層480可以包含具有一或更多種填充材料之環氧樹脂(例如，軟環氧樹脂、硬環氧樹脂、不透明環氧樹脂等)。在一個實施方式中，包封層480可以被壓縮模製、層壓等。在一個實施方式中，包封層480可以設置在補片420至421的一或更多個表面(或底表面)上，並且隨後被平坦化-例如，當放置在平坦的載體上時，頂側朝下作為載體可以是任何平坦表面、玻璃、有機物等-實質上平行於基板470的底表面(例如，CMP製程等)。

另外，如圖4所示，包封層480可以藉由將包封層480設置在補片420至421的上方、之下和之間，以及在補片420至421的外邊緣周圍，來圍繞(或嵌入)補片420至421。在一實施方式中，包封層480的頂表面可位於補片420至421的兩個底表面之下。在另一個實施方式中，包封層480的頂表面可以與補片420至421的頂表面實質上共面。

在一實施方式中，基板470可以設置在補片420至421上，而晶粒450至451可以設置在基板470上。在一個實施方式中，基板470可以用第二焊球464耦接至晶粒450至451和補片420至421。類似於以上的封裝，半導體封裝400可以包含設置在中介層402上的補片420至421。補片420至421可以用第一焊球462耦接至中介層402。在一個實施方式中，由於下填材料454被設置在補片420至421之下的包封層480和中介層402之間，因此下填材料454可以圍繞補片420至421之下之第一焊球462的一部分。對於一個實施方式，下填材料可以圍繞晶粒450至451和基板470之下的第二焊球464，其中下填材料454可以設置在補片420至421之上的包封層480和基板470的底表面之間。

在一實施方式中，基板470可以是HDP基板。在一實施方式中，基板470可以具有約10μm至200μm的厚度。在一個實施方式中，補片420至421可以藉由基板470通訊耦接。在一些實施方式中，基板470也可以將晶粒450與晶粒451通訊耦接。在一個實施方式中，晶粒450至451都是主動晶粒(即，晶粒450和晶粒451可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒450至451可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

注意，半導體封裝400可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖5，顯示了根據一個實施方式的半導體封裝500的橫截面圖示。半導體封裝500可以與圖1A至1B的半導體封裝100實質上相似，不同之處在於包封層580可以圍繞且在補片520至521中之間設置(例如，可以首先形成腔體，並且接著可以連接橋，因為可以在包封後形成RDL層)。儘管填充材料130設置在圖1中的補片120至121之間，但是包封層580設置在圖5中的補片520至521之間和周圍，以改善補片520至521的頂表面上的整體共面性，而使用橋540代替帶有焊球的單獨的HDP基板有助於減少半導體封裝500的訊號損失(即，補片520至521的厚度之間的任何失配都可以藉由包封層580和補片520至521上方的構建層530的組合來抵消；並且，由於在補片520至521和晶粒550至551之間沒有基板，因此改善在補片520至521和晶粒550至551之間的訊號)。儘管繪示了一個橋540和兩個晶粒550至551，但是應當理解，可以將任何數量的橋540和晶粒550至551位於補片520至521上/上方/中。

類似於以上的封裝，半導體封裝500可以包含設置在中介層502上的補片520至521。補片520至521可以用第一焊球562耦接至中介層502。在一個實施方式中，由於下填材料554被設置在補片520至521之下的包封層580和中介層502之間，因此下填材料554可以圍繞補片520至521之下之第一焊球562的一部分。對於一個實施方式，下填材料554可以圍繞晶粒550至551之下的第二焊球564，其中下填材料554可以設置在構建層530的頂表面和晶粒550至551的底表面之間。

另外，包封層580可以藉由將包封層580設置在補片520至521的之下和之間，以及在補片520至521的外邊緣周圍，來圍繞補片520至521。在一實施方式中，包封層580的頂表面可位於補片520至521的底表面的兩個之下。在另一實施方式中，包封層580可以使補片520至521的頂表面彼此實質上共平面。

如圖5所示，補片520至521可具有圍繞(或嵌入)橋540的腔體525。在一個實施方式中，補片520至521可以藉由橋540通訊耦接。在一個實施方式中，橋540可以將補片520與補片521通訊耦接、及/或將晶粒550與晶粒551通訊耦接。在一個實施方式中，橋540可以藉由黏著層510耦接至補片520至521。在一個實施方式中，橋540允許複數晶粒550至551的組合面積大於用於在晶粒550至551上形成主動裝置的光柵界限。

在一個實施方式中，橋540可以設置在補片520至521之間的腔體525中，並且嵌入在腔體525中的複數構建層530內。在一實施方式中，腔體525的厚度可大約等於具有黏著層510的橋540的厚度。在另一實施方式中，腔體525的厚度可大約等於具有黏著層510的橋540的厚度。

在一個實施方式中，可以在補片520至521、橋540、和包封層580上方設置構建層530。例如，構建層530可以用黏著層510圍繞(或嵌入)橋540。在一個實施方式中，構建層530可以具有第一厚度和第二厚度。第一厚度可以被定義為補片520至521和橋540的頂表面與晶粒550至551之下的下填材料554之間的厚度。第二厚度可以被定義為腔體525的底表面(即，補片520至521的腔體525內的頂角/邊緣表面)與晶粒550至551下方的下填材料554之間的厚度。對於一個實施方式，構建層530的第一厚度小於構建層530的第二厚度。在一個實施方式中，構建層530可以包含互連結構(例如，如圖6A至6B所示的導電跡線511至514、通孔531至533和介電質530)，該互連結構將設置在補片520至521上方的晶粒550至551電耦接至橋540、中介層502、和半導體封裝500中的任何其他組件及/或電路。

對於一個實施方式，構建層530可以包含複數介電質。在一個實施方式中，晶粒550至551可以設置在橋540和補片520至521上。例如，每個晶粒550至551可以具有位於橋540上方的外邊緣。在一個實施方式中，晶粒550至551可以用該第二焊球564和FLI 514(如圖6B所示)電耦接至橋540和補片520至521。

在一個實施方式中，晶粒550至551都是主動晶粒(即，晶粒550和晶粒551可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒550至551可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度，但是，應當理解，該節點可以是任何處理節點。

注意，半導體封裝500可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖6A至6B，示出了說明用於形成以上關於圖5描述的半導體封裝500的橋540和構建層530的製程的一系列橫截面圖示，根據一個實施方式。

現在參考圖6A，顯示了一部分構建層530的詳細橫截面圖示，隨著顯示了在將橋設置到腔體525中之前在補片520至521之上的腔體525，根據一個實施方式。在一個實施方式中，如圖5所示，晶粒550至551可以設置在RDL上方，該RDL可以形成在補片520至521上方。為了簡單起見，所繪示的RDL被顯示為具有介電質構建層，並且熟悉該技術者將認可，RDL可以包含複數構建層。RDL還可以包含導電層，如本領域中已知的，該導電層可以包含複數導電跡線511至512和通孔531。在一個實施方式中，如上所述，補片520至521可包含核心層507、以及有機構建層530和導電佈線層505的交替層，如本領域中已知的。

現在參考圖6B，顯示了在橋540和剩餘的導電層511至514以及通孔531至534被設置在構建層530中之後的構建層530的一部分的詳細橫截面圖示，根據一個實施方式。在一實施方式中，構建層530可包含將帶有黏著層510的橋540設置在腔體525內的補片520至521的頂外邊緣上。對於一個實施方式，構建層530還可以包含在補片520至521和橋540上方設置(或形成)導電佈線層，例如跡線511至514和通孔531至533。例如，構建層530可以將補片520至521通訊耦接至晶粒550至551(如圖5所示)。在一個實施方式中，跡線511至514和通孔531至533可以將補片520至521和橋540上方的FLI 514電耦接至晶粒550至551以及半導體封裝500中的其他組件及/或電路。

注意，圖6A至6B的半導體封裝500可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖7，顯示了根據一個實施方式的半導體封裝700的橫截面圖示。半導體封裝700可以與圖5至6B的半導體封裝500實質上相似，不同之處在於，橋740嵌入在構建層730中並且設置在補片720至721上，而在補片720至721之間沒有腔體。儘管在圖5至6B中將橋540設置在補片520至521之間形成的腔體525中，但是將帶有黏著膜710的橋740直接設置在圖7中補片720至721的頂角邊緣上，以藉由避免需要與單獨的HDP基板的補片到晶片的連接以及附加的焊球連接，來改善總體共面性並且減少了半導體封裝700的訊號損失。儘管繪示了一個橋740和兩個晶粒750至751，但是應當理解，可以將任何數量的橋740和晶粒750至751位於補片720至721上/上方/中。

類似於以上的封裝，半導體封裝700可以包含設置在中介層702上的補片720至721。補片720至721可以用第一焊球762耦接至中介層702。在一個實施方式中，由於下填材料754被設置在補片720至721之下的包封層780和中介層702之間，因此下填材料754可以圍繞補片720至721之下之第一焊球762的一部分。對於一個實施方式，下填材料可以圍繞晶粒750至751之下的第二焊球764，其中下填材料754可以設置在構建層730的頂表面和晶粒750至751的底表面之間。

另外，包封層780可以藉由將包封層780設置在補片720至721的之下和之間，以及在補片720至721的外邊緣周圍，來圍繞補片720至721。在一實施方式中，包封層780的頂表面可位於補片720至721的底表面的一個之下。在另一個實施方式中，包封層780允許補片720至721具有彼此實質上共面的表面。

如圖7所示，橋740可以設置在補片720至721的頂角/外邊緣上。在一個實施方式中，補片720至721可以藉由橋740通訊耦接。在一個實施方式中，橋740可以將補片720通訊耦接至補片721、及/或將晶粒750通訊耦接至晶粒751。在一個實施方式中，橋740可以藉由該黏著層710耦接至補片720至721。在一個實施方式中，橋740允許複數晶粒750至751的組合面積大於用於在晶粒750至751上形成主動裝置的光柵界限。

在一個實施方式中，橋740可以被嵌入在複數構建層730內。在一個實施方式中，構建層730可以具有第一厚度和第二厚度。第一厚度可以被定義為補片720至721的頂表面與晶粒750至751之下的下填材料754之間的厚度。第二厚度可以被定義為橋740的頂表面與晶粒750至751之下的下填材料754之間的厚度。對於一個實施方式，構建層730的第一厚度大於構建層730的第二厚度。

在一個實施方式中，可以在補片720至721、橋740、和包封層780上方設置構建層730。例如，構建層730可以用黏著層710嵌入/圍繞橋740。在一個實施方式中，構建層730可以包含互連結構(例如，如圖8A至8B所示的導電跡線711至716、通孔731至735和介電質730)，該互連結構將設置在補片720至721上方的晶粒750至751電耦接至橋740、中介層702、和半導體封裝700中的任何其他組件及/或電路。

對於一個實施方式，構建層730可以包含複數介電質。在一個實施方式中，晶粒750至751可以設置在橋740和補片720至721上。例如，每個晶粒750至751可以具有位於橋740上方的外邊緣。在一個實施方式中，晶粒750至751可以用該第二焊球764和FLI 716(如圖8B所示)電耦接至橋740和補片720至721。

在一個實施方式中，晶粒750至751都是主動晶粒(即，晶粒750和晶粒751可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒750至751可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

注意，半導體封裝700可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖8A至8B，示出了說明用於形成以上關於圖7描述的半導體封裝700的橋740和構建層730的製程的一系列橫截面圖示，根據一個實施方式。

現在參考圖8A，根據一個實施方式，顯示了在將橋設置在補片720至721上之前，構建層730的一部分的詳細橫截面圖示。在一個實施方式中，如圖7所示，晶粒750至751可以設置在RDL上方。為了簡單起見，所繪示的RDL被顯示為具有單介電質構建層730，並且熟悉該技術者將認可，RDL可以包含複數構建層730。RDL還可以包含導電層，如本領域中已知的，該導電層可以包含複數導電跡線711至712和通孔731。在一個實施方式中，如上所述，補片720至721可包含核心層707、以及有機構建層730和導電佈線層705的交替層，如本領域中已知的。

現在參考圖8B，顯示了在橋740和剩餘的導電層711至716以及通孔731至735被設置在構建層730中之後的構建層730的一部分的詳細橫截面圖示，根據一個實施方式。在一實施方式中，構建層730可包含將帶有黏著層710的橋740設置在補片720至721的頂外邊緣上。對於一個實施方式，構建層730還可以包含在補片720至721和橋740上方設置(或形成)導電佈線層，例如跡線711至716和通孔731至735。例如，構建層730可以將補片720至721通訊耦接至晶粒750至751(如圖7所示)。在一個實施方式中，跡線711至716和通孔731至735可以將補片720至721和橋740上方的FLI 716電耦接至晶粒750至751以及半導體封裝700中的其他組件及/或電路。

注意，圖8A至8B的半導體封裝700可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖9，顯示了根據一個實施方式的半導體封裝900的橫截面圖示。半導體封裝900可以與圖7至8B的半導體封裝700實質上相似，不同之處在於，橋940設置在構建層930上方，並且複數橋941至942(即，嵌入的橋941至942)分別被嵌入補片920至921中。在圖7至8B中，橋740直接設置在補片720至721的頂角邊緣/表面上，而在圖9中，橋940至942設置在構建層930上及/或嵌入在補片920至921中，與施行上述圖7中描述的半導體封裝700所需的製程流程相比，(i)提供了更簡單的製程流程，並且(ii)在設置包封層980之前能夠分別測試補片920至921。儘管繪示了三個橋940至942和兩個晶粒950至951，但是應當理解，可以將任何數量的橋940至942和晶粒950至951位於補片920至921上/上方/中。注意，如圖9至11C中所述，「基板」可以指嵌入的橋941至942和圖10的嵌入的基板1070至1071。

類似於以上的封裝，半導體封裝900可以包含設置在中介層902上的補片920至921。補片920至921可以用第一焊球962耦接至中介層902。在一個實施方式中，由於下填材料954被設置在補片920至921之下的包封層980和中介層902之間，因此下填材料954可以圍繞補片920至921之下之第一焊球962的一部分。對於一個實施方式，下填材料可以圍繞橋940和晶粒950至951之下的第二焊球964，其中下填材料954可以設置在構建層930的頂表面和橋940和晶粒950至951的底表面之間。

另外，包封層980可以藉由將包封層980設置在補片920至921的之下和之間，以及在補片920至921的外邊緣周圍，來圍繞補片920至921。在一實施方式中，包封層980的頂表面可位於補片920至921的底表面之下。在另一個實施方式中，包封層980允許補片920至921具有彼此實質上共面的表面。

如圖9所示，根據一個實施方式，橋940可以設置在構建層930和補片920至921上方，並且橋940至942可以分別嵌入在補片920至921內。橋940可以直接設置在構建層930的頂表面上。在一個實施方式中，橋940可以設置在晶粒950至951之間，其中橋940的頂表面可以與晶粒950至951的頂表面實質上共面。再者，橋941可以被嵌入並位於補片920的角部分/區內，而橋942可以被嵌入並位於補片921的角部分/區內。

對於一些實施方式，嵌入的橋941至942可以在補片920至921中提供高佈線互連，而橋940可以使得能夠將補片920耦接至補片921。在一個實施方式中，橋940可以藉由第二焊球964耦接至構建層930和補片920至921。橋940可以位於補片920至921之間的包封層980之上。

在一實施方式中，構建層930可從補片920至921和包封層980的頂表面設置到下填材料954的底表面。在一個實施方式中，可以在補片920至921、橋941至942、和包封層980上方設置構建層930。在一個實施方式中，構建層930可以包含互連結構(例如，如圖11A至11C所示的導電跡線911至913、通孔931至932、和介電質930)，該互連結構將晶粒950至951和橋940電耦接至橋941至942、補片920至921、中介層902、和半導體封裝900中的任何其他組件及/或電路。對於一個實施方式，構建層930可以包含複數介電質。

在一個實施方式中，晶粒950至951可以設置在構建層930上方。在一個實施方式中，晶粒950至951可以用該第二焊球964和FLI 913(如圖11C所示)電耦接至橋940、橋941至942、和補片920至921。在一個實施方式中，晶粒950至951都是主動晶粒(即，晶粒950和晶粒951可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒950至951可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

注意，半導體封裝900可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖10，顯示了根據一個實施方式的半導體封裝1000的橫截面圖示。半導體封裝1000可以與圖9的半導體封裝900實質上相似，不同之處在於，橋1040設置在構建層1030上方，並且複數基板1070至1071分別嵌入補片1020至1021中。儘管橋941至942嵌入在圖9中的補片920至921中，但是基板1070至1071嵌入在圖10中的補片1020至1021的頂部中，以(i)在補片1020至1021中提供高佈線互連和更少的構建層1030，以及(ii)能夠在設置包封層1080之前分別測試補片1020至1021和基板1070至1071。儘管顯示了一個橋1040、兩個基板1070至1071、和兩個晶粒1050至1051，但是應當理解，任何數量的橋1040、基板1070至1071、和晶粒1050至1051可以位於補片1020至1021上/上方/中/之下。注意，如圖9至11C中所述，「基板」可以指圖9和圖11A至11C的嵌入的橋941至942和嵌入的基板1070至1071。

類似於以上的封裝，半導體封裝1000可以包含設置在中介層1002上的補片1020至1021。補片1020至1021可以用第一焊球1062耦接至中介層1002。在一個實施方式中，由於下填材料1054被設置在補片1020至1021之下的包封層1080與中介層1002之間，因此下填材料1054可以圍繞補片1020至1021下方的第一焊球1062的一部分。對於一個實施方式，下填材料可以圍繞橋1040和晶粒1050至1051之下的第二焊球1064，其中下填材料1054可以設置在構建層1030的頂表面和橋1040和晶粒1050至1051的底表面之間。

另外，藉由將包封層設置在補片1020至1021和基板1070至1071之下和之間以及在補片1020至1021和基板1070至1071的外邊緣周圍，包封層1080可以圍繞補片1020至1021和基板1070至1071。在一實施方式中，包封層1080的頂表面可位於基板1070至1071的底表面之下。在另一個實施方式中，包封層1080允許補片1020至1021具有彼此實質上共面的表面。

如圖10所示，根據一個實施方式，橋1040可以設置在構建層1030和補片1020至1021上方，並且基板1070至1071可以分別嵌入在補片1020至1021內。橋1040可以直接設置在構建層1030的頂表面上。在一實施方式中，橋1040可設置在晶粒1050至1051之間，其中橋1040的頂表面可與晶粒1050至1051的頂表面實質上共面。再者，基板1070可以被嵌入並位於補片1020的頂部/區內，並且基板1071可以被嵌入並位於補片1021的頂部/區內。

對於一些實施方式，嵌入的基板1070至1071可以在補片1020至1021中提供高佈線互連，而橋接器1040可以能夠將補片1020耦接至補片1021。在一個實施方式中，橋1040可以藉由第二焊球1064耦接至構建層1030和補片1020至1021。橋1040可以位於補片1020至1021之間的包封層1080之上。在一實施方式中，基板1070至1071可以是HDP基板。在一實施方式中，基板1070至1071可具有約10μm至200μm的厚度。在一實施方式中，基板1070的厚度可實質上等於基板1071的厚度。在另一個實施方式中，基板1070的厚度可以近似等於基板1071的厚度。在一個實施方式中，基板1070至1071可以通訊耦接補片1020至1021、橋1040、及/或晶粒1050至1051。

在一實施方式中，可從補片1020至1021和包封層1080中的基板1070至1071的頂表面到下填材料1054的底表面設置構建層1030。在一個實施方式中，可以在補片1020至1021和包封層1080中的基板1070至1071上方設置構建層1030。在一實施方式中，構建層1030可包含互連結構(例如，如圖11A至11C所示的導電跡線911至913、通孔931至932、和介電質930)其將晶粒1050至1051和橋1040電耦接至基板1070至1071、補片1020至1021、中介層1002、和半導體封裝1000中的任何其他組件及/或電路。對於一個實施方式，構建層1030可以包含複數介電質。

在一個實施方式中，晶粒1050至1051可以設置在構建層1030上方。在一個實施方式中，晶粒1050至1051可以用第二焊球1064電耦接至橋1040、基板1070至1071、和補片1020至1021。在一個實施方式中，晶粒1050至1051都是主動晶粒(即，晶粒1050和晶粒1051可每個包括主動裝置，諸如電晶體等)。在一個實施方式中，晶粒1050至1051可以在處理節點處包含主動裝置。在特定實施方式中，處理節點是先進節點(即，該節點具有較小的電晶體閘極長度)。然而，應當理解，該節點可以是任何處理節點。

注意，半導體封裝1000可以基於所期望的封裝設計包含更少或附加的封裝組件。

現在參考圖11A至11C，示出了說明用於形成以上關於圖9描述的半導體封裝900的橋940至942和構建層930的製程的一系列橫截面圖示，根據一個實施方式。另外，圖11A至11C所示的製程還可以被施行為用於形成根據對應圖10以上描述的半導體封裝1000的橋1040、基板1070至1071、和構建層1030，根據實施方式。

現在參考圖11A，根據一個實施方式，顯示了在設置包封層之前，補片920上方的構建層930的一部分的詳細橫截面圖示。在一個實施方式中，如圖9所示，為了簡單起見，所繪示的RDL被顯示為具有單介電質構建層930，並且熟悉該技術者將認可，RDL可以包含複數構建層930。RDL還可以包含導電層，如本領域中已知的，該導電層可以包含複數導電跡線911至912和通孔931。

在一個實施方式中，補片920至921可包含核心層907、各自的橋941至942、以及有機構建層930和導電佈線層905的交替層，如本領域中已知的。對於一個實施方式，如圖11A所示，補片920可以包含嵌入的橋941，其中嵌入的橋941可以用跡線911耦接至隨後形成的FLI 913(如圖11C所示)。在一個實施方式中，焊阻層956可以設置在構建層930上方，以針對耦接至晶粒和橋的FLI 913(如圖11C所示)提供隔離，並針對耦接至中介層的SLI提供隔離。焊阻層956可以被圖案化為在跡線912之上具有複數開口957，以形成後續的FLI(如圖11C所示)。

現在參考圖11B，顯示了在圍繞且在補片920至921之間設置包封層980之後，在嵌入的橋941至942和補片920至921上方的一部分構建層930的詳細橫截面圖示，根據一個實施方式。在一實施方式中，包封層980可設置在補片920至921之間且在補片920至921之下，其中包封層980可在補片920至921之下圍繞焊阻層956。

現在參考圖11C，顯示了在包封層980被圖案化之後，以及在橋940、晶粒950至951和剩餘的導電層911至913和通孔931至932被設置在構建層930上方之後，在嵌入的橋941至942和補片920至921上方的一部分構建層930的詳細橫截面圖示，根據一個實施方式。在一實施方式中，橋940可設置在FLI 913上以將橋941耦接至橋942。另外，晶粒950至951可以設置在FLI 913上，以將晶粒950至951分別耦接至橋941至942和補片920至921。

對於一個實施方式，構建層930還可包含在補片920至921、嵌入的橋941至942、以及包封層980上方設置(或形成)導電佈線層，例如跡線911至913和通孔931至932。在一實施方式中，構建層930可將補片920至921和橋941至942通訊耦接至晶粒950至951和橋940。

注意，圖11A至11C的半導體封裝900可以基於所期望的封裝設計包含更少或附加的封裝組件。

圖12是繪示電腦系統的示意方塊圖的圖示，其利用具有複數晶粒、複數補片、複數橋或基板、包封層、複數構建層、和中介層的裝置封裝1210(或半導體封裝)，根據一個實施方式。圖12繪示了計算裝置1200的實施例。

計算裝置1200容納主板1202。主板1202可以包含複數組件，包含但不限於處理器1204、裝置封裝1210(或半導體封裝)、以及至少一個通訊晶片1206。處理器1204實體地和電耦接至主板1202。對於一些實施方式，至少一個通訊晶片1206也實體地和電耦接至主板1202。對於其他實施方式，至少一個通訊晶片1206是處理器1204的一部分。

視其應用而定，計算裝置1200可包含其它的組件，這些組件可以也可以不實體和電耦接至主板1202。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。

至少一個通訊晶片1206能夠對計算裝置1200進行資料傳輸的無線通訊。用語「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調變的電磁輻射的使用而通訊資料。此用語並非暗示相關裝置沒有含有任何線，雖然於某些實施方式中它們可能沒有線。至少一個通訊晶片1206可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.112家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G及更新者的其他無線協定。計算裝置1200可包含複數通訊晶片1206。舉例而言，第一通訊晶片1206專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片1206專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程無線通訊。

計算裝置1200的處理器1204包含封裝在處理器1204內的積體電路晶粒。裝置封裝1210可以是但不限於基板、封裝基板、及/或PCB。在一個實施方式中，裝置封裝1210可以是如本文所述的半導體封裝。裝置封裝1210可以包含複數晶粒、複數補片、複數橋及/或基板、包封層、複數構建層、和中介層(例如，如圖1A至10所繪示)–或此處描述的圖中的任何其他組件。

注意，裝置封裝1210可以是單組件/裝置、組件的子集及/或整個系統，因為材料、特徵、和組件可以限於裝置封裝1210及/或計算裝置1200的任何其他組件，其可能需要本文所述的POINT架構(例如，主板1202、處理器1204、及/或計算裝置1200的任何其他組件可能需要本文所述的半導體封裝的實施方式)。

對於某些實施方式，積體電路晶粒可以與一或更多個裝置一起封裝在封裝基板上，該封裝基板包含針對使用有無線通訊以及該裝置封裝的熱穩定的RFIC和天線，如本文所述，以減小計算裝置的z高度。用語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。

至少一個通訊晶片1206亦包含積體電路晶粒，封裝在通訊晶片1206中。對於一些實施方式，如本文所述，可將通訊晶片的積體電路晶粒與一或更多個裝置一起封裝在包含一或更多個裝置封裝的封裝基板上。

在前述說明書中，已經參考其特定實施例性實施方式來描述實施方式。然而，應了解的是，所有這些及類似用語係與適當的實體量相關聯且僅為應用至這些量的方便標籤。顯而易見的是，在不脫離更廣泛的精神和範圍的情況下，可以對其進行各種修改。因此，說明書和圖式應被認為是說明性而不是限制性的。

以下實施例關於進一步的實施方式。不同實施方式的多樣的特徵可與包含的一些特徵多樣的結合且其它排除，以適合多樣不同的應用。

以下實施例關於進一步的實施方式：

實施例1是一種封裝基板，包括：在中介層上的第一補片和第二補片；在該第一補片中的第一基板，以及在該第二補片中的第二基板；在該第一補片和該第二補片上方和周圍的包封層；在該第一補片、該第二補片、和該包封層上的複數構建層；以及在該構建層上的複數晶粒和橋，其中，該橋與該第一補片的該第一基板和該第二補片的該第二基板通訊耦接。

在實施例2中，實施例1的標的可選用地包含：該橋是嵌入的多晶粒互連橋(EMIB)。

在實施例3中，實施例1至2的標的可選用地包含：該第一基板和第二基板是EMIB。

在實施例4中，實施例1至3的標的可選用地包含：第一基板和第二基板是高密度封裝(HDP)基板。

在實施例5中，實施例1至4的標的可以可選地包含：該橋位於該晶粒中的二個之間，以及其中，該橋位於該第一補片的邊緣和該第二補片的邊緣上方。

在實施例6中，實施例1至5的標的可選用地包含：該第一和第二基板將該複數晶粒通訊耦接至該橋、該第一和第二補片、和該中介層。

在實施例7中，實施例1至6的標的可選用地包含：在該中介層和該複數構建層上的下填材料，其中，該下填材料在該中介層的頂表面和該包封層之間，以及其中，該下填材料在該複數構建層的頂表面上且圍繞該橋和該複數晶粒的表面。

在實施例8中，實施例1至7的標的可以可選地包含：該包封層的頂表面實質上與該第一和第二補片的頂表面共平面，以及其中，該包封層在該第一補片的該邊緣和該第二補片的該邊緣之間。

在實施例9中，實施例1至8的標的可選用地包含：該第一和第二基板分別嵌入在該第一和第二補片中，以及其中，該第一和第二補片嵌入在該包封層中。

在實施例10中，實施例1至9的標的可選用地包含：該複數晶粒、該橋、該第一和第二基板、和該第一和第二補片藉由在該複數構建層中的導電跡線和通孔彼此通訊耦接。

實施例11是一種封裝基板，包括：在中介層上的第一補片和第二補片；在該第一補片和該第二補片上的基板；在該第一補片和該第二補片上方和周圍的包封層；以及在該基板、該第一補片、和該第二補片上方的複數晶粒，其中，該基板將該複數晶粒通訊耦接至該第一和第二補片。

在實施例12中，實施例11的標的可以選用地包含：該基板是EMIB。

在實施例13中，實施例11至12的標的可選用地包含：該基板是HDP基板。

在實施例14中，實施例11至13的標的可選用地包含：在該第一和第二補片、該包封層、和該EMIB上的複數構建層，其中，該複數晶粒、該EMIB、和該第一和第二補片藉由在該複數構建層中的導電跡線和通孔彼此通訊耦接；以及耦接至該EMIB的底表面和該第一和第二補片的頂表面的黏著層，其中，該複數構建層將該EMIB和該黏著層嵌入，其中，該EMIB位於該第一補片的邊緣和該第二補片的邊緣上，以及其中，該EMIB的該黏著層在該第一和第二補片之間的該包封層上。

在實施例15中，實施例11至14的標的可選用地包含：在該第一補片的該邊緣和該第二補片的該邊緣之間的腔體，其中，該EMIB在該腔體中，以及其中，該複數構建層將該EMIB和該黏著層嵌入在該腔體中。

在實施例16中，實施例11至15的標的可選用地包含：該HDP基板在該第一補片、該第二補片、和該包封層上方，以及其中，該複數晶粒在該HDP基板上。

在實施例17中，實施例11至16的標的可選用地包含：該基板將該複數晶粒通訊耦接至該第一補片、該第二補片、和該中介層。

在實施例18中，實施例11至17的標的可選用地包含：在該中介層和該複數構建層上的下填材料，其中，該下填材料在該中介層的頂表面和該包封層之間，以及其中，該下填材料在該複數構建層的頂表面上且圍繞該複數晶粒的表面。

在實施例19中，實施例11至18的標的可選用地包含：在該中介層上的第一下填材料，其中，該第一下填材料在該中介層的頂表面和該包封層之間，其中，該第一下填材料在該HDP基板的頂表面和該HDP基板的底表面上，以及其中，該第一下填材料在該第一補片、該第二補片、和該包封層上方。

在實施例20中，實施例11至19的標的可選用地包含：該包封層的頂表面實質上與該第一和第二補片的頂表面共平面，其中，該包封層在該第一補片和該第二補片之間，以及其中，該第一和第二補片嵌入在該包封層中。

實施例21是封裝基板，包括：中介層上的第一補片；中介層上的第二補片；該第一補片、該第二補片、和該中介層上的複數晶粒，其中複數晶粒通訊耦接至該第一補片和該第二補片。

在實施例22中，實施例21的標的可選用地包含：在該第一補片的邊緣和該第二補片的邊緣之間的腔體；在該第一補片的該邊緣和該第二補片的該邊緣上的EMIB，其中，該EMIB在該腔體中；在該腔體中的複數構建層，其中，該複數構建層在該第一補片的該邊緣和該第二補片的該邊緣之間，其中，該複數晶粒、該EMIB、和該第一和第二補片藉由在該複數構建層中的導電跡線和通孔彼此通訊耦接；耦接至該EMIB的底表面和該第一和第二補片的頂表面的黏著層，其中，該複數構建層將該EMIB和該黏著層嵌入在該腔體中，其中，該EMIB位於該第一補片的該邊緣和該第二補片的該邊緣上，以及其中，該EMIB的該黏著層在該第一和第二補片之間的該複數構建層上；以及在該中介層上的下填材料，其中，該下填材料在該第一和第二補片、該EMIB、和該複數構建層上方，其中，該下填材料在該中介層和該第一補片、該第二補片、和該複數構建層的底表面之間，以及其中，該下填材料圍繞該複數晶粒的表面。

在實施例23中，實施例21至22的標的可選用地包含：該第一和第二補片上的第一HDP基板，其中，該第一HDP基板將該複數晶粒通訊耦接至該第一和第二補片；或在該中介層上第二HDP基板，其中，該第二HDP基板將該第一和第二補片通訊耦接至該中介層。

在實施例24中，實施例21至23的標的可選用地包含：該中介層上的第一下填材料，其中，該第一下填材料在該第一和第二補片之間，其中，該第一下填材料在該第一HDP基板的頂表面和該第一HDP基板的底表面上，以及其中，該第一下填材料在該第一和第二補片上方。

在實施例25中，實施例21至24的標的可選用地包含：該中介層上的第二下填材料，其中，該第二下填材料在該第一和第二補片之間，其中，該第二下填材料在該第二HDP基板的頂表面和該第二HDP基板的底表面上，以及其中，該第二下填材料在該第一和第二補片上方。

在前述說明書中，已經參考其特定範例性實施方式來描述方法和設備。顯而易見的是，在不脫離更廣泛的精神和範圍的情況下，可以對其進行各種修改。因此，說明書和圖式應被認為是說明性而不是限制性的。

100:半導體封裝 102:中介層 107:核心層 110:黏著層 111:跡線 112:跡線 113:第一級互連體 120:補片 121:補片 125:腔體 130:包封材料層 131:通孔 132:通孔 140:橋 150:晶粒 151:晶粒 154:下填材料 156:焊阻層 162:第一焊球 164:第二焊球 200:半導體封裝 202:中介層 220:補片 221:補片 250:晶粒 251:晶粒 254:下填材料 262:第一焊球 264:第二焊球 270:基板 300:半導體封裝 302:中介層 320:補片 321:補片 350:晶粒 351:晶粒 354:下填材料 360:第一焊球 362:第二焊球 364:第二焊球 370:基板 400:半導體封裝 402:中介層 420:補片 421:補片 450:晶粒 451:晶粒 454:下填材料 462:第一焊球 464:第二焊球 470:基板 480:包封層 500:半導體封裝 502:中介層 505:導電佈線層 507:核心層 510:黏著層 511:跡線 512:跡線 513:跡線 514:跡線 520:補片 521:補片 525:腔體 530:構建層 531:通孔 532:通孔 533:通孔 540:橋 550:晶粒 551:晶粒 554:下填材料 562:第一焊球 564:第二焊球 580:包封層 700:半導體封裝 702:中介層 705:導電佈線層 707:核心層 710:黏著層 711:跡線 712:跡線 713:跡線 714:跡線 715:跡線 716:跡線 720:補片 721:補片 730:構建層 731:通孔 732:通孔 733:通孔 734:通孔 735:通孔 740:橋 750:晶粒 751:晶粒 754:下填材料 762:第一焊球 764:第二焊球 780:包封層 900:半導體封裝 902:中介層 905:導電佈線層 907:核心層 911:跡線 912:跡線 913:跡線 920:補片 921:補片 930:構建層 931:通孔 932:通孔 940:橋 941:橋 942:橋 950:晶粒 951:晶粒 954:下填材料 956:焊阻層 957:開口 962:第一焊球 964:第二焊球 980:包封層 1000:半導體封裝 1002:中介層 1020:補片 1021:補片 1030:構建層 1040:橋 1050:晶粒 1051:晶粒 1054:下填材料 1062:第一焊球 1064:第二焊球 1070:基板 1071:基板 1080:包封層 1200:計算裝置 1202:主板 1204:處理器 1206:通訊晶片 1210:裝置封裝

在伴隨的圖式的圖中，經由舉例方式而非限定方式描述實施方式，其中相似的標號表示相似的特徵。再者，省略了一些習知細節，以免與這裡敘述的發明概念混淆。

[圖1A]是具有複數晶粒、複數補片、在腔體中的橋、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖1B]是在補片中具有腔體、複數構建層的各別半導體封裝的橫截面視圖的詳細圖示，根據一個實施方式。

[圖2]是具有複數晶粒、複數補片、基板、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖3]是具有複數晶粒、複數補片、基板、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖4]是具有複數晶粒、複數補片、基板、包封層、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖5]是具有複數晶粒、複數補片、在腔體中的橋、包封層、複數構建層、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖6A至6B]是具有複數補片、在腔體中的橋、包封層、和複數構建層的半導體封裝的橫截面視圖的詳細圖示，根據一些實施方式。

[圖7]是具有複數晶粒、複數補片、橋、包封層、複數構建層、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖8A至8B]是具有複數補片、橋、包封層、和複數構建層的半導體封裝的橫截面視圖的詳細圖示，根據一些實施方式。

[圖9]是具有複數晶粒、複數補片、複數橋、包封層、複數構建層、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖10]是具有複數晶粒、複數補片、複數基板、在該複數晶粒之間的包封層、複數構建層、和中介層的半導體封裝的橫截面視圖的圖示，根據一個實施方式。

[圖11A至11C]是具有複數晶粒、複數補片、複數橋、包封層、和複數構建層的半導體封裝的橫截面視圖的詳細圖示，根據一些實施方式。

[圖12]是繪示電腦系統的示意方塊圖的圖示，其利用具有複數晶粒、複數補片、複數橋或基板、包封層、複數構建層、和中介層的半導體封裝，根據一個實施方式。

100:半導體封裝

102:中介層

107:核心層

110:黏著層

111:跡線

112:跡線

113:第一級互連體

120:補片

121:補片

125:腔體

130:包封材料層

131:通孔

132:通孔

140:橋

150:晶粒

151:晶粒

154:下填材料

156:焊阻層

162:第一焊球

164:第二焊球

Claims (24)

1. 一種封裝基板，包括：在中介層上的第一補片和第二補片；在該第一補片中的第一基板，以及在該第二補片中的第二基板；在該第一補片和該第二補片上方和周圍的包封層；在該第一補片、該第二補片、和該包封層上的複數構建層；以及在該複數構建層上的複數晶粒和橋，其中，該橋與該第一補片的該第一基板和該第二補片的該第二基板通訊耦接。
2. 如請求項1的封裝基板，其中，該橋為嵌入的多晶粒互連橋(EMIB)。
3. 如請求項1的封裝基板，其中，該第一和第二基板為EMIB。
4. 如請求項1的封裝基板，其中，該第一和第二基板為高密度封裝(HDP)基板。
5. 如請求項1的封裝基板，其中，該橋位於該晶粒中的二個之間，以及其中，該橋位於該第一補片的邊緣和該第二補片的邊緣上方。
6. 如請求項1的封裝基板，其中，該第一和第二基板將該複數晶粒通訊耦接至該橋、該第一和第二補片、和該中介層。
7. 如請求項1的封裝基板，進一步包括在該 中介層和該複數構建層上的下填材料，其中，該下填材料在該中介層的頂表面和該包封層之間，以及其中，該下填材料在該複數構建層的頂表面上且圍繞該橋和該複數晶粒的表面。
8. 如請求項5的封裝基板，其中，該包封層的頂表面實質上與該第一和第二補片的頂表面共平面，以及其中，該包封層在該第一補片的該邊緣和該第二補片的該邊緣之間。
9. 如請求項1的封裝基板，其中，該第一和第二基板分別嵌入在該第一和第二補片中，以及其中，該第一和第二補片嵌入在該包封層中。
10. 如請求項1的封裝基板，其中，該複數晶粒、該橋、該第一和第二基板、和該第一和第二補片藉由在該複數構建層中的導電跡線和通孔彼此通訊耦接。
11. 一種封裝基板，包括：在中介層上的第一補片和第二補片；在該第一補片和該第二補片上的基板；在該第一補片和該第二補片上方和周圍的包封層；以及在該基板、該第一補片、和該第二補片上方的複數晶粒，其中，該基板將該複數晶粒通訊耦接至該第一和第二補片。
12. 如請求項11的封裝基板，其中，該基板為EMIB。
13. 如請求項11的封裝基板，其中，該基板為HDP基板。
14. 如請求項12的封裝基板，進一步包括：在該第一和第二補片、該包封層、和該EMIB上的複數構建層，其中，該複數晶粒、該EMIB、和該第一和第二補片藉由在該複數構建層中的導電跡線和通孔彼此通訊耦接；以及耦接至該EMIB的底表面和該第一和第二補片的頂表面的黏著層，其中，該複數構建層將該EMIB和該黏著層嵌入，其中，該EMIB位於該第一補片的邊緣和該第二補片的邊緣上，以及其中，該EMIB的該黏著層在該第一和第二補片之間的該包封層上。
15. 如請求項14的封裝基板，進一步包括在該第一補片的該邊緣和該第二補片的該邊緣之間的腔體，其中，該EMIB在該腔體中，以及其中，該複數構建層將該EMIB和該黏著層嵌入在該腔體中。
16. 如請求項13的封裝基板，其中，該HDP基板在該第一補片、該第二補片、和該包封層上方，以及其中，該複數晶粒在該HDP基板上。
17. 如請求項11的封裝基板，其中，該基板將該複數晶粒通訊耦接至該第一補片、該第二補片、和該中介層。
18. 如請求項14的封裝基板，進一步包括在該中介層和該複數構建層上的下填材料，其中，該下填材 料在該中介層的頂表面和該包封層之間，以及其中，該下填材料在該複數構建層的頂表面上且圍繞該複數晶粒的表面。
19. 如請求項16的封裝基板，進一步包括在該中介層上的第一下填材料，其中，該第一下填材料在該中介層的頂表面和該包封層之間，其中，該第一下填材料在該HDP基板的頂表面和該HDP基板的底表面上，以及其中，該第一下填材料在該第一補片、該第二補片、和該包封層上方。
20. 如請求項11的封裝基板，其中，該包封層的頂表面實質上與該第一和第二補片的頂表面共平面，其中，該包封層在該第一補片和該第二補片之間，以及其中，該第一和第二補片嵌入在該包封層中。
21. 一種封裝基板，包括：在中介層上的第一補片；在該中介層上的第二補片；該第一補片、該第二補片、和該中介層上方的複數晶粒，其中，該複數晶粒通訊耦接至該第一和第二補片；以及該第一和第二補片上的第一HDP基板，其中，該第一HDP基板將該複數晶粒通訊耦接至該第一和第二補片；或在該中介層上第二HDP基板，其中，該第二HDP基板將該第一和第二補片通訊耦接至該中介層。
22. 如請求項21的封裝基板，進一步包括： 在該第一補片的邊緣和該第二補片的邊緣之間的腔體；在該第一補片的該邊緣和該第二補片的該邊緣上的EMIB，其中，該EMIB在該腔體中；在該腔體中的複數構建層，其中，該複數構建層在該第一補片的該邊緣和該第二補片的該邊緣之間，其中，該複數晶粒、該EMIB、和該第一和第二補片藉由在該複數構建層中的導電跡線和通孔彼此通訊耦接；耦接至該EMIB的底表面和該第一和第二補片的頂表面的黏著層，其中，該複數構建層將該EMIB和該黏著層嵌入在該腔體中，其中，該EMIB位於該第一補片的該邊緣和該第二補片的該邊緣上，以及其中，該EMIB的該黏著層在該第一和第二補片之間的該複數構建層上；以及在該中介層上的下填材料，其中，該下填材料在該第一和第二補片、該EMIB、和該複數構建層上方，其中，該下填材料在該中介層和該第一補片、該第二補片、和該複數構建層的底表面之間，以及其中，該下填材料圍繞該複數晶粒的表面。
23. 如請求項21的封裝基板，進一步包括在該中介層上的第一下填材料，其中，該第一下填材料在該第一和第二補片之間，其中，該第一下填材料在該第一HDP基板的頂表面和該第一HDP基板的底表面上，以及其中，該第一下填材料在該第一和第二補片上方。
24. 如請求項21的封裝基板，進一步包括該中介層上的第二下填材料，其中，該第二下填材料在該第 一和第二補片之間，其中，該第二下填材料在該第二HDP基板的頂表面和該第二HDP基板的底表面上，以及其中，該第二下填材料在該第一和第二補片上方。

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