CN111696978A - 衬底贴片重构选项 - Google Patents

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H·哈里里
A·P·阿卢尔
任纬伦
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

实施例包括半导体封装。半导体封装包括中介层上的第一贴片和第二贴片。半导体封装还包括第一贴片中的第一衬底和第二贴片中的第二衬底。半导体封装还包括在第一贴片和第二贴片之上和周围的包封层，在第一贴片、第二贴片和包封层上的多个堆积层，以及在堆积层上的多个管芯和电桥。电桥可以与第一贴片的第一衬底和第二贴片的第二衬底通信地耦合。该电桥可以是嵌入式多管芯互连电桥(EMIB)。第一衬底和第二衬底可以是EMIB和/或高密度封装(HDP)衬底。电桥可以位于两个管芯之间，并且位于第一贴片的边缘和第二贴片的边缘之上。

Description

衬底贴片重构选项
技术领域
实施例涉及封装半导体器件。具体而言，实施例涉及具有使用中介层上贴片(POINT)架构的互连管芯的半导体器件。
背景技术
过去几十年来，集成电路中特征的缩放已经成为日益增长的半导体工业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体器件的有限芯片面积上的密度增大。例如，常规的管芯制造技术正被推向其针对单片式管芯的尺寸的极限，然而，应用却渴望使用最新技术的大尺寸集成电路可能具有的能力。但对于更大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。
随着单片式管芯的变大，对于较小的管芯可以忽略的微小差异无法得到补偿，并且通常可能显著降低成品率。最近的解决方案可以涉及使用中介层上贴片(POINT)架构，该架构用于降低服务器产品和其他电子产品的封装成本。POINT通常包括与类似印刷电路板(PCB)的中介层互连的较小的集成电路。
现有的POINT架构提供了成本益处，因为它允许将较高密度的布线层制成较小的贴片，并且层的其余部分可以通过较便宜的中介层工艺来制造。然而，由于管芯尺寸增长并且因此贴片尺寸也随之增长，相对于单片式封装，POINT架构可能不再具有成本益处。相反，从POINT架构切换到单片式封装/衬底会影响衬底的成品率、成本和前端产能。
附图说明
通过示例而非限制的方式在附图的图中示出本文所描述的实施例，其中相似的附图标记指示相似的特征。此外，省略了一些常规细节，以免与本文描述的发明构思相混淆。
图1A是根据一个实施例的具有多个管芯、多个贴片、腔中的电桥、以及中介层的半导体封装的截面图的图示。
图1B是根据一个实施例的在贴片中具有腔、多个堆积层的相应半导体封装的截面图的详细图示。
图2是根据一个实施例的具有多个管芯、多个贴片、衬底以及中介层的半导体封装的截面图的图示。
图3是根据一个实施例的具有多个管芯、多个贴片、衬底以及中介层的半导体封装的截面图的图示。
图4是根据一个实施例的具有多个管芯、多个贴片、衬底、包封层以及中介层的半导体封装的截面图的图示。
图5是根据一个实施例的具有多个管芯、多个贴片、腔中的电桥、包封层、多个堆积层以及中介层的半导体封装的截面图的图示。
图6A-6B是根据一些实施例的具有多个贴片、腔中的电桥、包封层以及多个堆积层的半导体封装的截面图的详细图示。
图7是根据一个实施例的具有多个管芯、多个贴片、电桥、包封层、多个堆积层以及中介层的半导体封装的截面图的图示。
图8A-8B是根据一些实施例的具有多个贴片、电桥、包封层以及多个堆积层的半导体封装的截面图的详细图示。
图9是根据一个实施例的具有多个管芯、多个贴片、多个电桥、包封层、多个堆积层以及中介层的半导体封装的截面图的图示。
图10是根据一个实施例的具有多个管芯、多个贴片、多个衬底、多个管芯之间的包封层、多个堆积层以及中介层的半导体封装的截面图的图示。
图11A-11C是根据一些实施例的具有多个管芯、多个贴片、多个电桥、包封层以及多个堆积层的半导体封装的截面图的详细图示。
图12是根据一个实施例的示出了利用具有多个管芯、多个贴片、多个电桥或衬底、包封层、多个堆积层以及中介层的半导体封装的计算机系统的示意性框图的图示。
具体实施方式
本文描述的是具有用中介层上贴片(POINT)架构实施的互连管芯的半导体封装。半导体封装的实施例可以包括多个管芯、多个贴片、多个电桥(或多个衬底)、包封层、多个堆积层以及中介层。
如本文所述，“POINT”封装(或“POINT”架构)可以指代耦合至中介层的一个或多个贴片，其可以集成在服务器封装的系统上。特别地，POINT封装可以指代设置在中介层上/之上的贴片，因为这些贴片能够将多个管芯(或其他衬底)通信地耦合到中介层。
如本文所述，“贴片”可以指代用堆积层和高级衬底设计规则实施的多层有机封装衬底。设计规则可以与最新的硅节点兼容。这允许将管芯组装在具有数百到小于100μm的精细C4凸块间距的贴片上。在一些实施例中，本文所述的贴片可以包括芯(例如，基于期望的封装设计的厚芯或薄芯)和多个堆积层，多个堆积层可以包括互连结构，例如导电层、焊球和电介质。贴片可以实现用于半导体封装/系统的布线和电力输送功能。
本文描述的半导体封装的实施例通过将贴片缝合(或通信地耦合)在一起以保持贴片尺寸较小而改进了封装解决方案，同时还解决了对更大管芯(即，管芯的尺寸需要小于贴片的尺寸，因而在这些实施例中，半导体封装能够在较小的衬底上集成多个不同的较小的管芯，因此每个封装使用的总管芯面积可以更大)以及更复杂的管芯集成的需求。将两个贴片模制(或缝合)在一起，并将它们与高布线密度的衬底/界面(例如，高密度封装(HDP)衬底或硅(Si)电桥)耦合能够实现制造形状因子更小的贴片并为大管芯复杂产品提供改进的封装解决方案。这有利于在总管芯面积越来越大的服务器环境中使用POINT架构，并有助于改善衬底成本、成品率和产能。
本文描述的实施例包括具有贴片的半导体封装，贴片可以被分开制造、单一化、然后附接到中介层。另外，半导体封装的实施例包括与高密度Si电桥和/或HDP衬底耦合的贴片，其用于跨贴片的管芯对管芯通信。下文描述的一些实施例包括半导体封装，其最初将贴片与Si电桥和/或HDP衬底附接在一起，并且然后将这些重构的贴片随后附接/耦合到中介层。下文描述的其他实施例包括可以在将贴片附接到中介层之前将贴片模制在一起的半导体封装，这减小了贴片的厚度变化和组装过程的贴片对贴片连接的影响。可以利用Si电桥和/或HDP衬底来实施本文所述的贴片对贴片连接。另外，一些实施例包括在将贴片模制在一起并将它们附接到中介层之前可以单独测试的贴片。
本文描述的技术可以在一个或多个电子设备中实施，尤其是在服务器设备(例如，刀片服务器、机架安装服务器、其组合等)中实施。可以利用本文所述技术的电子设备的非限制性示例包括任何种类的移动设备和/或固定设备，例如基于微机电系统(MEMS)的电气系统、陀螺仪、高级驾驶辅助系统(ADAS)、5G通信系统、照相机、蜂窝电话、计算机终端、台式计算机、电子阅读器、传真机、信息亭、上网本电脑、笔记本电脑、互联网设备、支付终端、个人数字助理、媒体播放器和/或记录器、服务器、机顶盒、智能电话、平板个人计算机、超移动个人计算机、有线电话、其组合等。这样的设备可以是便携式的或固定的。在一些实施例中，本文描述的技术可以用于台式计算机、膝上型计算机、智能电话、平板电脑、上网本电脑、笔记本电脑、个人数字助理、服务器、其组合等中。更一般地，本文描述的技术可以用于多种电子设备中的任何一种中，所述电子设备包括具有管芯、贴片、电桥、衬底、包封层、底部填充层、堆积层和/或中介层的半导体封装。
在以下说明中，将使用本领域技术人员通常用于向本领域中其他技术人员传达其工作的主旨的术语来说明例示性实现方式的各方面。但对于本领域技术人员来说，显然，本实施例的实践可以仅借助一些所描述的方面。出于解释的目的，阐述了特定数量、材料和配置以便提供对例示性实施方式的透彻理解。但对于本领域技术人员来说，显然，本实施例的实践可以无需这些具体细节。在其他实例中，省略或简化了公知的特征，以避免使例示性实施方式难以理解。
以最有助于理解本实施例的方式将各种操作依次描述为多个分立的操作，但描述的顺序不应被解释为暗示这些操作必定是顺序相关的。具体而言，这些操作不必按照所呈现的顺序执行。
如本文所用，术语“顶部”、“底部”、“上部”、“下部”、“最下”和“最上”在用于与一个或多个元件的关系时旨在传达相对而不是绝对的物理配置。因此，当设备倒置时，被描述为设备中“最上的元件”或“顶部元件”的元件可以替代地形成设备中“最下的元件”或“底部元件”。类似地，当设备倒置时，被描述为设备中“最下的元件”或“底部元件”的元件可以替代地形成设备中“最上的元件”或“顶部元件”。
现在参考图1A，示出了根据实施例的半导体封装100的截面图。在施例中，半导体封装100可以包括设置在中介层102上/之上的多个贴片120-121。对于一个实施例，可以利用多个第一焊球162将贴片120-121耦合到中介层102。在实施例中，底部填充材料154可以围绕贴片120-121下方的第一焊球162。
在一个实施例中，中介层102可以包括形成在其上或其中的一个或多个电子/导电结构，例如导电过孔、迹线、焊盘等。中介层102可以用于将一个或多个电子器件(包括贴片120-121、多个管芯150-151和电桥140)耦合到另一封装衬底，例如印刷电路板(PCB)和/或主板。对于一个实施例，中介层102可以包括一种或多种不同的材料，例如由具有用于传送信号的导电区域的一层或多层聚合物基础材料、和/或具有用于传送信号的导电区域的一层或多层陶瓷基础材料制成的有机衬底。中介层102的导电结构/区域可以不同地包括镍、钯和/或锡(以及在一些实施例中，铜或其他类似金属)的合金。
在实施例中，贴片120-121可以是用堆积层和高级衬底设计规则实施的多层有机封装衬底，高级衬底设计规则可以与最新的硅节点兼容。在一些实施例中，贴片120-121可以包括薄芯和多个堆积层，其中堆积层可以包括互连结构，例如导电层、焊球和电介质。
如图1A所示，贴片120-121可以具有围绕(或嵌入)电桥140的腔125。在实施例中，贴片120-121可以通过电桥140通信地耦合。在实施例中，电桥140可以包括电布线(或互连结构)以将贴片120通信地耦合到贴片121。在实施例中，电桥140可以通过粘合层110(或粘合膜)耦合到贴片120-121。
在实施例中，电桥140可以是硅电桥或由适合于形成电桥的任何其他衬底材料制成的电桥。在一些实施例中，电桥140可以被称为嵌入式多管芯互连电桥(EMIB)。在实施例中，电桥140允许多个管芯150-151的组合面积大于用于在管芯150-151上形成有源器件的掩模版限度(reticle limit)。在特定实施例中，贴片120-121可以具有大约200μm至2.5mm的厚度(或z高度)。在另外的实施例中，贴片120-121可以具有大约50μm至2.5mm的厚度。注意，在替代实施例中，贴片120的厚度可以基本上/标称上等于贴片121的厚度。
在实施例中，电桥140可以设置在贴片120-121之间的腔125中，并且嵌入在可以包括底部填充材料、填充材料等的包封材料层130内。在一个实施例中，腔125的厚度可以大约等于带有粘合层110的电桥140的厚度。例如，在特定实施例中，电桥140的厚度可以为大约10μm至70μm。
在实施例中，包封材料层130可以设置在管芯150-151下方并且在贴片120-121之间，并且还可以围绕(或嵌入)带有粘合层110的电桥140。对于一个实施例，半导体封装100可以包括一个或多个可以包括多种电介质的堆积层。在一个实施例中，电介质可以包括聚合物材料，例如聚酰亚胺、环氧树脂或堆积膜(BF)。
对于一个实施例，包封材料层130可以在腔125内围绕电桥140，并且包封材料层130可以设置在贴片120-121之上和之间。例如，如图1B所示，包封材料层130可以设置在半导体封装100的电介质、导电层(例如，导电迹线111-113、过孔131-132等)之上。
在实施例中，管芯150-151可以设置在电桥140和贴片120-121之上。例如，管芯150-151中的每个可以具有位于电桥140之上的外边缘。尽管示出了一个电桥140和两个管芯150-151，但是应当理解，任何数量的电桥140和管芯150-151可以位于贴片120-121之上。在实施例中，管芯150-151可以借助多个第二焊球164和第一级互连(FLI)113(如图1B所示)电耦合至电桥140和贴片120-121。
对于一个实施例，管芯150-151可以包括但不限于半导体管芯、电子设备(例如，无线设备)、集成电路(IC)、中央处理单元(CPU)、微处理器、平台控制器中枢(PCH)、存储器、图形处理单元(GPU)和/或现场可编程门阵列(FPGA)。管芯150-151可以由诸如硅的材料形成，并且在其上具有要耦合到电桥140和/或贴片120-121的电路。
在实施例中，底部填充材料154可以围绕管芯150-151下方的第二焊球164和FLI113(如图1B所示)。在实施例中，管芯150-151还可以通过电桥140内的导电迹线(或互连结构)彼此通信地耦合。在实施例中，管芯150-151都是有源管芯(即，管芯150和151可以各自包括有源器件，例如晶体管等)。在实施例中，管芯150-151可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
现在参考图1B，示出了根据实施例的具有包封材料层130的半导体封装100的详细截面图。在一个实施例中，示出了包封材料层130的一部分的详细截面图，因为示出了在将电桥设置到腔125中之前腔125在贴片121上方的部分。
在实施例中，如图1A所示，可以在贴片120-121和电桥140之上设置再分布层(RDL)。为简化起见，将所示的RDL示为具有电介质堆积层，并且本领域技术人员将认识到，RDL可以包括多个堆积层。如本领域中已知的，RDL还可以包括多个导电迹线111-113和过孔131-132。在实施例中，阻焊剂层156可以设置在RDL之上，以为耦合到管芯的FLI 113和耦合到中介层的第二级互连(SLI)(例如焊料凸块(例如，如以图1A的第一焊球162和第二焊球164所示的)等)提供隔离。
在一个实施例中，如上所述，贴片121可以包括芯层107以及有机堆积层和导电(例如铜)布线层(或导电互连结构)的交替层，如本领域已知的。在实施例中，迹线111-112和过孔131-132可以将贴片121之上的FLI 113电耦合至半导体封装100中的随后设置的电桥和管芯以及其他部件和/或电路。
如图1B所示，半导体封装100可以首先设置(或形成)POINT组件/架构，并且然后实施电桥和管芯键合(或电桥到管芯键合)。例如，半导体封装100可以将贴片120-121耦合(或附接)至中介层102，并在贴片120-121下方和之间设置(或添加)底部填充包封材料层130，同时保留腔125在贴片120-121之间的切口，以用于桥接和管芯键合。然后，在一些实施例中，半导体封装100可以将电桥140设置到腔125中，并且将管芯150-151设置在电桥140和贴片120-121之上，其中可以实施热压缩键合以用于电桥到管芯键合，并且然后可以将底部填充包封材料层130设置(或添加)在管芯150-151与电桥140、贴片120-121和RDL(或堆积层)的顶表面之间。
注意，基于期望的封装设计，图1A-1B的半导体封装100可以包括更少或附加的封装部件和堆积层。
现在参考图2，示出了根据实施例的半导体封装200的截面图。半导体封装200可以与图1A-1B的半导体封装100基本上相似，不同之处在于衬底270用于耦合管芯250-251和贴片220-221。尽管在图1A中电桥140设置在形成在贴片120-121之间的腔125中，但在图2中衬底270设置(或夹置)在管芯250-251和贴片220-221之间。尽管示出了一个衬底270和两个管芯250-251，但应当理解，任何数量的衬底270和管芯250-251可以位于贴片220-221上/之上/中。
在一个实施例中，衬底270可以设置在贴片220-221上，而管芯250-251可以设置在衬底270上。在实施例中，衬底270可以借助第二焊球264耦合到管芯250-251和贴片220-221。类似于上面的封装，半导体封装200可以包括设置在中介层202上的贴片220-221。贴片220-221可以借助第一焊球262耦合到中介层202。在实施例中，底部填充材料254可以围绕贴片220-221下方的第一焊球262，以及管芯250-251和衬底270下方的第二焊球264；并且另外，底部填充材料254可以设置在贴片220-221之间。
在一个实施例中，衬底270可以是HDP衬底。HDP衬底270可以是硅衬底，其具有增大的(或高的)输入/输出(I/O)密度和带宽，以用于半导体封装200的管芯250-251和贴片220-221之间的通信。HDP衬底270可以包括高密度的焊料凸块和精细的导电迹线，其在管芯250-251和贴片220-221之间产生高密度的互连。在一个实施例中，衬底270可以具有大约10μm至200μm的厚度。
在实施例中，贴片220-221可以通过衬底270通信地耦合。在一些实施例中，衬底270还可以将管芯250通信地耦合到管芯251。在实施例中，管芯250-251都是有源管芯(即，管芯250和管芯251可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯250-251可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装200可以包括更少或附加的封装部件。
现在参考图3，示出了根据实施例的半导体封装300的截面图。半导体封装300可以与图1A-图2的半导体封装100和200基本上相似，不同之处在于衬底370用于耦合贴片320-221和中介层302。尽管在图2中衬底270设置在贴片220-221上，但在图3中衬底370设置(或夹置)在贴片220-221和中介层302之间，以改善半导体封装300的整体共面性(即，由于衬底370在贴片320-321下方，贴片320-321的厚度之间的任何不匹配不会影响用于管芯350-351和贴片320-321的组装的封装共面性)。尽管示出了一个衬底370和两个管芯350-351，但是应当理解，任何数量的衬底370和管芯350-351可以位于贴片320-321上/之上/中/下方。
如图3所示，在一个实施例中，衬底370可以设置在中介层302上，而贴片320-321可以设置在中介层302上。对于一个实施例，管芯350-351可以设置在贴片320-321上。例如，管芯350可以直接设置在贴片320之上，并且管芯351可以直接设置在贴片321上方。管芯350-351可以借助第三焊球364耦合到贴片320-321。
在实施例中，衬底370可以借助第一焊球360耦合到中介层302，并且贴片320-321可以借助第二焊球362耦合到衬底370。在一个实施例中，底部填充材料354可以围绕衬底370下方的第一焊球360、贴片320-321下方的第二焊球362以及管芯350-351下方的第三焊球364；并且另外，底部填充材料354可以设置在贴片320-321之间。
在一个实施例中，衬底370可以是HDP衬底。衬底370可以与图2的衬底270基本上相似。在特定实施例中，衬底370可以具有大约10μm至200μm的厚度。在实施例中，贴片320-321可以通过衬底370通信地耦合。在一些实施例中，衬底370还可以将管芯350通信地耦合到管芯351。在实施例中，管芯350-351都是有源管芯。(即，管芯350和管芯351可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯350-351可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装300可以包括更少或附加的封装部件。
现在参考图4，示出了根据实施例的半导体封装400的截面图。半导体封装400可以与图2的半导体封装200基本上相似，不同之处在于包封层480可以设置在贴片420-421周围和之上。尽管在图2中具有焊球264的衬底270直接设置在贴片220-221上，但是在图4中具有焊球464的衬底470直接设置在略微覆盖贴片420-421中的一个或多个表面的包封层480上，以改善半导体封装400的整体共面性(即，贴片420-421的厚度之间的任何不匹配可以通过贴片420-421之上的包封层工艺480来抵消)。尽管示出了一个衬底470和两个管芯450-451，但是应当理解，任何数量的衬底470和管芯450-451可以位于贴片420-421上/之上/中/下方。注意，如图4-图8B中所述，“衬底”可以指HDP衬底470。然而，在另一个实施例中，“衬底”可以指图5-图8B的嵌入式电桥540和740。
在一个实施例中，包封层480可以是模制层和/或任何类似的包封材料。对于一个实施例，包封层480可以包括具有一种或多种填充材料的环氧树脂(例如，软环氧树脂、硬环氧树脂、不透明环氧树脂等)。在实施例中，包封层480可以被压缩模制、层合等。在实施例中，包封层480可以设置在贴片420-421的一个或多个表面(或底表面)之上，并且随后被平坦化——例如，当顶面朝下放置在平坦的载体上时，因为载体可以是任何平坦表面、玻璃、有机物等——以基本上平行于衬底470的底表面(例如，借助CMP工艺等)。
另外，如图4所示，包封层480可以通过将包封层480设置在贴片420-421之上、下方和之间、以及贴片420-421的外边缘周围来围绕(或嵌入)贴片420-421。在一个实施例中，包封层480的顶表面可以位于贴片420-421的两个底表面下方。在另一个实施例中，包封层480的顶表面可以与贴片420-421的顶表面基本上共面。
在一个实施例中，衬底470可以设置在贴片420-421上，而管芯450-451可以设置在衬底470上。在实施例中，衬底470可以借助第二焊球464耦合到管芯450-451和贴片420-421。类似于上面的封装，半导体封装400可以包括设置在中介层402上的贴片420-421。贴片420-421可以借助第一焊球462耦合到中介层402。在实施例中，由于底部填充材料454设置在贴片420-421下方的包封层480与中介层402之间，因此底部填充材料454可以围绕第一焊球462在贴片420-421下方的一部分。对于一个实施例，底部填充材料可以围绕管芯450-451和衬底470下方的第二焊球464，其中底部填充材料454可以设置在贴片420-421上方的包封层480和衬底470的底表面之间。
在一个实施例中，衬底470可以是HDP衬底。在一个实施例中，衬底470可以具有大约10μm至200μm的厚度。在实施例中，贴片420-421可以通过衬底470通信地耦合。在一些实施例中，衬底470也可以将管芯450通信地耦合到管芯451。在实施例中，管芯450-451都是有源管芯(即，管芯450和管芯451可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯450-451可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装400可以包括更少或附加的封装部件。
现在参考图5，示出了根据实施例的半导体封装500的截面图。半导体封装500可以与图1A-1B的半导体封装100基本上相似，不同之处在于，包封层580可以设置在贴片520-521周围及其之间(例如，可以首先形成腔，并且然后可以附接电桥，因为可以在包封后形成RDL层)。尽管在图1中填充材料130设置在贴片120-121之间，但是在图5中包封层580设置在贴片520-521之间和周围，以改善贴片520-521的顶表面上的整体共面性，而使用电桥540代替具有焊球的单独的HDP衬底有助于减少半导体封装500的信号损失(即，贴片520-521的厚度之间的任何不匹配可以通过贴片520-521之上的包封层580和堆积层530的组合来抵消；并且由于在贴片520-521和管芯550-551之间没有衬底，因此改善了贴片520-521和管芯550-551之间的信号)。尽管示出了一个电桥540和两个管芯550-551，但是应当理解，任何数量的电桥540和管芯550-551可以位于贴片520-521上/之上/中。
类似于以上的封装，半导体封装500可以包括设置在中介层502上的贴片520-521。贴片520-521可以借助第一焊球562耦合到中介层502。在实施例中，因为底部填充材料554设置在贴片520-521下方的包封层580和中介层502之间，底部填充材料554可以围绕第一焊球562在贴片520-521下方的一部分。对于一个实施例，底部填充材料554可以围绕管芯550-551下方的第二焊球564，其中底部填充材料554可以设置在堆积层530的顶表面与管芯550-551的底表面之间。
另外，包封层580可以通过将包封层设置在贴片520-521下方和之间、以及贴片520-521的外边缘周围来围绕贴片520-521。在一个实施例中，包封层580的顶表面可以位于贴片520-521的两个底表面下方。在另一个实施例中，包封层580可以使贴片520-521的顶表面基本上彼此共面。
如图5所示，贴片520-521可以具有围绕(或嵌入)电桥540的腔525。在实施例中，贴片520-521可以通过电桥540通信地耦合。在实施例中，电桥540可以将贴片520通信地耦合到贴片521，和/或将管芯550通信地耦合到管芯551。在实施例中，电桥540可以通过粘合层510耦合到贴片520-521。在实施例中，电桥540允许多个管芯550-551的组合面积大于用于在管芯550-551上形成有源器件的掩模版限度。
在实施例中，电桥540可以设置在贴片520-521之间的腔525中，并且嵌入腔525中的多个堆积层530内。在一个实施例中，腔525的厚度可以大约等于带有粘合层510的电桥540的厚度。在另一个实施例中，腔525的厚度可以大约等于带有粘合层510的电桥540的厚度。
在实施例中，堆积层530可以设置在贴片520-521、电桥540和包封层580之上。例如，堆积层530可以围绕(或嵌入)带有粘合层510的电桥540。在一个实施例中，堆积层530可以具有第一厚度和第二厚度。可以将第一厚度定义为贴片520-521和电桥540的顶表面与管芯550-551下方的底部填充材料554之间的厚度。可以将第二厚度定义为腔525的底表面(即，贴片520-521的腔525内的顶角/边缘表面)与管芯550-551下方的底部填充材料554之间的厚度。对于一个实施例，堆积层530的第一厚度小于堆积层530的第二厚度。在一个实施例中，堆积层530可以包括互连结构(例如，如图6A-6B的导电迹线511-514、过孔531-533和电介质530所示)，其将设置于贴片520-521之上的管芯550-551电耦合到电桥540、中介层502和半导体封装500中的任何其他部件和/或电路。
对于一个实施例，堆积层530可以包括多种电介质。在实施例中，管芯550-551可以设置在电桥540和贴片520-521之上。例如，管芯550-551中的每个可以具有位于电桥540之上的外边缘。在实施例中，管芯550-551可以借助第二焊球564和FLI 514电耦合到电桥540和贴片520-521(如图6B所示)。
在实施例中，管芯550-551都是有源管芯(即，管芯550和管芯551可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯550-551可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装500可以包括更少或附加的封装部件。
现在参考图6A-6B，示出了根据实施例的一系列截面图，其示出了用于形成以上关于图5描述的半导体封装500的电桥540和堆积层530的过程。
现在参考图6A，示出了根据一个实施例的堆积层530的一部分的详细截面图，因为示出了在将电桥设置到腔525中之前在贴片520-521上方的腔525。在实施例中，如图5所示，管芯550-551可以设置在RDL之上，该RDL可以形成在贴片520-521之上。为了简化起见，将所示的RDL示为具有电介质堆积层，并且本领域技术人员将认识到，RDL可以包括多个堆积层。RDL还可以包括导电层，如本领域中已知的，该导电层可以包括多个导电迹线511-512和过孔531。在一个实施例中，如上所述，贴片520-521可以包括芯层507、以及有机堆积层530和导电布线层505的交替层，如本领域中已知的。
现在参考图6B，示出了根据一个实施例的在将电桥540和剩余的导电层511-514及过孔531-534设置堆积层530中之后的堆积层530的一部分的详细截面图。在一个实施例中，堆积层530可以包括将带有粘合层510的电桥540设置在腔525内的贴片520-521的顶部外边缘上。对于一个实施例，堆积层530还可以包括将诸如迹线511-514和过孔531-533的导电布线层设置(或形成)在贴片520-521和电桥540之上。例如，堆积层530可以将贴片520-521通信地耦合到管芯550-551(如图5所示)。在实施例中，迹线511-514和过孔531-533可以将贴片520-521和电桥540之上的FLI 514电耦合到管芯550-551以及半导体封装500中的其他部件和/或电路。
注意，基于期望的封装设计，图6A-6B的半导体封装500可以包括更少或附加的封装部件。
现在参考图7，示出了根据实施例的半导体封装700的截面图。半导体封装700可以与图5-图6B的半导体封装500基本上相似，不同之处在于，电桥740嵌入在堆积层730中并且设置在贴片720-721上，而在贴片720-721之间没有腔。尽管在图5-图6B中电桥540设置在形成在贴片520-521之间的腔525中，但在图7中带有粘合膜710的电桥740直接设置在贴片720-721的顶角边缘上，以通过避免需要利用单独的HDP衬底及附加的焊球连接的贴片到管芯连接来改善半导体封装700的整体共面性并减少信号损失。尽管示出了一个电桥740和两个管芯750-751，但是应当理解，任何数量的电桥740和管芯750-751可以位于贴片720-721上/之上/中。
类似于以上的封装，半导体封装700可以包括设置在中介层702上的贴片720-721。贴片720-721可以借助第一焊球762耦合到中介层702。在实施例中，因为底部填充材料754设置在贴片720-721下方的包封层780和中介层702之间，底部填充材料754可以围绕第一焊球762在贴片720-721下方的一部分。对于一个实施例，底部填充材料可以围绕管芯750-751下方的第二焊球764，其中底部填充材料754可以设置在堆积层730的顶表面和管芯750-751的底表面之间。
另外，包封层780可以通过将包封层设置在贴片720-721下方和之间以及贴片720-721的外边缘周围来围绕贴片720-721。在一个实施例中，包封层780的顶表面可以位于贴片720-721的底表面之一下方。在另一个实施例中，包封层780允许贴片720-721具有彼此基本上共面的表面。
如图7所示，电桥740可以设置在贴片720-721的顶角/外边缘上。在实施例中，贴片720-721可以通过电桥740通信地耦合。在实施例中，电桥740可以将贴片720通信地耦合到贴片721，和/或将管芯750通信地耦合到管芯751。在实施例中，电桥740可以通过粘合层710耦合到贴片720-721。在实施例中，电桥740允许多个管芯750-751的组合面积大于用于在管芯750-751上形成有源器件的掩模版限度。
在实施例中，电桥740可以嵌入在多个堆积层730内。在一个实施例中，堆积层730可以具有第一厚度和第二厚度。可以将第一厚度定义为贴片720-721的顶表面与管芯750-751下方的底部填充材料754之间的厚度。可以将第二厚度定义为电桥740的顶表面与管芯750-751下方的底部填充材料754之间的厚度。对于一个实施例，堆积层730的第一厚度大于堆积层730的第二厚度。
在实施例中，堆积层730可以设置在贴片720-721、电桥740和包封层780之上。例如，堆积层730可以嵌入/围绕带有粘合层710的电桥740。在一个实施例中，堆积层730可以包括互连结构(例如，如图8A-8B的导电迹线711-716、过孔731-735和电介质730所示)，其将设置在贴片720-721之上的管芯750-751电耦合到电桥740、中介层702以及半导体封装700中的任何其他部件和/或电路。
对于一个实施例，堆积层730可以包括多种电介质。在实施例中，管芯750-751可以设置在电桥740和贴片720-721之上。例如，管芯750-751中的每个可以具有位于电桥740之上的外边缘。在实施例中，管芯750-751可以借助第二焊球764和FLI 716电耦合到电桥740和贴片720-721(如图8B所示)。
在实施例中，管芯750-751都是有源管芯(即，管芯750和管芯751可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯750-751可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装700可以包括更少或附加的封装部件。
现在参考图8A-8B，示出了根据实施例的一系列截面图，其示出了用于形成以上关于图7描述的半导体封装700的电桥740和堆积层730的过程。
现在参考图8A，示出了根据一个实施例的在将电桥设置在贴片720-721之上之前的堆积层730的一部分的详细截面图。在实施例中，如图7所示，管芯750-751可以设置在RDL之上。为了简单起见，将所示的RDL示出为具有单个电介质堆积层730，并且本领域技术人员将认识到，RDL可以包括多个堆积层730。RDL还可以包括导电层，其可以包括多个导电迹线711-712和过孔731，如本领域中已知的。在一个实施例中，如上所述，贴片720-721可以包括芯层707、以及有机堆积层730和导电布线层705的交替层，如本领域中已知的。
现在参考图8B，示出了根据一个实施例的在将电桥740和剩余的导电层711-716及过孔731-735设置在堆积层730中之后的堆积层730的一部分的详细截面图。在一个实施例中，堆积层730可以包括将带有粘合层710的电桥740设置在贴片720-721的顶部外边缘上。对于一个实施例，堆积层730还可以包括将诸如迹线711-716和过孔731-735的导电布线层设置(或形成)在贴片720-721和电桥740之上。例如，堆积层730可以将贴片720-721通信地耦合到管芯750-751(如图7所示)。在实施例中，迹线711-716和过孔731-735可以将贴片720-721和电桥740之上的FLI 716电耦合到管芯750-751和半导体封装700中的其他部件和/或电路。
注意，基于期望的封装设计，图8A-8B的半导体封装700可以包括更少或附加的封装部件。
现在参考图9，示出了根据实施例的半导体封装900的截面图。半导体封装900可以与图7-图8B的半导体封装700基本上相似，不同之处在于，电桥940设置在堆积层930之上，并且多个电桥941-942(即，嵌入式电桥941-942)分别嵌入在贴片920-921中。尽管在图7-图8B中电桥740直接设置在贴片720-721的顶角边缘/表面上，在图9中电桥940-942设置在堆积层930上和/或嵌入在贴片920-921中，以(i)与实施上述图7中的半导体封装700所需的工艺流程相比，提供更简单的工艺流程，并且(ii)在设置包封层980之前能够单独地测试贴片920-921。尽管示出了三个电桥940-942和两个管芯950-951，但是应当理解，任何数量的电桥940-942和管芯950-951可以位于贴片920-921上/之上/中。注意，如图9-图11C中所述，“衬底”可以指图10的嵌入式电桥941-942和嵌入式衬底1070-1071。
类似于以上的封装，半导体封装900可以包括设置在中介层902上的贴片920-921。贴片920-921可以借助第一焊球962耦合到中介层902。在实施例中，因为底部填充材料954设置在贴片920-921下方的包封层980与中介层902之间，底部填充材料954可以围绕第一焊球962在贴片920-921下方的一部分。对于一个实施例，底部填充材料可以围绕电桥940和管芯950-951下方的第二焊球964，其中底部填充材料954可以设置在堆积层930的顶表面和电桥940与管芯950-951的底表面之间。
另外，包封层980可以通过将包封层设置在贴片920-921下方和之间以及贴片920-921的外边缘周围来围绕贴片920-921。在一个实施例中，包封层980的顶表面可以位于贴片920-921的底表面下方。在另一个实施例中，包封层980允许贴片920-921具有可以彼此基本上共面的表面。
如图9所示，根据一个实施例，电桥940可以设置在堆积层930和贴片920-921之上，并且电桥940-942可以分别嵌入在贴片920-921内。电桥940可以直接设置在堆积层930的顶表面上。在一个实施例中，电桥940可以设置在管芯950-951之间，其中电桥940的顶表面可以基本上与管芯950-951的顶表面共面。此外，电桥941可以嵌入并定位在贴片920的角部分/区域内，并且电桥942可以嵌入并定位在贴片921的角部分/区域内。
对于一些实施例，嵌入式电桥941-942可以在贴片920-921中提供高布线互连，而电桥940可以使得能够将贴片920耦合到贴片921。在实施例中，电桥940可以通过第二焊球964耦合到堆积层930和贴片920-921。电桥940可以位于贴片920-921之间的包封层980上方。
在一个实施例中，可以从贴片920-921和包封层980的顶表面到底部填充材料954的底表面设置堆积层930。在实施例中，堆积层930可以设置在贴片920-921、电桥941-942和包封层980之上。在一个实施例中，堆积层930可以包括互连结构(例如，如图11A-11C的导电迹线911-913、过孔931-932和电介质930所示)，其将管芯950-951和电桥940电耦合到电桥941-942、贴片920-921、中介层902以及半导体封装900中的任何其他部件和/或电路。对于一个实施例，堆积层930可以包括多种电介质。
在实施例中，管芯950-951可以设置在堆积层930之上。在实施例中，管芯950-951可以借助第二焊球964和FLI 913电耦合到电桥940、电桥941-942和贴片920-921(如图11C所示)。在实施例中，管芯950-951都是有源管芯(即，管芯950和管芯951可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯950-951可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装900可以包括更少或附加的封装部件。
现在参考图10，示出了根据实施例的半导体封装1000的截面图。半导体封装1000可以与图9的半导体封装900基本上相似，不同之处在于，电桥1040设置在堆积层1030之上，并且多个衬底1070-1071分别嵌入在贴片1020-1021中。尽管在图9中电桥941-942嵌入在贴片920-921中，但是在图10中衬底1070-1071嵌入在贴片1020-1021的顶部部分中，以(i)在贴片1020-1021和较少的堆积层1030内提供高布线互连1021，以及(ii)使得能够在设置包封层1080之前单独地测试贴片1020-1021和衬底1070-1071。尽管示出了一个电桥1040、两个衬底1070-1071和两个管芯1050-1051，但应当理解，任何数量的电桥1040、衬底1070-1071和管芯1050-1051可以位于贴片1020-1021上/之上/中/下方。注意，如图9-图11C中所述，“衬底”可以指图9和图11A-11C的嵌入式电桥941-942和嵌入式衬底1070-1071。
类似于以上的封装，半导体封装1000可以包括设置在中介层1002上的贴片1020-1021。贴片1020-1021可以借助第一焊球1062耦合到中介层1002。在实施例中，因为底部填充材料1054设置于贴片1020-1021下方的包封层1080和中介层1002之间，底部填充材料1054可以围绕第一焊球1062在贴片1020-1021下方的一部分。对于一个实施例，底部填充材料可以围绕电桥1040和管芯1050-1051下方的第二焊球1064，其中，底部填充材料1054可以设置在堆积层1030的顶表面与电桥1040和管芯1050-1051的底表面之间。
另外，包封层1080可以通过将包封层设置在贴片1020-1021和衬底1070-1071下方和之间、以及贴片1020-1021和衬底1070-1071的外边缘周围来围绕贴片1020-1021和衬底1070-1071。在一个实施例中，包封层1080的顶表面可以位于衬底1070-1071的底表面下方。在另一个实施例中，包封层1080允许贴片1020-1021具有可以彼此基本上共面的表面。
如图10所示，根据一个实施例，电桥1040可以设置在堆积层1030和贴片1020-1021之上，并且衬底1070-1071可以分别嵌入在贴片1020-1021内。电桥1040可以直接设置在堆积层1030的顶表面上。在一个实施例中，电桥1040可以设置在管芯1050-1051之间，其中电桥1040的顶表面可以基本上与管芯1050-1051的顶表面共面。此外，衬底1070可以嵌入并定位在贴片1020的顶部部分/区域内，并且衬底1071可以嵌入并定位在贴片1021的顶部部分/区域内。
对于一些实施例，嵌入式衬底1070-1071可以在贴片1020-1021中提供高布线互连，而电桥1040可以使得能够将贴片1020耦合到贴片1021。在实施例中，电桥1040可以通过第二焊球1064耦合到堆积层1030和贴片1020-1021。电桥1040可以位于贴片1020-1021之间的包封层1080上方。在一个实施例中，衬底1070-1071可以是HDP衬底。在一个实施例中，衬底1070-1071可以具有大约10μm至200μm的厚度。在一个实施例中，衬底1070的厚度可以基本上等于衬底1071的厚度。在另一个实施例中，衬底1070的厚度可以大约等于衬底1071的厚度。在实施例中，衬底1070-1071可以将贴片1020-1021、电桥1040和/或管芯1050-1051通信地耦合。
在一个实施例中，可以从贴片1020-1021和包封层1080中的衬底1070-1071的顶表面到底部填充材料1054的底表面设置堆积层1030。在实施例中，堆积层1030可以设置在贴片1020-1021和包封层1080中的衬底1070-1071之上。在一个实施例中，堆积层1030可以包括互连结构(例如，如图11A-11C的导电迹线911-913、过孔931-932和电介质930所示)，其将管芯1050-1051和电桥1040电耦合到衬底1070-1071、贴片1020-1021、中介层1002和半导体封装1000中的任何其他部件和/或电路。对于一个实施例，堆积层1030可以包括多种电介质。
在实施例中，管芯1050-1051可以设置在堆积层1030之上。在实施例中，管芯1050-1051可以借助第二焊球1064电耦合到电桥1040、衬底1070-1071和贴片1020-1021。在实施例中，管芯1050-1051都是有源管芯(即，管芯1050和管芯1051可以各自包括有源器件，诸如晶体管等)。在实施例中，管芯1050-1051可以包括处理节点处的有源器件。在特定实施例中，处理节点是高级节点(即，该节点具有较小的晶体管栅极长度)。然而，应当理解，该节点可以是任何处理节点。
注意，基于期望的封装设计，半导体封装1000可以包括更少或附加的封装部件。
现在参考图11A-11C，示出了根据实施例的一系列截面图，其示出了用于形成以上关于图9描述的半导体封装900的电桥940-942和堆积层930的过程。另外，根据实施例，还可以实施借助图11A-11C所示的过程以用于形成以上关于图10描述的半导体封装1000的电桥1040、衬底1070-1071和堆积层1030。
现在参考图11A，根据一个实施例，示出了在设置包封层之前的贴片920之上的堆积层930的一部分的详细截面图。在实施例中，如图9所示，为简单起见，将所示的RDL示为具有单个电介质堆积层930，并且本领域技术人员将认识到，RDL可以包括多个堆积层930。RDL还可以包括导电层，其可以包括多个导电迹线911-912和过孔931，如本领域中已知的。
在一个实施例中，如本领域中已知的，贴片920-921可以包括芯层907、相应的电桥941-942以及有机堆积层930和导电布线层905的交替层。对于一个实施例，如图11A所示，贴片920可以包括嵌入式电桥941，其中嵌入式电桥941可以借助迹线911耦合到随后形成的FLI 913(如图11C所示)。在实施例中，阻焊剂层956可以设置在堆积层930之上，以为耦合至管芯和电桥的FLI 913(如图11C所示)提供隔离，并为耦合至中介层的SLI提供隔离。阻焊剂层956可以被图案化为在迹线912上方具有多个开口957，以形成后续的FLI(如图11C所示)。
现在参考图11B，根据一个实施例，示出了在包封层980设置在贴片920-921周围和之间之后的在嵌入式电桥941-942和贴片920-921之上的堆积层930的一部分的详细截面图。在一个实施例中，包封层980可以设置在贴片920-921之间且在贴片920-921下方，其中包封层980可以围绕贴片920-921下方的阻焊剂层956。
现在参考图11C，根据一个实施例，示出了在对包封层980进行图案化之后、以及在电桥940、管芯950-951及剩余的导电层911-913和过孔931-932设置在堆积层930之上之后的在嵌入式电桥941-942和贴片920-921之上的堆积层930的一部分的详细截面图。在一个实施例中，电桥940可以设置在FLI 913上以将电桥941耦合到电桥942。另外，管芯950-951可以设置在FLI 913上以将管芯950-951分别耦合到电桥941-942和贴片920-921。
对于一个实施例，堆积层930还可以包括将诸如迹线911-913和过孔931-932的导电布线层设置(或形成)在贴片920-921、嵌入式电桥941-942和包封层980之上。在一个实施例中，堆积层930可以将贴片920-921和电桥941-942通信地耦合到管芯950-951和电桥940。
注意，基于期望的封装设计，图11A-11C的半导体封装900可以包括更少或附加的封装部件。
图12是根据一个实施例的示出了利用具有多个管芯、多个贴片、多个电桥或衬底、包封层、多个堆积层以及中介层的器件封装1210(或半导体封装)的计算机系统的示意性框图的图示。图12示出了计算设备1200的示例。
计算设备1200容纳主板1202。主板1202可以包括多个部件，包括但不限于处理器1204、器件封装1210(或半导体封装)和至少一个通信芯片1206。处理器1204物理且电耦合到主板1202。对于一些实施例，至少一个通信芯片1206也物理且电耦合到主板1202。对于其他实施例，至少一个通信芯片1206是处理器1204的一部分。
取决于其应用，计算设备1200可以包括其他部件，其可以或可以不物理且电耦合到主板1202。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用盘(DVD)等等)。
至少一个通信芯片1206实现了用于向和从计算设备1200传送数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。至少一个通信芯片1206可以实施多个无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.112族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备1200可以包括多个通信芯片1206。例如，第一通信芯片1206可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1206可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备1200的处理器1204包括封装在处理器1204内的集成电路管芯。器件封装1210可以是但不限于衬底、封装衬底和/或PCB。在一个实施例中，器件封装1210可以是如本文所述的半导体封装。器件封装1210可以包括多个管芯、多个贴片、多个电桥和/或衬底、包封层、多个堆积层以及中介层(例如，如图1A-图10所示)——或本文描述的图中的任何其他部件。
注意，由于材料、特征和部件可以限于器件封装1210和/或可能需要本文所述的POINT架构的计算设备1200的任何其他部件(例如，母板1202、处理器1204和/或计算设备1200的任何其他部件可能需要本文所述的半导体封装的实施例)，因此器件封装1210可以是单个部件/器件、部件的子集和/或整个系统。
对于某些实施例，如本文所述，集成电路管芯可以与一个或多个器件一起封装在封装衬底上，该封装衬底包括热稳定的RFIC和用于无线通信的天线以及器件封装，以减小计算设备的z-高度。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
至少一个通信芯片1206也包括封装在通信芯片1206内的集成电路管芯。对于一些实施例，通信芯片的集成电路管芯可以与一个或多个器件一起封装在包括一个或多个器件封装的封装衬底上，如本文所述。
在前述说明书中，已经参照其特定示例性实施例描述了实施例。但是，应该记住，所有这些和类似术语均应与适当的物理量相关联，并且仅仅是应用于这些量的方便标签。显而易见的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图应被认为是说明性意义而不是限制性意义。
以下示例涉及另外的实施例。可以将不同实施例的各种特征进行各种组合，其中包括一些特征并排除其他特征，以适合各种不同的应用。
以下示例涉及另外的实施例：
示例1是一种封装衬底，包括：中介层上的第一贴片和第二贴片；第一贴片中的第一衬底和第二贴片中的第二衬底；第一贴片和第二贴片之上和周围的包封层；第一贴片、第二贴片和包封层上的多个堆积层；以及堆积层上的多个管芯和电桥，其中，电桥与第一贴片的第一衬底和第二贴片的第二衬底通信地耦合。
在示例2中，示例1的主题可以可选地包括：电桥是嵌入式多管芯互连电桥(EMIB)。
在示例3中，示例1-2的主题可以可选地包括：第一衬底和第二衬底是EMIB。
在示例4中，示例1-3的主题可以可选地包括：第一衬底和第二衬底是高密度封装(HDP)衬底。
在示例5中，示例1-4的主题可以可选地包括：电桥位于管芯中的两个管芯之间，并且其中，电桥位于第一贴片的边缘和第二贴片的边缘之上。
在示例6中，示例1-5的主题可以可选地包括：第一衬底和第二衬底将多个管芯通信地耦合到电桥、第一贴片和第二贴片以及中介层。
在示例7中，示例1-6的主题可以可选地包括：中介层和多个堆积层上的底部填充材料，其中，底部填充材料位于中介层的顶表面和包封层之间，并且其中，底部填充材料在多个堆积层的顶表面上并且围绕电桥和多个管芯的表面。
在示例8中，示例1-7的主题可以可选地包括：包封层的顶表面与第一和第二贴片的顶表面基本上共面，并且其中，包封层在第一贴片的边缘和第二贴片的边缘之间。
在示例9中，示例1-8的主题可以可选地包括：第一衬底和第二衬底分别嵌入在第一贴片和第二贴片中，并且其中，第一贴片和第二贴片嵌入在包封层中。
在示例10中，示例1-9的主题可以可选地包括：多个管芯、电桥、第一衬底和第二衬底以及第一贴片和第二贴片通过多个堆积层中的导电迹线和过孔彼此通信地耦合。
示例11是一种封装衬底，包括：中介层上的第一贴片和第二贴片；第一贴片和第二贴片上的衬底；第一贴片和第二贴片之上和周围的包封层；以及衬底、第一贴片和第二贴片之上的多个管芯，其中，衬底将多个管芯通信地耦合到第一贴片和第二贴片。
在示例12中，示例11的主题可以可选地包括：所述衬底是EMIB。
在示例13中，示例11-12的主题可以可选地包括：所述衬底是HDP衬底。
在示例14中，示例11-13的主题可以可选地包括：在第一贴片和第二贴片、包封层和EMIB上的多个堆积层，其中，多个管芯、EMIB以及第一贴片和第二贴片通过多个堆积层中的导电迹线和过孔彼此通信地耦合；以及耦合到EMIB的底表面以及第一贴片和第二贴片的顶表面的粘合层，其中，多个堆积层嵌入了EMIB和粘合层，其中，EMIB位于第一贴片的边缘和第二贴片的边缘上，并且其中，EMIB的粘合层在第一贴片和第二贴片之间的包封层上。
在示例15中，示例11-14的主题可以可选地包括：在第一贴片的边缘和第二贴片的边缘之间的腔，其中，EMIB在所述腔中，并且其中，多个堆积层在腔中嵌入了EMIB和粘合层。
在示例16中，示例11-15的主题可以可选地包括：HDP衬底在第一贴片、第二贴片和包封层之上，并且其中，多个管芯在HDP衬底上。
在示例17中，示例11-16的主题可以可选地包括：衬底将多个管芯通信地耦合到第一贴片、第二贴片和中介层。
在示例18中，示例11-17的主题可以可选地包括：在中介层和多个堆积层上的底部填充材料，其中，底部填充材料在中介层的顶表面和包封层之间，并且其中，底部填充材料在多个堆积层的顶表面上并且围绕多个管芯的表面。
在示例19中，示例11-18的主题可以可选地包括：中介层上的第一底部填充材料，其中，第一底部填充材料在中介层的顶表面和包封层之间，其中，第一底部填充材料在HDP衬底的顶表面和HDP衬底的底表面上，并且其中，第一底部填充材料在第一贴片、第二贴片和包封层之上。
在示例20中，示例11-19的主题可以可选地包括：包封层的顶表面与第一和第二贴片的顶表面基本上共面，其中，包封层在第一贴片和第二贴片之间，并且其中，第一贴片和第二贴片嵌入在包封层中。
示例21是一种封装衬底，包括：中介层上的第一贴片；中介层上的第二贴片；第一贴片、第二贴片和中介层之上的多个管芯，其中，多个管芯通信地耦合到第一贴片和第二贴片。
在示例22中，示例21的主题可以可选地包括：在第一贴片的边缘和第二贴片的边缘之间的腔；在第一贴片的边缘和第二贴片的边缘上的EMIB，其中，EMIB在腔中；腔中的多个堆积层，其中，多个堆积层在第一贴片的边缘与第二贴片的边缘之间，其中，多个管芯、EMIB以及第一贴片和第二贴片通过多个堆积层中的导电迹线和过孔彼此通信地耦合；耦合到EMIB的底表面以及第一贴片和第二贴片的顶表面的粘合层，其中，多个堆积层在腔中嵌入了EMIB和粘合层，其中，EMIB位于第一贴片的边缘和第二贴片的边缘上，并且其中，EMIB的粘合层在第一贴片和第二贴片之间的多个堆积层上；以及中介层上的底部填充材料，其中，底部填充材料在第一贴片和第二贴片、EMIB以及多个堆积层之上，其中，底部填充材料在中介层与第一贴片、第二贴片和多个堆积层的底表面之间，并且其中，底部填充材料围绕多个管芯的表面。
在示例23中，示例21-22的主题可以可选地包括：第一贴片和第二贴片上的第一HDP衬底，其中，第一HDP衬底将多个管芯通信地耦合到第一贴片和第二贴片；或中介层上的第二HDP衬底，其中，第二HDP衬底将第一贴片和第二贴片通信地耦合到中介层。
在示例24中，示例21-23的主题可以可选地包括：中介层上的第一底部填充材料，其中，第一底部填充材料在第一贴片和第二贴片之间，其中，第一底部填充材料在第一HDP衬底的顶表面和第一HDP衬底的底表面上，并且其中，第一底部填充材料在第一贴片和第二贴片之上。
在示例25中，示例21-24的主题可以可选地包括：中介层上的第二底部填充材料，其中，第二底部填充材料在第一贴片和第二贴片之间，其中，第二底部填充材料在第二HDP衬底的顶表面和第二HDP衬底的底表面上，并且其中，第二底部填充材料在第一贴片和第二贴片之上。
在前述说明书中，已经参照其特定示例性实施例描述了方法和装置。显而易见的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图应被认为是说明性意义而不是限制性意义。

Claims (25)

1.一种封装衬底，包括：
中介层上的第一贴片和第二贴片；
所述第一贴片中的第一衬底和所述第二贴片中的第二衬底；
所述第一贴片和所述第二贴片之上和周围的包封层；
所述第一贴片、所述第二贴片和所述包封层上的多个堆积层；以及
所述多个堆积层上的多个管芯和电桥，其中，所述电桥与所述第一贴片的所述第一衬底和所述第二贴片的所述第二衬底通信地耦合。
2.根据权利要求1所述的封装衬底，其中，所述电桥是嵌入式多管芯互连电桥(EMIB)。
3.根据权利要求1或2所述的封装衬底，其中，所述第一衬底和所述第二衬底是EMIB。
4.根据权利要求1或2所述的封装衬底，其中，所述第一衬底和所述第二衬底是高密度封装(HDP)衬底。
5.根据权利要求1或2所述的封装衬底，其中，所述电桥位于所述管芯中的两个管芯之间，并且其中，所述电桥位于所述第一贴片的边缘和所述第二贴片的边缘之上。
6.根据权利要求1或2所述的封装衬底，其中，所述第一衬底和所述第二衬底将所述多个管芯通信地耦合到所述电桥、所述第一贴片和所述第二贴片以及所述中介层。
7.根据权利要求1或2所述的封装衬底，还包括所述中介层和所述多个堆积层上的底部填充材料，其中，所述底部填充材料在所述中介层的顶表面和所述包封层之间，并且其中，所述底部填充材料在所述多个堆积层的顶表面上并且围绕所述电桥和所述多个管芯的表面。
8.根据权利要求5所述的封装衬底，其中，所述包封层的顶表面与所述第一贴片和所述第二贴片的顶表面基本上共面，并且其中，所述包封层在所述第一贴片的所述边缘和所述第二贴片的所述边缘之间。
9.根据权利要求1或2所述的封装衬底，其中，所述第一衬底和所述第二衬底分别嵌入在所述第一贴片和所述第二贴片中，并且其中，所述第一贴片和所述第二贴片嵌入在所述包封层中。
10.根据权利要求1或2所述的封装衬底，其中，所述多个管芯、所述电桥、所述第一衬底和所述第二衬底以及所述第一贴片和所述第二贴片通过所述多个堆积层中的导电迹线和过孔而彼此通信地耦合。
11.一种封装衬底，包括：
中介层上的第一贴片和第二贴片；
所述第一贴片和所述第二贴片上的衬底；
所述第一贴片和所述第二贴片之上和周围的包封层；以及
所述衬底、所述第一贴片和所述第二贴片之上的多个管芯，其中，所述衬底将所述多个管芯通信地耦合到所述第一贴片和所述第二贴片。
12.根据权利要求11所述的封装衬底，其中，所述衬底是EMIB。
13.根据权利要求11所述的封装衬底，其中，所述衬底是HDP衬底。
14.根据权利要求12所述的封装衬底，还包括：
所述第一贴片和所述第二贴片、所述包封层和所述EMIB上的多个堆积层，其中，所述多个管芯、所述EMIB以及所述第一贴片和所述第二贴片通过所述多个堆积层中的导电迹线和过孔而彼此通信地耦合；以及
耦合到所述EMIB的底表面以及所述第一贴片和所述第二贴片的顶表面的粘合层，其中，所述多个堆积层嵌入了所述EMIB和所述粘合层，其中，所述EMIB位于所述第一贴片的边缘和所述第二贴片的边缘上，并且其中，所述EMIB的所述粘合层在所述第一贴片和所述第二贴片之间的所述包封层上。
15.根据权利要求14所述的封装衬底，还包括在所述第一贴片的所述边缘和所述第二贴片的所述边缘之间的腔，其中，所述EMIB在所述腔中，并且其中，所述多个堆积层将所述EMIB和所述粘合层嵌入在所述腔中。
16.根据权利要求13所述的封装衬底，其中，所述HDP衬底在所述第一贴片、所述第二贴片和所述包封层之上，并且其中，所述多个管芯在所述HDP衬底上。
17.根据权利要求11、12、13、14、15或16所述的封装衬底，其中，所述衬底将所述多个管芯通信地耦合到所述第一贴片、所述第二贴片和所述中介层。
18.根据权利要求14所述的封装衬底，还包括所述中介层和所述多个堆积层上的底部填充材料，其中，所述底部填充材料在所述中介层的顶表面和所述包封层之间，并且其中，所述底部填充材料在所述多个堆积层的顶表面上并且围绕所述多个管芯的表面。
19.根据权利要求16所述的封装衬底，还包括所述中介层上的第一底部填充材料，其中，所述第一底部填充材料在所述中介层的顶表面和所述包封层之间，其中，所述第一底部填充材料在所述HDP衬底的顶表面和所述HDP衬底的底表面上，并且其中，所述第一底部填充材料在所述第一贴片、所述第二贴片和所述包封层之上。
20.根据权利要求11、12、13、14、15或16所述的封装衬底，其中，所述包封层的顶表面与所述第一贴片和所述第二贴片的顶表面基本上共面，其中，所述包封层在所述第一贴片和所述第二贴片之间，并且其中，所述第一贴片和所述第二贴片嵌入在所述包封层中。
21.一种封装衬底，包括：
中介层上的第一贴片；
所述中介层上的第二贴片；
所述第一贴片、所述第二贴片和所述中介层之上的多个管芯，其中，所述多个管芯通信地耦合到所述第一贴片和所述第二贴片。
22.根据权利要求21所述的封装衬底，还包括：
在所述第一贴片的边缘和所述第二贴片的边缘之间的腔；
所述第一贴片的边缘和所述第二贴片的边缘上的EMIB，其中，所述EMIB在所述腔中；
所述腔中的多个堆积层，其中，所述多个堆积层在所述第一贴片的所述边缘与所述第二贴片的所述边缘之间，其中，所述多个管芯、所述EMIB以及所述第一贴片和所述第二贴片通过所述多个堆积层中的导电迹线和过孔而彼此通信地耦合；
耦合到所述EMIB的底表面以及所述第一贴片和所述第二贴片的顶表面的粘合层，其中，所述多个堆积层将所述EMIB和所述粘合层嵌入在所述腔中，其中，所述EMIB位于所述第一贴片的所述边缘和所述第二贴片的所述边缘上，并且其中，所述EMIB的所述粘合层在所述第一贴片和所述第二贴片之间的所述多个堆积层上；以及
所述中介层上的底部填充材料，其中，所述底部填充材料在所述第一贴片和所述第二贴片、所述EMIB以及所述多个堆积层之上，其中，所述底部填充材料在所述中介层与所述第一贴片、所述第二贴片和所述多个堆积层的底表面之间，并且其中，所述底部填充材料围绕所述多个管芯的表面。
23.根据权利要求21所述的封装衬底，还包括：
所述第一贴片和所述第二贴片上的第一HDP衬底，其中，所述第一HDP衬底将所述多个管芯通信地耦合到所述第一贴片和所述第二贴片；或者
所述中介层上的第二HDP衬底，其中，所述第二HDP衬底将所述第一贴片和所述第二贴片通信地耦合到所述中介层。
24.根据权利要求23所述的封装衬底，还包括所述中介层上的第一底部填充材料，其中，所述第一底部填充材料在所述第一贴片和所述第二贴片之间，其中，所述第一底部填充材料在所述第一HDP衬底的顶表面和所述第一HDP衬底的底表面上，并且其中，所述第一底部填充材料在所述第一贴片和所述第二贴片之上。
25.根据权利要求23所述的封装衬底，还包括所述中介层上的第二底部填充材料，其中，所述第二底部填充材料在所述第一贴片和所述第二贴片之间，其中，所述第二底部填充材料在所述第二HDP衬底的顶表面和所述第二HDP衬底的底表面上，并且其中，所述第二底部填充材料在所述第一贴片和所述第二贴片之上。
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