TWI835051B - 具有參考位元線結構的準揮發性記憶體 - Google Patents
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Abstract
一種半導體記憶體裝置被實施為數個儲存電晶體串，其中在每一串中的儲存電晶體具有連接至一位元線的汲極端子以及連接至個別字線的閘極端子。在某些實施例中，所述半導體記憶體裝置包含一參考位元線結構以提供用於讀取操作的一參考位元線信號。所述參考位元線結構配置字線連接以在一儲存電晶體被選擇進行讀取存取時提供一參考位元線以供利用。所述參考位元線結構提供具有和一有效位元線相同的電性特徵的一參考位元線，並且被配置成使得當一字線被啟動以存取和所述有效位元線相關的一所選儲存電晶體時，沒有儲存電晶體被選擇。
Description
本發明有關於半導體記憶體電路及方法。更明確地說，本發明有關於具有參考位元線結構的半導體記憶體積體電路。
相關申請案的交互參照
此申請案主張2021年1月27日申請的名稱為“具有參考位元線結構的準揮發性記憶體”的美國臨時專利申請案號63/142,144的優先權，其為了所有目的而被納入在此作為參考。
2016年8月26日申請並且在2018年11月6日核准的名稱為“具有三維陣列的電容性耦合的非揮發性薄膜電晶體NOR串”的美國專利10,121,553(‘553專利)揭示形成在半導體基板的平面表面上的被組織為3維陣列的NOR記憶體串的儲存或記憶體電晶體。在所述‘553專利中，一NOR記憶體串包含許多薄膜儲存電晶體，其共用一共同位元線以及一共同源極線。在一實施方式中，在一NOR記憶體串中的儲存電晶體沿著實質平行於所述半導體基板的平面表面的一方向(一“水平方向”)來配置。在此種3維陣列中，所述NOR記憶體串被設置在所述半導體基板之上的多個平面上(例如，8或16個平面)，其中在每一個平面上的NOR記憶體串沿著兩個正交水平方向用列及一或多個行來配置。資料在每一個儲存電晶體中被儲存在一電荷捕陷層中(例如，一矽氧化物-矽氮化物-矽氧化物三重層)。
所述‘553專利藉此為了所有目的以其整體被納入作為參考。
在所述‘553專利中，一NOR記憶體串的每一個儲存電晶體藉由適當地偏壓其相關字線以及其與所述NOR記憶體串中的其它儲存電晶體共用的共同位元線來加以讀取、程式化、或是抹除。所述儲存電晶體的相關字線和其它平面上沿著垂直於所述半導體基板的平面表面的方向(“垂直方向”)與所述儲存電晶體對齊的NOR記憶體串的儲存電晶體共用。每一個字線亦可在來自相同平面上的相鄰或附近NOR記憶體串的兩個或多個儲存電晶體之間共用。在讀取、程式化或抹除操作期間，所述NOR記憶體串的共同源極線通常被提供一相當固定電壓，其是藉由一電壓源、或是藉由在一相關電容器(“虛擬的接地”)中的電荷(例如所述共同源極線的寄生電容)來維持。為了程式化或抹除所述儲存電晶體，例如一實質電壓差(例如，8伏特)橫跨所述共同位元線以及所述字線來加以施加。
所述NOR記憶體串的讀取、程式化或抹除操作的各種特點可被最佳化以強化所述NOR記憶體串的效能。
在某些實施例中，一種記憶體裝置包含一陣列的儲存電晶體，其包含平行配置在一第一方向上的多個儲存電晶體串，其中儲存電晶體沿著垂直於所述第一方向的一第二方向來形成，在每一串中的所述儲存電晶體包含連接至一位元線的汲極端子以及連接至一組字線的閘極端子。所述陣列的儲存電晶體包含用於儲存資料的一第一區段的儲存電晶體串、以及作為一第一參考串的一第一儲存電晶體串與作為一第二參考串的一第二儲存電晶體串。所述一組字線包含一第一群組的字線以及一第二群組的字線，並且在所述第一區段中的每一串中的所述儲存電晶體具有交替地連接至所述第一群組中的一字線以及所述第二群組中的一字線的閘極端子。在所述第一參考串中的所述儲存電晶體具有
連接至所述第一群組中的字線的閘極端子，並且在所述第二參考串中的所述儲存電晶體具有連接至所述第二群組中的字線的閘極端子。所述第一參考串提供一第一參考位元線信號以用於從所述第一區段中連接至所述第二群組中的字線的所述儲存電晶體讀取所儲存資料，並且所述第二參考串提供一第二參考位元線信號以用於從所述第一區段中連接至所述第一群組中的字線的所述儲存電晶體讀取所儲存資料。
本揭露內容的這些及其它優點、特點及新穎的特徵、以及其之一描繪實施例的細節將會從以下說明及圖式而更完整瞭解。
1:半導體記憶體裝置
5、5a、5r:儲存電晶體串
10:源極-汲極結構主體
11:單元胞結構
11x:記憶體串
12:絕緣層
13:源極線
14:源極層
15:主體區域
16:汲極層
17、17-1:位元線
17a:有效位元線
17r:參考位元線
17re:第二參考位元線
17ro:第一參考位元線
18:通道層
20:閘極結構主體
21、21a、21b、21r:本地字線
21e:偶數本地字線
21o:奇數本地字線
22:絕緣層
23:電荷儲存膜
24、24e、24o:本地字線結構
25:鎢層
26:氮化鈦層
30:記憶體結構主體
31:全域字線
31a:(奇數)全域字線
31b:(偶數)全域字線
31e:偶數全域字線
31o:奇數全域字線
40、40s、40-1、40-2:儲存電晶體
41:緩衝器
42:偏壓裝置
43:PMOS電晶體
44:閂鎖電路
45、45a:感測放大器
45r:參考感測放大器
46:節點
47:節點
51e:偶數全域字線
51o、51o-1:奇數全域字線
100:半導體基板
101:模組化單元/單元片
102:陣列部分
103a、103b:階梯部分
111:層間絕緣膜
112:鈍化膜
121:擴散區域
122:閘極電極
123:接點
124:互連
125:貫孔
126:互連
127:貫孔
128:導電墊
131:電路元件形成層
132:下方互連層
133:記憶體陣列部分
134:上方互連層
150:儲存電晶體陣列
152e、152o:參考位元線
本發明的各種實施例被揭示在以下詳細說明以及所附圖式中。儘管所述圖式描繪本發明的各種例子，但是本發明並不限於所描繪的例子。將瞭解到的是在圖式中，相同元件符號是指類似結構的元件。再者，所了解的是在圖式中的繪圖並不一定按照比例。
[圖1]是根據本揭露內容的實施例的一半導體記憶體裝置的概要俯視圖。
[圖2]描繪在本揭露內容的實施例中在圖1的半導體記憶體裝置中的一單元片在Y-Z平面中的橫截面圖。
[圖3](包含圖3(a))是在本揭露內容的實施例中的一3D NOR記憶體陣列的一部分以及一單元胞主體的立體圖。
[圖4]是在本揭露內容的實施例中代表連接至感測放大器的儲存電晶體串的電路圖。
[圖5](包含圖5(a))是在某些實施例中的一3D NOR記憶體陣列在X-Y平面中的橫截面圖，其描繪位元線以及字線結構。
[圖6]是描繪在某些實施例中的3D NOR記憶體陣列在圖5的X-Y平面中的橫截面圖，其包含全域字線結構。
[圖7]是在本揭露內容的實施例中的一3D NOR記憶體陣列在X-Y平面中的橫截面圖，其描繪用於實施參考位元線結構的全域字線佈局。
[圖8]是描繪在本揭露內容的實施例中的一記憶體陣列以及參考位元線結構的電路圖。
[圖9]是在本揭露內容的替代實施例中的一3D NOR記憶體陣列在X-Y平面中的橫截面圖，其描繪用於實施參考位元線結構的全域字線佈局。
在本揭露內容的實施例中，一半導體記憶體裝置是被實施為儲存電晶體串，其中在每一串中的儲存電晶體具有連接至一位元線的汲極端子、以及連接至個別字線的閘極端子。所述半導體記憶體裝置包含一參考位元線結構，以提供用於讀取操作的一參考位元線信號。更明確地說，所述參考位元線結構配置所述字線連接，以提供被使用於正被選擇進行讀取存取的一儲存電晶體之一參考位元線。尤其，所述參考位元線具有和有效位元線相同的電性特徵，並且被配置成使得當一字線被啟動來存取和所述有效位元線相關的所選儲存電晶體時，所述參考位元線上沒有儲存電晶體被選擇或啟動。
在某些實施例中，所述參考位元線信號耦接至一參考感測放大器以產生一讀取參考信號，其可被利用作為一閂鎖信號以閂鎖正從一有效位元線讀出的資料。在一例子中，在讀取操作期間，一儲存電晶體藉由啟動一字線以及和所選儲存電晶體相關的一有效位元線而被選擇以進行存取。所述有效位元線耦接至一感測放大器以產生一感測放大器輸出信號。在一實施例中，從所述參考位元線信號產生的讀取參考信號被用來閂鎖所述感測放大器輸出信號，其中所
閂鎖的感測放大器輸出信號被提供作為針對於所選儲存電晶體的讀取資料。
在一實施例中，所述參考位元線結構包含一第一參考位元線以及一第二參考位元線，其被設置在包含一組有效位元線的一記憶體陣列中。所述記憶體陣列包含一第一組字線，其連接至沿著所述有效位元線所形成的一第一組儲存電晶體、以及一第二組字線，其連接至沿著所述有效位元線所形成的一第二組儲存電晶體。同時，所述參考位元線結構包含在其上形成有所述第一及第二組儲存電晶體之所述第一及第二參考位元線。所述參考位元線結構配置所述字線連接以使得當在所述第一組字線中的一字線被選擇時，所述字線選擇在所述第一參考位元線中的一儲存電晶體，但是並不選擇在所述第二參考位元線中的任何儲存電晶體。於是，所述第二參考位元線可被利用以產生所述參考位元線信號。交替地，所述參考位元線結構配置所述字線連接以使得當在所述第二組字線中的一字線被選擇時，所述字線選擇在所述第二參考位元線中的一儲存電晶體，但是並不選擇在所述第一參考位元線中的任何儲存電晶體。於是，所述第一參考位元線可被利用以產生所述參考位元線信號。
在本揭露內容的實施例中，如同在前述的‘553專利中敘述的，所述半導體記憶體裝置利用形成在一半導體基板上的三維陣列的NOR記憶體串來建構。在本說明中，所述半導體記憶體裝置包含一記憶體陣列的準揮發性儲存電晶體，並且有時被稱為一“準揮發性記憶體”。
圖1是根據本揭露內容的實施例的一半導體記憶體裝置的概要俯視圖。參照圖1，一半導體記憶體裝置1包含記憶體陣列的薄膜儲存電晶體，其中所述記憶體陣列被組織為形成在一平面的半導體基板100上的一個二維陣列的模組化單元101(其在此被稱為“單元片(tile)”)。換言之，所述單元片101用列與行而被配置在一X-Y平面上，所述X-Y平面是所述半導體基板100的平面表面。在某些實施例中，所述半導體基板100可以是一矽晶圓的一單晶磊晶層。在此詳細說
明中，為了使得所述三維結構的視覺化變得容易，一直線座標系被使用，其假定所述平面表面在X-Y平面上、以及所述平面表面的一法線在正交至X-Y平面的Z方向上。
在所述半導體記憶體裝置1中，在所述記憶體結構中的每一個模組化單元(“單元片”)101包含形成在所述半導體基板100上的一個三維陣列的NOR記憶體串，其可以如同在前述的‘553專利中敘述地被建構。在本說明中，一個三維陣列的NOR記憶體串有時被稱為一“3D NOR記憶體陣列”。由於如此配置，每一個單元片101可被配置以個別且獨立地被定址、或是較大記憶體區段(例如，一列的單元片或是一個二維區塊的單元片)可被產生及配置以一起被定址。
在某些例子中，所述半導體基板100可包含在所述3D NOR記憶體陣列下面而被形成於其中或是於其上的用於所述3D NOR記憶體陣列的支援電路。此種支援電路可包含類比及數位電路兩者。此種支援電路的某些例子包含移位暫存器、閂鎖、感測放大器、參考胞、電源線、偏壓及參考電壓產生器、反相器、NAND、NOR、互斥OR及其它邏輯閘、輸入/輸出驅動器、位址解碼器(例如，位元線及字線解碼器)、其它記憶體元件、資料編碼及解碼電路，其例如包含錯誤偵測及校正電路、定序器、以及狀態機。此詳細說明以其中此種支援電路(若有的話)已經用習知方式形成的一半導體基板作為開始。此詳細說明以及所述技術中具有通常技能者的技能教導藉由在本揭露內容的各種實施例中的半導體基板的支援電路的形成所實行的一或多個製程所施加或是做成可供利用的任何限制或相關設計選項。
如同在圖1中所示，一單元片101包含一“陣列”部分102，其被設置在“階梯部分”103a及103b之間。在單元片101中的NOR記憶體串的薄膜儲存電晶體被形成在所述陣列部分102中。透過導電貫孔至所述NOR記憶體串的共同位元線以及選配的共同源極線的連接被設置在所述階梯部分103a及103b中。在某
些實施例中，所述共同源極線在程式化、抹除以及讀取操作期間被提供一相當固定電壓以作為一虛擬電壓參考，藉此消除在此種操作期間對於和所述支援電路的連續電連接的需要。在圖1中，所述陣列部分102以及所述階梯部分103a及103b並未按照比例繪製。例如，所述陣列部分102在面積上可遠大於階梯部分103a及103b的任一個。
圖2描繪在本揭露內容的實施例中的圖1的半導體記憶體裝置中的一單元片在Y-Z平面中的橫截面圖。參照圖2，一單元片101被形成在所述半導體基板100上。所述單元片101的記憶體結構被形成在一層間絕緣膜111中，其上形成有一鈍化膜112。在某些實施例中，所述層間絕緣膜111由矽氧化物(SiOx)所形成，並且所述鈍化膜112由聚醯亞胺所形成。
P型或N型擴散區域121被形成在所述半導體基板100的上表面中。例如隔離結構或淺溝槽隔離(STI)結構的其它結構(未展示在圖2中)亦可被形成在所述半導體基板100中。閘極電極122被形成在所述半導體基板100上，並且藉由一閘極介電層與所述半導體基板100絕緣。例如，所述閘極介電層可以是一薄的矽氧化物層。所述閘極電極122和所述P型及N型擴散區域121一起在所述半導體基板100中形成電晶體，其中所述電晶體可被利用以形成電路元件。例如，所述電晶體可被利用以在一電路元件形成層131中形成用於所述3D NOR記憶體陣列的支援電路。所述電路元件藉由連接至一或多層互連124的接點123以及在一下方互連層132中的層間絕緣膜111中所形成的貫孔125而被互連以形成所述支援電路。在某些實施例中，所述半導體記憶體裝置1的支援電路被形成在所述電路元件形成層131以及所述下方互連層132中。
在所述單元片101中，所述3D NOR記憶體陣列被形成在一記憶體陣列部分133中。一上方互連層134被形成在所述記憶體陣列部分133上。互連126及貫孔127被設置在所述上方互連層134中的所述層間絕緣膜111中，以用於形成
額外電連接。在某些實施例中，一導電墊128被設置在所述上方互連層134中，以用於連接至在所述半導體記憶體裝置1外部的電路元件。譬如，所述鈍化膜112被形成在所述上方互連層134上並且封入所述上方互連層134，其中一開口露出所述導電墊128的至少一部分。
在上述實施例中，所述支援電路被描述為形成在所述記憶體陣列部分133之下。此種配置只是舉例說明而已，因而並不打算是限制性。例如，在其它實施例中，所述記憶體陣列部分以及所述支援電路都可直接形成在所述半導體基板100上。在此一情形中，所述支援電路例如可位在所述記憶體陣列部分的周邊。在其它實施例中，所述支援電路可被形成在另一半導體基板上。在此一情形中，例如其中形成有所述記憶體陣列部分的半導體基板以及其中形成有所述支援電路的半導體基板在所述個別記憶體以及電路元件的形成之後而接合。
所述3D NOR記憶體陣列的結構現在將會參考圖2及3來描述。包含圖3(a)的圖3是在本揭露內容的實施例中的一3D NOR記憶體陣列的一部分以及一單元胞主體的立體圖。參照圖2及3，在所述單元片101中，所述3D NOR記憶體陣列包含形成在所述半導體基板100之上的一個三維陣列的儲存電晶體串(“記憶體串”)。如同在圖3中所示，所述記憶體串可在X-Z平面上被配置成一個二維陣列。換言之，多個記憶體串可被配置在X方向上以形成一記憶胞層，其中每一個記憶體串的儲存電晶體延伸在Y方向上。多個記憶胞層堆疊在Z方向上以在X-Z平面中形成一個二維陣列的記憶體串。儘管未顯示在圖3中，所述記憶體串藉由一絕緣層12來在Z方向上與彼此隔離。如同如此配置，儲存電晶體被配置以形成一個三維的記憶體陣列。在本說明中，所述三維陣列的儲存電晶體被稱為一記憶體結構主體30。
每一串的儲存電晶體共用延伸在一第一方向(Y方向)上共同的一汲極層16以及共同的一源極層14。所述汲極層16耦接及連接至形成所述位元線
17的一導電層。所述源極層14耦接及連接至形成所述源極線13的一導電層。所述汲極層16以及所述源極層14接觸一主體區域15並且藉由所述主體區域15而被間隔開，藉此形成一單元胞結構11。一通道層18被形成在所述單元胞結構11的兩個側表面上，亦即在X方向上處於所述單元胞結構11的兩側上。所述通道層18接觸所述源極線13、所述源極層14、所述主體區域15、所述汲極層16、以及所述位元線17。可被利用以形成一儲存電晶體串的所述單元胞結構11在Z方向上藉由所述絕緣層12(在圖2及3中被省略)與另一單元胞結構11隔離開。在本揭露內容的實施例中，和所述絕緣層12在Z方向上交錯的一堆疊的單元胞結構11被稱為一源極-汲極結構主體10。
在某些實施例中，所述絕緣層12由例如矽氧碳(SiOC)的絕緣材料所做成。所述主體區域15可藉由例如矽氧化物(SiOx)的一絕緣層來加以形成。在某些實施例中，所述源極層14以及所述汲極層16是半導體層，並且在某些例子中由n+型非晶矽(aSi)所做成。在某些實施例中，所述源極線13以及所述位元線17由導電材料(通常是一金屬層)所做成。在一實施例中，所述源極線13以及所述位元線17利用具有一金屬襯墊被形成在其上的一耐火金屬層來形成。所述耐火金屬層可包含一層鎢(W)、氮化鎢(WN)、鉬(Mo)、或是鈦鎢合金(TiW)。所述金屬襯墊層可包含一層鈦(Ti)、氮化鈦(TiN)、鉭(Ta)或是氮化鉭(TaN)。在某些實施例中，所述通道層18是一半導體層，並且在某些例子中由p+型非晶矽所做成。
在所述3D記憶體陣列中的記憶體串在X方向上藉由包含配置在Y方向上的本地字線21的一閘極結構主體20來和彼此分開。每一個本地字線21是延伸在Z方向上的一柱結構。儘管未顯示在圖3中，所述本地字線21在Y方向上藉由一絕緣層22來與彼此隔離。在本說明中，所述本地字線和所述絕緣層在X方向上進行交錯被稱為一閘極結構主體20。如同如此配置，所述記憶體結構主體30(或是記憶體陣列)包含所述閘極結構主體20以及所述源極-汲極結構主體10在X
方向上交替的區域。
在某些實施例中，所述本地字線21是一導電層，例如一金屬層。在一實施例中，所述本地字線21利用具有一金屬襯墊被形成在其上的一耐火金屬層來形成。所述耐火金屬層可包含一層鎢(W)、氮化鎢(WN)、鉬(Mo)、或是鈦-鎢合金(TiW)。所述金屬襯墊層可包含一層的鈦(Ti)、氮化鈦(TiN)、鉭(Ta)或是氮化鉭(TaN)。在某些實施例中，所述絕緣層22由例如矽氧化物(SiOx)的絕緣材料所做成。
在本揭露內容的實施例中，一電荷儲存膜23被形成在所述本地字線21的側表面上。尤其，所述電荷儲存膜23至少被形成在所述源極-汲極結構主體以及所述本地字線21的每一個之間。在某些實施例中，所述電荷儲存膜23可包含一穿隧層、一電荷儲存層以及一阻擋層。所述穿隧層可以是任意矽氧化物(SiOx)、矽氮化物(SixNy)、氮氧化矽(SiON)、任意鋁氧化物(AlOx)、任意鉿氧化物(HfOx)、鋯氧化物(ZrOx)、任意鉿矽氧化物(HfSixOy)、任意鉿鋯氧化物(HfZtO)、或是其之任意組合。所述電荷儲存層可以是任何矽氮化物(SixNy)，鉿氧化物(HfO2)，或是鉿氮氧化矽(HfSiON))。所述阻擋層可以是的矽氧化物、鋁氧化物、或是兩者。在本說明中，具有所述電荷儲存膜23被形成在其上的一本地字線21有時被稱為一本地字線結構。
如同如此配置的，所述儲存電晶體(記憶胞)40沿著所述記憶體串的長度(Y方向)並且在和所述本地字線結構的交叉處，而被設置在所述單元胞結構11的一或兩側上。換言之，如同在圖3中所示，一儲存電晶體40被形成在延伸在Y方向上的一單元胞結構11以及延伸在Z方向上的一本地字線結構的交叉處。所述儲存電晶體40藉由所述本地字線21作為所述閘極、插置在所述閘極與所述通道層18之間的電荷儲存膜23作為所述電荷捕陷層、以及形成在所述通道層18的相反側上的所述源極層與汲極層作為所述儲存電晶體的源極與汲極來形成。
所述位元線17沿著所述記憶體串連接所有儲存電晶體的汲極層。所述源極線13沿著所述記憶體串連接所有儲存電晶體的源極層。
如上所述，儲存電晶體40可被形成在所述單元胞結構11的兩側上。在本實施例中，在相鄰的閘極結構主體20中的本地字線結構被交錯或偏移，使得儲存電晶體40並未在X方向上直接與彼此相對地形成在所述單元胞結構11上。更明確地說，對於每一個記憶體串(單元胞結構11)而言，被配置在所述記憶體串的一側上的每一個本地字線結構在Y方向上與被配置在所述記憶體串的相反側上的本地字線結構處於交錯或是偏置。以此種方式，形成在所述單元胞結構11的一側上的儲存電晶體40在Y方向上與形成在所述單元胞結構的另一側上的一相鄰儲存電晶體被偏移設置。
在所述半導體記憶體裝置1中，每一個儲存電晶體40藉由一字線信號所選的一啟動字線來存取。在所述3D記憶體陣列中，所述字線信號啟動一全域字線31以及連接至所選的全域字線的一或多個本地字線21。在本說明中，用於一儲存電晶體40的字線包含所述全域字線31以及連接至其的本地字線21。在所述3D記憶體陣列中，每一個字線沿著所述記憶體串的長度可是被不同的NOR記憶體串中的許多儲存電晶體共用。每一個字線亦可被所述本地字線的相反側上所形成的儲存電晶體共用。
在所述半導體記憶體裝置1中，在所述記憶體結構主體30(即，記憶體陣列)中的儲存電晶體40藉由全域字線31來存取，所述全域字線31被設置在所述記憶體結構主體30(即，記憶體陣列)之上並且橫跨所述儲存電晶體串延伸在X方向上。本地字線21延伸在Z方向上橫跨藉由所述單元胞結構11所形成的NOR記憶體串的多個平面將所述全域字線31連接至儲存電晶體。在圖3所示的實施例中，所述全域字線31包含一第一群組的全域字線31a，亦被稱為奇數全域字線(奇數GWL)、以及一第二群組的全域字線31b，亦被稱為偶數全域字線(偶數GWL)。
所述奇數全域字線31a以及所述偶數全域字線31b交替地配置在Y方向上。在每一個閘極結構主體20中的本地字線21被配置以連接至一群組的全域字線。譬如，在一閘極結構主體20中的本地字線21a被配置以連接至所述奇數全域字線31a，而在另一閘極結構主體20中的本地字線21b被配置以連接至所述偶數全域字線31b。在某些實施例中，所述全域字線31由一導電層(例如一金屬層)所形成。在一例子中，所述全域字線31利用一銅層來形成。
例如，一第一奇數GWL 31a在X-Z平面中並且每隔一個閘極結構主體20而連接至一第一組的本地字線21a。一第一偶數GWL 31b在X-Z平面中並且每隔一個閘極結構主體20而連接至一第一組的本地字線21b。所述本地字線21a以及所述本地字線21b在Y方向上與彼此偏移設置。一第二奇數GWL 31a在X-Z平面中並且每隔一個閘極結構主體20而連接至一第二組的本地字線21a。一第二偶數GWL 31b在X-Z平面中並且每隔一個閘極結構主體20而連接至一第二組的本地字線21b。
如同如此配置，沿著一記憶體串的相同側上相鄰的本地字線21連接至相同群組的全域字線31，而被形成在一記憶體串的相反側上相鄰的本地字線21連接至不同群組的全域字線31。換言之，對於一記憶體串11x而言，被形成在所述記憶體串11x的相同側上的本地字線21連接至相同群組的全域字線31。例如，在所述記憶體串11x的一側上的本地字線21a連接至個別的奇數全域字線31a。同時，被形成在所述記憶體串11x的一側上的一本地字線21a、以及被形成在所述記憶體串11x的相反側上的一本地字線21b連接至不同群組的全域字線31。例如，在所述記憶體串11x的一側上的一本地字線21a連接至所述奇數GWL 31a，而在所述記憶體串11x的相反側上的一本地字線21b連接至所述偶數GWL 31b。
為了選擇一儲存電晶體，一全域字線(例如，全域字線31a)被啟動。和所述全域字線31a相關的本地字線21a被啟動以選擇和電連接至所述全域字
線31a的本地字線21a相關的一儲存電晶體40。所述儲存電晶體40(即，記憶胞)是根據電荷是否被儲存在所述電荷儲存膜23中的電荷儲存層中而具有不同的臨界電壓。因此，資訊可藉由所述電荷進入及離開所述電荷儲存層來加以儲存。在某些實施例中，所述電荷儲存膜23的所述電荷被儲存在其中的部分是一矽氮化物層，但是本發明並不限於此。例如，所述電荷儲存層可由例如氧化鉿矽酸鹽(HfSiO)、鋯氧化物(ZrO)、鋁酸鉿(HfAlO)、氮氧化矽(SiON)、以及其它適當材料的材料所形成。
在本實施例中，所述半導體記憶體裝置利用實施電荷捕陷作為所述資料儲存機制的薄膜儲存電晶體來形成，其中資料在每一個儲存電晶體中被儲存在一電荷儲存膜中。橫跨所述電荷儲存膜施加的一電場從所述電荷儲存膜的電荷捕陷層中的電荷捕陷增加或移除電荷，其改變所述儲存電晶體的臨界電壓以編碼一給定邏輯狀態至所述儲存電晶體。在其它實施例中，所述半導體記憶體裝置可利用鐵電場效電晶體作為所述儲存電晶體來加以形成。更明確地說，一鐵電場效電晶體(在此稱為鐵電電晶體或是FeFET)藉由利用一鐵電材料作為在所述閘極導體以及一場效電晶體的通道之間的閘極介電層來形成。所述鐵電電晶體是藉由在所述鐵電閘極介電層中儲存資料為極化狀態來實現記憶體功能。尤其，施加至所述閘極導體的一電壓在所述鐵電介電層中感應電性極化，該極化可利用具有相反極性的一電壓的施加來反轉。所述鐵電介電層的經感應極化狀態改變所述鐵電電晶體的臨界電壓。在所述鐵電電晶體的臨界電壓上由於所述不同極化狀態的改變或移位可被利用以代表在不同邏輯狀態的資料。例如，兩個邏輯狀態(例如，“0”及“1”)可藉由在所述鐵電介電層中由於兩個經感應電性極化狀態所造成的鐵電電晶體的較高及較低臨界電壓來加以表示。
在其它實施例中，一鐵電儲存電晶體以類似所述電荷捕陷儲存電晶體的方式來建構，其藉由用納入一鐵電材料的一閘極介電層來取代所述電荷
儲存膜。在某些實施例中，所述鐵電閘極介電層是一摻雜鉿氧化物(HfO2)層。在一例子中，所述鉿氧化物被摻雜鋯氧化物(ZrO2)以形成一鉿鋯氧化物層(HZO)。在另一例子中，所述鉿氧化物被摻雜矽(Si)、銥(Ir)以及鑭(La)。在某些實施例中，所述閘極介電層可進一步在所述通道區域以及所述閘極介電層之間包含一介面層，例如具有高介電係數的材料。在鐵電儲存電晶體的情形中，所述閘極導體在某些實施例中被形成為一金屬層，例如一氮化鈦(TiN)層。
回到圖2，所述記憶體結構主體30(即，記憶體陣列)包含在所述記憶體陣列在Y方向上的末端部分的階梯結構。例如，所述記憶體串的位元線17可延伸在Y方向上，以形成所述階梯結構。每一個位元線17連接至步階部的上表面的一接點。有啟發性的是注意到對於所述記憶體結構主體30而言，唯一必要的是具有其中每一個位元線17可連接至所述支援電路的一配置，並且所述階梯結構的使用只是舉例說明而已。在其它實施例中，用於連接所述位元線17至所述支援電路的其它結構可被利用。
圖4是代表在本揭露內容的實施例中的所述儲存電晶體串連接至感測放大器的電路圖。參照圖4，一儲存電晶體串5包含多個薄膜儲存電晶體40，其共用一共同的位元線17以及一共同的源極線13。通常，一儲存電晶體串包含平行連接的數千個儲存電晶體。在本揭露內容的實施例中，所述儲存電晶體串被稱為一NOR記憶體串，因為所述儲存電晶體彼此並聯連接，並且被描述為用一NOR配置來配置。所述儲存電晶體串形成一基本建構塊，一個二維或三維陣列的儲存電晶體可從所述基本建構塊來加以形成。換言之，多個儲存電晶體串可被利用以形成一個二維陣列的儲存電晶體、或是一平面的儲存電晶體。一個三維陣列的儲存電晶體可藉由堆疊多個平面的所述二維陣列的儲存電晶體來加以形成。在本說明中，所述半導體記憶體裝置藉由一或多個陣列的儲存電晶體串來實施，並且所述儲存電晶體串的確切配置或安排對於本發明在實務上不是重要的。為了本
案討論之目的，圖4描繪用於儲存資料的一儲存電晶體串(串5a)、以及被用來產生一讀取參考信號以用於讀取所儲存資料的一儲存電晶體串(串5r)。
在本說明中，圖4的記憶體陣列包含實施電荷捕陷作為所述資料儲存機制的儲存電晶體。在其它實施例中，所述儲存電晶體可實施鐵電性作為所述資料儲存機制。被實施在所述記憶體陣列中的資料儲存機制的確切本質對於本發明在實務上不是重要的。如同熟習此項技術者所理解的，施加至所述儲存電晶體以用於讀取及寫入操作的偏壓條件是所實施的資料儲存機制的函數。為了舉例說明目的，用於電荷捕陷類型的儲存電晶體的偏壓條件將會在以下說明被使用。
仍然參考圖4，在一串5中的儲存電晶體40具有連接至共同的位元線17的汲極端子，共同的位元線17透過一偏壓裝置42來連接至一感測放大器45。在所述串5中的儲存電晶體40具有連接至共同的源極線13的源極端子。在本實施例中，所述源極線13是電性浮接的，換言之，所述源極線13並未連接至任何電位。實際上，所述源極線13透過在所述源極端子處的寄生電容(例如在所述儲存電晶體的源極端子與閘極端子之間的寄生電容)而維持一相當固定電壓。在某些實施例中，所述源極線13可被偏壓至一給定電壓(例如接地電壓)，並且接著在記憶體操作期間讓其浮接。在本說明中，所述源極線13有時被稱為連接至一虛擬接地。在其它實施例中，所述源極線13可藉由一電壓源而被提供一給定電壓電位(例如接地電壓)。
每一個儲存電晶體40是一薄膜儲存電晶體，其包含連接至所述位元線17的一汲極端子、連接至所述源極線13的一源極端子、連接至一本地字線21的一閘極端子或控制端子、以及針對於所述儲存電晶體的資料被儲存於其中的一電荷捕陷層(電荷儲存層)。如同如此所建構，每一個儲存電晶體40具有相關寄生電容。更明確地說，每一個儲存電晶體40具有閘極至汲極寄生電容Cgd、閘極
至源極寄生電容Cgs、以及汲極至源極寄生電容Cds。因為在所述串5中的所有儲存電晶體40的汲極端子都連接至共同的位元線17，因此在所述串中的全部儲存電晶體的閘極至汲極寄生電容Cgd變成如同所述位元線17所見到的一寄生電容。在本說明中，在位元線17上的寄生電容亦被稱為汲極寄生電容、或是位元線寄生電容。同時，在所述串5中的所有儲存電晶體40的源極端子都連接至共同的源極線13，因而在所述串中的全部儲存電晶體的閘極至源極寄生電容Cgs變成如同共同的源極線13所見到的一源極寄生電容。
在本圖示中，所述儲存電晶體串5a和一有效位元線17a相關，並且所述儲存電晶體串5r和一參考位元線17r相關。所述有效位元線17a耦接至一感測放大器45a，並且所述參考位元線17r耦接至一參考感測放大器45r。
在操作上，在所述串5a中的一儲存電晶體(例如，儲存電晶體40s)被選擇用於存取，例如讀取操作。所選的儲存電晶體40s的本地字線21a被驅動至一給定電壓。例如，為了從所述儲存電晶體進行讀取，所選的儲存電晶體40s的本地字線21a被驅動至一讀取電壓VREAD。例如，所述讀取電壓VREAD可以是2V。在所述串5中的所有其它本地字線21都被驅動至一關斷電壓Voff，例如接地電壓。由於在所述源極端子以及非所選的本地字線21之間的源極寄生電容，共同的源極線13被電容性偏壓至接地電壓、或是一虛擬接地。所選的儲存電晶體40s可以是一導通胞、或是一非導通胞。換言之，所述儲存電晶體具有根據在所述電荷儲存層中所儲存的電荷而改變的一臨界電壓。
在本實施例中，一儲存電晶體在其被抹除時是一導通胞。換言之，在抹除狀態中，所述儲存電晶體具有低於讀取電壓的一臨界電壓，並且所述儲存電晶體在其被選擇時導通電流。在另一方面，一儲存電晶體在其被程式化時是一非導電胞。換言之，在程式化狀態中，所述儲存電晶體具有高於讀取電壓的一臨界電壓，並且所述儲存電晶體在其被選擇時並不導通電流。當所述儲存電晶體
40s被選擇進行存取時，若所述胞被程式化，則沒有DC電流流過所選儲存電晶體的汲極與源極端子，即使所述汲極與源極具有不同電壓也是如此；然而，若所述胞被抹除，則因此導通，只要所述串的位元線17(即，汲極節點)以及所述串的源極線13(即，源極節點)具有不同的電壓，在所選儲存電晶體的汲極與源極之間就有DC電流。最終，所述位元線17(即，汲極節點)以及所述源極線13(即，源極節點)將會藉由所述導通胞而被短路在一起。
在本實施例中，為了從所述儲存電晶體讀取所儲存資料，位元線電流感測被使用。尤其，所述位元線藉由所述偏壓裝置42而被偏壓至某一電壓位準。換言之，為了從所選儲存裝置讀取所儲存資料，所述位元線被充電達到一給定電壓Vbit，其有時被稱為預充電所述位元線。在一例子中，所述電壓Vbit是0.5V。接著所選儲存電晶體被容許根據所述儲存電晶體的導通狀態來調變所述位元線。因為所述寄生電容(尤其是在所述串上的全部儲存電晶體中經接地的閘極至汲極電容)，因此當所述位元線正預先被充電時，一位移電流流動在所述位元線中。因此，在感測所讀出資料之前，所述感測放大器45先等待所述位元線趨穩。
在本實施例中，所述偏壓裝置42經耦接以預充電所述位元線17。尤其，所述偏壓裝置42是一NMOS電晶體，並且具有可切換地連接至一正電源電壓Vdd的一汲極端子。所述偏壓裝置42具有連接至所述位元線17的一源極端子。所述偏壓裝置42具有接收一位元線控制(BLC)電壓的一閘極端子或控制端子。所述偏壓裝置42的汲極端子亦連接至所述感測放大器輸入節點。於是，所述偏壓裝置42將所述位元線17連接至所述感測放大器45。在本實施例中，所述感測放大器45包含一PMOS電晶體43作為一輸入裝置。PMOS電晶體43的閘極端子是所述感測放大器輸入節點。所述PMOS電晶體43連接為橫跨所述正電源電壓Vdd以及一緩衝器41，以產生感測放大器輸出信號SAOUT(節點46)。在本實施例中，所述緩
衝器41是一反相緩衝器。所述感測放大器輸出信號SAOUT是所述偏壓裝置42的輸出的反相，但是和所述位元線17上的感測放大器輸入信號同相。
在本說明中，所述位元線電路以及感測放大器電路只是舉例說明而已，因而並非打算是限制性。尤其，所述位元線電路以及感測放大器電路只利用相關元件來描繪，以避免不必要地模糊本發明。在實際實施方式中，所述位元線電路以及所述感測放大器電路可包含其它電路元件以及其它控制信號，以使得所述感測放大器以及所述記憶體電路的操作變得容易。例如，所述位元線可包含一放電電晶體，以在一讀取或寫入操作之後放電所述位元線。在另一例子中，所述感測放大器電路可包含額外電晶體及裝置來實施感測放大器重置功能。
在本實施例中，所述感測放大器電路進一步包含一閂鎖電路44，以用於閂鎖所述感測放大器的輸出SAOUT。在本說明中，所述緩衝器41有時被稱為一第二放大級，並且可被配置有額外電路元件以形成一閂鎖電路以用於閂鎖所述感測放大器輸出信號SAOUT。在操作上，所述感測放大器45利用一讀取參考信號來區別一導通記憶胞與一非導通記憶胞。實際上，所述讀取參考信號決定所述感測放大器輸出信號應該被閂鎖作為有效輸出信號的時間。為了產生所述讀取參考信號，一儲存電晶體串5r被使用作為所述參考串，以在所述參考位元線17r上產生一參考電流。在操作上，所述參考位元線17r就如同所述有效位元線17a而預先被充電。然而，在所述讀取操作期間，在所述參考位元線17r上並沒有儲存電晶體被選擇，使得只有漏電流流動在所述參考位元線17r中。所述參考感測放大器45r感測在所述參考位元線17r上的漏電流作為所述參考位元線信號，並且提供所感測到電流作為所述讀取參考信號SAREF(節點47)。所述讀取參考信號SAREF耦接至所述閂鎖電路44，並且被用來閂鎖所述感測放大器輸出信號SAOUT。響應於所述讀取參考信號SAREF被確立，所述閂鎖電路44閂鎖所述感測放大器輸出信號SAOUT，其指出來自所選儲存電晶體40s的讀取資料。
為了正確地產生所述讀取參考信號，所述讀取參考信號利用從所述記憶體陣列中的許多記憶體串所選的一儲存電晶體串作為所述參考串而被產生，使得所述讀取參考信號精確地複製所述記憶體串的電性特徵，例如所述寄生電容、所述漏電流以及其它參數。然而，為了確保一致且正確的參考位元線信號，在所述參考串上沒有儲存電晶體應該在所述讀取操作期間被選擇或啟動。而是在所述參考串上的所有儲存電晶體都應該是未被選擇，換言之，至所述參考串上的儲存電晶體的字線應該是所述關斷電壓Voff，例如0V。
在某些實施例中，所述參考串藉由薄膜儲存電晶體來形成，其實施電荷捕陷作為所述資料儲存機制，其中資料被儲存在每一個儲存電晶體中的一電荷儲存膜中。在其它實施例中，所述參考串藉由被使用作為所述儲存電晶體的鐵電場效電晶體來形成。在所有情形中，連接至所述參考位元線的儲存電晶體以及連接至所有其它位元線的儲存電晶體應該是相同類型的。例如，在連接至所述記憶體陣列位元線的儲存電晶體是鐵電場效電晶體的狀況中，連接至所述參考位元線的儲存電晶體亦應該是鐵電場效電晶體。在另一例子中，在連接至所述記憶體陣列位元線的儲存電晶體是電荷捕陷類型的場效電晶體的狀況中，連接至所述參考位元線的儲存電晶體亦應該是電荷捕陷類型的場效電晶體。
在如上所述的3D NOR記憶體陣列中，所述儲存電晶體連接至所述本地字線以及全域字線。每一個本地字線之柱橫跨多個平面的儲存電晶體串而連接至多個儲存電晶體。所述本地字線連接至個別的全域字線，其包含交替的偶數全域字線以及奇數全域字線。每一個全域字線在垂直於所述記憶體串的位元線的一方向上連接至多個本地字線。
在本揭露內容的實施例中，本揭露內容的半導體記憶體裝置實施一參考位元線結構，以用於在所述3D NOR記憶體陣列之內提供一參考位元線，其中所述參考位元線和所述記憶體陣列中的一儲存電晶體串(所述參考串)相關，
當一字線被確立以存取在一儲存電晶體中所儲存的資料時，其並無儲存電晶體被選擇。如同在圖4中所示，本揭露內容的參考位元線結構提供一參考位元線17r，其中本地字線21r之部分並未連接至和沿著相同平面的儲存電晶體相關的其餘本地字線21。所述參考位元線結構將會在以下更詳細加以描述。
包含圖5(a)的圖5是在某些實施例中的一3D NOR記憶體陣列在X-Y平面中的橫截面圖，其描繪所述位元線以及字線結構。參照圖5，當在X-Y平面中從頂端觀看時，所述3D NOR記憶體陣列包含交替的源極-汲極結構主體10以及閘極結構主體20，其在X方向上被交錯配置。所述源極-汲極結構主體10包含配置在Z方向上的多個層的單元胞結構，每一個單元胞結構延伸在Y方向上，並且在Z方向上藉由一絕緣層來與一相鄰單元胞結構隔離開。在圖5中的橫截面圖描繪所述位元線17被形成在所述源極-汲極結構主體10中。所述閘極結構主體20包含配置在Y方向上的多個本地字線結構24，並且與絕緣層22交錯。所述本地字線結構24延伸在Z方向上以交叉所述多個層的單元胞結構，以在其之交叉處形成儲存電晶體40。
在本說明中，所述本地字線21具有形成在其上的電荷儲存膜23，並且所述組合結構被稱為所述本地字線結構24。在本實施例中，如同在圖5(a)中所示，所述本地字線結構24包含藉由作為內部部分的一鎢(W)層25以及在X-Y平面中圍繞所述鎢層25的一氮化鈦(TiN)層26所形成的所述本地字線21。所述本地字線結構24進一步包含形成在所述本地字線21上的電荷儲存膜23。所述電荷儲存膜23在某些實施例中可以是一ONO膜(矽氧化物、矽氮化物、以及矽氧化物)。
如同如此配置，一儲存電晶體40被形成在由所述位元線17所描繪的所述單元胞結構以及一本地字線結構24的交叉處。儲存電晶體40被形成在所述位元線17的兩側。在本揭露內容的實施例中，在一位元線17的兩側的本地字線結構24在Y方向上交錯或被偏移配置。於是，在相同位元線17上的儲存電晶體40
並非直接橫跨彼此來形成，而是與彼此在Y方向上偏置的。在兩個相鄰的閘極結構主體20中的本地字線結構24的交錯安排產生配置成兩個群組的本地字線結構。
尤其，所述記憶體陣列包含形成在奇數列中的本地字線結構24o、以及形成在偶數列中的本地字線結構24e。如同在圖6中所示，所述奇數及偶數本地字線耦接至個別的奇數及偶數全域字線。
在本說明中，對於所述本地字線21的參照是指在所述本地字線結構中的導電字線層，以用於連接至所述全域字線。所了解的是，所述本地字線21是所述本地字線結構24的部分，其中形成在所述本地字線21上的電荷儲存膜和所述本地字線一起在與所述單元胞結構的每一個交叉處形成一儲存電晶體。
圖6是描繪在某些實施例中的3D NOR記憶體陣列在圖5的X-Y平面中的橫截面圖，其包含所述全域字線結構。參照圖6，全域字線31在Z方向上被形成在所述3D NOR記憶體陣列之上至所述本地字線。在所述本地字線結構24被組織成一第一群組的奇數本地字線以及偶數本地字線下，所述全域字線亦被配置成兩個群組。一第一群組的奇數全域字線31o連接至所述奇數本地字線21o，並且一第二群組的偶數全域字線31e連接至所述偶數本地字線21e。
在一傳統配置中，所述全域字線31o及31e在X方向上延伸橫跨整個記憶體陣列。換言之，每一個全域字線31連接至個別列中全部的本地字線。對於每一個位元線17，儲存電晶體40被形成在所述位元線的兩側，並且和奇數及偶數本地字線相關。例如，針對於一位元線17-1，和一奇數本地字線21o相關的一儲存電晶體40-1被形成在一側，並且和一偶數本地字線21e相關的一儲存電晶體40-2形成在同一位元線的另一側。如同在所述傳統配置中如此配置，在任何給定位元線上的一儲存電晶體將會藉由一所選字線來選擇及導通。此對於提供一參考位元線呈現一項挑戰，其中所要的是在所述參考位元線上沒有儲存電晶體被
選擇。在本揭露內容的實施例中，新穎的全域字線佈局被用來實施一參考位元線結構，以容許在所述記憶體陣列中的一或多個位元線能夠使用作為一參考位元線。尤其，所述新穎的全域字線佈局圖案提供一或多個參考位元線，其中和所述參考位元線相關的儲存電晶體不論在所述記憶體陣列中的任何字線被啟動時都不被導通。
圖7是在本揭露內容的實施例中的一3D NOR記憶體陣列在X-Y平面中的橫截面圖，其描繪用於實施所述參考位元線結構的全域字線佈局。參照圖7，一半導體記憶體裝置實施如上所述的一3D NOR記憶體陣列。所述3D NOR記憶體陣列用和如上參考圖5所述相同的方式來建構。換言之，所述3D NOR記憶體陣列包含在X方向上被配置交錯之交替的源極-汲極結構主體10以及閘極結構主體20。所述源極-汲極結構主體10包含配置在Z方向上的多個層的單元胞結構，每一個單元胞結構延伸在Y方向上，並且在Z方向上藉由一絕緣層來與相鄰單元胞結構隔離開。圖7中的橫截面圖是描繪所述位元線17被形成在所述源極-汲極結構主體10中。所述閘極結構主體20包含多個本地字線結構24，其被配置在Y方向上並且與絕緣層22交錯。所述本地字線結構24延伸在Z方向上以交叉所述多個層的單元胞結構，以在其之交叉處形成儲存電晶體。
所述3D NOR記憶體陣列被配置以包含形成在奇數列中的本地字線結構24o、以及形成在偶數列中的本地字線結構24e。於是，所述本地字線包含形成在所述奇數列中的一第一群組的奇數本地字線21o、以及形成在所述偶數列中的一第二群組的偶數本地字線21e。所述3D NOR記憶體陣列亦包含連接至所述奇數本地字線21o的一第一群組的奇數全域字線51o、以及連接至所述偶數本地字線21e的一第二群組的偶數全域字線51e。然而，根據本揭露內容的實施例，所述全域字線51o及51e並不延伸至所述個別的奇數及偶數列上全部的本地字線結構。而是，所述全域字線51o及51e在所述個別的奇數及偶數列中的最後一個本
地字線結構之前就終止。再者，所述全域字線51o及51e被配置以連接至在相反群組的相鄰奇數/偶數列中的最後一個本地字線。以此種方式，一對參考位元線17r被設置，其可被利用以提供所述參考位元線信號以產生用於讀取操作的讀取參考信號，來閂鎖所讀出資料。
更明確地說，在所述全域字線51o及51e如此被配置下，一對參考位元線17r被設置，其中在所述個別的參考位元線的兩側形成的儲存電晶體連接至相同的全域字線。換言之，被形成在所述參考位元線的兩側的儲存電晶體和連接至相同群組的全域字線的本地字線相關。在某些實施例中，所述參考位元線結構包含一全域字線，其連接至相同群組的本地字線以及另一群組的相鄰本地字線。以此種方式，由連接至相同群組的全域字線的不同群組的本地字線共用的位元線可被利用作為一參考位元線。
仍然參考圖7，所述3D NOR記憶體陣列包含一第一參考位元線17ro以及一第二參考位元線17re。在本實施例中，所述奇數全域字線51o從所述參考位元線17re延伸，並且穿過所述奇數列中的儲存電晶體串並且終止在所述參考位元線17ro之前。如同如此配置，所述奇數全域字線51o被配置以連接至所述個別奇數列上的奇數本地字線21o，並且連接至交叉所述參考位元線17re的相鄰偶數列中的偶數本地字線21e。同時，所述偶數全域字線51e從所述參考位元線17ro延伸，並且穿過在所述偶數列中的儲存電晶串體並且終止在所述參考位元線17re之前。如同如此配置，所述偶數全域字線51e被配置以連接至所述個別偶數列上的偶數本地字線21e，並且連接至交叉所述參考位元線17ro的相鄰奇數列中的奇數本地字線21o。換言之，一奇數全域字線連接至所述奇數列中的本地字線，並且亦連接至所述參考位元線17re的相鄰偶數列中的本地字線。以此種方式，在所述參考位元線17re的兩側的本地字線連接至所述奇數全域字線。在另一方面，一偶數全域字線連接至所述偶數列中的本地字線，並且亦連接至所述參考位元
線17ro的相鄰奇數列中的本地字線。以此種方式，在所述參考位元線17ro的兩側的本地字線連接至所述偶數全域字線。
如同如此配置的，所述參考位元線17ro具有相關的儲存電晶體以及全都連接至所述偶數全域字線的本地字線。同時，所述參考位元線17re具有相關的儲存電晶體以及全都連接至所述奇數全域字線的本地字線。在操作上，所述參考位元線17ro可在一奇數全域字線被選擇時加以利用來提供所述參考位元線信號，並且所述參考位元線17re可在一偶數全域字線被選擇時加以利用來提供所述參考位元線信號。
在所述讀取操作中，一字線以及一位元線被選擇以存取一儲存電晶體。在一例子中，一奇數全域字線51o-1被選擇並且一位元線17-1被選擇，以存取一儲存電晶體40-1。在該情形中，所述全域字線51o-1被驅動至讀取電壓(例如，2V)，並且所有其它全域字線都被保持在所述關斷電壓(例如，0V)。同時，所選位元線17-1以及所述參考位元線17ro及17re被預充電。在全域字線51o-1被選擇下，在連接至所述全域字線51o-1的奇數列中的所有本地字線21o都被啟動。以此種方式，在所述全域字線51o-1以及所述位元線17-1的交叉處的儲存電晶體40-1被選擇，並且所儲存資料可被讀出。
同時，在所述參考位元線17ro處，在和所選的全域字線51o-1相同的奇數列中的本地字線21o連接至一偶數全域字線51e。因此，即使在所述奇數全域字線51o-1被啟動之下，在所述參考位元線17ro上也沒有儲存電晶體被選擇。所述參考位元線17ro於是可被用來提供所述參考位元線信號，以用於從所述奇數列上的儲存電晶體40-1讀取所儲存資料。
在另一例子中，當一偶數列上的一儲存電晶體被選擇時，接著所述參考位元線17re被用來提供所述參考位元線信號。尤其，當一偶數全域字線51e被選擇時，在所述全域字線51e的偶數列中的所有本地字線都被選擇。然而，在
所述參考位元線17re處，在和所選的偶數全域字線相同的偶數列中的本地字線21e連接至一奇數全域字線51o。因此，即使在所述偶數全域字線51e被啟動之下，在所述參考位元線17re上也沒有儲存電晶體被選擇。所述參考位元線17re於是可被用來提供所述參考位元線信號，以用於從所述偶數列上的儲存電晶體讀取所儲存資料。
圖8是描繪在本揭露內容的實施例中的一記憶體陣列以及所述參考位元線結構的電路圖。圖8描繪在圖7中所示的參考位元線結構的電路表示。參照圖8，一陣列150的儲存電晶體被描繪，並且代表在所述3D記憶體陣列中的一層的所述單元胞結構。參考位元線152o及152e被設置以使用於所述記憶體陣列中和奇數或偶數全域字線相關的奇數或偶數列上的儲存電晶體。參考位元線152o被配置成使得所有連接至其的儲存電晶體都耦接至所述偶數全域字線(例如，WL2、WL4、等等)。就此而論，當一奇數全域字線被選擇時(例如，WL1、WL3、等等)，和所述參考位元線152o相關的儲存電晶體都未被選擇，因而所述參考位元線152o可被利用以提供所述參考位元線信號。在另一方面，參考位元線152e被配置成使得所有連接至其的所述儲存電晶體都耦接至所述奇數全域字線(例如，WL1、WL3、等等)。就此而論，當一偶數全域字線被選擇時(例如，WL2、WL4、等等)，和所述參考位元線152e相關的儲存電晶體都未被選擇，因而所述參考位元線152e可被利用以提供所述參考位元線信號。
圖9是在本揭露內容的替代實施例中的一3D NOR記憶體陣列在X-Y平面中的橫截面圖，其描繪用於實施所述參考位元線結構的全域字線佈局。圖9描繪所述全域字線的另一佈局，其可被利用以用和如上參考圖7所述相同的方式來提供所述參考位元線。參照圖9，一參考位元線17re和在兩側連接至所述奇數全域字線51o的本地字線相關。同時，一參考位元線17ro和在兩側連接至所述偶數全域字線51e的本地字線相關。圖9描繪可被利用以連接在所述參考位元
線的兩側的本地字線的不同佈局圖案。實際上，其它佈局圖案亦可被利用以達成在此所述的參考位元線結構。
在上述實施例中，所述半導體記憶體裝置利用包含多個層的記憶體串的一個三維的NOR記憶體陣列來形成。在其它實施例中，所述半導體記憶體裝置可以是包含單層的記憶體串的一個二維的NOR記憶體陣列。所述參考位元線結構可用和所述3D NOR記憶體陣列中相同的方式而被實施在所述二維的NOR記憶體陣列中，以提供用於讀取操作的參考位元線。
在此詳細說明中，本發明的各種實施例或例子可用許多方式來實施，其包含實施為方法；設備；系統；以及組成物。本發明的一或多個實施例的詳細說明在以上和所附的圖式一起被提供，其描繪本發明的原理。本發明與此種實施例關連地被描述，但是本發明並不限於任何實施例。在本發明的範疇內，許多修改及變化是可能的。本發明的範疇僅由所述請求項來限制，並且本發明包含許多的替換物、修改、以及等同物。許多特定的細節被闡述在所述說明中，以便於提供本發明的徹底理解。這些細節為了舉例之目的而被提供，並且本發明可以根據所述請求項，在無某些或全部的這些特定細節下實施。為了清楚之目的，在相關本發明的技術領域中已知的技術內容並未詳細地敘述，因而本發明不會不必要地被模糊掉。本發明藉由所附的請求項來界定。
10:源極-汲極結構主體
11x:記憶體串
20:閘極結構主體
21a、21b:本地字線
23:電荷儲存膜
31a:(奇數)全域字線
31b:(偶數)全域字線
40:儲存電晶體
100:半導體基板
Claims (23)
- 一種記憶體裝置，其包括：一陣列的儲存電晶體，其包含平行配置在第一方向上的多個儲存電晶體串，其中所述儲存電晶體沿著垂直於所述第一方向的第二方向來形成，在每一儲存電晶體串中的所述儲存電晶體包括連接至位元線的汲極端子以及連接至複數個字線的閘極端子；以及所述陣列的儲存電晶體包括用於儲存資料的第一區段的儲存電晶體串、以及作為第一參考串的第一儲存電晶體串與作為第二參考串的第二儲存電晶體串，其中所述複數個字線包括第一群組的字線以及第二群組的字線，並且在所述第一區段中的每一儲存電晶體串中的所述儲存電晶體具有交替地連接至所述第一群組中的字線以及所述第二群組中的字線的所述閘極端子；以及其中在所述第一參考串中的所述儲存電晶體具有連接至所述第一群組中的所述字線的所述閘極端子，並且在所述第二參考串中的所述儲存電晶體具有連接至所述第二群組中的所述字線的所述閘極端子；以及其中所述第一參考串提供第一參考位元線信號以用於從所述第一區段中連接至所述第二群組中的所述字線的所述儲存電晶體讀取所儲存資料，並且所述第二參考串提供第二參考位元線信號以用於從所述第一區段中連接至所述第一群組中的所述字線的所述儲存電晶體讀取所述所儲存資料。
- 如請求項1之記憶體裝置，其中所述第一區段的儲存電晶體串被配置在所述陣列的中央部分中，所述第一參考串被設置在所述陣列在所述第一方向上的第一端，並且所述第二參考串被設置在所述陣列在所述第一方向上與所述第一端相反的第二端。
- 如請求項2之記憶體裝置，其中在所述第一群組及所述第二群組 中的所述字線延伸在所述第一方向上，並且在所述第二方向上被交替地配置以連接至所述陣列中的所述儲存電晶體個別的所述閘極端子，在所述第一群組中的所述字線從所述第一參考串延伸並且穿過在所述第一區段中的所述儲存電晶體串並且終止在所述第二參考串之前，並且在所述第二群組中的所述字線從所述第二參考串延伸並且穿過在所述第一區段中的所述儲存電晶體串並且終止在所述第一參考串之前。
- 如請求項2之記憶體裝置，其中在所述第一區段的儲存電晶體串中，在每一儲存電晶體串中的所述儲存電晶體被形成在所述位元線的兩側上並且在偏置位置，在所述位元線的第一側上的所述儲存電晶體連接至所述第一群組中的所述字線，並且在所述位元線的與所述第一側相反的第二側上的所述儲存電晶體連接至所述第二群組中的所述字線。
- 如請求項4之記憶體裝置，其中在所述第一參考串中的所述儲存電晶體被形成在所述位元線的兩側上並且在偏置位置，在所述兩側上的所述儲存電晶體連接至所述第一群組中的所述字線；以及在所述第二參考串中的所述儲存電晶體被形成在所述位元線的兩側上並且在偏置位置，在所述兩側上的所述儲存電晶體連接至所述第二群組中的所述字線。
- 如請求項2之記憶體裝置，其中在每一儲存電晶體串中的所述儲存電晶體被形成在所述位元線的兩側上並且在偏置位置，以在所述陣列中形成以交替列配置的儲存電晶體，其中一第一群組的列與一第二群組的列交錯，並且其中在所述第一區段中，在所述第一群組的列中的所述儲存電晶體是連接至所述第一群組中的所述字線，並且在所述第二群組的列中的所述儲存電晶體是連接至所述第二群組中的所述字線。
- 如請求項6之記憶體裝置，其中在所述第一參考串中，在所述第一群組的列及所述第二群組的列中的所述儲存電晶體連接至所述第一群組中的 所述字線；以及在所述第二參考串中，在所述第一群組的列及所述第二群組的列中的所述儲存電晶體連接至所述第二群組中的所述字線。
- 如請求項1之記憶體裝置，其中所述陣列的儲存電晶體包括三維陣列的儲存電晶體，其包含平行配置在第一方向上的多個儲存電晶體串以形成一層的儲存電晶體、以及堆疊在垂直於所述第一方向及所述第二方向的第三方向上的多個層的儲存電晶體，以形成所述三維陣列的儲存電晶體；以及其中所述第一參考串以及所述第二參考串被設置在每一層的儲存電晶體上。
- 如請求項8之記憶體裝置，其中在所述複數個字線中的每一個字線包括全域字線，其連接至複數個本地字線，所述全域字線在所述第一方向上延伸橫跨所述儲存電晶體串，並且包含對應於所述第一群組的字線的第一群組的全域字線、以及對應於所述第二群組的字線的第二群組的全域字線，在所述第一群組及所述第二群組中的所述全域字線在所述第二方向上橫跨所述陣列被交替地配置；以及其中所述複數個本地字線被配置在所述位元線的兩側上並且在偏置位置，以形成第一群組的本地字線以及第二群組的本地字線，所述第一群組的本地字線在所述第二方向上交錯所述第二群組的本地字線，所述複數個本地字線延伸在所述第三方向上以連接至所述多個層中的所述儲存電晶體的所述閘極端子。
- 如請求項9之記憶體裝置，其中所述第一區段的儲存電晶體串被配置在所述陣列的中央部分中，所述第一參考串被設置在所述陣列在所述第一方向上的第一端，並且所述第二參考串被設置在所述陣列在所述第一方向上與所述第一端相反的第二端。
- 如請求項10之記憶體裝置，其中在所述第一區段的儲存電晶體串中，在所述第一群組中的所述全域字線連接至所述第一群組的本地字線，並且 在所述第二群組中的所述全域字線連接至所述第二群組的本地字線；並且其中在所述第一群組及所述第二群組中和所述第一參考串相關的所述本地字線連接至所述第一群組的所述全域字線，並且在所述第一群組及所述第二群組中和所述第二參考串相關的所述本地字線連接至所述第二群組的所述全域字線。
- 如請求項10之記憶體裝置，其中在所述第一群組中的所述全域字線延伸在所述第一方向上以連接至所述第一群組及所述第二群組中和所述第一參考串相關的所述本地字線，並且連接至所述第一區段的儲存電晶體中的所述第一群組中的所述本地字線；並且在所述第二群組中的所述全域字線延伸在所述第一方向上以連接至所述第一群組及所述第二群組中和所述第二參考串相關的所述本地字線，並且連接至所述第一區段的儲存電晶體中的所述第二群組中的所述本地字線。
- 如請求項12之記憶體裝置，其中在所述第一群組中的所述全域字線從所述第一端延伸在所述第一方向上，並且終止在和所述第二參考串相關的所述本地字線之前，以及在所述第二群組中的所述全域字線從所述第二端延伸在所述第一方向上，並且終止在和所述第一參考串相關的所述本地字線之前。
- 如請求項12之記憶體裝置，其中在所述第一區段的儲存電晶體串中，在每一儲存電晶體串中的所述儲存電晶體被形成在所述位元線的兩側上而在所述位元線以及本地字線的交叉處，在所述位元線的第一側上的所述儲存電晶體連接至所述第一群組中的本地字線，並且在所述位元線的與所述第一側相反的第二側上的所述儲存電晶體連接至所述第二群組中的本地字線。
- 如請求項14之記憶體裝置，其中在所述第一參考串中被形成在所述位元線的兩側上並且在偏置位置的所述儲存電晶體連接所述第一群組及所述第二群組個別的所述本地字線，其中所述第一群組及所述第二群組的本地字線都連接至所述第一群組的全域字線；並且在所述第二參考串中被形成在所述 位元線的兩側上並且在偏置位置的所述儲存電晶體連接所述第一群組及所述第二群組個別的所述本地字線，其中所述第一群組及所述第二群組的本地字線都連接至所述第二群組的全域字線。
- 如請求項1之記憶體裝置，其中所述多個儲存電晶體串的所述位元線耦接至複數個感測放大器，每一個感測放大器接收和被存取以讀取所述所儲存資料的儲存電晶體相關的位元線信號，並且產生指出所述所儲存資料的感測放大器輸出信號；以及其中所述第一參考串在第一參考位元線上提供所述第一參考位元線信號，所述第一參考位元線耦接至第一參考感測放大器以產生第一讀取參考信號，所述第一讀取參考信號被施加以閂鎖所述感測放大器輸出信號，其由連接至和被選擇進行存取的儲存電晶體相關的位元線的所述感測放大器產生，所述儲存電晶體連接至所述第二群組中的所述字線。
- 如請求項16之記憶體裝置，其中所述第二參考串在第二參考位元線上提供所述第二參考位元線信號，所述第二參考位元線耦接至第二參考感測放大器以產生第二讀取參考信號，所述第二讀取參考信號被施加以閂鎖所述感測放大器輸出信號，其由連接至和被選擇用於存取的儲存電晶體相關的位元線的所述感測放大器產生，所述儲存電晶體連接至所述第一群組中的所述字線。
- 如請求項1之記憶體裝置，其中所述第一參考串在第一參考位元線上提供所述第一參考位元線信號，並且所述第二參考串在第二參考位元線上提供所述第二參考位元線信號，所述第一參考位元線以及所述第二參考位元線的每一個具有和所述第一區段中的所述多個儲存電晶體串的所述位元線相同的電性特徵。
- 如請求項18之記憶體裝置，其中所述第一參考串並無儲存電晶體響應於儲存電晶體被所述第二群組中的所述字線選擇進行存取而被選擇，並 且所述第二參考串並無儲存電晶體響應於儲存電晶體被所述第一群組中的所述字線選擇進行存取而被選擇。
- 如請求項19之記憶體裝置，其中所述第一參考位元線信號以及所述第二參考位元線信號響應於所述第一參考位元線及所述第二參考位元線被啟動並且沒有儲存電晶體被選擇進行存取，而分別包括流動在個別的所述第一參考位元線及所述第二參考位元線中的漏電流。
- 如請求項1之記憶體裝置，其中所述第一區段的儲存電晶體串以及所述第一參考串及所述第二參考串包括相同類型的儲存電晶體。
- 如請求項1之記憶體裝置，其中所述陣列的儲存電晶體包括電荷捕陷類型的場效電晶體，並且其中所述第一區段的儲存電晶體串以及所述第一參考串及所述第二參考串都包括電荷捕陷類型的場效電晶體。
- 如請求項1之記憶體裝置，其中所述陣列的儲存電晶體是包括鐵電場效電晶體，並且其中所述第一區段的儲存電晶體串以及所述第一參考串及所述第二參考串都包括鐵電場效電晶體。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202163142144P | 2021-01-27 | 2021-01-27 | |
| US63/142,144 | 2021-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202230746A TW202230746A (zh) | 2022-08-01 |
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Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190325946A1 (en) | 2018-04-20 | 2019-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array and method of operating same |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190325946A1 (en) | 2018-04-20 | 2019-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array and method of operating same |
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