TWI834468B - 積體晶片及其形成方法 - Google Patents

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Abstract

在一些實施例中，本申請提供積體晶片(IC)。IC包括設 置在基底之上的金屬-絕緣體-金屬(MIM)元件。MIM元件包括彼此間隔開的多個導電板。MIM元件更包括電耦合到多個導電板中的第一導電板和第三導電板的第一導電插塞結構。第一多個絕緣段將第二導電板和第四導電板與第一導電插塞結構電隔離。MIM元件更包括電耦合到多個導電板中的第二導電板和第四導電板的第二導電插塞結構。第二多個絕緣段將第一導電板和第三導電板與第二導電插塞結構電隔離。

Description

積體晶片及其形成方法
本發明的實施例是有關於積體晶片及其形成方法。
積體電路(integrated circuit，IC)形成在包含數百萬或數十億個電晶體元件的半導體裸片上。電晶體元件被配置為用作開關和/或產生功率增益以啟用邏輯功能。IC更包括用於控制增益、時間常數和其他IC特性的被動元件。一種被動元件是金屬-絕緣體-金屬(MIM)電容器。
本發明實施例提供一種積體晶片，其包括金屬-絕緣體-金屬元件，且包括：多個導電板設置在基底之上，並由多個電容器絕緣結構彼此隔開；第一導電插塞結構具有接觸所述多個導電板中的第一導電板和第三導電板的多個下部表面；第一多個絕緣段沿著所述第一導電插塞結構的多個側壁佈置並且橫向地將所述第一導電插塞結構的所述多個側壁與所述多個導電板中的第二導 電板和第四導電板隔開；第二導電插塞結構具有接觸所述多個導電板中的所述第二導電板和所述第四導電板的多個下部表面；以及第二多個絕緣段沿所述第二導電插塞結構的多個側壁佈置，並將所述第二導電插塞結構的所述多個側壁與所述第三導電板橫向隔開。
本發明實施例提供一種積體晶片，其包括金屬-絕緣體-金屬元件，且包括：多個導電板彼此間隔；多個電容器絕緣結構，設置在所述多個導電板中的相鄰導電板之間並且電隔離所述相鄰導電板；第一導電插塞結構電耦合到所述多個導電板中的第一導電板和第三導電板，其中耦合到所述第一導電板的所述第一導電插塞結構的第一表面被耦合到所述第三導電板的所述第一導電插塞結構的第二表面橫向包圍；以及第二導電插塞結構電耦合到所述多個導電板中的第二導電板和第四導電板，其中耦合到所述第二導電板的所述第二導電插塞結構的第一表面被耦合到所述第四導電板的所述第二導電插塞結構的第二表面橫向包圍。
本發明實施例提供一種形成積體晶片的方法，包括：在第一電極之上形成多個導電板和多個電容器絕緣結構；蝕刻所述多個導電板和所述多個電容器絕緣結構中的一個或多個以在所述多個導電板和所述多個電容器絕緣結構中開出第一階梯狀插塞孔和第二階梯狀插塞孔；在所述多個導電板中的由所述第一階梯狀插塞孔和所述第二階梯狀插塞孔暴露出的多個內側壁之上形成多個絕緣段；橫跨所述第一階梯狀插塞孔和所述第二階梯狀插塞孔 形成導電層；以及去除部分所述導電層的一部分以在所述第一二階梯狀插塞孔和所述第二階梯狀插塞孔內形成第一導電插塞結構和第二導電插塞結構。
100a、200、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700:剖面圖
100b:電路圖
102a:第一導電板/導電板
102b:第二導電板/導電板
102c:第三導電板/導電板
102d:第四導電板/導電板
102e:第五導電板/導電板
104:金屬-絕緣體-金屬(MIM)元件
106:第一導電插塞結構/導電插塞結構
108:第二導電插塞結構/導電插塞結構
110:第一電極
112:第二電極
114a:第一電容器絕緣結構/電容器絕緣結構
114b:第二電容器絕緣結構/電容器絕緣結構
114c:第三電容器絕緣結構/電容器絕緣結構
114d:第四電容器絕緣結構/電容器絕緣結構
114e:第五電容器絕緣結構
116a:第一絕緣段/絕緣段
116b:第二絕緣段/絕緣段
116c:第三絕緣段/絕緣段
116d:第四絕緣段/絕緣段
117:絕緣阻擋物
202:基底
204:層間介電結構
205:ILD層
205u:上部ILD層
206:蝕刻停止層
206u:上部蝕刻停止層
208a:第一表面/連接表面
208b:第二表面/連接表面
208c:第三表面/連接表面
208d:第四表面/連接表面
208e:第五表面
210:內連線
300:積體晶片
302a:第一保護膜/保護膜
302b:第二保護膜/保護膜
304:最上面的下部表面
306:最下面的上部表面
308:第二內連線結構
310:圖像感測元件
312:閘極結構
314:浮置擴散節點
316:彩色濾光片
317:網格結構
318:微透鏡
402:第一內連線結構
404:半導體元件
602:開口
604:深度
702a:第一導電層/共形導電層
702b-702d、702e:共形導電層
704a:第一共形絕緣層/共形絕緣層
704b-704c、704e:共形絕緣層
704d:第四共形絕緣層/共形絕緣層
902:第一階梯狀插塞孔
904:第二階梯狀插塞孔
1002:隔離材料
1102:第一內側壁
1104:第二內側壁
1106:第三內側壁
1202:導電層
2302:第一共形保護膜
2304:第二共形保護膜
3800:流程圖
3802、3804、3806、3808、3810:動作
C1:第一電容器
C2:第二電容器
C3:第三電容器
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A示出了具有金屬-絕緣體-金屬(metal-insulator-metal，MIM)元件的積體晶片(integrated chip，IC)的一些實施例的剖面圖，其中金屬-絕緣體-金屬(MIM)元件具有多個導電板和選擇性地耦合到多個導電板的多個導電插塞結構。
圖1B示出了對應於圖1A的MIM電容器的電路圖的一些實施例。
圖2圖示了具有MIM元件的積體晶片的一些實施例的剖面圖，其中MIM元件具有多個導電板和選擇性地耦合到多個導電板的多個導電插塞結構。
圖3示出了具有MIM元件的積體晶片的一些其他實施例的剖面圖，其中MIM元件具有多個導電板和選擇性地耦合到多個導電板的多個導電插塞結構。
圖4示出了具有MIM元件的積體晶片的附加實施例的 剖面圖，其中MIM元件具有多個導電板和選擇性地耦合到多個導電板的多個導電插塞結構。
圖5至圖15示出了用於形成具有金屬-絕緣體-金屬MIM元件的IC的方法的一些實施例的剖面圖，其中金屬-絕緣體-金屬MIM元件使用導電插塞結構而具有改進的性能。
圖16至圖26示出了用於形成具有使用導電膜而具有改進的性能的金屬-絕緣體-金屬MIM元件的IC的方法的一些實施例的剖面圖。
圖27至圖37示出了用於形成具有使用大於四個導電板而具有改進性能的金屬-絕緣體-金屬MIM元件的IC的方法的一些實施例的剖面圖。
圖38示出了形成具有MIM元件的積體晶片結構的方法的一些附加實施例的流程圖格式的方法論，其中MIM元件具有多個導電板和選擇性地耦合到多個導電板的多個導電插塞結構。
現在將參考附圖描述本公開，其中相同的附圖標記始終用於指代相同的元件，並且其中所示的結構不一定按比例繪製。應當理解，該詳細描述和對應的附圖不以任何方式限制本公開的範圍，並且詳細描述和附圖僅提供幾個實例來說明本發明概念可以體現其自身的一些方式。
本公開提供了用於實現本公開的不同特徵的許多不同 的實施例或實例。下面描述元件和佈置的具體實例以簡化本公開。當然，這些僅僅是實例並且不旨在進行限制。例如，在下面的描述中，在第二特徵之上或第二特徵上形成第一特徵可以包括其中第一和第二特徵被形成為直接接觸的實施例，並且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。此外，本公開可以在各種實例中重複參考編號和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，此處可以使用諸如「在...之下」、「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對性用語來闡述圖中所示一個元件或特徵與另一元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可另外取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
通常，金屬-絕緣體-金屬(MIM)元件(例如，MIM電容器)包括底部金屬板、底部金屬板之上的頂部金屬板以及底部金屬板和頂部金屬板之間的電容器絕緣結構(capacitor insulator structurc)。然而，隨著積體晶片(IC)不斷按比例縮小(例如，畫素尺寸減小)，典型的MIM元件無法提供特定應用(例如圖像感測技術)所需的性能(例如，每單位面積的電容)。由於圖像感測器和許多其他技術已使用高電容和低畫素尺寸組合的電容器，因此 需要具有改進性能(例如，對於給定佈局區域增加電容)而不犧牲可靠連接的MIM元件。
本公開的各種實施例針對具有改進性能的MIM元件(例如，MIM電容器)。MIM元件包括第一導電板、第二導電板、第三導電板和第四導電板。第一電容器絕緣結構設置在第一導電板和第二導電板之間。第二和第三電容器絕緣結構分別類似地設置在第二導電板和第三導電板之間以及第三導電板和第四導電板之間。第一導電板和第三導電板都電耦合到第一導電插塞結構(例如，金屬接點(metal contact))，而第二導電板和第四導電板通過襯在第一導電插塞結構的多個側壁的多個絕緣段(insulative segment)與第一導電插塞結構電隔離。第二導電板和第四導電板都電耦合到第二導電插塞結構，而第一導電板和第三導電板通過襯在第二導電插塞結構的多個側壁的多個絕緣段與第二導電插塞結構電隔離。多個導電板充當MIM元件內的多個電容器。因此，對於給定的占位面積，本公開的MIM元件可以具有比典型的MIM元件更大的電容(例如，由於本公開的MIM元件具有的總電容等於第一導電板和第二導電板之間的電容，第二導電板和第三導電板之間的電容，以及第三導電板和第四導電板之間的電容的總和)。因此，本公開的MIM元件可用於典型MIM元件不適合的一些應用中(例如，圖像感測器和具有小畫素尺寸的IC)。
圖1A示出了具有金屬-絕緣體-金屬(MIM)元件104的積體晶片(IC)的一些實施例的剖面圖100a，其中金屬-絕緣體-金屬 (MIM)元件104具有多個導電板102a-102d和選擇性地耦合到多個導電板102a-102d的多個導電插塞結構106-108。
如圖1A的剖面圖100a所示，積體晶片包括多個導電板102a-102d，它們連接在一起形成MIM元件104。在一些實施例中，多個導電板102a-102d包括通過第一導電插塞結構106電耦合的第一導電板102a和第三導電板102c。多個導電板102a-102d還可以包括通過第二導電插塞結構108電耦合的第二導電板102b和第四導電板102d。第一導電插塞結構106和第二導電插塞結構108分別通過第一電極110和第二電極112電耦合到其他元件或內連線結構(interconnect structure)。
第一導電插塞結構106和第二導電插塞結構108通過接觸第一導電插塞結構106和第二導電插塞結構108的多個表面(face)而電耦合到多個導電板102a-102d。這些表面確保了與多個導電板102a-102d的良好連接，從而提高了MIM元件104的可靠性。第一導電插塞結構106和第二導電插塞結構108通過多個絕緣段116a-116c與多個導電板102a-102d中的一個或多個電隔離。絕緣阻擋物(insulative barrier)117在MIM元件104的一個邊緣上沿著多個導電板102a-102d的多個外側壁進一步延伸。在一些實施例中，多個絕緣段116a-116c包括第一絕緣段116a和第二絕緣段116b，它們被配置為分別將第一導電插塞結構106與第二導電板102b和第四導電板102d隔離。在一些實施例中，絕緣段116a-116c更包括第三絕緣段116c，其被配置為將第二導電插 塞結構108與第三導電板102c隔離。這些絕緣段116a-116c使MIM元件104能夠充當並聯連接的多個電容器。多個電容器的組合電容大於由各別對的導電板提供的電容。
圖1B示出了對應於圖1A的金屬-絕緣體-金屬(MIM)元件的一些實施例的電路圖100b。
如圖1B的電路圖100b所示，多個電容器包括第一電容器C1、第二電容器C2和第三電容器C3。多個電容器各自是構成MIM元件104的多個導電板102a-102d和多個電容器絕緣結構114a-114d的組合。第一電容器C1對應於第一導電板102a和第二導電板102b。第二電容器C2對應於第二導電板102b和第三導電板102c。第三電容器C3對應於第三導電板102c和第四導電板102d。第一電容器C1、第二電容器C2、第三電容器C3並聯。由於多個導電板102a-102d中的導電板的第一組中的每一個電耦合到第一導電插塞結構106，並且由於多個導電板102a-102d中的導電板的第二組中的每一個電耦合到第二導電插塞結構108，第一電容器C1、第二電容器C2、第三電容器C3並聯。更具體地，導電板的第一組包括第一導電板102a和第三導電板102c，它們通過第一導電插塞結構106電耦合在一起。此外，第一導電板102a電耦合到第一內連線結構的第一電極110。此外，導電板的第二組包括第二導電板102b和第四導電板102d，它們通過第二導電插塞結構108電耦合在一起，第二導電插塞結構108電耦合到第二內連線結構的第二電極112。
因此，對於給定的占位面積，MIM元件104可能具有比典型MIM元件更大的電容(例如，由於MIM元件104的總電容等於第一電容器C1的電容、第二電容器C2的電容、和第三電容的電容C3的總和)。通過具有電耦合到它們各自的導電板102a-102d並且通過絕緣段116a-116c彼此電隔離的第一導電插塞結構106和第二導電插塞結構108來實現更大的電容。因此，與典型的MIM元件相比，MIM元件104可以具有改進的性能(例如，對於給定的佈局區域增加了電容)，同時還保持了元件的可靠性。因此，MIM元件104可用於典型MIM元件不適合的一些應用中(例如，圖像感測器和具有小畫素尺寸的IC)。
一種可能的實施方式如圖2的剖面圖200所示。在圖2中，MIM元件104上覆在基底202上。MIM元件104包括多個導電板102a-102d和多個電容器絕緣結構114a-114d。在一些實施例中，多個導電板102a-102d可以分別包括從導電板102a-102d的下部表表面外延伸的側壁。例如，在一些實施例中，多個導電板102a-102d的最上面的板從一個角度看具有「T」形，而多個導電板102a-102d的其餘板排在多個導電板102a-102d的最上面的板的下部表面下。這種配置在不增加面積的情況下增加了MIM元件104的電容。
在一些實施例中，多個導電板102a-102d包括第一導電板102a、第二導電板102b、第三導電板102c和第四導電板102d。多個導電板102a-102d彼此垂直隔開。例如，第一導電板102a與 第二導電板102b垂直間隔，第二導電板102b與第三導電板102c垂直間隔，第三導電板102c與第四導電板102d垂直間隔。在一些實施例中，多個導電板102a-102d是導電的並且是或包括例如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)、鋁鈦(AlTi)、其他一些導電材料或上述材料的組合。在一些實施例中，多個導電板102a-102d中的每一個是或包括相同的材料。例如，在一些實施例中，第一導電板102a、第二導電板102b、第三導電板102c和第四導電板102d各自是氮化鈦(TiN)。
多個電容器絕緣結構114a-114d包括至少兩(2)個電容器絕緣結構。在一些實施例中，多個電容器絕緣結構114a-114d包括第一電容器絕緣結構114a、第二電容器絕緣結構114b、第三電容器絕緣結構114c和第四電容器絕緣結構114d。多個電容器絕緣結構114a-114d包括等於或小於多個導電板102a-102d中的導電板的數量的電容器絕緣結構。例如，如剖面圖200所示，多個導電板102a-102d包括四(4)個導電板(例如，第一導電板102a、第二導電板102b、第三導電板102c和第四導電板102d)，並且多個電容器絕緣結構114a-114d包括四(4)個電容器絕緣結構(例如，第一電容器絕緣結構114a、第二電容器絕緣結構114b、第三電容器絕緣結構114c和第四電容器絕緣結構114d)。在其他實施例中，多個導電板可以包括四個導電板並且多個電容器絕緣結構可以包括三個電容器絕緣結構。
在一些實施例中，多個電容器絕緣結構114a-114d是或 包括例如氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋁鉿(HfAlO)、氧化鉭(Ta2O5)、一些其他介電材料，或前述的任何組合。在一些實施例中，多個電容器絕緣結構114a-114d是或包括金屬氧化物(例如，ZrO2、Al2O3、HfO2、HfAlO、Ta2O5等)和/或是或包括高k介電材料(例如，具有介電常數大於約3.9，或一些其他合適的值)。在一些實施例中，多個電容器絕緣結構114a-114d中的每一個是或包括相同的材料。
在一些實施例中，多個電容器絕緣結構114a-114c中的三個設置在多個導電板102a-102d中的相鄰導電板之間並且電隔離相鄰導電板。例如，第一導電板102a與第二導電板102b相鄰，第二導電板102b與第三導電板102c相鄰，第三導電板102c與第四導電板102d相鄰。第一電容器絕緣結構114a設置在第一導電板102a和第二導電板102b之間(例如，橫向和/或垂直之間)。第一電容器絕緣結構114a還將第一導電板102a與第二導電板102b電隔離。第二電容器絕緣結構114b設置在第二導電板102b和第三導電板102c之間(例如，橫向和/或垂直之間)。第二電容器絕緣結構114b還將第二導電板102b與第三導電板102c電隔離。第三電容器絕緣結構114c設置在第三導電板102c和第四導電板102d之間(例如，橫向和/或垂直之間)。第三電容器絕緣結構114c還將第三導電板102c與第四導電板102d電隔離。在此實例中，第四電容器絕緣結構114d上覆於第四導電板102d。
在一些實施例中，多個導電板102a-102d各自具有介於 約10埃(Å)和約500Å之間、約500Å和約1000Å之間、約10Å和約1000Å之間的第一厚度，或其他合適的範圍的第一厚度。在一些實施例中，多個電容器絕緣結構114a-114d各自具有介於約10Å和約200Å之間、約200Å和約500Å之間、約10Å和約500Å之間的第一厚度，或其他合適的範圍的第一厚度。在一些實施例中，多個導電板102a-102d中的每一個的厚度大致相同。在一些實施例中，多個電容器絕緣結構114a-114d中的每一個的厚度大致相同。
多個導電板102a-102d中的導電板的第一組電耦合在一起。導電板的第一組包括多個導電板102a-102d中的最下面的板。此外，多個導電板102a-102d中的導電板的第二組電耦合在一起。導電板的第一組與導電板的第二組電隔離。導電板的第一組的多個導電板和導電板的第二組的多個導電板是垂直的堆疊，並且從多個導電板102a-102d的最下面的導電板到多個導電板102a-102d的最上面的導電板來回交替。
例如，導電板的第一組包括第一導電板102a和第三導電板102c。導電板的第二組包括第二導電板102b和第四導電板102d。第一導電板102a電耦合到第三導電板102c。第二導電板102b電耦合到第四導電板102d。在一些實施例中，第一導電板102a是多個導電板102a-102d中最下面的導電板。第一導電板102a、第二導電板102b、第三導電板102c、第四導電板102d是垂直堆疊。第二導電板102b垂直設置在第一導電板102a和第三導電板 102c之間。第二導電板102b與第一導電板102a和第三導電板102c相鄰。
第一導電插塞結構106將導電板的第一組電耦合在一起。例如，第一導電插塞結構106將第一導電板102a電耦合到第三導電板102c。第一導電插塞結構106設置在MIM元件104內，並從MIM元件104的頂部延伸到第一導電板102a的最上部表面。在一些實施例中，第一導電插塞結構106包括通過位於第一導電插塞結構106的頂部和底部之間的下部表面耦合在一起的多個側壁。在一些實施例中，第一導電插塞結構106是或包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述的組合。在一些實施例中，第一導電插塞結構106是或包含與第二導電插塞結構108相同的材料。在一些實施例中，第一導電插塞結構106包括接觸第一導電板102a的上部表面的第一下部表面和接觸第三導電板102c的上部表面的第二下部表面。因為第一導電插塞結構106將導電板的第一組電耦合在一起，並且因為第一電極110電耦合到多個導電板102a-102d的最下面的板(例如，第一導電板102a)，所以導電板的第一組中的每個導電板電耦合到第一電極110。
第二導電插塞結構108將導電板的第二組電耦合在一起。例如，第二導電插塞結構108將第二導電板102b電耦合到第四導電板102d。第二導電插塞結構108設置在MIM元件104內，並從MIM元件104的頂部延伸到第二導電板102b的最上部表面。 在一些實施例中，第二導電插塞結構108包括通過位於第二導電插塞結構108的頂部和底部之間的下部表面耦合在一起的多個側壁。在一些實施例中，第二導電插塞結構108是或包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述的組合。在一些實施例中，第二導電插塞結構108是或包含與第一導電插塞結構106相同的材料。在一些實施例中，第二導電插塞結構108包括接觸第二導電板102b的上部表面的第一下部表面和接觸第四導電板102d的上部表面的第二下部表面。在一些實施例中，第二導電插塞結構108的最底部表面在第一導電板102a的正上方並與第一導電板102a隔開，第二導電插塞結構108的最底部表面在第二導電板102b的正上方並與第二導電板102b接觸。因為第二導電插塞結構108將導電板的第二組電耦合在一起，並且因為第二電極112電耦合到第二導電插塞結構，所以導電板的第二組中的每個導電板電耦合到第二電極112。
MIM元件104位於上覆在基底202的層間介電(inter-layer dielectric，ILD)結構204內。基底202包括任何類型的半導體本體(semiconductor body)(例如，單晶矽/CMOS塊體、鍺(Ge)、矽鍺(SiGe)、III-V半導體、絕緣層上矽(silicon on insulator，SOI)等)。ILD結構204包括由多個蝕刻停止層206分隔的一個或多個堆疊的ILD層205。在一些實施例中，一個或多個堆疊的ILD層205可以包括低k介電質(例如，具有小於約3.9的介電常數的介電材料)、氧化物(例如，二氧化矽(SiO2))、氮 化物(例如，氮化矽(SiN))，氮氧化物(例如，氮氧化矽(SiON))，未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)，經摻雜的二氧化矽(例如，經碳摻雜的二氧化矽)，硼矽酸鹽玻璃(borosilicate glass，BSG)，磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)等。在一些實施例中，蝕刻停止層206包括氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，SiC)、一些其他介電材料，或前述的組合。儘管未示出，但應當理解，任何數量的半導體元件(例如，金屬-氧化物-半導體場效應電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET))可以設置在基底202上/之上。
第一內連線結構(未顯示)(例如，銅內連線)嵌入ILD結構204中並上覆於基底202。第一內連線結構包括多個導電特徵(例如，金屬線、金屬通孔、金屬接點等)。例如，第一內連線結構可以包括電耦合到第一電極110的第一導電特徵(例如，銅線)。多個導電特徵是或包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述材料的組合。第一內連線結構被配置為以預定方式將IC的半導體元件電耦合在一起，並且電耦合到第一電極110。
多個絕緣段116a-116c襯在MIM元件104的多個側壁上。在一些實施例中，多個絕緣段116a-116c可以進一步襯在MIM元件104的最上部表面上，以將多個導電板102a-102d與ILD結 構204中的其他元件隔離。在多個絕緣段中，第一多個絕緣段116a-116b沿著第一導電插塞結構106的多個側壁而設置。第一多個絕緣段116a-116b位於第二導電板102b和第四導電板102d與第一導電插塞結構106之間，並設置在第一導電插塞結構106的相對兩側上。在第一多個絕緣段116a-116b中，第一絕緣段116a將第二導電板102b與第一導電插塞結構106隔離，並從第一導電板102a的最上部表面延伸到第三導電板102c的最上部表面。第一多個絕緣段116a-116b中的第二絕緣段116b沿第一導電插塞結構106的多個側壁而設置。第二絕緣段116b將第四導電板102d與第一導電插塞結構106隔離，並從第三導電板102c的最上部表面延伸到MIM元件104的最上部表面之上。
多個第三絕緣段116c沿著第二導電插塞結構108的多個側壁而設置。多個第三絕緣段116c位於第三導電板102c和第二導電插塞結構108之間，並設置在第二導電插塞結構108的相對兩側上。這些第三絕緣段116c從第二導電板102b的最上部表面延伸到第四導電板102d的最上部表面。第三絕緣段116c沒有將第一導電板102a與第二導電插塞結構108分開。相反，第一導電板102a與第二導電插塞結構108被第二導電板102b和第一電容器絕緣結構114a分開。
這些絕緣段116a-116c留下經暴露的幾個連接表面208a-208d，多個導電板102a-102d通過這些連接表面208a-208d電耦合到第一導電插塞結構106和第二導電插塞結構108。這些連 接表面208a-208d包括第一導電插塞結構106和第二導電插塞結構108中的多個表面(face)。在一些實施例中，第一導電板102a和第一導電插塞結構106通過第一表面208a耦合，第三導電板102c和第一導電插塞結構106通過第二表面208b耦合。在一些實施例中，第二表面208b圍繞第一表面208a。在一些實施例中，第二導電板102b和第二導電插塞結構108通過第三表面208c耦合，第四導電板102d和第二導電插塞結構108通過第四表面208d耦合。在一些實施例中，第四表面208d圍繞第三表面208c。
第二內連線結構(未顯示)(例如，銅內連線)嵌入ILD結構204中並上覆於基底202。第二內連線結構包括多個導電特徵(例如，金屬線、金屬通孔等)。例如，第二內連線結構包括第一導電特徵(例如，銅線)。多個導電特徵是或包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述材料的組合。第二內連線結構電耦合到第二電極112。在一些實施例中，第二內連線結構的多個導電特徵電耦合到第一內連線結構的多個導電特徵。換言之，第一內連線結構和第二內連線結構是較大的內連線結構的部分，其被配置為以預定方式電耦合IC的半導體元件。
內連線210將第二電極112電耦合到第二導電插塞結構108。例如，如圖2的剖面圖200所示，內連線210從第二電極112延伸到第二導電插塞結構108。在一些實施例中，因為第二導電板102b和第四導電板102d構成導電板的第二組並且分別通過第三表面208c和第四表面208d電耦合到第二導電插塞結構108，並且 因為內連線210將第二電極112電耦合到第二導電插塞結構108，所以導電板的第二組中的每一個導電板通過內連線210電耦合到第二電極112。
內連線210垂直地(例如，以實質上垂直的線)延伸通過上部ILD層205u和上部蝕刻停止層206u。內連線210是或包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述材料的組合。在一些實施例中，內連線210具有與上部蝕刻停止層206u的下部表面共面的下部表面。
圖3示出了具有MIM元件104的積體晶片300的一些其他實施例的剖面圖，其中MIM元件104具有多個導電板102a-102d和選擇性地耦合到多個導電板102a-102d的多個導電插塞結構。
如圖3所示，MIM元件104設置在ILD結構204內，該ILD結構204佈置在基底202的第一側。MIM元件佈置在第一電極110和第二電極112之間。MIM元件104包括分別襯在第一多個絕緣段116a-116b和多個第三絕緣段116c的第一導電插塞結構106和第二導電插塞結構108。第一導電插塞結構106通過第一表面208a電耦合到第一導電板102a並且通過第二表面208b電耦合到第三導電板102c。第一多個絕緣段116a-116b分別將第一導電插塞結構106與第二導電板102b和第四導電板102d隔離和隔開。在一些實施例中，第一導電插塞結構106具有直接在第二絕緣段116b的最上部表面上方延伸並且在多個導電板102a-102d中 的最上面的導電板的正上方延伸並與其隔開的最上面的下部表面。除了位於多個第一絕緣段116a之間的最下面的上部表面之外，第一導電插塞結構106還具有多個上部表面。第一導電插塞結構106在多個第二絕緣段116b之間具有實質上恆定的厚度。
第二導電插塞結構108通過第三表面208c電耦合到第二導電板102b並且通過第四表面208d電耦合到第四導電板102d。多個第三絕緣段116c將第二導電插塞結構108與第三導電板102c隔離和隔開。第二導電板102b和第一電容器絕緣結構114a將第二導電插塞結構108與第一導電板102a隔開。第二導電插塞結構108在絕緣段116a-116c的最上面的表面的正上方、在多個電容器絕緣結構114a-114d中的每一個正上方延伸，並且具有多個上部表面。此外，它具有位於多個第三個絕緣段116c之間的最下面的上部表面。第二導電插塞結構108在多個第三絕緣段116c之間具有實質上恆定的厚度。
第一導電插塞結構106和第二導電插塞結構108分別被多個保護膜302a-302b覆蓋。多個第一保護膜302a在第一導電插塞結構106和第二導電插塞結構108的上部表面的正上方並共形於第一導電插塞結構106和第二導電插塞結構108的上部表面。多個第二保護膜302b位於多個第一保護膜302a的上部表面的正上方，並與共形於多個第一保護膜302a的上部表面。多個保護膜302a-302b彼此隔開並被堆疊的ILD層205之一包圍。在一些實施例中，多個保護膜302a-302b分別包括低k介電質(例如，介電常 數小於約3.9的介電材料)、氧化物(例如，二氧化矽(SiO2))、氮化物(例如，氮化矽(SiN))、氮氧化物(例如，氮氧化矽(SiON))、未經摻雜的矽酸鹽玻璃(USG)、經摻雜的二氧化矽(例如，經碳摻雜的二氧化矽)、另一種合適的材料，或前述的組合。在一些實施例中，第一導電插塞結構106和第二導電插塞結構108包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)、鋁鈦(AlTi)、一些其他導電材料或上述的組合。在一些實施例中，第一導電插塞結構106和第二導電插塞結構108各自具有在絕緣段116a-116c的最上面的表面的正上方延伸的最上面的下部表面304。
內連線210通過保護膜302a-302b延伸到第二導電插塞結構108的最下面的上部表面306。第二電極112電耦合到內連線210，也電耦合到第二內連線結構308。
在一些實施例中，MIM元件104的第一電極110電耦合到設置在基底202內的圖像感測元件310。在一些實施例中，圖像感測元件310通過設置在圖像感測元件310和浮置擴散節點314之間的基底202上的閘極結構312耦合到MIM元件104。在操作期間，閘極結構312被配置為控制已在圖像感測元件310內累積的電荷流向浮置擴散節點314。在一些實施例中，彩色濾光片316設置在網格結構(grid structure)317內的基底202的第二側上，並且微透鏡318覆蓋彩色濾光片316。在一些實施例中，閘極結構312對應於CMOS圖像感測器中的傳輸電晶體。在一些實施例中，網格結構317以網格段的格子橫向圍繞每個圖像感測元件310和 彩色濾光片316。在一些實施例中，微透鏡318可以與彩色濾光片316橫向對齊。圖像感測元件310被配置為將入射輻射(例如，光子)轉換成電訊號(即，從入射輻射產生電子-電洞對)。在各種實施例中，圖像感測元件310可以包括光電二極體、光電探測器等。
圖4示出了具有MIM元件的積體晶片的附加實施例的剖面圖，其中MIM元件具多個導電板102a-102c和選擇性地耦合到多個導電板102a-102e的多個導電插塞結構。
如圖4所示，一些實施例具有包括多於四個導電板的多個導電板102a-102e。通過擁有多於四個的導電板，可以進一步增加MIM元件的電容。在這些實施例中，第一多個絕緣段116a-116b和第二多個絕緣段116c-116d的附加絕緣段也用於將附加導電板與第一導電插塞結構106和第二導電插塞結構108隔離。例如，圖4所示的實施例具有第二多個絕緣段116c-116d，其包括多個第四絕緣段116d，其被配置為將第五導電板102e與第二導電插塞結構108隔離。多個第四絕緣段116d從第四電容器絕緣結構114d的最上面的表面延伸到第五電容器絕緣結構114e的最上面的表面。此外，第一導電插塞結構106具有額外的下部表面，該下部表面通過第五表面208e電耦合到第五導電板102e。在一些實施例中，第五表面208e圍繞第三表面208c和第一表面208a。
雖然圖4的IC示出了包括五個導電板的多個導電板102a-102e，但是應當理解，多個導電板可以包括N個板，其中N 是大於或等於三(3)的任何整數。還將理解，多個電容器絕緣結構包括N電容器絕緣結構。還應理解，無論N的值如何，多個導電板和多個電容器絕緣結構以與圖4的剖面圖400所示的方式實質上相似的方式為堆疊，使得最上面的導電板下方的多個導電板共形於最上面的導電板的下部表面，以及多個連接表面和多個絕緣段具有足夠的尺寸，以便導電特徵安全地(例如，沒有不希望的電短路)將導電板的第一組連接在一起和導電板的第二組連接在一起，同時保證導電板的第一組和導電板的第二組之間的電隔離。
在一些實施例中，一個或多個半導體元件(例如，電晶體、MOSFET等)、一個或多個層間介電(ILD)結構(例如，低k介電層)、一個或多個導電接點(例如，金屬接點)等位於基底202和MIM元件104之間。在此實例中，第一內連線結構402將半導體元件404電耦合到MIM元件104。在一些實施例中，半導體元件404還通過第一內連線結構402連接到其他元件(未示出)。
圖5至圖15示出了用於形成具有性能改進的金屬-絕緣體-金屬MIM元件(圖1A至圖4的MIM元件104)的IC的方法的一些實施例的一系列剖面圖500-1500。儘管參考方法描述了圖5-15，但是應當理解，圖5-15中所示的結構不限於該方法，而是可以獨立於該方法而獨立存在。
如圖5的剖面圖500所示，包括多個堆疊的ILD層205和多個蝕刻停止層206的ILD結構204形成在基底202之上。ILD結構204由例如化學氣相沉積(chemical vapor deposition，CVD)、 物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、一些其他製程或前述的組合形成。第一內連線結構(未示出)(例如，銅內連線)形成在基底202之上和ILD結構204內。第一內連線結構電耦合到第一電極110。在一些實施例中，第一內連線結構和第一電極110由例如雙鑲嵌製程和/或單鑲嵌製程形成。在另外的實施例中，第一內連線結構通過例如CVD、PVD、ALD、濺射、電化學鍍(electrochemical plating)、化學鍍(electroless plating)、一些其他沉積製程或前述的組合來形成。雖然未在圖5的剖面圖500中顯示，但可以理解，一個或多個半導體元件(例如，電晶體、MOSFET等)可以通過已知的互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程在ILD結構204之前形成。
如圖6的剖面圖600所示，在ILD結構204中形成了開口602。開口602暴露了第一電極110。在一些實施例中，開口602形成有實質上垂直的側壁。在其他實施例中，開口602形成有傾斜的側壁。
在一些實施例中，用於形成開口602的製程包括在ILD結構204的上部表面上形成經圖案化的罩幕層(未示出)(例如，正/負光阻、硬罩幕等)。經圖案化的罩幕層可以通過在ILD結構204的上部表面上形成罩幕層(未示出)(例如，通過旋塗製程)、將罩幕層暴露於圖案(例如，通過微影製程、例如微影、極紫外 微影等)，並對罩幕層進行顯影，形成經圖案化的罩幕層。之後，在經圖案化的罩幕層就位的情況下，對ILD結構204進行蝕刻製程，以根據經圖案化的罩幕層選擇性地蝕刻ILD結構204。蝕刻製程去除ILD結構204的未罩幕部分，從而形成開口602。在一些實施例中，蝕刻製程可以是例如濕蝕刻製程、乾蝕刻製程(例如，電漿乾蝕刻)、反應離子蝕刻(reactive ion etching，RIE)製程、一些其他蝕刻製程或前述的組合。在一些實施例中，開口602被蝕刻到約100奈米(nm)和約20微米(μm)之間、約20微米和約50微米之間、約100奈米和約50微米之間的深度604，或在另一個合適的值範圍內的深度604。
如圖7的剖面圖700所示，多個共形導電層702a-702d和多個共形絕緣層704a-704d以交替堆疊的形式形成在ILD結構204之上並襯在開口602上。第一導電層702a形成在第一電極110上。在一些實施例中，形成共形導電層702a-702d的製程包括將第一導電層702a沉積在ILD結構204上和開口602中(例如，襯於開口602)。第一導電層702a可以通過例如ALD、CVD、PVD、電化學電鍍、化學鍍、濺射、一些其他沉積製程或前述的組合來沉積。第一導電層702a是導電的並且可以是或包括例如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)、鋁鈦(AlTi)、一些其他導電材料，或上述的組合。在一些實施例中，第一導電層702a以大約10埃(Å)和大約1000埃之間的厚度沉積。
此後，在第一導電層702a上形成第一共形絕緣層704a。 第一共形絕緣層704a可以是或包括例如氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋁鉿(HfAlO)、氧化鉭(Ta2O5)、一些其他介電材料或它們的任何組合。在一些實施例中，第一共形絕緣層704a是或包含金屬氧化物(例如，ZrO2、Al2O3、HfO2、HfAlO、Ta2O5等)和/或是或包含高k介電材料。
在一些實施例中，形成第一共形絕緣層704a的製程包括在第一導電層702a上沉積或生長第一共形絕緣層704a。第一共形絕緣層704a可以通過例如ALD、CVD、PVD、熱氧化、一些其他沉積或生長製程或前述的組合來沉積或生長。在一些實施例中，第一共形絕緣層704a形成為具有約10Å和約500Å之間的厚度。
此後，該模式重複，在增加額外的共形導電層702b-702d和額外的共形絕緣層704b-704d之間交替，直到交替堆疊完成，如圖7所示。
如圖8的剖面圖800所示，多個導電板102a-102d和多個電容器絕緣結構114a-114d形成在ILD結構204之上和開口602中。
在一些實施例中，用於形成多個導電板102a-102d和多個電容器絕緣結構114a-114d的製程包括在第四共形絕緣層704d上/之上形成第一經圖案化的罩幕層(未示出)(例如，正/負光阻、硬罩幕等)。可以通過在第四共形絕緣層704d上/之上沉積罩幕層(未示出)(例如，通過旋塗製程)，將罩幕層暴露於第一圖案(例 如，通過微影製程，如微影、極紫外微影等)，對罩幕層進行顯影，形成第一經圖案化的罩幕層。
之後，在第一經圖案化的罩幕層就位的情況下，對多個共形導電層702a-702d和多個共形絕緣層704a-704d進行一系列蝕刻製程，以根據第一經圖案化的罩幕層選擇性地蝕刻它們。該系列蝕刻製程去除交替堆疊的未罩幕部分，從而將交替堆疊的罩幕部分留在原位，作為多個導電板102a-102d和多個電容器絕緣結構114a-114d。在一些實施例中，該系列蝕刻製程可以是例如濕蝕刻製程、乾蝕刻製程、RIE製程、一些其他蝕刻製程或前述的組合。在一些實施例中，在共形導電層702a-702d上使用的一系列蝕刻製程可以具有相同的蝕刻化學物質，並且在共形絕緣層704a-704d上使用的一系列蝕刻製程可以具有相同的蝕刻化學物質。在一些實施例中，該系列蝕刻製程在第一ILD層205(參見圖6)上停止。在一些實施例中，隨後剝離第一經圖案化的罩幕層。
如圖9的剖面圖900所示，第一階梯狀插塞孔(tiered plug hole)902和第二階梯狀插塞孔904通過交替堆疊的最上面的表面形成。第一階梯狀插塞孔902和第二階梯狀插塞孔904的每個階層均具有寬度和高度。離交替堆疊的最上面的表面最遠的階層的寬度小於最靠近交替堆疊的最上面的表面的階層的寬度。第一階梯狀插塞孔902具有等於N的階層數，其中N是交替堆疊中導電板的數量除以2，向下取整。第二階梯狀插塞孔904具有等於M的階層數，其中M是交替堆疊中導電板的數量減一，除以二， 向下取整。例如，在導電板為4個的情況下，第一階梯狀插塞孔902具有2階層，第二階梯狀插塞孔具有1階層。在一些實施例中，第一階梯狀插塞孔902的最下面的表面與第二導電板102b的下部表面齊平，第二階梯狀插塞孔904的最下面的表面與第三導電板102c的下部表面齊平。在一些實施例中，當從頂視圖觀察時，第一階梯狀插塞孔902和第二階梯狀插塞孔904都是圓形、矩形或其他合適的構造。
在一些實施例中，用於形成第一階梯狀插塞孔902和第二階梯狀插塞孔904的製程包括在最上面的電容器絕緣結構114d的上部表面上形成經圖案化的罩幕層(未示出)(例如，正/負光阻、硬罩幕等)。在經圖案化的罩幕層就位的情況下，對第四電容器絕緣結構114d、第四導電板102d、第三電容器絕緣結構114c、第三導電板102c、第二電容器絕緣結構114b和第二導電板102b根據經圖案化的罩幕層進行一種或多種蝕刻製程(例如濕蝕刻製程、乾蝕刻製程、RIE製程等)，從而形成第一階梯狀插塞孔902和第二階梯狀插塞孔904。在一些實施例中，經圖案化的罩幕層隨後被剝離。
如圖10的剖面圖1000所示，隔離材料1002形成在交替堆疊的經暴露表面之上。隔離材料1002沿交替堆疊的外側壁向下延伸，並延伸到第一階梯狀插塞孔902和第二階梯狀插塞孔904中。隔離材料1002包括氧化物(例如二氧化矽(SiO2))、氮化物(例如氮化矽(SiN))、氮氧化物(例如氮氧化矽(SiON))或其他 合適的材料。隔離材料通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他合適的製程形成。
如圖11的剖面圖1100所示，隔離材料(圖10的隔離材料1002)被部分去除。在一些實施例中，去除製程包括在隔離材料1002的上部表面上形成經圖案化的罩幕層(未示出)(例如，正/負光阻、硬罩幕等)。在經圖案化的罩幕層就位的情況下，對隔離材料1002、第一電容器絕緣結構114a、第二電容器絕緣結構114b、第三電容器絕緣結構114c及第四電容器絕緣結構114d的經暴露部分根據經圖案化的遮蔽層執行一種或多種蝕刻製程(例如，濕法蝕刻製程、乾法蝕刻製程、RIE製程等)，從而形成第一接點開口及第二接點開口。在一些實施例中，經圖案化的罩幕層隨後被剝離。在一些實施例中，經圖案化的罩幕層可以形成在第四電容器絕緣結構114d的最上面的表面之上(例如，在階梯狀插塞孔之外)，而不是在下伏的導電和/或絕緣層上(例如，不在階梯狀插塞孔內)。在這樣的實施例中，經圖案化的罩幕層將從階梯狀插塞孔內的水準延伸表面去除，同時保留在階梯狀插塞孔內的垂直延伸表面上，其跨越多於一層的導電和/或絕緣層(例如，由於沿垂直延伸表面的經圖案化的罩幕層厚度更大)。
去除製程留下在交替堆疊的中心和邊緣周圍的絕緣段116a-116c和絕緣阻擋物117，留下圍繞交替堆疊的邊緣的絕緣阻擋物117，並且進一步留下第一多個絕緣段116a-116b及第三絕緣段116c分別位於第一階梯狀插塞孔902和第二階梯狀插塞孔904 內。在一些實施例中，多個第一絕緣段116a留在第一階梯狀插塞孔902內的第一內側壁1102上，多個第二絕緣段116b留在第一階梯狀插塞孔902內第一內側壁上方的第二內側壁1104上，以及多個第三絕緣段116c留在第二階梯狀插塞孔904內的第三內側壁1106上。在一些實施例中，第一內側壁1102和第二內側壁1104是嵌套的(nested)。在一些實施例中，第一內側壁1102和第二內側壁1104各自為環形，並且第二內側壁1104圍繞第一內側壁1102。
去除製程還通過去除多個電容器絕緣結構114a-114d在第一階梯狀插塞孔902和第二階梯狀插塞孔904中和附近的部分來暴露多個導電板102a-102d。在一些實施例中，例如，去除製程暴露了第一階梯狀插塞孔902中的第一導電板102a和第三導電板102c並且暴露了第二階梯狀插塞孔904中的第二導電板102b。在一些實施例中，將絕緣段116a-116c放置在交替堆疊的頂部和移除第四導電板102d之上的第四電容器絕緣結構114d一起作用以充當第二階梯狀插塞孔904中的附加階層，為稍後將在第四導電板102d之上和絕緣段116a-116c的最上面的表面之下加入的接點留出空間。在具有奇數個導電板的實施例中，將以這種方式在第一階梯狀插塞孔902中創建附加階層。
如圖12的剖面圖1200所示，導電層1202形成在交替堆疊之上。導電層1202通過沉積製程(例如，CVD、PVD、濺射等)、電鍍製程(例如，電化學電鍍、化學鍍等)、另一種合適的 製程或前述的組合形成。導電層1202包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述的組合。導電層1202形成為襯在第一階梯狀插塞孔902和第二階梯狀插塞孔904內的側壁上。在一些實施例中，導電層1202完全填充第一階梯狀插塞孔902和第二階梯狀插塞孔904，並且具有覆蓋交替堆疊的最上面的表面。在一些實施例中，導電層1202襯在絕緣段116a-116c的最上面的表面上。
如圖13的剖面圖1300所示，導電層(圖12的導電層1202)的一部分被去除，導電層的剩餘部分形成第一導電插塞結構106和第二導電插塞結構108。
在一些實施例中，通過平坦化製程(例如，化學機械拋光(CMP)製程)去除導電層1202的所述部分，其中將導電層向下去除至絕緣段116a-116c的最上面的表面。在這種情況下，第一導電插塞結構106、第二導電插塞結構108和絕緣段116a-116c的上部表面被平坦化，並且第一導電插塞結構106通過絕緣段116a-116c與第二導電插塞結構108隔離。
如圖14的剖面圖1400所示，上部ILD層205u和上部蝕刻停止層206u形成在第一導電插塞結構106和第二導電插塞結構108之上。在一些實施例中，上部蝕刻停止層206u在上部ILD層205u之前形成。上部ILD層205u和上部蝕刻停止層206u通過例如ALD、CVD、PVD、熱氧化、一些其他沉積或生長製程或前述的組合形成。
如圖15的剖面圖1500所示，內連線210和第二電極112形成在上部ILD層205u和上部蝕刻停止層206u內。在一些實施例中，內連線210延伸穿過上部蝕刻停止層206u並進入第二導電插塞結構108。在一些實施例中，內連線210和第二電極112各自包括鎢、銅、鋁、另一種導電材料、上述的組合或其他合適的材料中的一種。在一些實施例中，內連線210和第二電極是使用沉積製程和/或電鍍製程(例如，電鍍、化學鍍等)形成的。儘管未示出，但應當理解，可以在上部ILD層205u、上部蝕刻停止層206u和第二電極112之上形成任何數量的其他導電特徵(例如，導線和導電通孔)和/或ILD層以將第二導電插塞結構108耦合到IC中的其他元件。
圖16至圖26示出了用於形成具有性能改進的金屬-絕緣體-金屬MIM元件104的IC的方法的一些實施例的一系列剖面圖1600-2600。儘管參考方法描述了圖16-26，但是應當理解，圖16-26中所示的結構不限於該方法，而是可以獨立於該方法而獨立存在。
如圖16的剖面圖1600所示，提供了基底202以及包括堆疊的ILD層205和蝕刻停止層206的ILD結構204。
如圖17的剖面圖1700所示，在ILD結構204中形成了開口602。開口602暴露了第一電極110。在一些實施例中，開口602形成有實質上垂直的側壁。在其他實施例中，開口602形成有傾斜的側壁。
如圖18的剖面圖1800所示，多個共形導電層702a-702d和多個共形絕緣層704a-704d以交替堆疊的形式形成在ILD結構204之上並襯在開口602上。第一導電層702a形成在第一電極110上。
如圖19的剖面圖1900所示，多個導電板102a-102d和多個電容器絕緣結構114a-114d形成在ILD結構204之上和開口602中。多個導電板102a-102d和多個電容器絕緣結構114a-114d通過對多個共形導電層702a-702d和多個共形絕緣層704a-704d進行圖案化而形成。去除多個共形導電層702a-702d和多個共形絕緣層704a-704d的外部部分留下多個導電板102a-102d和多個電容器絕緣結構114a-114d設置在ILD結構204之上和開口602中。
如圖20的剖面圖2000所示，第一階梯狀插塞孔902和第二階梯狀插塞孔904穿過交替堆疊的最上面的表面形成。第一階梯狀插塞孔902和第二階梯狀插塞孔904使用一種或多種蝕刻製程(例如，濕法蝕刻製程、乾法蝕刻製程、RIE製程等)以圖案化多個導電板102a-102d和多個電容器絕緣結構114a-114d而形成。
如圖21的剖面圖2100所示，隔離材料1002形成在交替堆疊的經暴露表面上。隔離材料1002沿交替堆疊的外側壁向下延伸，並延伸到第一階梯狀插塞孔902和第二階梯狀插塞孔904中。
如圖22的剖面圖2200所示，隔離材料(圖12的隔離 材料1002)和多個電容器絕緣結構114a-114d的部分被部分地去除。在一些實施例中，去除製程包括使用經圖案化的罩幕層(未示出)(例如，正/負光阻、硬罩幕等)和一種或多種蝕刻製程(例如，濕法蝕刻製程、乾法蝕刻製程、RIE製程等)的組合來圖案化隔離材料。
如圖23的剖面圖2300所示，在交替堆疊上形成了導電層1202。導電層1202通過沉積製程(例如，CVD、PVD、濺射等)、電鍍製程(例如，電化學電鍍、化學鍍等)、另一種合適的製程或前述的組合來形成。導電層1202包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述的組合。導電層1202形成為襯在第一階梯狀插塞孔902和第二階梯狀插塞孔904內的側壁上。在一些實施例中，導電層1202襯在第一階梯狀插塞孔902和第二階梯狀插塞孔904的側壁上，而不完全填充第一階梯狀插塞孔902和第二階梯狀插塞孔904。導電層1202共形於第一階梯狀插塞孔902和第二階梯狀插塞孔904，並且具有在絕緣段116a-116c的最上面的表面之下延伸的多個上部表面。
剖面圖2300中還顯示了第一共形保護膜2302和第二共形保護膜2304在導電層1202之上的形成。第一共形保護膜2302覆蓋並共形於導電層1202。第二共形保護膜2304覆蓋並共形於第一共形保護膜2302。在一些實施例中，第二共形保護膜2304不形成在導電層1202之上。第一共形保護膜2302和第二共形保護膜2304各自包括低k介電質(例如，介電常數小於約3.9的介電材 料)、氧化物(例如，二氧化矽(SiO2))、氮化物(例如，氮化矽(SiN))、氮氧化物(例如，氮氧化矽(SiON))、USG、經摻雜二氧化矽(例如，經碳摻雜的二氧化矽)、BSG、PSG、BPSG、FSG或其他合適的材料中的一種。。第一共形保護膜2302和第二共形保護膜2304通過CVD、PVD、ALD、一些其他沉積製程或前述的組合形成。
如圖24的剖面圖2400所示，導電層(圖23的導電層1202)的一部分被去除，且導電層1202的剩餘部分形成第一導電插塞結構106和第二導電插塞結構108。第一共形保護膜2302和第二共形保護膜2304的一部分也被移除，第一共形保護膜2302和第二共形保護膜2304的剩餘部分形成第一保護膜302a和第二保護膜302b。
去除製程包括在第二保護膜302b的上部表面上形成經圖案化的罩幕層(未示出)(例如，正/負光阻、硬罩幕等)。在經圖案化的罩幕層就位後，根據經圖案化的罩幕層對第一共形保護膜2302、第二共形保護膜2304和導電層1202進行一種或多種蝕刻製程(例如濕法蝕刻製程、乾法蝕刻製程、RIE製程等)，從而形成第一導電插塞結構106、第二導電插塞結構108、第一保護膜302a和第二保護膜302b。在一些實施例中，經圖案化的罩幕層隨後被剝離。在此實施例中，第一導電插塞結構106通過多個絕緣段以及第一導電插塞結構106和第二導電插塞結構108的最上面的部分之間的間隙與第二導電插塞結構108隔離。
如圖25的剖面圖2500所示，上部ILD層205u形成在第一導電插塞結構106和第二導電插塞結構108之上。
如圖26的剖面圖2600所示，內連線210和第二電極112形成在堆疊的ILD層205內。在一些實施例中，內連線210延伸到第二導電插塞結構108的最下面的上部表面。
圖27至圖37示出了用於形成具有使用大於四個導電板而具有改進性能的金屬-絕緣體-金屬MIM元件的IC的方法的一些實施例的剖面圖。儘管參考方法描述了圖27-37，但是應當理解，圖27-37中所示的結構不限於該方法，而是可以獨立於該方法而獨立存在。
如圖27的剖面圖2700所示，提供了基底202以及包括堆疊的ILD層205和多個蝕刻停止層206的ILD結構204。
如圖28的剖面圖2800所示，在ILD結構204中形成了開口602。開口602暴露了第一電極110。在一些實施例中，開口602形成有實質上垂直的側壁。在其他實施例中，開口602形成有傾斜的側壁。
如圖29的剖面圖2900所示，多個共形導電層702a-702e和多個共形絕緣層704a-704e以交替堆疊形式形成在ILD結構204之上並襯在開口602上。第一導電層702a形成在第一電極110上。在一些實施例中，多個共形導電層702a-702e和多個共形絕緣層704a-704e分別總數為大於四個。在這個實例中，有五個共形導電層702a-702e和五個共形絕緣層704a-704e。
如圖30的剖面圖3000所示，多個導電板102a-102e和多個電容器絕緣結構114a-114e形成在ILD結構204之上和開口602中。通過圖案化多個共形導電層702a-702e和多個共形絕緣層704a-704e來形成多個導電板102a-102e和多個電容器絕緣結構114a-114e。去除多個共形導電層702a-702e和多個共形絕緣層704a-704e的外部部分留下多個導電板102a-102e和多個電容器絕緣結構114a-114e設置在ILD結構204之上和開口602中。
如圖31的剖面圖3100所示，第一階梯狀插塞孔902和第二階梯狀插塞孔904通過交替堆疊的最上面的表面形成。第一階梯狀插塞孔902和第二階梯狀插塞孔904使用一種或多種蝕刻製程(例如，濕法蝕刻製程、乾法蝕刻製程、RIE製程等)以圖案化多個導電板102a-102e和多個電容器絕緣結構114a-114e而形成。在該實例中，第一階梯狀插塞孔902具有兩階層並且第二階梯狀插塞孔904具有兩階層，因為在交替堆疊中有五個導電板102a-102e。
如圖32的剖面圖3200所示，隔離材料1002形成在交替堆疊的經暴露表面上。隔離材料1002沿交替堆疊的外側壁向下延伸，並延伸到第一階梯狀插塞孔902和第二階梯狀插塞孔904中。
如圖33的剖面圖3300所示，隔離材料(圖32的隔離材料1002)和多個電容器絕緣結構114a-114e的部分被部分地去除。在一些實施例中，去除製程包括使用經圖案化的罩幕層(未 示出)(例如，正/負光阻、硬罩幕等)和一種或多種蝕刻製程(例如，濕法蝕刻製程、乾法蝕刻製程、RIE製程等)的組合來圖案化隔離材料。該部分地去除形成多個絕緣段116a-116d，包括第一絕緣段116a、第二絕緣段116b、第三絕緣段116c和第四絕緣段116d。第四絕緣段116d將第五導電板102e與第一階梯狀插塞孔902隔離。絕緣阻擋物117進一步隔離了交替堆疊的一個邊緣上的導電板102a-102e。
如圖34的剖面圖3400所示，在交替堆疊之上形成了導電層1202。導電層1202通過沉積製程(例如，CVD、PVD、濺射等)、電鍍製程(例如，電化學電鍍、化學鍍等)、另一種合適的製程或前述的組合形成。第一導電層包括例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、一些其他導電材料或前述的組合。導電層1202形成為襯在第一階梯狀插塞孔902和第二階梯狀插塞孔904內的側壁上。在一些實施例中，導電層1202完全填充第一階梯狀插塞孔902和第二階梯狀插塞孔904，並且具有覆蓋交替堆疊的最上面的表面。在一些實施例中，導電層1202襯在絕緣段116a-116d的最上面的表面上。
如圖35的剖面圖3500所示，導電層(圖34的導電層1202)的一部分被去除，導電層1202的剩餘部分形成第一導電插塞結構106和第二導電插塞結構108。
在一些實施例中，通過平坦化製程(例如，化學機械拋光(CMP)製程)去除導電層1202的所述部分，其中將導電層 1202向下去除至絕緣段116a-116d的最上面的表面。在這種情況下，第一導電插塞結構106、第二導電插塞結構108和絕緣段116a-116d的上部表面被平坦化，並且第一導電插塞結構106通過絕緣段116a-116d與第二導電插塞結構108隔離。
如圖36的剖面圖3600所示，上部ILD層205u和上部蝕刻停止層206u形成在第一導電插塞結構106和第二導電插塞結構108之上。
如圖37的剖面圖3700所示，內連線210和第二電極112形成在堆疊的ILD層205內。在一些實施例中，內連線210延伸到第二導電插塞結構108的最下面的上部表面。
圖38示出了用於形成具有性能改進的金屬-絕緣體-金屬MIM元件的IC的方法的一些實施例的流程圖3800。雖然圖38的流程圖3800在本文中被圖示和描述為一系列動作或事件，但是應當理解，這些動作或事件的圖示順序不應被解釋為限制性的。例如，一些動作可以以不同的順序發生和/或與除了本文所示和/或描述的那些之外的其他動作或事件同時發生。此外，實施本文描述的一個或多個方面或實施例可能不需要所有圖示的動作，並且本文描述的一個或多個動作可以在一個或多個各別的動作和/或階段中執行。
在動作3802處，在第一電極之上形成多個導電板和多個電容器絕緣結構。圖5至圖8、圖16至圖19和圖27至圖30示出了對應於動作3802的一些實施例的一系列剖面圖500-800、 1600-1900和2700-3000。
在動作3804處，蝕刻多個導電板和多個電容器絕緣結構中的一個或多個以形成延伸到多個導電板和多個電容器絕緣結構中的第一階梯狀插塞孔和第二階梯狀插塞孔。圖9、20和31示出了對應於動作3804的一些實施例的剖面圖900、2000和3100。
在動作3806處，多個絕緣段形成在多個導電板中的被第一和第二階梯狀插塞孔暴露出的多個內側壁之上。圖10至圖11、圖21至圖22和圖32至圖33示出了對應於動作3806的一些實施例的一系列剖面圖1000-1100、2100-2200和3200-3300。
在動作3808處，橫跨第一和第二階梯狀插塞孔形成導電層。圖12、23和34示出了對應於動作3808的一些實施例的剖面圖1200、2300和3400。
在動作3810處，導電層的一部分被移除以在第一和第二階梯狀插塞孔內形成第一導電插塞結構和第二導電插塞結構。圖13、24和35示出了對應於動作3810的一些實施例的剖面圖1300、2400和3500。
在一些實施例中，本申請提供了一種包括金屬-絕緣體-金屬(MIM)元件的積體晶片(IC)。IC包括多個導電板，設置在基底之上並且由多個電容器絕緣結構彼此隔開。IC更包括第一導電插塞結構，其具有接觸多個導電板中的第一導電板和第三導電板的多個下部表面。第一多個絕緣段沿第一導電插塞結構的多個側壁佈置並且將第一導電插塞結構的多個側壁與多個導電板中的第二 導電板和第四導電板橫向隔開。IC更包括第二導電插塞結構，其具有接觸多個導電板中的第二導電板和第四導電板的多個下部表面。第二多個絕緣段沿第二導電插塞結構的多個側壁佈置，並將第二導電插塞結構的佈置側壁與第三導電板橫向隔開。在一些實施例中，所述第一多個絕緣段包括設置在所述第一導電插塞結構的相對側上的多個第一絕緣段和多個第二絕緣段，並且所述第二多個絕緣段包括設置在所述第二導電插塞結構的相對側上的多個第三絕緣段。在一些實施例中，所述第一導電插塞結構在第一表面處電耦合到所述第一導電板並且在所述第一導電插塞結構的相對側上的第二表面處電耦合到所述第三導電板，並且所述第二導電插塞結構在第三表面處電耦合到所述第二導電板並且在所述第二導電插塞結構的相對側上的第四表面處電耦合到所述第四導電板。在一些實施例中，所述多個導電板的最上面的導電板具有從一個角度看的「T」形，並且所述多個導電板中的其他導電板都襯在所述最上面的導電板的多個下部表面上。在一些實施例中，所述第一導電插塞結構具有在所述第一多個絕緣段及所述第二多個絕緣段的最上面的表面正上方延伸的最上面的下部表面。在一些實施例中，所述第二導電插塞結構包括沿具有多個上部表面的所述第一多個絕緣段向上延伸的導電膜，並且內連線耦合到所述導電膜的最下面的上部表面。
在一些實施例中，本申請提供了一種包括金屬-絕緣體-金屬(MIM)元件的積體晶片(IC)。IC包括彼此間隔的多個導電板。 IC更包括多個電容器絕緣結構，其中多個電容器絕緣結構中的每一個設置在多個導電板中的相鄰導電板之間並且電隔離所述相鄰導電板。IC更包括電耦合到多個導電板中的第一導電板和第三導電板的第一導電插塞結構。第一導電插塞結構的第一表面耦合到第一導電板，並被耦合到第三導電板的第一導電插塞結構的第二表面橫向包圍。MIM元件更包括電耦合到多個導電板中的第二導電板和第四導電板的第二導電插塞結構。第二導電插塞結構的第一表面耦合到第二導電板並且被耦合到第四導電板的第二導電插塞結構的第二表面橫向包圍。在一些實施例中，所述積體晶片更包括多個絕緣段，將所述第一導電插塞結構與所述第二導電板和所述第四導電板以及所述第二導電插塞結構與所述第一導電板和所述第三導電板隔開並電絕緣。在一些實施例中，所述第一導電插塞結構接觸所述第一導電板和所述第三導電板的多個上部表面，並且其中所述第二導電插塞結構接觸所述第二導電板和第四導電板的多個上部表面。在一些實施例中，所述第一導電插塞結構的最上面的下部表面位於所述多個導電板的最上面的導電板正上方並與所述多個導電板的所述最上面的導電板隔開。在一些實施例中，所述第二導電插塞結構的最底部表面位於所述第一導電板正上方並與所述第一導電板隔開，並且其中所述第二導電插塞結構的所述最底部表面位於所述第二導電板正上方並與所述第二導電板接觸。在一些實施例中，所述第一導電板完全低於所述第二導電插塞結構；以及其中所述第二導電板、所述第三導電板和 所述第四導電板是直接介於所述第一導電插塞結構和所述第二導電插塞結構之間。在一些實施例中，所述第二導電板、所述第三導電板和所述第四導電板直接在所述第一導電板的多個內側壁之間。在一些實施例中，所述多個電容器絕緣結構的厚度小於所述多個導電板的厚度的一半。
在一些實施例中，本申請提供了一種形成積體晶片的方法。該方法包括在第一電極之上形成多個導電板和多個電容器絕緣結構。在多個導電板和多個電容器絕緣結構中開設有第一階梯狀插塞孔和第二階梯狀插塞孔。多個絕緣段形成在暴露在第一和第二階梯狀插塞孔內的多個導電板中的多個內側壁之上。橫跨第一和第二階梯狀插塞孔形成導電層。去除導電層的一部分以形成第一導電插塞結構和第二導電插塞結構。在一些實施例中，本申請提供了一種形成積體晶片的方法。該方法包括在第一電極之上形成多個導電板和多個電容器絕緣結構。蝕刻所述多個導電板和所述多個電容器絕緣結構中的一個或多個以在所述多個導電板和所述多個電容器絕緣結構中開出第一階梯狀插塞孔和第二階梯狀插塞孔。在所述多個導電板中的由所述第一階梯狀插塞孔和所述第二階梯狀插塞孔暴露出的多個內側壁之上形成多個絕緣段。橫跨所述第一階梯狀插塞孔和所述第二階梯狀插塞孔形成導電層。去除部分所述導電層的一部分以在所述第一二階梯狀插塞孔和所述第二階梯狀插塞孔內形成第一導電插塞結構和第二導電插塞結構。在一些實施例中，所述多個導電板和所述多個電容器絕緣結 構形成「T」形，所述「T」形的底部耦合到所述第一電極。在一些實施例中，所述第一階梯狀插塞孔包括第一內側壁和第二內側壁，並且其中所述第二階梯狀插塞孔包括第三內側壁，其中所述第一內側壁和所述第二內側壁是嵌套的。在一些實施例中，在所述多個內側壁之上形成所述多個絕緣段更包括：在所述第一階梯狀插塞孔和所述第二階梯狀插塞孔之上且覆蓋所述第一階梯狀插塞孔和所述第二階梯狀插塞孔的多個內側壁沉積隔離材；在所述隔離材料的多個上部表面的一部分之上形成罩幕；以及去除所述絕緣材料的經暴露部分，留下覆蓋所述多個內側壁且位於所述多個導電板的最上面的導電板的一部分正上方的所述絕緣段。在一些實施例中，所述形成積體晶片的方法更包括：用所述導電層填充所述第一階梯狀插塞孔和所述第二階梯狀插塞孔；以及使用化學機械拋光製程去除所述導電層的所述部分以形成所述第一導電插塞結構和所述第二導電插塞結構，其中在去除所述導電層的所述部分之後，所述第一導電插塞結構，所述第二導電插塞結構和所述多個絕緣段經平坦化。在一些實施例中，所述形成積體晶片的方法更包括：所述多個絕緣段的最上面的表面和所述第一階梯狀插塞、所述第二階梯狀插塞孔均襯有所述導電層；用保護膜襯裡所述導電層；以及通過在所述第一階梯狀插塞孔和所述第二階梯狀插塞孔之上形成罩幕，並在所述第一階梯狀插塞孔和所述第二階梯狀插塞孔之間蝕刻所述導電層和所述保護膜的一部分，以去除所述導電層和所述保護膜的所述部分。
應當理解，在此書面描述以及以下權利要求中，術語「第一」、「第二」、「第三」等僅僅是為了便於描述以區分一個圖式或一系列圖式的不同元件的通用識別字。就其本身而言，這些術語並不暗示這些元件的任何時間順序或結構上的接近性，並且不旨在描述不同圖示實施例和/或未圖示實施例中的對應元件。例如，結合第一圖描述的「第一介電層」可能不一定對應於結合另一圖描述的「第一介電層」，並且可能不一定對應於未圖示的實施例的「第一介電層」。
前文概述若干實施例的特徵使得本領域的技術人員可更好地理解本公開的方面。本領域的技術人員應瞭解，其可易於使用本公開作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或實現相同優點的其它製程和結構的基礎。本領域的技術人員還應認識到，這種等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
200:剖面圖
102a:第一導電板/導電板
102b:第二導電板/導電板
102c:第三導電板/導電板
102d:第四導電板/導電板
104:金屬-絕緣體-金屬(MIM)元件
106:第一導電插塞結構/導電插塞結構
108:第二導電插塞結構/導電插塞結構
110:第一電極
112:第二電極
114a:第一電容器絕緣結構/電容器絕緣結構
114b:第二電容器絕緣結構/電容器絕緣結構
114c:第三電容器絕緣結構/電容器絕緣結構
114d:第四電容器絕緣結構/電容器絕緣結構
116a:第一絕緣段/絕緣段
116b:第二絕緣段/絕緣段
116c:第三絕緣段/絕緣段
117:絕緣阻擋物
202:基底
204:層間介電結構
205:ILD)層
205u:上部ILD層
206:蝕刻停止層
206u:上部蝕刻停止層
208a:第一表面/連接表面
208b:第二表面/連接表面
208c:第三表面/連接表面
208d:第四表面/連接表面
210:內連線

Claims (10)

  1. 一種積體晶片，包括金屬-絕緣體-金屬元件，包括：多個導電板設置在基底之上，並由多個電容器絕緣結構彼此隔開；第一導電插塞結構具有接觸所述多個導電板中的第一導電板和第三導電板的多個下部表面；第一多個絕緣段沿著所述第一導電插塞結構的多個側壁佈置並且橫向地將所述第一導電插塞結構的所述多個側壁與所述多個導電板中的第二導電板和第四導電板隔開；第二導電插塞結構具有接觸所述多個導電板中的所述第二導電板和所述第四導電板的多個下部表面；以及第二多個絕緣段沿所述第二導電插塞結構的多個側壁佈置，並將所述第二導電插塞結構的所述多個側壁與所述第三導電板橫向隔開。
  2. 如請求項1所述的積體晶片，其中所述第一多個絕緣段包括設置在所述第一導電插塞結構的相對側上的多個第一絕緣段和多個第二絕緣段，並且所述第二多個絕緣段包括設置在所述第二導電插塞結構的相對側上的多個第三絕緣段。
  3. 如請求項1所述的積體晶片，其中所述多個導電板的最上面的導電板具有從一個角度看的「T」形，並且所述多個導電板中的其他導電板都襯在所述最上面的導電板的多個下部表面上。
  4. 一種積體晶片，包括金屬-絕緣體-金屬元件，包括：多個導電板彼此間隔；多個電容器絕緣結構，設置在所述多個導電板中的相鄰導電板之間並且電隔離所述相鄰導電板；第一導電插塞結構電耦合到所述多個導電板中的第一導電板和第三導電板，其中耦合到所述第一導電板的所述第一導電插塞結構的第一表面被耦合到所述第三導電板的所述第一導電插塞結構的第二表面橫向包圍；以及第二導電插塞結構電耦合到所述多個導電板中的第二導電板和第四導電板，其中耦合到所述第二導電板的所述第二導電插塞結構的第一表面被耦合到所述第四導電板的所述第二導電插塞結構的第二表面橫向包圍。
  5. 如請求項4所述的積體晶片，其中所述第一導電插塞結構接觸所述第一導電板和所述第三導電板的多個上部表面，並且其中所述第二導電插塞結構接觸所述第二導電板和第四導電板的多個上部表面。
  6. 如請求項4所述的積體晶片，其中所述第一導電插塞結構的最上面的下部表面位於所述多個導電板的最上面的導電板正上方並與所述多個導電板的所述最上面的導電板隔開。
  7. 如請求項4所述的積體晶片，其中所述第二導電插塞結構的最底部表面位於所述第一導電板正上方並與所述第一導電板隔開，並且其中所述第二導電插塞結構的所述最底部表面位 於所述第二導電板正上方並與所述第二導電板接觸。
  8. 如請求項4所述的積體晶片，其中所述第一導電板完全低於所述第二導電插塞結構；以及其中所述第二導電板、所述第三導電板和所述第四導電板是直接介於所述第一導電插塞結構和所述第二導電插塞結構之間。
  9. 一種形成積體晶片的方法，包括：在第一電極之上形成多個導電板和多個電容器絕緣結構；蝕刻所述多個導電板和所述多個電容器絕緣結構中的一個或多個以在所述多個導電板和所述多個電容器絕緣結構中開出第一階梯狀插塞孔和第二階梯狀插塞孔；在所述多個導電板中的由所述第一階梯狀插塞孔和所述第二階梯狀插塞孔暴露出的多個內側壁之上形成多個絕緣段；橫跨所述第一階梯狀插塞孔和所述第二階梯狀插塞孔形成導電層；以及去除部分所述導電層的一部分以在所述第一階梯狀插塞孔和所述第二階梯狀插塞孔內形成第一導電插塞結構和第二導電插塞結構。
  10. 如請求項9所述的形成積體晶片的方法，其中在所述多個內側壁之上形成所述多個絕緣段更包括：在所述第一階梯狀插塞孔和所述第二階梯狀插塞孔之上且覆蓋所述第一階梯狀插塞孔和所述第二階梯狀插塞孔的多個內側壁沉積隔離材料； 在所述隔離材料的多個上部表面的一部分之上形成罩幕；以及去除所述絕緣材料的經暴露部分，留下覆蓋所述多個內側壁且位於所述多個導電板的最上面的導電板的一部分正上方的所述絕緣段。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1406296A2 (en) * 2002-09-30 2004-04-07 Chartered Semiconductor Manufacturing Pte Ltd. Method for making three-dimensional capacitors for semiconductor memory devices
US20080128859A1 (en) * 2006-12-05 2008-06-05 Via Technologies, Inc. Capacitor structure for integrated circuit
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US20150140774A1 (en) * 2012-05-02 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
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Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1406296A2 (en) * 2002-09-30 2004-04-07 Chartered Semiconductor Manufacturing Pte Ltd. Method for making three-dimensional capacitors for semiconductor memory devices
US20080128859A1 (en) * 2006-12-05 2008-06-05 Via Technologies, Inc. Capacitor structure for integrated circuit
CN101677101A (zh) * 2008-09-17 2010-03-24 台湾积体电路制造股份有限公司 具有反耦合电容的集成电路
US20150140774A1 (en) * 2012-05-02 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
TW202013442A (zh) * 2018-09-21 2020-04-01 台灣積體電路製造股份有限公司 電容器及其形成方法

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