TWI833475B - 具有不同長度與位面的側向延伸電容器的記憶體元件 - Google Patents

Abstract

本揭露提供一種具有不同長度與位面的側向延伸電容器的記憶體元件。該記憶體元件包括一半導體基底；一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；以及一第一上電極，設置在該第一凹陷內並被該第一電容器介電質所圍繞，其中該第一電容器介電質與該第一上電極在該第一下電極與該半導體基底上側向延伸。

Description

具有不同長度與位面的側向延伸電容器的記憶體元件

本申請案主張美國第17/855,949及17/856,458號專利申請案之優先權(即優先權日為「2022年7月1日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種記憶體元件。特別是有關於一種記憶體元件，其具有沿著該記憶體元件而側向延伸的電容器並經配置成不同長度與不同位面。

動態隨機存取記憶體(DRAM)是一種半導體裝置，用於將資料位元儲存在積體電路(IC)內的獨立電容器中。DRAM通常形成為電容器DRAM單元。一DRAM記憶體電路是藉由在一單個半導體晶圓上複製DRAM單元所進行製造的。每一個DRAM單元可以儲存一位元的資料。DRAM單元由一資料電容器以及一存取電晶體所組成。

在過去的幾十年裡，隨著半導體製造技術的不斷進步，DRAM記憶體電路的尺寸也相對應地縮小。隨著DRAM單元的尺寸減小到數納米的長度，DRAM單元結構的強度則成為關注。在製造其間可能會發生倒塌或搖晃。因此，期望開發解決相關製造挑戰的改進。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底：一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；以及一第一上電極，設置在該第一凹陷內並被該第一電容器介電質所圍繞；其中該第一電容器介電質與該第一上電極在該第一下電極與該半導體基底上側向延。

在一些實施例中，該第一電容器介電質包括一第一氮化物襯墊以及一第一高介電常數襯墊，該第一氮化物襯墊共形於該第一凹陷，該第一高介電常數襯墊設置在該第一氮化物襯墊上。

在一些實施例中，該第一上電極與該第一下電極包括鎢(W)。

在一些實施例中，該記憶體元件還包括：一第二隔離層，設置在該第一上電極與該第一介電層上；一第二下電極，設置在該第二隔離層上；一第二介電層，設置在該第二下電極上；一第二凹陷，延伸經過該第二介電層；一第二電容器介電質，共形於該第二凹陷並接觸該第二下電極；以及一第二上電極，設置在該第二凹陷內並被該第二電容器介電質所圍繞；其中該第二電容器介電質與該第二上電極在該第二下電極與該半導體基底上側向延伸。

在一些實施例中，該第二上電極偏離該第一上電極。

在一些實施例中，該記憶體元件還包括：一第三隔離層，設置在該第二上電極與該第二介電層上；一第三下電極，設置在該第三隔離層上；一第三介電層，設置在該第三下電極上；一第三凹陷，延伸經過該第三介電層；一第三電容器介電質，共形於該第三凹陷並接觸該第三下電極；以及一第三上電極，設置在該第三凹陷內並被該第三電容器介電質所圍繞；其中該第三電容器介電質與該第三上電極在該第三下電極與該半導體基底上側向延伸。

在一些實施例中，該第三上電極設置在該第一上電極與該第二上電極上方。

在一些實施例中，該第三上電極垂直對準該第一上電極。

在一些實施例中，該第三上電極偏離該第二上電極。

在一些實施例中，該第三上電極與該第一上電極電性並聯。

在一些實施例中，該第二介電層的一部分設置在該第一上電極與該第三上電極之間。

在一些實施例中，該第一上電極的一長度大致大於該第三上電極的一長度。

在一些實施例中，該記憶體元件還包括：一第四凹陷，延伸經過該第一介電層；一第四電容器介電質，共形於該第四凹陷並接觸該第一下電極；一第四上電極，設置在該第四凹陷內並被該第四電容器介電質所圍繞；其中該第四電容器介電質與該第四上電極在該第一下電極與該半導體基底上側向延伸。

在一些實施例中，該第一上電極與該第四上電極電性連接到該第一下電極。

在一些實施例中，該第一上電極的一長度大致等於該第四上電極的一長度。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底；一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第二凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；一第二電容器介電質，共形於該第二凹陷並接觸該第一下電極；一第一上電極，設置在該第一凹陷內並被該第一電容器介電質所圍繞；以及一第二上電極，設置在該第二凹陷內並被該第二電容器介電質所圍繞；其中該第一電容器介電質、該第一上電極、該第二電容器介電質以及該第二上電極在該第一下電極與該半導體基底上側向延伸。

在一些實施例中，該第一電容器介電質與該第二電容器介電質電性並聯，且該第一上電極與該的二上電極電性並聯。

在一些實施例中，該第一上電極的一上表面與該第二上電極的一上表面大致呈共面。

在一些實施例中，該記憶體元件還包括：一第二隔離層，設置在該第一介電層、該第一上電極以及該第二上電極上；以及一第二下電極，設置在該第二隔離層上。

在一些實施例中，該第一上電極與該第二上電極設置在該第一下電極與該第二隔離層之間。

本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底；設置一第一隔離層在該半導體基底上；設置一第一下電極在該第一隔離層上；設置一第一介電層在該第一下電極上；移除該第一介電層的一部分以形成延伸經過該第一介電層的一第一凹陷；設置一第一電容器介電質以共形於該第一凹陷以及在該第一下電極上；以及形成一第一上電極在該第一凹陷內並被該第一電容器介電質所圍繞；其中該第一電容器介電質與該第一上電極在該第一下電極與該半導體基底上側向延伸。

在一些實施例中，該第一電容器介電質的設置包括設置一第一氮化物襯墊以共形於該第一凹陷，然後設置一第一高介電常數(k)襯墊在該第一氮化物襯墊上。

在一些實施例中，該第一介電層的該部分的移除包括移除該第一介電層的一第一部分以形成部分經過該第一介電層的一開口；然後移除該第一介電層的一第二部分而經由該開口暴露以形成該第一凹陷。

在一些實施例中，藉由一等向姓濕蝕刻製程而移除該第一介電層的該第二部分。

在一些實施例中，在形成該第一凹陷之後，該第一下電極的至少一部分經由該役一介電層而暴露。

在一些實施例中，該製備方法還包括設置一第二隔離層在該第一上電極與該第一介電層上；設置一第二下電極在該第二隔離層上；設置一第二介電層在該第二下電極上；移除該第二介電層的一部分以形成一第二凹陷而延伸經過該第二介電層；設置一第二電容器介電質以共形於該第二凹陷以及在該第二下電極上；以及形成一第二上電極在該第二凹陷 內並被該第二電容器介電質所圍繞；其中該第二電容器介電質與該第二上電極在該第二下電極與該半導體基底上側向延伸。

在一些實施例中，該第二介電層的該部分偏離該第一介電層的該部分，且該第一凹陷偏離該第二凹陷。

在一些實施例中，該製備方法還包括設置一第一圖案化光阻層在該第二隔離層上；以及移除該第二隔離層、該第二下電極以及該第二介電層的各部分而經由該第一圖案化光阻層暴露以暴露該第一上電極的至少一部分。

在一些實施例中，該製備方法還包括設置一介電材料在該第一上電極的該部分上；以及形成一導電栓塞而延伸經過該介電材料並接觸該第一上電極。

在一些實施例中，該製備方法還包括設置一第二光阻層在該第二介電層上；設置一遮罩在該第二光阻層上；提供一預定電磁輻射在該遮罩上；以該預定電磁輻射照射該遮罩；以及從該第二光阻層形成一第一圖案化光阻層。

在一些實施例中，該預定電磁輻射是紫外線(UV)。

在一些實施例中，該遮罩包括一第一區域以及一第二區域，該第一區域具有一第一穿透率，該第一穿透率等於允許通過該第一區域的該預定電磁輻射的一數量，該第二區域具有一第二穿透率，該第二穿透率等於允許通過該第一區域的該預定電磁輻射的一數量，其中該第一穿透率大致不同於該第二穿透率。

在一些實施例中，該第一穿透率大致大於該第二穿透率。

在一些實施例中，該第一圖案化光阻層的形成包括移除該 第二光阻層在該遮罩的該第一區域下方的一部分以形成一第三凹陷；以及移除該第二光阻層在該遮罩的該第一區域下方的另一部分以形成一第四凹陷。

在一些實施例中，該製備方法還包括移除該第一介電層、該第二下電極以及該第二介電層在該第三凹陷下方的各部分而形成一第一溝槽以暴露該第一下電極的一部分；以及移除該第二介電層在該第四凹陷下方的一部分以形成一第二溝槽而暴露該第二下電極的一部分。

總之，由於每一個電容器在一半導體基底上橫向延伸而不是直立在該半導體基底上，所以可以防止電容器的倒塌。再者，配置在不同位面且垂直相互對準的電容器的上電極的經配置成不同長度，且電容的下電極在半導體基板上延伸且經配置呈平面形狀。因此，所有電容器都可以並聯而不是串聯電性連接。因此，改善該記憶體元件的效能以及製造該記憶體元件的一製程。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

100:記憶體元件

101:陣列區

102:上電極拾取區

103:下電極拾取區

104:半導體基底

105:隔離層

105a:第一隔離層

105b:第二隔離層

105c:第三隔離層

105d:第四隔離層

105e:第五隔離層

106:下電極

106a:第一下電極

106b:第二下電極

106c:第三下電極

106d:第四下電極

106e:第五下電極

107:介電層

107a:第一介電層

117a’:開口

107b:第二介電層

107c:第三介電層

107d:第四介電層

107e:第五介電層

108:氮化物襯墊

108a:第一氮化物襯墊

108b:第二電容器介電質(第二氮化物襯墊

108c:第三電容器介電質

108e:第五電容器介電質

109:高介電常數襯墊

109a:第一高介電常數襯墊

109b:第二高介電常數襯墊

109c:第三電容器介電質

109e:第五電容器介電質

110:上電極

110a:第一上電極

110b:第二上電極

110c:第三上電極

110e:第五上電極

111:電容器

111a:第一電容器

112:第一導電特徵

112a:第一導電栓塞

112b:第二導電栓塞

112c:第三導電栓塞

112d:上電極板

113:第二導電特徵

113a:第四導電栓塞

113b:第五導電栓塞

113c:第六導電栓塞

113d:下電極板

115:最後隔離層

117:凹陷

117a:第一凹陷

117b:第二凹陷

117c:第三凹陷

118:第一圖案化光阻層

118’:第一光阻層

119:介電材料

120:第二圖案化光阻層

121:第一溝槽

122:第二溝槽

123:第三溝槽

124:第三圖案化光阻層

124’:第三光阻層

124d:第四凹陷

124e:第五凹陷

124f:第六凹陷

125:遮罩

125a:第一區域

125b:第二區域

125c:第三區域

126:第四溝槽

127:第五溝槽

128:第六溝槽

L1:長度

L2:長度

L3:長度

R:預定電磁輻射

S200:製備方法

S201:步驟

S202:步驟

S203:步驟

S204:步驟

S205:步驟

S206:步驟

S207:步驟

S300:製備方法

S301:步驟

S302:步驟

S303:步驟

S304:步驟

S305:步驟

S400:製備方法

S401:步驟

S402:步驟

S403:步驟

S404:步驟

S405:步驟

當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例 繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。

圖1是等角視圖，例示本揭露一實施例的記憶體元件。

圖2是剖視側視示意圖，例示本揭露一實施例沿圖1的剖線A-A的記憶體元件。

圖3是剖視側視示意圖，例示本揭露一實施例沿圖1的剖線B-B的記憶體元件。

圖4是剖視側視示意圖，例示本揭露另一實施例的記憶體元件。

圖5是剖視側視示意圖，例示本揭露一實施例沿圖1的剖線C-C的記憶體元件。

圖6是流程示意圖，例示本揭露一些實施例的圖1的記憶體元件的製備方法。

圖7到圖28是剖視示意圖，例示本揭露一些實施例製備沿圖1的剖線A-A的記憶體元件的各中間階段。

圖29是流程示意圖，例示本揭露一些實施例的圖1的記憶體元件的製備方法。

圖30到圖39是剖視示意圖，例示本揭露一些實施例製備沿圖1的剖線B-B的記憶體元件的各中間階段。

圖40到圖47是剖視示意圖，例示本揭露一些實施例製備圖4的記憶體元件的各中間階段。

圖48是流程示意圖，例示本揭露一些實施例的圖1的記憶體元件的製備方法。

圖49到圖56是剖視示意圖，例示本揭露一些實施例製備沿圖1的剖線C-C的記憶體元件的各中間階段。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，本揭露可以在各種例子中重複元件編號及/或字母。這種重複是為了簡單與清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是等角視圖，例示本揭露一實施例的記憶體元件100。圖2是剖視側視示意圖，例示本揭露一實施例沿圖1的剖線A-A的記憶體元件100。圖3是剖視側視示意圖，例示本揭露一實施例沿圖1的剖線B-B的記憶體元件100。圖5是剖視側視示意圖，例示本揭露一實施例沿圖1的剖 線C-C的記憶體元件100。在一些實施例中，記憶體元件100包括排列成行及成列的數個單位單元。

在一些實施例中，記憶體元件100包括一半導體基底104。在一些實施例中，半導體基底104本質上是半導體的。在一些實施例中，半導體基底104是一半導體晶圓(例如矽晶圓)或一絕緣體上半導體(SOI)晶圓(例如絕緣體上矽晶圓)。在一些實施例中，半導體基底104是一矽基底。

在一些實施例中，半導體基底104界定有一外圍區(圖未示)以及一陣列區101。在一些實施例中，陣列區101至少部分地被外圍區所圍繞。在一些實施例中，外圍區鄰近半導體基底104的一外圍，陣列區101鄰近半導體基底104的一中心區。在一些實施例中，陣列區101可以包括電子元件，例如電容器、電晶體或類似物。在一些實施例中，多個電容器111設置在陣列區101內。在一些實施例中，外圍區與陣列區101之間設有一邊界。

在一些實施例中，陣列區101中還界定有一上電極拾取區102以及一下電極拾取區103。在一些實施例中，電容器111的上電極110連接到上電極拾取區102，使得來自上電極110的電子訊號可以在上電極拾取區102處被收集與拾取。在一些實施例中，電容器111的下電極106連接到下電極拾取區103，使得來自下電極106的電子訊號可以在下電極拾取區103處被收集與拾取。

在一些實施例中，記憶體元件100包括一隔離層105，設置在半導體基底104上方。在一些實施例中，隔離層105包含一介電材料，例如氧化矽或類似物。在一些實施例中，一第一隔離層105a設置在半導體 基底104上。

在一些實施例中，記憶體元件100包括一下電極106，設置在隔離層105上方。在一些實施例中，下電極106包括導電材料，例如鎢(W)或類似物。在一些實施例中，一第一下電極106a設置在第一隔離層105a上。在一些實施例中，第一下電極106a覆蓋第一隔離層105a。

在一些實施例中，記憶體元件100包括一介電層107，設置在下電極106上方。在一些實施例中，介電層107包含一介電材料，例如氧化矽或類似物。在一些實施例中，一第一介電層107a設置在第一下電極106a上。在一些實施例中，記憶體元件100包括一凹陷117，其延伸經過介電層107並在介電層107內側向延伸。在一些實施例中，凹陷117暴露下電極106的至少一部分。在一些實施例中，下電極106的該部分呈一條狀。在一些實施例中，第一凹陷117a延伸經過第一介電層107a並暴露第一下電極106a的至少一部分。在一些實施例中，第一凹陷117a在第一介電層107a內側向延伸。

在一些實施例中，記憶體元件100包括一電容器介電質(108與109)，其設置為共形於凹陷117並且接觸下電極106。在一些實施例中，電容器介電質(108與109)沿著凹陷117一的側壁設置並且設置在經過介電層107而暴露的下電極106上。在一些實施例中，電容器介電質(108與109)在凹陷117內並沿著凹陷117側向延伸。在一些實施例中，電容器介電質(108與109)具有一U形剖面。在一些實施例中，電容器介電質(108與109)在下電極106與半導體基底104上方側向延伸。

在一些實施例中，電容器介電質(108與109)包括一氮化物襯墊108以及一高介電常數(k)襯墊109，氮化物襯墊108共形於凹陷117， 高介電常數(k)襯墊109設置在氮化物襯墊108上方。在一些實施例中，氮化物襯墊108包括氮化鈦(TiN)或類似物，高介電常數(k)襯墊109包括高介電常數(k)介電材料，例如二氧化鉿(HfO₂)、氧化鋯(ZrO₂)、二氧化鈦(TiO₂)或類似物。在一些實施例中，第一電容器介電質(108a與109a)共形於第一凹陷117a設置並且設置在經過第一介電層107a而暴露的第一下電極106a上。在一些實施例中，第一電容器介電質(108a與109a)在第一下電極106a與半導體基底104上方側向延伸。

在一些實施例中，第一電容器介電質(108a與109a)包括一第一氮化物襯墊108a以及一第一高介電常數(k)襯墊109a，第一氮化物襯墊108a共形於第一凹陷117a，第一高介電常數(k)襯墊109a設置在第一氮化物襯墊108a上方。在一些實施例中，第一氮化物襯墊108a與經過第一介電層107而暴露的第一下電極106a接觸。在一些實施例中，第一氮化物襯墊108a與第一高介電常數襯墊109a在第一凹陷117a內並沿著第一凹陷117a側向延伸。

在一些實施例中，記憶體元件100包括一上電極110，設置在凹陷117內並且被電容器介電質(108與109)所圍繞。在一些實施例中，上電極110在凹陷117內並沿著凹陷117側向延伸。在一些實施例中，上電極110在下電極106與半導體基底104上方側向延伸。在一些實施例中，上電極110包括導電材料，例如鎢(W)或類似物。在一些實施例中，第一上電極110a設置在第一凹陷117a內並且被第一電容器介電質(108a與109a)所圍繞。在一些實施例中，第一上電極110a在第一下電極106a與半導體基底104上方側向延伸。

在一些實施例中，一第一電容器111a設置在一第一位面 處。在一些實施例中，第一電容器111a包括第一下電極106a、第一電容器介電質(108a與109a)以及第一上電極110a。在一些實施例中，第一電容器111a設置在第一隔離層105a上。在一些實施例中，第一電容器111a與第一隔離層105a視為記憶體元件100的一第一位面。

在一些實施例中，記憶體元件100包括一第二隔離層105b，設置在第一上電極110a與第一介電層107a上方。在一些實施例中，第二隔離層105b包含一介電材料，例如氧化矽或類似物。在一些實施例中，第一隔離層105a與第二隔離層105b包括相同的材料。在一些實施例中，第一隔離層105a與第二隔離層105b具有類似的配置。

在一些實施例中，記憶體元件100包括一第二下電極106b，設置在第二隔離層105b上方。在一些實施例中，第二下電極106b包括導電材料，例如鎢(W)或類似物。在一些實施例中，第二下電極106b覆蓋第二隔離層105b。在一些實施例中，第一下電極106a與第二下電極106b具有類似的配置。

在一些實施例中，記憶體元件100包括一第二介電層107b，設置在第二下電極106b上方。在一些實施例中，第二介電層107b包含一介電材料，例如氧化矽或類似物。在一些實施例中，第一介電層107a與第二介電層107b具有類似的配置。在一些實施例中，記憶體元件100包括一第二凹陷117b，延伸經過第二介電層107b並暴露第二下電極106b的至少一部分。在一些實施例中，第二凹陷117b在第二介電層107b內側向延伸。在一些實施例中，第一凹陷117a與第二凹陷117b具有類似的配置。

在一些實施例中，記憶體元件100包括一第二電容器介電 質(108b與109b)，其共形於第二凹陷117b並且與第二下電極106b接觸。在一些實施例中，第二電容器介電質(108b與109b)在第二下電極106b與半導體基底104上方側向延伸。在一些實施例中，第二電容器介電質(108b與109b)包括一第二氮化物襯墊108b以及一第二高介電常數(k)襯墊109b，第二氮化物襯墊108b共形於第二凹陷117b共形，第二高介電常數(k)襯墊109b設置在第二氮化物襯墊108b上方。在一些實施例中，第二氮化物襯墊108b包括氮化鈦(TiN)或類似物，第二高介電常數襯墊109b包括高介電常數(k)介電材料，例如二氧化鉿(HfO₂)、氧化鋯(ZrO₂)、二氧化鈦(TiO₂)或類似物。在一些實施例中，第一電容器介電質(108a與109a)以及第二電容器介電質(108b與109b)具有類似的配置。

在一些實施例中，記憶體元件100包括一第二上電極110b，其設置在第二凹陷117b內並且被第二電容器介電質(108b與109b)所圍繞。在一些實施例中，第二上電極110b在第二下電極106b與半導體基底104上方側向延伸。在一些實施例中，第二上電極110b包括導電材料，例如鎢(W)或類似物。在一些實施例中，第一上電極110a與第二上電極110b具有類似的配置。在一些實施例中，第二上電極110b位於第一上電極110a上方。在一些實施例中，第二上電極110b偏離第一上電極110a。

在一些實施例中，第二電容器111b設置在一第二位面處。在一些實施例中，第二電容器111b包括第二下電極106b、第二電容器介電質(108b與109b)以及第二上電極110b。在一些實施例中，第二電容器111b設置在第二隔離層105b上。在一些實施例中，第二電容器111b與第二隔離層105b視為記憶體元件100的一第二位面。

在一些實施例中，記憶體元件100包括一第三隔離層105c、一第三下電極106c、一第三介電層107c、一第三凹陷117c、一第三電容器介電質(108c與109c)以及一第三上電極110c。在一些實施例中，第三隔離層105設置在第二上電極110b與第二介電層107b之上。在一些實施例中，第三下電極106c設置在第三隔離層105c上方。在一些實施例中，第三介電層107c設置在第三下電極106c上方。在一些實施例中，第三凹陷117c延伸經過第三介電層107c。在一些實施例中，第三電容器介電質(108c與109c)共形於第三凹陷117c並且與第三下電極106c接觸。在一些實施例中，第三上電極110c設置在第三凹陷117c內並且被第三電容器介電質(108c與109c)所圍繞。在一些實施例中，第三電容器介電質(108c與109c)以及第三上電極110c在第三下電極106c與半導體基底104上方側向延伸。

在一些實施例中，第三隔離層105c、第三下電極106c、第三介電層107c、第三凹陷117c、第三電容器介電質(108c與109c)以及第三上電極110c的配置分別類似於第一隔離層105a、第一下電極106a、第一介電層107a、第一凹陷117a、第一電容器介電質(108a與109a)以及第一上電極110a。在一些實施例中，第三隔離層105c、第三下電極106c、第三介電層107c、第三凹陷117c、第三電容器介電質(108c與109c)以及第三上電極110c的配置分別類似於第二隔離層105b、第二下電極106b、第二介電層107b、第二凹陷117b、第二電容器介電質(108b與109b)以及第二上電極110b。

在一些實施例中，第三上電極110c設置在第一上電極110a與第二上電極110b上方。在一些實施例中，第三上電極110c與第一上電 極110a垂直對齊。在一些實施例中，第三上電極110c偏離第二上電極110b。在一些實施例中，第二介電層107b的一部分設置在第一上電極110a與第三上電極110c之間。

在一些實施例中，第三電容器111c設置在一第三位面處。在一些實施例中，第三電容器111c包括第三下電極106c、第三電容器介電質(108c與109c)以及第三上電極110c。在一些實施例中，第三電容器111c設置在第三隔離層105c上。在一些實施例中，第三電容111c與第三隔離層105c可視為記憶體元件100的一第三位面。

在一些實施例中，記憶體元件100包括延伸經過第一介電層107a的多個第一凹陷117a、分別共形於第一凹陷117a以及接觸第一下電極106a的多個第一電容器介電質(108a與109a)以及分別設置在第一凹陷117a內並分別被第一電容介電質(108a與109a)所圍繞的多個第一上電極110a。在一些實施例中，第一上電極110a電性連接到第一下電極106a。在一些實施例中，第一電容器介電質(108a與109a)電性並聯。在一些實施例中，第一上電極110a電性並聯。在一些實施例中，第一上電極110a的上表面大致上相互呈共面。在一些實施例中，第一上電極110a設置在第一下電極106a與第二隔離層105b之間。在一些實施例中，第一上電極110a的長度L1大致上相等。

在一些實施例中，如圖1、2、3及5所示，記憶體元件100具有排列成三個位面的電容器111。然而，可以理解的是，記憶體元件100可以具有更多的位面並且電容器111可以堆疊在額外的位面中。在一些實施例中，如圖4所示，記憶體元件100具有排列成五個位面的電容器111。在一些實施例中，如圖4所示，依序形成一第四隔離層105d、一第 四下電極106d、一第四介電層107d、一第四電容器介電質(圖未示)與一第四上電極(圖未示)、一第五隔離層105e、一第五下電極106e、一第五介電層107e、一第五電容器介電質(108e與109e)以及一第五上電極(110e)。

在一些實施例中，記憶體元件100包括一最後隔離層115，以覆蓋電容器111。在一些實施例中，最後隔離層115包含一介電材料，例如氧化矽或類似物。在一些實施例中，最後隔離層115設置在第三介電層107c與第三上電極110c之上。在一些實施例中，最後隔離層115設置在第五介電層107e與第五上電極110e之上。

在一些實施例中，最後隔離層115設置在上電極拾取區102處的第一上電極110a與第三上電極110c上。在一些實施例中，第一上電極110a的一長度L1大致大於第三上電極110c的一長度L2。在一些實施例中，上電極拾取區域102處的記憶體元件100的一部分呈階梯狀配置。在一些實施例中，第三上電極110c與第一上電極110a藉由一第一導電特徵112而電性並聯。在一些實施例中，第一導電特徵112設置在上電極拾取區102處並且經過最後隔離層115上的一介電材料119而至少部分地暴露。在一些實施例中，第一導電特徵112包括導電材料，例如銅、銀或類似物。

在一些實施例中，第一導電特徵112包括與第一上電極110a接觸的一第一導電栓塞112a、與第三上電極110c接觸的一第二導電栓塞112b，以及設置在介電材料119上的一上電極板112d。在一些實施例中，第一導電栓塞112a與第二導電栓塞112b延伸經過介電材料119。在一些實施例中，第一導電栓塞112a的一高度大致上大於第二導電栓塞112b的一高度。

在一些實施例中，如圖4所示，最後的隔離層115設置在上電極拾取區102的第一上電極110a、第三上電極110c與第五上電極110e之上。在一些實施例中，第一上電極110a的長度L1大致大於第三上電極110c的長度L2，而長度L2大致大於第五上電極110e的長度L3。在一些實施例中，上電極拾取區102處的記憶體元件100的一部分呈階梯狀配置。

在一些實施例中，第五上電極110e、第三上電極110c以及第一上電極110a藉由第一導電特徵112而電性並聯。在一些實施例中，第一導電特徵112設置在上電極拾取區102處並且被最後隔離層115上的介電材料119所圍繞。在一些實施例中，第一導電特徵112包括導電材料，例如銅、銀或類似物。

在一些實施例中，第一導電特徵112包括與第一上電極110a接觸的第一導電栓塞112a、與第三上電極110c接觸的第二導電栓塞112b、與第五上電極110e接觸的第三導電栓塞112c，以及設置在介電材料119上的上電極板112d。在一些實施例中，第一導電栓塞112a、第二導電栓塞112b以及第三導電栓塞112c延伸經過介電材料119。在一些實施例中，第一導電栓塞112a的高度大致上大於第二導電栓塞112b的高度，且第二導電翁孔112b的高度大致上大於第三導電栓塞112c的一高度。

在一些實施例中，如圖5所示，最後的隔離層115設置在下電極拾取區103處的第三介電層107c上。在一些實施例中，第一下電極106a、第二下電極106b以及第三下電極106c藉由一第二導電特徵113而電性並聯。在一些實施例中，第二導電特徵113設置在下電極拾取區103處並且至少部分地經過最後的隔離層115而暴露。在一些實施例中，第二導電特徵113包括導電材料，例如銅、銀或類似物。

在一些實施例中，第二導電特徵113包括與第一下電極106a接觸的一第四導電栓塞113a、與第二下電極106b接觸的一第五導電栓塞113b、與第三下電極106c接觸的一第六導電栓塞113c以及設置在最後隔離層115上的一下電極板113d。在一些實施例中，第四導電栓塞113a延伸經過第一介電層107a、第二隔離層105b、第二下電極106b、第二介電層107b、第三隔離層105c、第三下電極106c、第三介電層107c以及最後隔離層115。

在一些實施例中，第五導電栓塞113b延伸經過第二介電層107b、第三隔離層105c、第三下電極106c、第三介電層107c以及最後隔離層115。在一些實施例中，第六導電栓塞113c延伸經過第三介電層107c與最後隔離層115。在一些實施例中，下電極板113d設置在最後隔離層115上方並且與第四導電栓塞113a、第五導電栓塞113b以及第六導電栓塞113c接觸。在一些實施例中，第四導電栓塞113a的一高度大致上大於第五導電栓塞113b的一高度。在一些實施例中，第五導電栓塞113b的高度大致上大於第六導電栓塞113c的一高度。

圖6是流程示意圖，例示本揭露一些實施例的圖1的記憶體元件100的製備方法S200。圖7到圖28是剖視示意圖，例示本揭露一些實施例製備沿圖1的剖線A-A的記憶體元件100的各中間階段。

圖7到圖28所示的階段亦在圖6的流程圖中示意地說明。在下面的討論中，圖7到圖28所示的製造階段參考圖6所示的製程步驟進行討論。方法S200包括多個步驟，描述與圖式並不視為對步驟順序的限制。製備方法S200包括多個步驟(S201、S202、S203、S204、S205、S206以及S207)。

請參考圖7，根據圖6中的步驟S201，提供一半導體基底104。在一些實施例中，半導體基底104本質上是半導體的。在一些實施例中，半導體基底104是一半導體晶圓(例如矽晶圓)或一絕緣體上半導體(SOI)晶圓(例如絕緣體上矽晶圓)。在一些實施例中，半導體基底104是一矽基底。在一些實施例中，半導體基底104界定有一外圍區(圖未示)以及一陣列區101。在一些實施例中，陣列區101中還界定有一上電極拾取區102(如圖2所示)以及一下電極拾取區103。

請參考圖8，根據圖6中的步驟S202，一第一隔離層105a設置在半導體基底104上方。在一些實施例中，第一隔離層105a的設置包括藉由沉積或任何其他合適的製程在半導體基底104上設置一隔離材料，例如氧化物。

請參考圖9，根據圖6中的步驟S203，一第一下電極106a設置在第一隔離層105a上方。在一些實施例中，第一下電極106a的設置包括藉由沉積、化學氣相沉積(CVD)或任何其他合適的製程在第一隔離層105a上方設置一導電材料，例如鎢(W)。

請參考圖10，根據圖6中的步驟S204，一第一介電層107a設置在第一下電極106a之上。在一些實施例中，第一介電層107a的設置包括藉由沉積或任何其他合適的製程在第一下電極106a上方設置一隔離材料，例如氧化物。

請參考圖11及圖12，根據圖6中的步驟S205，移除第一介電層107a的一部分以形成延伸經過第一介電層107a的一第一凹陷117a。在一些實施例中，移除第一介電層107a的一部分包括移除第一介電層107a的一第一部分以形成部分穿經第一介電層107a的一開口117a’，如圖 11所示，然後，移除經過開口117a’暴露的第一介電層107a的一第二部分，以形成至少部分暴露第一下電極106a的第一凹陷117a，如圖12所示。在一些實施例中，第一介電層107a的第二部分藉由等向性濕蝕刻或任何其他合適的製程移除。

請參考圖13及圖14，根據圖6中的步驟S206，將第一電容器介電質(108a與109a)共形於第一凹陷117a設置並且設置在第一下電極106a上方。在一些實施例中，第一電容器介電質(108a與109a)的設置包括將第一氮化物襯墊108a設置在第一介電層107a之上並且共形於第一凹陷117a，如圖13所示，然後，將第一高介電常數(k)襯墊109a設置在第一氮化物襯墊108a上，如圖14所示。在一些實施例中，第一氮化物襯墊108a與第一高介電常數襯墊109a藉由沉積、CVD或任何其他合適的製程來設置。

在一些實施例中，第一氮化物襯墊108a與經過第一介電層107a暴露的第一下電極106a接觸。在一些實施例中，第一氮化物襯墊108a包括氮化鈦(TiN)或類似物，且第一高介電常數襯墊109a包括高介電常數(k)介電材料，例如二氧化鉿(HfO₂)、氧化鋯(ZrO₂)、二氧化鈦(TiO₂)或類似物。

請參考圖15及圖16，根據圖6中的步驟S207，一第一上電極110a形成在第一凹陷117a內並且被第一電容器介電質(108a與109a)所圍繞。在一些實施例中，第一上電極110a的形成包括將一導電材料設置在第一高介電常數(k)襯墊109a上方和第一凹陷117a內，而導電材料例如鎢(W)，如圖15所示，然後移除位在第一介電層107a上的部分導電材料以形成第一上電極110a，如圖16所示。

在一些實施例中，導電材料藉由沉積、CVD或任何其他合適的製程進行設置。在一些實施例中，導電材料的該等部分藉由平面化、化學機械研磨(CMP)或任何其他合適的製程進行移除。在一些實施例中，亦移除設置在第一介電層107a上方的第一電容器介電質(108a與109a)的部分。在一些實施例中，第一電容器介電質(108a與109a)以及第一上電極110a在第一下電極106a與半導體基底104上方側向延伸。

在一些實施例中，如圖16所示，在形成第一上電極110a之後重複類似於步驟S202到S207的步驟。在一些實施例中，如圖17所示，第二隔離層105b設置在第一上電極110a與第一介電層107a之上。在一些實施例中，第二隔離層105b的設置類似於步驟S202。

在一些實施例中，如圖18所示，一第二下電極106b設置在第二隔離層105b上方。在一些實施例中，第二下電極106b的設置類似於步驟S203。在一些實施例中，如圖19所示，一第二介電層107b設置在第二下電極106b上方。在一些實施例中，第二介電層107b的設置類似於步驟S204。

在一些實施例中，如圖20及圖21所示，移除第二介電層107b的一部分以形成延伸經過第二介電層107b的一第二凹陷117b。在一些實施例中，移除第二介電層107b的一部分包括移除第二介電層107b的一第一部分以形成部分穿經第二介電層107b的一開口117b’，如圖20所示，然後移除第二介電層107b經過開口117b’暴露的一第二部分，以形成至少部分暴露第二下電極106b的第二凹陷117b，如圖21所示。在一些實施例中，第二凹陷117b的形成類似於步驟S205。

在一些實施例中，如圖22及圖23所示，一第二電容器介電 質(108b與109b)共形於第二凹陷117b設置並且設置在第二下電極106b上方。在一些實施例中，第二電容器介電質(108b與109b)的設置包括將一第二氮化物襯墊108b設置在第二介電層107b之上並且共形於第二凹陷117b，如圖22所示，然後如圖23所示，在第二氮化物襯墊108b上設置一第二高介電常數(k)襯墊109b。在一些實施例中，第二電容器介電質(108b與109b)的設置類似於步驟S206。

在一些實施例中，如圖24及圖25所示，一第二上電極110b形成在第二凹陷117b內並且被第二電容器介電質(108b與109b)所圍繞。在一些實施例中，第二上電極110b的形成類似於步驟S207。在一些實施例中，第二電容器介電質(108b與109b)以及第二上電極110b在第二下電極106b與半導體基底104上方側向延伸。在一些實施例中，如圖25所示，第一上電極110a偏離第二上電極110b，並且第一凹陷117a偏離第二凹陷117b。

在一些實施例中，如圖25所示，在形成第二上電極110b之後，重複類似於步驟S202到S207的步驟。在一些實施例中，如圖26所示，一第三隔離層105c設置在第二上電極110b與第二介電層107b之上。在一些實施例中，在設置第三隔離層105c之後，重複類似於步驟S203到S207的步驟。

在一些實施例中，最後隔離層115如圖27所示設置。在一些實施例中，最後隔離層115包含一介電材料，例如氧化矽或類似物。在一些實施例中，最後隔離層115藉由沉積或任何其他合適的製程進行設置。在一些實施例中，在設置最後隔離層115之後，如圖27及圖28所示形成一中間結構。圖27為中間結構沿圖1中剖線A-A的剖視圖，圖28為中間 結構沿圖1中剖線B-B的剖視圖。

圖29是流程示意圖，例示本揭露一些實施例的記憶體元件100的一中間結構的製備方法S300。圖30到圖47是剖視示意圖，例示本揭露一些實施例製備沿圖1的剖線B-B的記憶體元件100的中間結構的各中間階段。

圖30到圖47所示的階段亦在圖29的流程圖中示意地說明。在下面的討論中，參考圖29所示的製程步驟討論圖30到圖47所示的製造階段。製備方法S300包括多個步驟，描述與圖式並不視為對步驟順序的限制。製備方法S300包括多個步驟(S301、S302、S303、S304以及S305)。

在一些實施例中，製備方法S300在製備方法S200之後或在重複如上所述的製備方法S200之後實施。在一些實施例中，製備方法S300在如圖28所示的中間結構形成之後實施。請參考圖30，根據圖29中的步驟S301，一第一光阻層118’設置在第二隔離層105b與最後隔離層115上方。在一些實施例中，第一光阻層118’藉由旋塗或任何其他合適的製程進行設置。請參考圖31，依據圖29的步驟S302，移除第一光阻層118’的一部分，以形成一第一圖案化光阻層118。在一些實施例中，第一光阻層118’的該部分藉由蝕刻或任何其他合適的製程進行移除。

請參考圖32，根據在圖29中的步驟S303，移除第二隔離層105b、第二下電極106b與第二介電層107b經過第一圖案化光阻層118而暴露的各部分，以暴露第一上電極110a的至少一部分。在一些實施例中，亦移除第三隔離層105c、第三下電極106c、第三電容器介電質(108c與109c)以及第三上電極110c的各部分，以暴露第一上電極110a的至少一部分。在 一些實施例中，藉由蝕刻或任何其他合適的製程而移除第二隔離層105b、第二下電極106b與第二介電層107b、第三隔離層105c、第三下電極106c、第三電容器介電質(108c與109c)以及第三上電極110c的各部分。

在一些實施例中，在類似於步驟S302的步驟中，移除第一圖案化光阻層118的一部分以形成一第二圖案化光阻層120，如圖33所示。在一些實施例中，在類似於步驟S303的步驟中，移除經過第二圖案化光阻層120而暴露的最後隔離層115的一部分以暴露第三上電極110c的至少一部分，如圖34所示。在一些實施例中，接著移除第二圖案化光阻層120，如圖35所示。在一些實施例中，第二圖案化光阻層120藉由剝離、蝕刻或任何其他合適的製程進行移除。

請參考圖36，根據圖29中的步驟S304，一介電材料119設置在第一上電極110a的該部分、第三上電極110c的該部分以及最後隔離層115上方。在一些實施例中，介電材料119包含一介電材料，例如氧化矽或類似物。在一些實施例中，介電材料119與最後隔離層115包括相同的材料。在一些實施例中，介電材料119藉由沉積或任何其他合適的製程所設置。

在一些實施例中，移除介電材料119的多個部分以形成一第一溝槽121以及一第二溝槽122，如圖37所示。在一些實施例中，第一溝槽121延伸經過介電材料119並暴露第一上電極110a的至少一部分，且第二溝槽122延伸經過介電材料119並暴露出第三上電極110c的至少一部分。在一些實施例中，藉由蝕刻或任何其他合適的製程移除介電材料119的該等部分。

請參考圖38及圖39，根據圖29中的步驟S305形成延伸經過 介電材料119並接觸第一上電極110a的一第一導電栓塞112a。在一些實施例中，還形成延伸經過介電材料119並接觸第三上電極110c的一第二導電栓塞112b。在一些實施例中，第一導電栓塞112a與第二導電栓塞112b的製作技術包含將一導電材料設置到第一溝槽121與第二溝槽122中。在一些實施例中，一上電極板112d亦形成在第一導電栓塞112a與第二導電栓塞112b上。

在一些實施例中，上電極板112d的製作技術包含如圖38所示將該導電材料設置在介電材料119上，然後如圖39所示移除該導電材料的一些部分。在一些實施例中，該導電材料包括銅或類似物。在一些實施例中，該導電材料藉由電鍍或任何其他合適的製程進行設置。在一些實施例中，上電極板112d分別經過第一導電栓塞112a與第二導電栓塞112b電性連接到第一上電極110a與第三上電極110c。在一些實施例中，如圖39所示形成如圖3所示的記憶體元件100，圖39是記憶體元件100沿圖1的剖線B-B的剖視圖。

請參考圖40到圖47，形成如圖4所示的記憶體元件100的步驟類似於製備方法S300的步驟S301到S305。在一些實施例中，在製備方法S200的實施之後，形成如圖40所示的一中間結構。圖40顯示中間結構沿圖1的剖線B-B的剖視圖。參考圖41，在類似於步驟S301的步驟中，第一光阻層118’設置在最後隔離層115之上。請參考圖42，形成一第一圖案化光阻層118，類似於步驟S302。

請參考圖43，在類似於步驟S303的步驟中，移除第二隔離層105b、第二下電極106b與第二介電層107b經過第一圖案化光阻層118而暴露的該等部分，以暴露第一上電極110a的至少一部分。在一些實施例 中，重複類似於步驟S303的步驟以形成如圖44所示的中間結構。在一些實施例中，至少部分暴露第一上電極110a、第三上電極110c與第五上電極110e。

請參考圖45，在類似於步驟S304的步驟中，一介電材料119設置在最後隔離層115、第一上電極110a、第三上電極110c與第五上電極110e上方。參考圖46，移除介電材料119的一些部分以形成延伸經過介電材料119的一第一溝槽121、一第二溝槽122以及一第三溝槽123。請參考圖47，在類似於步驟S305的步驟中，形成延伸經過介電材料119並接觸第一上電極110a的一第一導電栓塞112a。

在一些實施例中，亦形成延伸經過介電材料119並接觸第三上電極110c的第二導電栓塞112b以及延伸經過介電材料119並接觸第五上電極110e的第三導電栓塞112c。在一些實施例中，接觸第一導電栓塞112a、第二導電栓塞112b與第三導電栓塞112c的一上電極板112d形成在在介電材料119上方。在一些實施例中，如圖47所示形成圖4的一中間結構。

圖48是流程示意圖，例示本揭露一些實施例的記憶體元件100的一中間結構的製備方法S400。圖49到圖56是剖視示意圖，例示本揭露一些實施例製備沿圖1的剖線C-C的記憶體元件100的中間結構的各中間階段。

圖49到圖56所示的階段亦在圖48的流程圖中示意地說明。在下面的討論中，參考圖48所示的製程步驟討論圖49到圖56所示的製造階段。製備方法S400包括多個步驟，描述與圖式不視為對步驟順序的限制。製備方法S400包括多個步驟(S401、S402、S403、S404以及S405)。

在一些實施例中，製備方法S400在製備方法S200之後或在重複如上所述的製備方法S200之後實施。在一些實施例中，製備方法S400在中間結構的形成之後實施，如圖27及圖28所示。請參考圖49，根據圖48中的步驟S401，一第三光阻層124’設置在第二介電層107b、第二隔離層105b與最後隔離層115上方。在一些實施例中，第三光阻層124’藉由旋塗或任何其他合適的製程進行設置。

請參考圖50，根據圖48中的步驟S402，一遮罩125設置在第三光阻層124’上。在一些實施例中，使用遮罩125對第三光阻層124’進行一曝光製程以及一顯影製程。

在一些實施例中，遮罩125包括一第一區域125a、一第二區域125b以及一第三區域125c。在一些實施例中，第一區域125a具有一第一穿透率，其等於允許穿過第一區域125a的一預定電磁輻射R(如圖51所示)的數量。在一些實施例中，第二區域125b具有第二穿透率，其等於允許穿過第二區域125b的預定電磁輻射R(如圖51所示)的數量。在一些實施例中，第三區域125c具有一第三穿透率，其等於允許穿過第三區域125c的預定電磁輻射R(如圖51所示)的數量。

在一些實施例中，第一穿透率大致上不同於第二穿透率。在一些實施例中，第一穿透率大致上不同於第三穿透率。在一些實施例中，第一穿透率大致上大於第二穿透率。在一些實施例中，第一穿透率大致上大於第三穿透率。在一些實施例中，第二穿透率大致上大於第三穿透率。

在一些實施例中，第一穿透率大約為100%。意即，預定電磁輻射R可以經由第一區域125a完全穿過遮罩125。在一些實施例中， 第二穿透率與第三穿透率小於100%。意即，預定電磁輻射R只能部分地經由第二區域125b與第三區域125c穿過遮罩125。在一些實施例中，第一區域125a為一穿孔，而第二區域125b與第三區域125c為部分穿孔。

參照圖51，根據步驟S403，在遮罩125上方提供預定電磁輻射R。在一些實施例中，預定電磁輻射R是紫外(UV)光、光或類似物。請參考圖51，根據步驟S404，用預定的電磁輻射R照射遮罩125。在一些實施例中，第三光阻層124’的不同部分暴露於不同數量的預定電磁輻射R。在一些實施例中，與遮罩125的第一區域125a垂直對準的第三光阻層124’的第四區域124a接收完全穿過第一區域125a的預定電磁輻射R。在一些實施例中，第三光阻層124’的第四區域124a暴露於100%或接近100%的預定電磁輻射R。

在一些實施例中，與遮罩125的第二區域125b垂直對準的第三光阻層124’的第五區域124b接收部分穿過第二區域125b的預定電磁輻射R。在一些實施例中，第三光阻層124’的第五區域124b暴露於小於100%的預定電磁輻射R。

在一些實施例中，與遮罩125的第三區域125c垂直對準的第三光阻層124’的第六區域124c接收部分穿過第三區域125c的預定電磁輻射R。在一些實施例中，第三光阻層124’的第六區域124c暴露於小於100%的預定電磁輻射R。

在一些實施例中，第三光阻層124’的剩餘部分不接收任何預定的電磁輻射R。在一些實施例中，第三光阻層124’的剩餘部分暴露於0%或大致上沒有預定電磁輻射R。

請參考圖51，根據步驟S405，由第三光阻層124’形成一第 三圖案化光阻層124。在一些實施例中，在使用預定電磁輻射R照射遮罩125之後，移除暴露於預定電磁輻射R的第三光阻層124’的該等部分以形成第三圖案化光阻層124。在一些實施例中，第三光阻層124’的該等部分藉由蝕刻或任何其他合適的製程進行移除。在一些實施例中，移除之後，形成一第三圖案化光阻層124，其具有一第四凹陷124d、一第五凹陷124e以及一第六凹陷124f，如圖51所示。在一些實施例中，如圖52所示，在形成第三圖案化光阻層124之後，移除遮罩125。

請參考圖53，移除第一介電層107a、第二隔離層105b、第二下電極106b、第二介電層107b、第三隔離層105c、第三下電極106c、第三介電層107c及最後隔離層115在第四凹陷124d下方的該等部分，以形成暴露第一下電極106a的一部分的一第四溝槽126。

在一些實施例中，移除第二介電層107b、第三隔離層105c、第三下電極106c、第三介電層107c及最後隔離層115位於第五凹陷124e下方的該等部分，以形成暴露第二下電極106b的一部分的一第五溝槽127。在一些實施例中，移除第三介電層107c與最後隔離層115位在第六凹陷124f下方的該等部分，以形成暴露第三下電極106c的一部分的一第六溝槽128。請參考圖54，在形成第四溝槽126、第五溝槽127以及第六溝槽128之後，藉由剝離、蝕刻或任何其他合適的製程而移除第三圖案化光阻層124。

請參考圖55及圖56，一導電材料設置在第四溝槽126、第五溝槽127與第六溝槽128內，以分別形成一第四導電栓塞113a、一第五導電栓塞113b以及一第六導電栓塞113c。在一些實施例中，導電材料藉由電鍍或任何其他合適的製程進行設置。在一些實施例中，導電材料包括 銅或類似物。

在一些實施例中，導電材料亦設置在最後隔離層115之上，如圖55所示，然後移除導電材料設置在最後隔離層115上的一部分，以形成一下電極板113d，如圖56所示。在一些實施例中，下電極板113d形成在第四導電栓塞113a、第五導電栓塞113b以及第六導電栓塞113c上。在一些實施例中，下電極板113d經過第四導電栓塞113a、第五導電栓塞113b以及第六導電栓塞113c而電性連接到第一下電極106a、第二下電極106b以及第三下電極106c。在一些實施例中，如圖56所示形成如圖5所示的記憶體元件100，圖56顯示記憶體元件100沿圖1的剖線C-C的剖視圖。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底：一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；以及一第一上電極，設置在該第一凹陷內並被該第一電容器介電質所圍繞；其中該第一電容器介電質與該第一上電極在該第一下電極與該半導體基底上側向延。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底；一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第二凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；一第二電容器介電質，共形於該第二凹陷並接觸該第一下電極；一第一上電 極，設置在該第一凹陷內並被該第一電容器介電質所圍繞；以及一第二上電極，設置在該第二凹陷內並被該第二電容器介電質所圍繞；其中該第一電容器介電質、該第一上電極、該第二電容器介電質以及該第二上電極在該第一下電極與該半導體基底上側向延伸。

本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底；設置一第一隔離層在該半導體基底上；設置一第一下電極在該第一隔離層上；設置一第一介電層在該第一下電極上；移除該第一介電層的一部分以形成延伸經過該第一介電層的一第一凹陷；設置一第一電容器介電質以共形於該第一凹陷以及在該第一下電極上；以及形成一第一上電極在該第一凹陷內並被該第一電容器介電質所圍繞；其中該第一電容器介電質與該第一上電極在該第一下電極與該半導體基底上側向延伸。

總之，由於每一個電容器在一半導體基底上橫向延伸而不是直立在該半導體基底上，所以可以防止電容器的倒塌。再者，配置在不同位面且垂直相互對準的電容器的上電極的經配置成不同長度，且電容的下電極在半導體基板上延伸且經配置呈平面形狀。因此，所有電容器都可以並聯而不是串聯電性連接。因此，改善該記憶體元件的效能以及製造該記憶體元件的一製程。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、 機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

100:記憶體元件 101:陣列區 102:上電極拾取區 103:下電極拾取區 104:半導體基底 105:隔離層 106:下電極 107:介電層 108:氮化物襯墊 109:高介電常數襯墊 110:上電極 111:電容器 115:最後隔離層 117:凹陷

Claims (19)

1. 一種記憶體元件，包括：一半導體基底：一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；以及一第一上電極，設置在該第一凹陷內並被該第一電容器介電質所圍繞；其中該第一電容器介電質與該第一上電極在該第一下電極與該半導體基底上側向延伸；其中該第一電容器介電質包括一第一氮化物襯墊以及一第一高介電常數襯墊，該第一氮化物襯墊共形於該第一凹陷，該第一高介電常數襯墊設置在該第一氮化物襯墊上。
2. 如請求項1所述之記憶體元件，其中該第一上電極與該第一下電極包括鎢。
3. 如請求項1所述之記憶體元件，還包括：一第二隔離層，設置在該第一上電極與該第一介電層上； 一第二下電極，設置在該第二隔離層上；一第二介電層，設置在該第二下電極上；一第二凹陷，延伸經過該第二介電層；一第二電容器介電質，共形於該第二凹陷並接觸該第二下電極；以及一第二上電極，設置在該第二凹陷內並被該第二電容器介電質所圍繞；其中該第二電容器介電質與該第二上電極在該第二下電極與該半導體基底上側向延伸。
4. 如請求項3所述之記憶體元件，其中該第二上電極偏離該第一上電極。
5. 如請求項3所述之記憶體元件，還包括：一第三隔離層，設置在該第二上電極與該第二介電層上；一第三下電極，設置在該第三隔離層上；一第三介電層，設置在該第三下電極上；一第三凹陷，延伸經過該第三介電層；一第三電容器介電質，共形於該第三凹陷並接觸該第三下電極；以及一第三上電極，設置在該第三凹陷內並被該第三電容器介電質所圍繞；其中該第三電容器介電質與該第三上電極在該第三下電極與該半 導體基底上側向延伸。
6. 如請求項5所述之記憶體元件，其中該第三上電極設置在該第一上電極與該第二上電極上方。
7. 如請求項5所述之記憶體元件，其中該第三上電極垂直對準該第一上電極。
8. 如請求項5所述之記憶體元件，其中該第三上電極偏離該第二上電極。
9. 如請求項5所述之記憶體元件，其中該第三上電極與該第一上電極電性並聯。
10. 如請求項5所述之記憶體元件，其中該第二介電層的一部分設置在該第一上電極與該第三上電極之間。
11. 如請求項5所述之記憶體元件，其中該第一上電極的一長度大致大於該第三上電極的一長度。
12. 如請求項1所述之記憶體元件，還包括：一第四凹陷，延伸經過該第一介電層；一第四電容器介電質，共形於該第四凹陷並接觸該第一下電極； 一第四上電極，設置在該第四凹陷內並被該第四電容器介電質所圍繞；其中該第四電容器介電質與該第四上電極在該第一下電極與該半導體基底上側向延伸。
13. 如請求項12所述之記憶體元件，其中該第一上電極與該第四上電極電性連接到該第一下電極。
14. 如請求項12所述之記憶體元件，其中該第一上電極的一長度大致等於該第四上電極的一長度。
15. 一種記憶體元件，包括：一半導體基底；一第一隔離層，設置在該半導體基底上；一第一下電極，設置在該第一隔離層上；一第一介電層，設置在該第一下電極上；一第一凹陷，延伸經過該第一介電層；一第二凹陷，延伸經過該第一介電層；一第一電容器介電質，共形於該第一凹陷並接觸該第一下電極；一第二電容器介電質，共形於該第二凹陷並接觸該第一下電極；一第一上電極，設置在該第一凹陷內並被該第一電容器介電質所圍繞；以及一第二上電極，設置在該第二凹陷內並被該第二電容器介電質所 圍繞；其中該第一電容器介電質、該第一上電極、該第二電容器介電質以及該第二上電極在該第一下電極與該半導體基底上側向延伸。
16. 如請求項15所述之記憶體元件，其中該第一電容器介電質與該第二電容器介電質電性並聯，且該第一上電極與該的二上電極電性並聯。
17. 如請求項15所述之記憶體元件，其中該第一上電極的一上表面與該第二上電極的一上表面大致呈共面。
18. 如請求項15所述之記憶體元件，還包括：一第二隔離層，設置在該第一介電層、該第一上電極以及該第二上電極上；以及一第二下電極，設置在該第二隔離層上。
19. 如請求項18所述之記憶體元件，其中該第一上電極與該第二上電極設置在該第一下電極與該第二隔離層之間。