TWI832218B - 半導體裝置 - Google Patents

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Abstract

本發明提供半導體裝置，其可抑制於電晶體之台面構造產生之應力。半導體裝置具有：半導體基板；至少1個以上之第1電晶體，具有由1個或複數個半導體層構成之台面構造；第1凸塊，與第1電晶體重疊且於第1方向延伸存在；以及第2凸塊；台面構造具有第2方向之一端側之第1端部、以及第2方向之另一端側之第2端部，開口具有於第2方向相鄰之第1開口端部、及第2開口端部，俯視時，第1開口端部配置於較第2開口端部更接近第2凸塊之位置，且台面構造之第1端部及第2端部配置於第1開口端部與第2開口端部之間，於自垂直於半導體基板之方向俯視時，第1開口端部與台面構造之第1端部之間的於第2方向之第1距離，大於第2開口端部與台面構造之第2端部之間的於第2方向之第2距離。

Description

半導體裝置
本發明係關於半導體裝置。
專利文獻1中記載有具有異質接合型之雙極電晶體的半導體裝置。專利文獻1所記載之半導體裝置於電晶體之台面構造（例如集極層、基極層、射極層之積層構造）上設置有凸塊。 [先前技術文獻] [專利文獻]
[專利文獻1]國際公開第2015/104967號
[發明所欲解決之問題]
在與電晶體之台面構造之整個區域重疊而設置有凸塊之情形時，散熱性提高（即，熱阻減小），但存在由於來自凸塊之應力而使電晶體之特性下降等半導體裝置之可靠性下降之可能性。
本發明之目的在於提供可抑制於電晶體之台面構造產生之應力的半導體裝置。 [解決問題之手段]
本發明之一態樣之半導體裝置，具有：半導體基板；至少1個以上之第1電晶體，設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造；配線層，覆蓋上述台面構造；絕緣膜，覆蓋上述配線層而設置，且至少在與上述台面構造重疊之區域設置有開口；第1凸塊，與至少1個以上之上述第1電晶體重疊，經由上述開口而與上述配線層電氣連接，且在與上述半導體基板平行之第1方向延伸存在；以及第2凸塊，配置在與上述第1方向正交之第2方向，且於上述第1方向延伸存在；上述台面構造具有：上述第2方向之一端側之第1端部、以及上述第2方向之另一端側之第2端部，且於上述第2方向，上述第1端部配置於較上述第2端部更接近上述第2凸塊之位置，上述開口具有於上述第2方向相鄰之第1開口端部、以及第2開口端部，於自垂直於上述半導體基板之方向俯視時，上述第1開口端部配置於較上述第2開口端部更接近上述第2凸塊之位置，且上述台面構造之上述第1端部及上述第2端部配置於上述第1開口端部與上述第2開口端部之間，於自垂直於上述半導體基板之方向俯視時，上述第1開口端部與上述台面構造之上述第1端部之間的於上述第2方向之第1距離，大於上述第2開口端部與上述台面構造之上述第2端部之間的於上述第2方向之第2距離。
本發明之一態樣之半導體裝置，具有：半導體基板；至少1個以上之電晶體，設置於上述半導體基板上且具有由1個或複數個半導體層構成之台面構造；配線層，覆蓋上述台面構造；絕緣膜，覆蓋上述配線層而設置，且至少在與上述台面構造重疊之區域設置有開口；第1凸塊，與至少1個以上之上述電晶體重疊，經由上述開口而與上述配線層電氣連接，且在與上述半導體基板平行之第1方向延伸存在；以及第2凸塊，隔著上述半導體基板之幾何中心而配置在與上述第1凸塊相反之位置；上述台面構造具有：與上述第1方向正交之第2方向之一端側之第1端部、以及上述第2方向之另一端側之第2端部，且於上述第2方向，上述第1端部配置於較上述第2端部更接近上述半導體基板之上述幾何中心的位置；於自垂直於上述半導體基板之方向俯視時，上述第1凸塊之外周具有分別於上述第1方向延伸存在且於上述第2方向相鄰之第1邊及第2邊，上述第1邊於上述第2方向，配置於較上述第2邊更接近上述半導體基板之上述幾何中心的位置，上述開口具有於上述第2方向相鄰之第1開口端部、及第2開口端部；於自垂直於上述半導體基板之方向俯視時，上述第1開口端部配置於上述台面構造之上述第1端部與上述第1邊之間，且上述第2開口端部配置於上述台面構造之上述第2端部與上述第2邊之間；於自垂直於上述半導體基板之方向俯視時，上述第1開口端部與上述台面構造之上述第1端部之間的於上述第2方向之第1距離，大於上述第2開口端部與上述台面構造之上述第2端部之間的於上述第2方向之第2距離。 [發明效果]
根據本發明之半導體裝置，可抑制於電晶體之台面構造產生之應力。
以下，根據圖式，對本發明之半導體裝置之實施形態進行詳細說明。此外，並非藉由該實施形態來限定本發明。各實施形態為例示，當然可將不同實施形態中所示之構成進行部分性的置換或者組合。第2實施形態以後，省略關於與第1實施形態共通之情況的記述，僅對不同點進行說明。尤其關於由同樣之構成所帶來的同樣之作用效果，未於每個實施形態中逐次提及。
（第1實施形態） 圖1係第1實施形態之半導體裝置之俯視圖。此外，圖1係將各電晶體（第1電晶體BT1及第2電晶體BT2）之詳細構成省略而示出，示意性地表示由各電晶體之具有集極層3及基極層4所構成之台面構造BC之配置關係。
如圖1所示，半導體裝置100具有：半導體基板1、第1電晶體群組Q1、第2電晶體群組Q2、第1凸塊21、及第2凸塊31。
以下之說明中，將與半導體基板1之表面平行之面內之一方向設為第1方向Dx。又，將在與半導體基板1之表面平行之面內與第1方向Dx正交之方向設為第2方向Dy。又，將與第1方向Dx及第2方向Dy分別正交之方向設為第3方向Dz。第3方向Dz係與半導體基板1之表面垂直之方向。又，本說明書中，所謂俯視，係表示當自第3方向Dz來看時（具體而言，自半導體基板1之設置有第1凸塊21、第2凸塊31之側起沿著第3方向Dz來看時）之位置關係。
第1電晶體群組Q1及第2電晶體群組Q2設置於半導體基板1之表面。第1電晶體群組Q1與第2電晶體群組Q2於第2方向Dy上具有間隔而相鄰配置。第1電晶體群組Q1具有複數個第1電晶體BT1。第2電晶體群組Q2具有複數個第2電晶體BT2。第1電晶體BT1及第2電晶體BT2為異質接合型之雙極電晶體（HBT：Heterojunction Bipolar Transistor）。
第1電晶體BT1及第2電晶體BT2亦分別稱為單位電晶體。所謂單位電晶體，係定義為構成第1電晶體群組Q1、或者第2電晶體群組Q2之最小電晶體。第1電晶體BT1電氣地並聯連接而構成第1電晶體群組Q1。第2電晶體BT2電氣地並聯連接而構成第2電晶體群組Q2。
第1電晶體群組Q1之複數個第1電晶體BT1排列於第1方向Dx。複數個第1電晶體BT1分別於第2方向Dy延伸存在。同樣，第2電晶體群組Q2之複數個第2電晶體BT2排列於第1方向Dx。複數個第2電晶體BT2分別於第2方向Dy延伸存在。
圖1所示之例中，第1電晶體群組Q1具有5個第1電晶體BT1，第2電晶體群組Q2具有3個第2電晶體BT2。但，第1電晶體BT1及第2電晶體BT2之數量及配置僅為一例，可適當變更。
半導體基板1之幾何中心CE位於在第2方向Dy相鄰之第1電晶體群組Q1與第2電晶體群組Q2之間。半導體基板1於俯視時為四角形狀（矩形狀），幾何中心CE與半導體基板1之對角線之交點一致。
第1凸塊21與第1電晶體群組Q1之複數個第1電晶體BT1重疊。第1凸塊21經由設置於有機絕緣膜15（參照圖2）之開口17而與複數個第1電晶體BT1電氣連接。第1凸塊21於俯視時為橢圓形狀，於第1方向Dx延伸存在，且沿著複數個第1電晶體BT1之排列方向而設置。
俯視時，第1凸塊21之外周具有分別於第1方向Dx延伸存在且於第2方向Dy相鄰之第1邊21s1及第2邊21s2。於第2方向Dy，第1凸塊21之第1邊21s1配置於較第2邊21s2更接近半導體基板1之幾何中心CE的位置。
第1凸塊21覆蓋複數個第1電晶體BT1之整個區域而設置。具體而言，複數個第1電晶體BT1之台面構造BC具有：第2方向Dy之一端側之第1端部3e1、以及第2方向Dy之另一端側之第2端部3e2。於第2方向Dy，第1端部3e1配置於較第2端部3e2更接近第2凸塊31之位置。換言之，第1電晶體BT1之台面構造BC之第1端部3e1配置於較第2端部3e2更接近半導體基板1之幾何中心CE的位置。第1電晶體BT1之台面構造BC之第1端部3e1及第2端部3e2配置於第1凸塊21之第1邊21s1與第2邊21s2之間。
開口17具有：於第2方向Dy相鄰之第1開口端部17e1、以及第2開口端部17e2。俯視時，第1開口端部17e1配置於較第2開口端部17e2更接近第2凸塊31之位置。又，俯視時，第1開口端部17e1配置於台面構造BC之第1端部3e1與第2凸塊31之間。又，台面構造BC之第1端部3e1及第2端部3e2配置於第1開口端部17e1與第2開口端部17e2之間。
同樣，第2凸塊31與第2電晶體群組Q2之複數個第2電晶體BT2重疊。第2凸塊31經由設置於絕緣膜（圖示省略）之開口27而與複數個第2電晶體BT2電氣連接。第2凸塊31於第1方向Dx延伸存在而設置，且沿著複數個第2電晶體BT2之排列方向而設置。
俯視時，第2凸塊31之外周具有分別於第1方向Dx延伸存在且於第2方向Dy相鄰之第1邊31s1及第2邊31s2。於第2方向Dy，第2凸塊31之第1邊31s1配置於較第2邊31s2更接近半導體基板1之幾何中心CE的位置。即，第2凸塊31在與第1凸塊21平行之方向延伸存在，且於第2方向Dy相鄰配置。第1凸塊21之第1邊21s1於第2方向Dy，與第2凸塊31之第1邊31s1對向而配置。
第2凸塊31覆蓋複數個第2電晶體BT2之整個區域而設置。具體而言，複數個第2電晶體BT2之台面構造BC具有：第2方向Dy之一端側之第1端部3e1a、以及第2方向Dy之另一端側之第2端部3e2a。於第2方向Dy，第1端部3e1a配置於較第2端部3e2a更接近第1凸塊21之位置。換言之，第2電晶體BT2之台面構造BC之第1端部3e1a配置於較第2端部3e2a更接近半導體基板1之幾何中心CE的位置。第2電晶體BT2之台面構造BC之第1端部3e1a及第2端部3e2a配置於第2凸塊31之第1邊31s1與第2邊31s2之間。
開口27具有：於第2方向Dy相鄰之第1開口端部27e1、以及第2開口端部27e2。俯視時，第1開口端部27e1配置於較第2開口端部27e2更接近第1凸塊21之位置。又，俯視時，第1開口端部27e1配置於台面構造BC之第1端部3e1a與第1凸塊21之間。又，台面構造BC之第1端部3e1a及第2端部3e2a配置於第1開口端部27e1與第2開口端部27e2之間。
如上所述，在與至少1個第1電晶體BT1重疊之第1凸塊21於第1方向Dx延伸存在而設置，且第1凸塊21之外周之長邊（第1邊21s1）與另一個第2凸塊31之外周之長邊（第1邊31s1）相鄰配置之構成中，於第1凸塊21及第2凸塊31之各自面對面之側（半導體基板1之幾何中心CE側），由第1凸塊21及第2凸塊31所引起之應力增大。
本實施形態中，第1凸塊21與第1電晶體群組Q1之複數個第1電晶體BT1重疊，且第1電晶體BT1與開口17之位置關係錯開而配置。更詳細而言，於自垂直於半導體基板1之方向俯視時，第1開口端部17e1、與第1電晶體BT1之台面構造BC之第1端部3e1之間的於第2方向Dy之第1距離d1，大於第2開口端部17e2與第1電晶體BT1之台面構造BC之第2端部3e2之間的於第2方向Dy之第2距離d2。
半導體基板1之第2方向Dy之端部中，較第2凸塊31更接近第1凸塊21之端部1e與第1凸塊21之第1邊21s1之距離，大於半導體基板1之端部1e與第1凸塊21之第2邊21s2之距離。換言之，半導體基板1之幾何中心CE側之第1距離d1大於半導體基板1之端部1e側之第2距離d2。此外，於1個第1凸塊21與複數個第1電晶體BT1重疊而設置之情形時，第1距離d1及第2距離d2設為複數個第1電晶體BT1之平均值。
藉此，將第1電晶體BT1之台面構造BC之第1端部3e1，自產生相對較大之應力的開口17之第1開口端部17e1（第1凸塊21之與第2凸塊31相鄰之第1邊21s1）遠離而配置。藉此，可抑制由於第1凸塊21而於第1電晶體BT1之台面構造BC產生之應力。此外，關於本實施形態之應力抑制效果，於圖3中進行後述。
同樣，第2凸塊31與第2電晶體群組Q2之複數個第2電晶體BT2重疊，且第2電晶體BT2與開口27之位置關係錯開而配置。更詳細而言，於自垂直於半導體基板1之方向俯視時，第1開口端部27e1與第2電晶體BT2之台面構造BC之第1端部3e1a之間的於第2方向Dy之第1距離d1a，大於第2開口端部27e2與第2電晶體BT2之台面構造BC之第2端部3e2a之間的於第2方向Dy之第2距離d2a。
其次，對半導體裝置100之詳細剖面構成進行說明。圖2為圖1之II-II'剖面圖。此外，圖2中，示出第1電晶體群組Q1之第1電晶體BT1及第1凸塊21，關於第1電晶體群組Q1之第1電晶體BT1及第1凸塊21之積層構造之說明亦可應用於第2電晶體群組Q2之第2電晶體BT2及第2凸塊31之積層構造。
如圖2所示，半導體裝置100中，第1電晶體BT1具有：子集極層2、集極層3、基極層4、射極層5、射極電極6、基極電極7、及集極電極（圖示省略）。第1電晶體BT1於半導體基板1上依序積層有子集極層2、集極層3、基極層4、射極層5。
本實施形態之台面構造BC具有集極層3及基極層4。台面構造BC之第1端部3e1及第2端部3e2係由集極層3之第2方向Dy之端部、與集極層3之子集極層2接觸之下端部之位置所規定。又，射極層5係由本質射極層5a、及射極台面層5b積層而構成。即，射極層5亦形成射極台面構造。
於射極層5上依序積層有射極電極6、第1配線11a、第2配線13（射極配線）。無機絕緣膜14及有機絕緣膜15（絕緣膜）覆蓋第2配線13，並且至少在與集極層3重疊之區域分別設置有開口16b、17。第1凸塊21設置於有機絕緣膜15上，且經由開口16b、17而與第2配線13電氣連接。
更具體而言，半導體基板1例如為半絕緣性GaAs（砷化鎵）基板。子集極層2設置於半導體基板1上。子集極層2為高濃度n型GaAs層，厚度例如為0.5 μm左右。集極層3設置於子集極層2上。集極層3為n型GaAs層，厚度例如為1 μm左右。基極層4設置於集極層3上。基極層4為p型GaAs層，厚度例如為100 nm左右。
射極層5設置於基極層4上。射極層5自基極層4側起具有本質射極層5a、以及設置於其上部之射極台面層5b。本質射極層5a為n型InGaP（銦鎵磷）層，厚度例如為30 nm以上、40 nm以下。射極台面層5b具有高濃度n型GaAs層以及高濃度n型InGaAs層。高濃度n型GaAs層以及高濃度n型InGaAs層之厚度分別為例如100 nm左右。射極台面層5b之高濃度n型InGaAs層係為了進行與射極電極6之歐姆接觸而設置。
基極層4及集極層3磊晶成長於半導體基板1上後，實施蝕刻加工處理而形成台面構造BC。此外，集極層3之下部未被去除，亦可由基極層4及集極層3之上部來形成台面構造BC。
集極電極（圖示省略）與子集極層2接觸而設置於子集極層2上。集極電極例如於第1方向Dx上與台面構造BC（基極層4及集極層3）相鄰而配置。集極電極例如具有依序積層有AuGe（金鍺）膜、Ni（鎳）膜、Au（金）膜之積層膜。AuGe膜之膜厚例如為60 nm。Ni膜之膜厚例如為10 nm。Au膜之膜厚例如為200 nm。
基極電極7與基極層4接觸而設置於基極層4上。基極電極7係依序積層有Ti膜、Pt膜、Au膜之積層膜。Ti膜之膜厚例如為50 nm。Pt膜之膜厚例如為50 nm。Au膜之膜厚例如為200 nm。
射極電極6與射極層5之射極台面層5b接觸而設置於射極台面層5b上。射極電極6為Ti（鈦）膜。Ti膜之膜厚例如為50 nm。
此外，於半導體基板1上，與子集極層2相鄰而設置有絕緣區域2b。絕緣區域2b藉由離子注入技術而絕緣化。藉由絕緣區域2b，元件間（複數個第1電晶體BT1間）絕緣。
第1絕緣膜9覆蓋射極電極6、基極電極7及集極電極（圖示省略），設置於子集極層2及絕緣區域2b上。第1絕緣膜9例如為SiN（氮化矽）層。第1絕緣膜9可為單層，或者亦可積層複數個氮化物層或者氧化物層。第1絕緣膜9亦可具有SiN層與樹脂層之積層構造。
於第1絕緣膜9上設置第1配線11a、11b。於第1絕緣膜9上設置有第1絕緣膜開口10，第1配線11a經由第1絕緣膜開口10而與射極電極6連接。同樣，第1配線11b分別經由設置於第1絕緣膜9之開口而與基極電極7分別連接。此外，圖2中雖未圖示，但與集極電極連接之第1配線11c亦設置於第1絕緣膜9上。
第1配線11a、11b例如為Au膜。Au膜之膜厚例如為1 μm左右。第2絕緣膜12覆蓋複數個第1配線11a、11b而設置於第1絕緣膜9上。第2絕緣膜12使用與第1絕緣膜9相同之材料。第2絕緣膜12例如可為SiN層之單層膜，或者亦可具有SiN層與樹脂層之積層構造。於第2絕緣膜12，在與第1配線11a重疊之部分設置有第2絕緣膜開口16a。
第2配線13設置於第2絕緣膜12上，經由第2絕緣膜開口16a而與第1配線11a連接。第2配線13經由第1配線11a而與射極層5電氣連接。第2配線13之材料主要使用Au或Cu等金屬材料。第2配線13係以將包含集極層3、基極層4及射極層5之第1電晶體BT1之整體覆蓋之方式來形成。
覆蓋第2配線13而設置無機絕緣膜14，進而於無機絕緣膜14上設置有機絕緣膜15。無機絕緣膜14例如為使用包含SiN或SiON（氮氧化矽）之至少1種以上之無機材料的無機保護膜。此外，無機絕緣膜14亦可視需要而省略。
有機絕緣膜15例如為使用聚醯亞胺、BCB（benzocyclobutene，苯環丁烯）等有機材料之有機保護膜。於無機絕緣膜14及有機絕緣膜15（絕緣膜）中，在與第2配線13重疊之區域分別設置有開口16b、17。
第1凸塊21係以覆蓋開口16b、17之方式來形成，且以與沿著開口17之開口端而設置之有機絕緣膜15接觸之方式來形成。如圖2所示，第1凸塊21為柱凸塊，具有金屬支柱21a及焊料21b之積層構造。金屬支柱21a例如為Cu，膜厚為10 μm以上、50 μm以下左右。焊料21b例如為Sn或者Sn與Ag之合金，膜厚為10 μm以上、30 μm以下左右。此外，亦可於第1凸塊21之下層設置有金屬層（UBM：Under Bump Metal，凸塊下金屬）。
第1凸塊21之第1邊21s1及第2邊21s2的於第2方向Dy之位置設為第1凸塊21之側面之下端部之位置，更詳細而言，設為第1凸塊21之側面與有機絕緣膜15接觸之位置。
開口17之第1開口端部17e1及第2開口端部17e2係由有機絕緣膜15之與第2方向Dy對向之內壁所規定。第1開口端部17e1與第1電晶體BT1之台面構造BC之第1端部3e1之間的於第2方向Dy之第1距離d1、以及第2開口端部17e2與第1電晶體BT1之台面構造BC之第2端部3e2之間的於第2方向Dy之第2距離d2分別可改稱為有機絕緣膜15之內壁與台面構造BC之集極層3之端部之間的於第2方向Dy之距離。
圖3係示意性表示電晶體之第2方向之位置、與應力之關係的圖表。圖3所示之圖表係表示於260℃下進行焊料安裝且恢復至室溫時之熱應力分布之模擬結果。圖3所示之圖表的橫軸表示第2方向Dy之位置，縱軸為第2配線13之上表面之應力。應力係以將開口17之中央部之應力設為100之相對值來表示。
如圖3所示，應力集中於開口17之第2開口端部17e2，急遽上升。又，應力於開口中央部之區域顯示比第2開口端部17e2低之值。於開口17之外側之設置有機絕緣膜15之區域，應力顯示更低於開口中央部之值。有機絕緣膜15之楊氏模數比構成第2配線13或第1凸塊21之金屬材料、或第1電晶體BT1之半導體材料小，因此在與有機絕緣膜15重疊之區域表現為熱應力受到抑制。
此外，開口17設置於有機絕緣膜15，但亦可於無機絕緣膜14上設置有開口17，或者亦可換成有機絕緣膜15而積層無機絕緣膜。於此情形時，亦獲得緩和第1凸塊21之熱應力之效果。
又，作為比較例，關於以相等之大小來形成第1距離d1及第2距離d2之半導體裝置，於260℃下進行焊料安裝，藉由模擬來算出恢復至室溫時之熱應力之分布。例如，於將第1距離d1及第2距離d2設為d1＝d2＝22.5 μm之情形時，相對於在台面構造BC之第2端部3e2（即，遠離第2凸塊31之側之第2端部3e2）產生之應力，於第1電晶體BT1之台面構造BC之第1端部3e1（即，接近第2凸塊31之側之第1端部3e1）產生之應力增大至121%。
作為本實施形態之實施例，對於將第1距離d1形成為大於第2距離d2之半導體裝置100，於260℃下進行焊料安裝，藉由模擬來算出恢復至室溫時之熱應力之分布。例如，於將第1距離d1設為d1＝26 μm，且將第2距離d2設為d2＝19 μm之情形時，於第1電晶體BT1之台面構造BC之第1端部3e1（即，接近第2凸塊31之側之第1端部3e1）產生之應力比上述比較例減少10%。另一方面，於台面構造BC之第2端部3e2（即，遠離第2凸塊31之側之第2端部3e2）產生之應力係與上述比較例相同之程度。
如以上所說明，本實施形態之半導體裝置100具有：半導體基板1；至少1個以上之第1電晶體BT1，設置於半導體基板1，且具有由複數個半導體層（例如集極層3、基極層4）構成之台面構造BC；配線層（第2配線13），覆蓋台面構造BC；絕緣膜（有機絕緣膜15），覆蓋配線層而設置，且至少在與台面構造BC重疊之區域設置有開口17；第1凸塊21，與至少1個以上之第1電晶體BT1重疊，經由開口17而與配線層電氣連接，且在與半導體基板1平行之第1方向Dx延伸存在；以及第2凸塊31，在與第1方向Dx正交之第2方向Dy上與第1凸塊21相鄰配置，且於第1方向Dx延伸存在。台面構造BC具有：第2方向Dy之一端側之第1端部3e1、以及第2方向Dy之另一端側之第2端部3e2，且於第2方向Dy，第1端部3e1配置於較第2端部3e2更接近第2凸塊31之位置。開口17具有：於第2方向Dy相鄰之第1開口端部17e1、以及第2開口端部17e2，於自垂直於半導體基板1之方向俯視時，第1開口端部17e1配置於較第2開口端部17e2更接近第2凸塊31之位置，且台面構造BC之第1端部3e1及第2端部3e2配置於第1開口端部17e1與第2開口端部17e2之間。於自垂直於半導體基板1之方向俯視時，第1開口端部17e1與台面構造BC之第1端部3e1之間的於第2方向Dy之第1距離d1，大於第2開口端部17e2與台面構造BC之第2端部3e2之間的於第2方向Dy之第2距離d2。
藉此，半導體裝置100係第1凸塊21覆蓋第1電晶體BT1之台面構造BC之整個區域而設置，可提高散熱性。進而，半導體裝置100於第1凸塊21與第2凸塊31相鄰設置之構成中，第1距離d1形成為大於第2距離d2。藉此，台面構造BC之第1端部3e1係自應力所集中之開口17之第1開口端部17e1遠離而設置，因此可抑制於第1電晶體BT1之台面構造BC產生之應力。
此外，圖2、圖3中，已對第1凸塊21及第1電晶體BT1之台面構造BC進行說明，但第2凸塊31及第2電晶體BT2之台面構造BC（參照圖1）亦如上所述，第1開口端部27e1與第2電晶體BT2之台面構造BC之第1端部3e1a之間的於第2方向Dy之第1距離d1a，大於第2開口端部27e2與第2電晶體BT2之台面構造BC之第2端部3e2a之間的於第2方向Dy之第2距離d2a。藉此，亦可抑制於第2電晶體BT2之台面構造BC之第1端部3e1a產生之應力。
此外，第1距離d1及第2距離d2係由具有集極層3及基極層4之台面構造BC所規定，但亦可設為射極層5之台面構造與第1開口端部17e1、第2開口端部17e2之距離。但，段差更大之台面構造BC對應力減少而言有效。又，本例中，台面構造BC包含全部的集極層3，但亦可為具有基極層4與集極層3之一部分的台面構造BC。又，本例中，於半導體基板1上僅為第1凸塊21及第2凸塊31。作為變形例，亦可於第1凸塊21與第2凸塊31之間之區域存在第3凸塊。關於對第1凸塊21、或第2凸塊31之台面施加之應力之緩和，具有與本例中所述同樣之效果。
（第2實施形態） 圖4係第2實施形態之半導體裝置之俯視圖。第2實施形態中，與上述第1實施形態不同，對設置第3凸塊41及第4凸塊51之構成進行說明。此外，第1電晶體群組Q1（複數個第1電晶體BT1）及第1凸塊21、與第2電晶體群組Q2（複數個第2電晶體BT2）及第2凸塊31的配置關係與第1實施形態相同，省略重複之說明。
如圖4所示，第2實施形態之半導體裝置100A中，第3凸塊41與第3電晶體群組Q3（複數個第3電晶體BT3）重疊。第3凸塊41及第3電晶體BT3之積層構造係與第1實施形態（參照圖2）相同之構成。即，第3凸塊41經由設置於有機絕緣膜15（參照圖2）之開口37而與第3電晶體BT3電氣連接。又，台面構造BC之第1端部3e1b及第2端部3e2b配置於開口37之第1開口端部37e1與第2開口端部37e2之間、且第3凸塊41之第1邊41s1與第2邊41s2之間。
第3凸塊41及第3電晶體群組Q3相對於第1凸塊21及第1電晶體群組Q1，而位於與第1方向Dx及第2方向Dy交叉之傾斜方向。第3凸塊41及第3電晶體群組Q3隔著半導體基板1之幾何中心CE而配置在與第1凸塊21及第1電晶體群組Q1相反之位置。
又，第3凸塊41及第3電晶體群組Q3相對於第2凸塊31及第2電晶體群組Q2而於第1方向Dx相鄰配置。第1凸塊21與第3凸塊41之間之距離（最短距離）長於第2凸塊31與第3凸塊41之間之距離（最短距離）。
第4凸塊51於第2方向Dy上與第1凸塊21及第1電晶體群組Q1相鄰配置。更詳細而言，第4凸塊51配置於較第1凸塊21及第1電晶體群組Q1更靠半導體基板1之端部1e側（遠離幾何中心CE之位置）。第4凸塊51例如為與第1電晶體群組Q1之複數個第1電晶體BT1之集極電極電氣連接之端子，且與第1電晶體BT1等各電晶體不重疊地設置。第1凸塊21與第2凸塊31之間之距離（最短距離）長於第1凸塊21與第4凸塊51之間之距離（最短距離）。第1凸塊21與第3凸塊41之間之距離（最短距離）長於第1凸塊21與第4凸塊51之間之距離（最短距離）。
如上所述，於設置有複數個凸塊（第1凸塊21至第4凸塊51）之構成中，與凸塊間之距離近之情形相比，凸塊間之距離遠者於台面構造BC產生之應力增大。
即，若著眼於第1凸塊21及第1電晶體群組Q1（複數個第1電晶體BT1），則台面構造BC之於接近配置之第4凸塊51側之第2端部3e2產生之應力相對較小，於分離配置之第2凸塊31側之第1端部3e1產生之應力相對增大。與上述第1實施形態同樣，第2凸塊31側之第1距離d1形成為大於第4凸塊51側之第2距離d2。換言之，半導體基板1之幾何中心CE側之第1距離d1形成為大於半導體基板1之端部1e側之第2距離d2。藉此，可抑制於第1電晶體BT1之台面構造BC產生之應力。
若著眼於第2凸塊31及第2電晶體群組Q2（複數個第2電晶體BT2），則台面構造BC之於接近配置之第3凸塊41側產生之應力相對減小，於分離配置之第1凸塊21側產生之應力相對增大。因此，與上述第1實施形態同樣，藉由將第1凸塊21側（半導體基板1之幾何中心CE側）之第1距離d1a形成為大於第2距離d2a，可抑制於第2電晶體BT2之台面構造BC產生之應力。
又，若著眼於第3凸塊41及第3電晶體群組Q3（複數個第3電晶體BT3），則第3凸塊41相對於第1凸塊21及第1電晶體群組Q1（複數個第1電晶體BT1）而配置於傾斜方向，於第2方向Dy並不相鄰配置。於此情形時，第3凸塊41亦隔著半導體基板1之幾何中心CE而與第1凸塊21分離配置，第3凸塊41之配置於與半導體基板1之幾何中心CE接近之位置的第1邊41s1較配置於自半導體基板1之幾何中心CE遠離之位置的第2邊41s2而言，應力增大。
複數個第3電晶體BT3之台面構造BC中，於第2方向Dy，第1端部3e1b配置於較第2端部3e2b更接近半導體基板1之幾何中心CE的位置。半導體基板1之幾何中心CE側之第1距離d1b形成為大於自半導體基板1之幾何中心CE遠離之第2距離d2b。更詳細而言，第3凸塊41及第3電晶體群組Q3（複數個第3電晶體BT3）中，開口37的半導體基板1之幾何中心CE側之第1開口端部37e1、與台面構造BC之第1端部3e1b之間的於第2方向Dy之第1距離d1b，大於自半導體基板1之幾何中心CE遠離之位置之第2開口端部37e2、與台面構造BC之第2端部3e2b之間的於第2方向Dy之第2距離d2b。藉此，可抑制於第3電晶體BT3之台面構造BC產生之應力。
此外，圖4中，設置有均於第1方向Dx延伸存在之橢圓形狀之凸塊，但並不限定於此。例如，亦可為圓形狀之複數個凸塊排列配置之構成。
（第3實施形態） 圖5係第3實施形態之半導體裝置之剖面圖。第3實施形態中，與上述第1實施形態及第2實施形態不同，對在第2配線13與第1凸塊21之間設置第3配線18之構成進行說明。第3配線18亦稱為再配線層。此外，半導體基板1至第2配線13之積層構造與上述第1實施形態（圖2）同樣，省略重複之說明。
如圖5所示，第3實施形態之半導體裝置100B中，第3配線18設置於有機絕緣膜15及無機絕緣膜14上，經由開口16b、17而與第2配線13連接。第3配線18經由第2配線13及第1配線11a而與射極層5電氣連接。第3配線18之材料例如使用與第2配線13相同之金屬材料。
覆蓋第3配線18而設置有機絕緣膜19。於有機絕緣膜19（絕緣膜），在與第3配線18重疊之區域設置有開口20。
第1凸塊21係以覆蓋開口20之方式來形成，且以與沿著開口20之開口端而設置之有機絕緣膜19接觸之方式來形成。本實施形態中，第1距離d1係由開口20之第1開口端部20e1、與第1電晶體BT1之台面構造BC之第1端部3e1之間的於第2方向Dy之距離所規定。又，第2距離d2係由開口20之第2開口端部20e2與第1電晶體BT1之台面構造BC之第2端部3e2之間的於第2方向Dy之距離所規定。
本實施形態中，第1距離d1亦形成為大於第2距離d2。藉此，可抑制由於第1凸塊21而於第1電晶體BT1之台面構造BC產生之應力。本實施形態中，第1距離d1、第2距離d2係由開口20之開口端與電晶體之台面構造BC之距離所決定。作為變形例，代替開口20而由開口17之開口端與電晶體之台面構造BC之距離來決定第1距離d1'、第2距離d2'，藉由第1距離d1'大於第2距離d2'，亦可設為抑制應力之構造。又，較佳為若將開口20、開口17與台面構造BC之距離同時設為本實施形態之關係，則應力更受到抑制。
此外，第3實施形態之構成亦可應用於上述第1實施形態及第2實施形態所示之半導體裝置100、100A。
又，上述各實施形態中，已列舉與複數個電晶體（例如第1電晶體BT1）重疊而設置有1個凸塊（例如第1凸塊21）之半導體裝置為例來進行說明，但並不限定於此。亦可為與1個電晶體重疊而形成有1個凸塊之半導體裝置。又，作為凸塊，已列舉柱凸塊為例來進行說明，但除柱凸塊以外，例如亦可為焊料凸塊或柱形凸塊。
又，上述各實施形態中所示之各構成之材料、厚度、尺寸等僅為例示，亦可適當變更。子集極層2、集極層3、基極層4、射極層5或各種配線之材料或厚度亦可適當變更。 又，於台面構造BC之剖面形狀不為如第1～第3實施形態中所示般之矩形之情形時，上述複數個電晶體（例如第1電晶體BT1）之台面構造BC所具有之第1端部（例如第1端部3e1）、以及第2端部（第2端部3e2）成為台面構造BC中最接近凸塊之部分中之端部。以下對該方面進行詳細說明。 例如，存在台面構造BC之剖面形狀之至少一部分為上底短於下底之梯形狀、或者上底長於下底之情形。如上所述，於台面構造BC之剖面形狀不為如圖1或圖4所示般之矩形之情形時，台面構造BC之於第2方向Dy之一端側之第1端部3e1、以及另一端側之第2端部3e2成為台面構造BC中所包含之基極層4之凸塊21側之面之端部。 又，第1～第3實施形態中，已列舉與具有沿著第2方向Dy而延伸之長邊且沿著第1方向Dx而排列之複數個電晶體（例如第1電晶體BT1）重疊而設置有1個凸塊（例如第1凸塊21）之半導體裝置為例來進行說明，但並不限定於此。以下對該方面進行說明。 例如，存在與第1凸塊21重疊之複數個電晶體（第1電晶體BT1）具有沿著第1方向Dx而延伸之長邊，且沿著第2方向Dy而排列之情形。於此情形時，台面構造BC之第1端部3e1及第2端部3e2成為複數個電晶體中的與第2凸塊31最近之第1端部電晶體之端部、以及與第2凸塊31最遠之第2端部電晶體之端部。具體而言，台面構造BC之第1端部3e1成為與第1端部電晶體之台面構造BC之於第2方向Dy之第2凸塊最近之端部。又，台面構造BC之第2端部3e2成為與第2端部電晶體之台面構造BC之於第2方向Dy之第2凸塊最遠之端部。 進而，存在由複數個電晶體（第1電晶體BT1）所形成之行設置有複數個，且該複數個行與第1凸塊重疊之情形。於此情形時，台面構造BC之第1端部3e1、以及第2端部3e2成為複數個電晶體中的與第2凸塊31最近之行之第1電晶體BT1之端部、以及與第2凸塊32最遠之行之第1電晶體BT1之端部。具體而言，台面構造BC之第1端部3e1在與第2方向Dy之第2凸塊最近之行之第1電晶體BT1中，成為設置於第2凸塊側之端部。又，台面構造BC之第2端部3e2在與第2方向Dy之第2凸塊最遠之行之第1電晶體BT1中，成為設置於與第2凸塊側相反之側的端部。
此外，上述實施形態用以使本發明容易理解，並非用於對本發明加以限定來解釋。本發明可於不脫離其主旨之情況下進行變更/改良，並且本發明中亦包含其相等物。
1:半導體基板 1e:端部 2:子集極層 2b:絕緣區域 3:集極層 3e1、3e1a、3e1b:第1端部 3e2、3e2a、3e2b:第2端部 4:基極層 5:射極層 5a:本質射極層 5b:射極台面層 6:射極電極 7:基極電極 9:第1絕緣膜 10:第1絕緣膜開口 11a、11b:第1配線 12:第2絕緣膜 13:第2配線 14:無機絕緣膜 15、19:有機絕緣膜 16a:第2絕緣膜開口 16b、17、20、27、37:開口 17e1、20e1、27e1、37e1:第1開口端部 17e2、20e2、27e2、37e2:第2開口端部 18:第3配線 21:第1凸塊 21a:金屬支柱 21b:焊料 21s1、31s1、41s1:第1邊 21s2、31s2、41s2:第2邊 31:第2凸塊 41:第3凸塊 51:第4凸塊 100、100A、100B:半導體裝置 d1、d1a、d1b:第1距離 d2、d2a、d2b:第2距離 BC:台面構造 BT1:第1電晶體 BT2:第2電晶體 BT3:第3電晶體 CE:幾何中心 Dx:第1方向 Dy:第2方向 Dz:第3方向 Q1:第1電晶體群組 Q2:第2電晶體群組
[圖1]係第1實施形態之半導體裝置之俯視圖。 [圖2]係圖1之II-II'剖面圖。 [圖3]係示意性表示電晶體之第2方向之位置、與應力之關係的圖表。 [圖4]係第2實施形態之半導體裝置之俯視圖。 [圖5]係第3實施形態之半導體裝置之剖面圖。
1:半導體基板
1e:端部
3e1、3e1a:第1端部
3e2、3e2a:第2端部
17、27:開口
17e1、27e1:第1開口端部
17e2、27e2:第2開口端部
21:第1凸塊
21s1、31s1:第1邊
21s2、31s2:第2邊
31:第2凸塊
100:半導體裝置
d1、d1a:第1距離
d2、d2a:第2距離
BC:台面構造
BT1:第1電晶體
BT2:第2電晶體
CE:幾何中心
Q1:第1電晶體群組
Q2:第2電晶體群組
Dx:第1方向
Dy:第2方向
Dz:第3方向

Claims (10)

  1. 一種半導體裝置，具有： 半導體基板； 至少1個以上之第1電晶體，設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造； 配線層，覆蓋上述台面構造； 絕緣膜，覆蓋上述配線層而設置，且至少在與上述台面構造重疊之區域設置有開口； 第1凸塊，與至少1個以上之上述第1電晶體重疊，經由上述開口而與上述配線層電氣連接，且在與上述半導體基板平行之第1方向延伸存在；以及 第2凸塊，配置在與上述第1方向正交之第2方向，且於上述第1方向延伸存在； 上述台面構造具有：上述第2方向之一端側之第1端部、以及上述第2方向之另一端側之第2端部，且於上述第2方向，上述第1端部配置於較上述第2端部更接近上述第2凸塊之位置； 上述開口具有於上述第2方向相鄰之第1開口端部、及第2開口端部，於自垂直於上述半導體基板之方向俯視時，上述第1開口端部配置於較上述第2開口端部更接近上述第2凸塊之位置，且上述台面構造之上述第1端部及上述第2端部配置於上述第1開口端部與上述第2開口端部之間； 於自垂直於上述半導體基板之方向俯視時，上述第1開口端部與上述台面構造之上述第1端部之間的於上述第2方向之第1距離，大於上述第2開口端部與上述台面構造之上述第2端部之間的於上述第2方向之第2距離。
  2. 如請求項1之半導體裝置，其中， 於自垂直於上述半導體基板之方向俯視時，上述第1凸塊之外周具有分別於上述第1方向延伸存在且於上述第2方向鄰接之第1邊及第2邊，且上述第1邊於上述第2方向配置於較上述第2邊更接近上述第2凸塊之位置； 上述半導體基板之上述第2方向之端部中，較上述第2凸塊更接近上述第1凸塊之上述端部與上述第1邊之距離大於上述端部與上述第2邊之距離。
  3. 一種半導體裝置，具有： 半導體基板； 至少1個以上之電晶體，設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造； 配線層，覆蓋上述台面構造； 絕緣膜，覆蓋上述配線層而設置，且至少在與上述台面構造重疊之區域設置有開口； 第1凸塊，與至少1個以上之上述電晶體重疊，經由上述開口而與上述配線層電氣連接，且在與上述半導體基板平行之第1方向延伸存在；以及 第2凸塊，隔著上述半導體基板之幾何中心而配置在與上述第1凸塊相反之位置； 上述台面構造具有：與上述第1方向正交之第2方向之一端側之第1端部、以及上述第2方向之另一端側之第2端部，且於上述第2方向，上述第1端部配置於較上述第2端部更接近上述半導體基板之上述幾何中心的位置； 於自垂直於上述半導體基板之方向俯視時，上述第1凸塊之外周具有分別於上述第1方向延伸存在且於上述第2方向鄰接之第1邊及第2邊，且上述第1邊於上述第2方向，配置於較上述第2邊更接近上述半導體基板之上述幾何中心的位置； 上述開口具有於上述第2方向相鄰之第1開口端部、及第2開口端部，於自垂直於上述半導體基板之方向俯視時，上述第1開口端部配置於上述台面構造之上述第1端部與上述第1邊之間，且上述第2開口端部配置於上述台面構造之上述第2端部與上述第2邊之間； 於自垂直於上述半導體基板之方向俯視時，上述第1開口端部與上述台面構造之上述第1端部之間的於上述第2方向之第1距離，大於上述第2開口端部與上述台面構造之上述第2端部之間的於上述第2方向之第2距離。
  4. 如請求項1至3中任一項之半導體裝置，其具有： 集極層，設置於上述半導體基板上； 基極層，設置於上述集極層上；以及 射極層，設置於上述基極層上； 上述台面構造以上述集極層之至少一部分以及上述基極層構成。
  5. 如請求項1至3中任一項之半導體裝置，其中， 上述絕緣膜係以有機材料形成之有機保護膜。
  6. 如請求項4之半導體裝置，其中， 上述絕緣膜係以有機材料形成之有機保護膜。
  7. 如請求項1至3中任一項之半導體裝置，其具有： 至少1個以上之第2電晶體，其設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造； 上述第2凸塊與至少1個以上之上述第2電晶體重疊。
  8. 如請求項4之半導體裝置，其具有： 至少1個以上之第2電晶體，其設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造； 上述第2凸塊與至少1個以上之上述第2電晶體重疊。
  9. 如請求項5之半導體裝置，其具有： 至少1個以上之第2電晶體，其設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造； 上述第2凸塊與至少1個以上之上述第2電晶體重疊。
  10. 如請求項6之半導體裝置，其具有： 至少1個以上之第2電晶體，其設置於上述半導體基板，且具有由1個或複數個半導體層構成之台面構造； 上述第2凸塊與至少1個以上之上述第2電晶體重疊。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI577552B (zh) * 2011-04-15 2017-04-11 東洋紡績股份有限公司 積層體及其製造方法以及使用該積層體的裝置結構體的製造方法
TWI589450B (zh) * 2012-06-20 2017-07-01 Toyo Boseki Manufacturing method of laminated body, laminated body, manufacturing method of the attached element laminated body using the laminated body,

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5407667B2 (ja) * 2008-11-05 2014-02-05 株式会社村田製作所 半導体装置
US8020128B2 (en) * 2009-06-29 2011-09-13 International Business Machines Corporation Scaling of bipolar transistors
JP6071009B2 (ja) * 2014-11-27 2017-02-01 株式会社村田製作所 化合物半導体装置
JP2019220668A (ja) * 2017-12-06 2019-12-26 株式会社村田製作所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI577552B (zh) * 2011-04-15 2017-04-11 東洋紡績股份有限公司 積層體及其製造方法以及使用該積層體的裝置結構體的製造方法
TWI589450B (zh) * 2012-06-20 2017-07-01 Toyo Boseki Manufacturing method of laminated body, laminated body, manufacturing method of the attached element laminated body using the laminated body,

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