TWI831357B - 半導體裝置及編程方法 - Google Patents

半導體裝置及編程方法 Download PDF

Info

Publication number
TWI831357B
TWI831357B TW111133431A TW111133431A TWI831357B TW I831357 B TWI831357 B TW I831357B TW 111133431 A TW111133431 A TW 111133431A TW 111133431 A TW111133431 A TW 111133431A TW I831357 B TWI831357 B TW I831357B
Authority
TW
Taiwan
Prior art keywords
programming
block
speed
page
word lines
Prior art date
Application number
TW111133431A
Other languages
English (en)
Other versions
TW202333161A (zh
Inventor
矢野勝
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202333161A publication Critical patent/TW202333161A/zh
Application granted granted Critical
Publication of TWI831357B publication Critical patent/TWI831357B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

本發明提供一種能夠進行抑制了消耗電力的編程的半導體裝置及編程方法。本發明的NAND型快閃記憶體的編程方法準備高速編程用區塊與用於最終儲存資料的回拷用區塊，在省電模式時回應於從外部輸入的編程指令，在高速編程用區塊的偶數頁與奇數頁分別高速編程1/2頁的資料，其後，在消除了省電模式時，從高速編程用區塊讀出資料，將所讀出的資料通常編程至回拷用區塊。

Description

半導體裝置及編程方法
本發明涉及一種反及（NAND）型快閃記憶體等半導體裝置，特別涉及一種能夠以低電力運行的編程方法。
在NAND型快閃記憶體的編程中，為了控制儲存單元的閾值分佈，使用增量步進脈衝編程（Incremental Step Pulse Program，ISPP）方式。ISPP對選擇頁施加編程脈衝Vpgm0，對在編程驗證（program verify）中被判定為不合格的儲存單元施加比編程脈衝Vpgm0高一個階躍電壓（step voltage）的編程脈衝Vpgm1，由此能夠實現閾值分佈寬度的窄帶化（例如，日本專利5583185號公報）。
利用太陽能發電或電池等的物聯網（Internet of Things，IoT）設備要求在太陽能發電事實上停止的夜間、或者電池餘量變少時等電力供給不充分的期間，以抑制電力消耗的省電模式運行。
在對此種IoT設備搭載了NAND型快閃記憶體的情況下，要求NAND型快閃記憶體也以低電力運行。然而，當在快閃記憶體中進行編程時，對選擇頁施加例如20 V左右的編程電壓，對非選擇頁施加例如10 V左右的通過電壓，對於編程需要相對較大的電力。另外，若編程驗證不合格，則反復進行編程直至合格，因此進一步消耗電力。
為了解決現有的問題，本發明提供一種能夠進行抑制了消耗電力的編程的半導體裝置及編程方法。
本發明的NAND型快閃記憶體的編程方法包括：將至少一個區塊分配給高速編程用區塊，並將至少一個區塊分配給用於最終儲存資料的儲存用區塊的步驟；回應於從外部輸入的編程指令，在高速編程用區塊的所選擇的兩個頁分別高速編程1/2頁的資料的步驟；以及讀出高速編程用區塊的所選擇的兩個頁的資料，將所讀出的資料通常編程至所述儲存用區塊的步驟。
本發明的半導體裝置包括：NAND型儲存單元陣列；以及編程部件，在所述儲存單元陣列的選擇頁進行編程，所述編程部件包括通常編程模式與高速編程模式，所述高速編程模式包括：將至少一個區塊分配給高速編程用區塊，並將至少一個區塊分配給用於最終儲存資料的儲存用區塊；回應於從外部輸入的編程指令，在高速編程用區塊的所選擇的兩個頁分別高速編程1/2頁的資料；以及讀出高速編程用區塊的所選擇的兩個頁的資料，將所讀出的資料通常編程至所述儲存用區塊。
根據本發明，在高速編程用區塊分別高速編程1/2頁的資料，因此相較於通常的編程，可抑制由高速編程引起的消耗電力。
本發明的半導體裝置例如為NAND型快閃記憶體、或者嵌入此種快閃記憶體的微處理器、微控制器、邏輯電路、特殊應用積體電路（Application Specific Integrated Circuit，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。在以下的說明中，例示NAND型快閃記憶體。
如圖1所示，本實施例的快閃記憶體100包括如下構件：儲存單元陣列110，形成有多個儲存單元；輸入/輸出緩衝器120，與外部輸入/輸出端子I/O連接；位址暫存器130，從輸入/輸出緩衝器120接收位址資料；控制器140，基於來自輸入/輸出緩衝器120的指令資料或外部控制信號對各部進行控制；字元線選擇/驅動電路150，基於來自位址暫存器130的列位址資訊Ax進行區塊的選擇或字元線的選擇等；頁緩衝器/感測電路160，保持從儲存單元陣列110的選擇頁讀出的資料、或保持應編程至選擇頁的資料；行選擇電路170，基於來自位址暫存器130的行位址資訊Ay進行頁緩衝器/感測電路160內的行（位元線）等的選擇；以及內部電壓產生電路180，生成為了讀出、編程及擦除等而需要的各種電壓（編程電壓Vpgm、讀出電壓Vread、擦除電壓Vers、編程或讀出的通過電壓Vpass等）。
如圖2所示，儲存單元陣列110包括m個區塊BLK0、BLK1、···、BLKm-1。在一個區塊中形成多個NAND串NU，一個NAND串NU包括經串聯的多個儲存單元（MC0～MC31）、位元線側選擇電晶體TR1、以及源極線側選擇電晶體TR2。NAND串NU可為形成於基板表面的二維結構，也可為從基板表面朝垂直方向形成的三維結構。另外，儲存單元可儲存二值資料，也可儲存多值資料。
位元線側選擇電晶體TR1連接於對應的一個位元線，源極線側選擇電晶體TR2以共用的源極線SL連接於各NAND串NU。列方向的多個儲存單元的各閘極以共用的方式連接於對應的字元線WL0～字元線WL31，位元線側選擇電晶體TR1的閘極連接於選擇閘極線SGD，源極線側選擇電晶體TR2的閘極連接於選擇閘極線SGS。各區塊的字元線WL0～字元線WL31、選擇閘極線SGD、選擇閘極線SGS經由區塊選擇電晶體154而連接於驅動電路156。沿行方向延伸的位元線BL0～位元線BLn-1以共用的方式連接於各區塊，其中一個端部經由位元線選擇電路190連接於頁緩衝器/感測電路160。位元線選擇電路190選擇偶數位元線BLe或奇數位元線BLo，將所選擇的位元線BLe/位元線BLo連接於頁緩衝器/感測電路160。
字元線選擇/驅動電路150包括區塊選擇電路152、區塊選擇電晶體154、驅動電路156。區塊選擇電路152將用於基於列位址資訊Ax選擇區塊的區塊選擇信號BSEL供給至各區塊選擇電晶體154。例如，在選擇區塊BLK0的情況下，藉由被啟動的區塊選擇信號BSEL而使區塊選擇電晶體154導通，除此以外的區塊藉由非啟動的區塊選擇信號BSEL而使區塊選擇電晶體154非導通。被啟動的區塊選擇信號BSEL的電壓準位是藉由由內部電壓產生電路180生成的電壓來控制。
驅動電路156基於從內部電壓產生電路180供給的電壓來驅動選擇閘極線SGD/選擇閘極線SGS、字元線WL0～字元線WL31。選擇閘極線SGD/選擇閘極線SGS、字元線WL0～字元線WL31經由被啟動的區塊選擇電晶體154而連接於選擇區塊的位元線側選擇電晶體TR1、源極線側選擇電晶體TR2、儲存單元MC0～儲存單元MC31。
在讀出動作中，對選擇字元線施加某電壓（例如0 V），對非選擇字元線施加讀出通過電壓（例如4.5 V），對選擇閘極線SGD/選擇閘極線SGS施加H準位的電壓（例如4.5 V），對源極線SL施加0 V。在編程動作中，對選擇字元線施加高電壓的編程電壓Vpgm（例如15 V～20 V），對非選擇的字元線施加編程通過電壓（例如10 V），對選擇閘極線SGD施加H準位的電壓，對選擇閘極線SGS施加L準位的電壓。在擦除動作中，對選擇區塊內的選擇字元線施加0 V，對選擇閘極線SGD/選擇閘極線SGS施加L準位的電壓。
驅動電路156還包括與字元線WL0～字元線WL31連接的短路電路156A以及放電電路156B。短路電路156A及放電電路156B是在低電力/高速編程模式下高速編程時的編程驗證時運行。在進行了編程之後、開始編程驗證之前，短路電路156A將選擇字元線及非選擇字元線從內部電壓產生電路180分離，使保持了編程電壓的選擇字元線與保持了編程通過電壓的非選擇字元線相互電短路，使選擇字元線及非選擇字元線共用電壓。
放電電路156B藉由將由短路電路156A短路的一個或多個非選擇字元線電連接於某電位的放電節點（例如，3.3 V的外部電源電壓ExVDD），而使選擇字元線及非選擇字元線的電荷放電至放電節點。由此，在選擇字元線及非選擇字元線上保持一定電壓。一定電壓是藉由基於放電電路156B的放電時間或放電的字元線的數量來調整。其後，選擇字元線、非選擇字元線連接於內部電壓產生電路180，選擇字元線由驗證讀出電壓驅動，非選擇字元線由讀出通過電壓驅動。短路電路156A及放電電路156B能夠在驗證讀出時再利用在編程時供給至選擇字元線及非選擇字元線的電力，從而實現編程動作時的省電化。短路電路156A及放電電路156B的動作的詳細情況將後述。
控制器140包括包含唯讀記憶體（Read Only Memory，ROM）/隨機存取記憶體（Random Access Memory，RAM）的微控制器或者狀態機，並對讀出動作、編程動作、擦除動作等進行控制。在一實施例中，編程動作具有通常編程模式與低電力/高速編程模式。控制器140在允許相對較大的電力消耗的期間執行通常編程模式，在抑制電力消耗的期間執行低電力/高速編程模式。
接著，對本實施例的NAND型快閃記憶體100的編程動作進行說明。控制器140基於從外部輸入的指令或控制信號，選擇低電力/高速編程模式或標準編程模式，執行所選擇的模式的編程。例如，搭載NAND型快閃記憶體的IoT設備監視所安裝的電池餘量，或者監視IoT設備的運轉狀態，或者監視太陽能發電的發電狀況，並基於這些監視結果向控制器140供給指令或控制信號。
在另一實施例中，控制器140可自主地判定電力狀況，選擇低電力/高速編程模式或通常編程模式。例如，控制器140包括計量時間的計時器，並基於其計量結果選擇低電力/高速編程模式或通常編程模式。
接著，對本實施例的低電力/高速編程模式進行說明。參照圖3，低電力/高速編程模式包括區塊管理S10、高速編程S20、回拷S30的功能。
圖4是區塊管理（S10）的動作流程。控制器140在從外部輸入編程指令時、或者在任意的時機實施區塊管理。首先，控制器140根據編程指令決定應最終儲存資料的回拷用區塊（S100）。回拷用區塊是用於最終儲存藉由高速編程暫時寫入的資料的區塊，所述區塊是已擦除的區塊。
控制器140還決定兩個高速編程用區塊（S110）。高速編程用區塊是用於藉由高速編程臨時儲存資料的區塊，所述區塊是已擦除的區塊。當在高速編程用區塊的選擇頁編程資料時，控制器140進而保持所輸入的位址與高速編程用區塊的位址的關係。
進而，區塊管理進行用於決定回拷用區塊或高速編程用區塊已使用區塊的垃圾收集（garbage collection）或用於將區塊的改寫次數平均化的損耗平衡（wear leveling）（S120）。
圖5示出回拷用區塊與高速編程用區塊的分配例。此處，設為區塊BLK10、區塊BLK11已使用，區塊BLK12～區塊BLK17未使用（已擦除），從位址新的區塊起依次使用。在此情況下，控制器140分配區塊BLK12作為回拷用區塊，分配兩個區塊BLK13、BLK14作為高速編程用區塊。回拷用區塊及高速編程用區塊未必被分配如圖5所示那樣的連續的區塊，例如可依照損耗平衡而被分配不連續的區塊。
接著，對高速編程（S20）進行說明。參照圖6，當從外部輸入編程指令、位址、資料時，控制器140響應於此，在頁緩衝器/感測電路160設定應編程的一頁的資料（S200）。
接著，控制器140經由位元線選擇電路190選擇頁緩衝器/感測電路160的偶數位元線，經由字元線選擇/驅動電路150選擇高速編程用區塊的偶數號的字元線（以下，稱為偶數頁），在所選擇的偶數頁高速編程1/2頁的偶數位元的資料（S210）。接著，經由位元線選擇電路190選擇頁緩衝器/感測電路160的奇數位元線，經由字元線選擇/驅動電路150選擇高速編程用區塊的奇數號的字元線（以下，稱為奇數頁），在所選擇的奇數頁高速編程1/2頁的奇數位元的資料（S220）。此處，示出了最初在偶數頁進行編程、接著在奇數頁進行編程的例子，也可最初在奇數頁進行編程、接著在偶數頁進行編程。
此處，所謂高速編程，是指編程時間比通常編程短且編程所需的電力小的編程。在一實施例中，高速編程被設定得編程脈衝的波高值（編程電壓）比通常編程低，編程脈衝寬度（編程時間）比通常編程長，藉由這些設定，與通常編程相比，可保證基於ISPP的編程脈衝的施加次數變少。例如，基於ISPP的編程電壓比通常編程小0.5 V，編程脈衝寬度被設定為通常編程的2倍。編程脈衝寬度與編程電壓被調整為例如在施加了兩次基於ISPP的編程脈衝時所有儲存單元的編程驗證均合格。
另外，在高速編程中，藉由在偶數頁的偶數位元線編程1/2頁的資料，在奇數頁的奇數位元線編程1/2頁的資料，並抑制位元線間的耦合，而充分確保經高速編程的儲存單元的讀出裕度。由此，經高速編程的儲存單元可保證一定時間（例如，24小時）的資料保持（data retention）。
圖7示出高速編程的例子。為了便於說明，假定一個區塊包括8個頁（P0～P7）。當從外部輸入編程指令、位址、資料時，回應於此，在頁緩衝器/感測電路160設定一頁的應編程的資料。繼而，選擇頁緩衝器/感測電路160的偶數位元，所選擇的1/2頁的資料被高速編程至區塊BLK13的偶數頁P0，繼而，選擇頁緩衝器/感測電路160的奇數位元，所選擇的1/2頁的資料被高速編程至區塊BLK13的奇數頁P1。
當從外部輸入下一個編程指令時，控制器140在區塊BLK13的偶數頁P2高速編程1/2頁的偶數位元的資料，繼而在區塊BLK13的奇數頁P3高速編程1/2頁的奇數位元的資料。控制器140當在高速編程中使用區塊BLK13的所有頁後，接著在區塊BLK14的頁進行高速編程。
圖7示出了在區塊BLK13、區塊BLK14的所有頁P0～頁P7進行了高速編程的例子。在區塊BLK13、區塊BLK14中交替地編程偶數位元與奇數位元的資料，在區塊中編程棋盤圖案（包括方格花紋或者格子花紋）。在棋盤圖案中，與經編程的儲存單元鄰接的儲存單元未被編程，因此可抑制儲存單元間的耦合。此外，控制器140保持從外部輸入的位址與進行了高速編程的區塊BLK13的頁位址的關係。所述關係在後述的回拷中利用。
在所述棋盤圖案的高速編程中，示出了從位址新的頁起依次（P0（偶數）、P1（奇數）、P2（偶數）、P3（奇數）的順序）進行編程的例子，但這是一例，也可為其他順序。例如，也可以頁P0（偶數）、頁P3（奇數）、頁P4（偶數）、頁P7（奇數）···進行編程，接著以頁P1（奇數）、頁P2（偶數）、頁P5（奇數）、頁P6（偶數）···進行編程。
圖8是高速編程動作時的各部的電壓波形的圖。VWW是由內部電壓產生電路180生成的編程電壓，WL-SL是選擇字元線，WL-inh1、WL-inh2是非選擇字元線。例如，在圖7的區塊BLK13中，在對偶數頁P0進行編程的情況下，選擇字元線WL-SL對應於頁P0，非選擇字元線WL-inh1、非選擇字元線WL-inh2對應於頁P1～頁P7。非選擇字元線WL-inh2是在編程驗證之前與具有某正電位的放電節點電耦合的一個或多個非選擇字元線，其餘的非選擇字元線是非選擇字元線WL-inh1。
在時刻t1-時刻t2，對選擇字元線WL-SL施加由內部電壓產生電路180生成的編程電壓Vpgm1，對非選擇字元線WL-inh1、非選擇字元線WL-inh2施加編程通過電壓Vpass（例如，10 V）。
在時刻t2，編程電壓Vpgm1下降。與此同時，將所有的字元線從內部電壓產生電路180分離，成為浮動狀態。即，在選擇字元線WL-SL上保持編程電壓Vpgm1，在非選擇字元線WL-inh1、非選擇字元線WL-inh2上保持通過電壓Vpass。
在時刻t2-時刻t3，短路電路156A使所有字元線，即選擇字元線WL-SL、非選擇字元線WL-inh1、WL-inh2短路。由此，編程電壓Vpgm1及通過電壓Vpass被所有的字元線共用。例如，若在選擇字元線WL-SL保持18 V作為編程電壓Vpgm1，在其餘的7個非選擇字元線WL-inh1、WL-inh2保持10 V作為通過電壓Vpass，則在將所有字元線短路時，在各字元線上保持大致11 V（（70 V+18 V）/8）的電壓。
在時刻t4-時刻t5，放電電路156B將非選擇字元線WL-inh2電連接於具有某正電位的放電節點，使所有字元線所保持的電荷的一部分放電至放電節點。放電節點是比經短路的共用電壓低的電位，例如是外部電源電壓ExVDD（例如3.3 V）。藉由適當選擇向放電節點的放電時間（t4-t5）、放電電阻（非選擇字元線WL-inh2的數量），放電後的所有字元線的電壓被調整為所期望的大小。例如，放電後的所有字元線被調整為與驗證讀出的讀出通過電壓Vpass（4.5 V）同等的電壓。
在時刻t6-時刻t7，對非選擇字元線WL-inh1、非選擇字元線WL-inh2施加由內部電壓產生電路180生成的讀出通過電壓，對選擇字元線WL-SL施加讀出電壓，進行編程驗證。在非選擇字元線WL-inh1、非選擇字元線WL-inh2上保持有放電後的電壓，因此可減輕來自內部電壓產生電路180的電壓供給。
在時刻t8-時刻t9，為了對驗證為不合格的儲存單元進行編程，對選擇字元線WL-SL施加高一個階躍電壓的編程電壓Vpgm2，對非選擇字元線WL-inh1、非選擇字元線WL-inh2施加編程通過電壓Vpass。高速編程藉由施加兩次編程脈衝而結束。
在如此進行編程驗證之前，將編程時使用的編程電壓Vpgm/通過電壓Vpass用於編程驗證，因此可減輕驗證時的電力消耗。
接著，參照圖9的流程對圖3的回拷（S30）的詳細情況進行說明。在實施了高速編程的情況下（S300），控制器140監視經高速編程的儲存單元的保持保證期間的結束（步驟S310）。保持保證期間的結束的監視方法並無特別限定，例如，控制器140可藉由來自外部的主機電腦的指令或控制信號來知曉保持保證期間結束的時機。或者，控制器140自身也可從管理時間的計時器等知曉保持保證期間結束的時機。
在保持保證期間結束之前，控制器140讀出寫入至高速編程用區塊的頁的資料，並將所讀出的資料編程至回拷用區塊BLK12的頁（S320）。此時的編程是通常的頁編程，編程電壓比高速編程時高一些，進而基於ISPP的編程脈衝的施加次數不限制於兩次。
在優選的實施例中，控制器140在電力使用不受限制的期間（例如向IoT設備供給相對較大的電力的期間、解除了省電模式的期間、或者空閒期間）進行回拷。控制器140可回應於來自外部的指令或控制信號進行回拷，控制器140也可利用計時器等管理回拷的時機。
回拷可在如圖7所示那樣使用了兩個高速編程用區塊BLK13、BLK14的所有頁之後實施，除此以外也可在使用了區塊BLK13、區塊BLK14的一部分頁之後實施。
圖10示出了在圖7所示的區塊BLK13、區塊BLK14的所有頁進行編程之後實施了回拷的例子。此處，假定高速編程從頁P0向頁P7依次進行。
控制器140讀出區塊BLK13的偶數頁P0的資料，將所讀出的資料設定於頁緩衝器/感測電路160的偶數位元，接著讀出區塊BLK13的奇數頁P1的資料，將所讀出的資料設定於頁緩衝器/感測電路160的奇數位元，接著，將設定於頁緩衝器/感測電路160的一頁的資料編程至區塊BLK12的頁P0。
控制器140識別在高速編程用區塊是否存在未被回拷的頁（S330），在存在的情況下，讀出區塊BLK13的偶數頁P2的資料，將所讀出的資料設定於頁緩衝器/感測電路160的偶數頁，接著讀出區塊BLK13的奇數頁P3的資料，將所讀出的資料設定於頁緩衝器/感測電路160的奇數位元，接著將設定於頁緩衝器/感測電路160的一頁的資料編程至區塊BLK12的頁P1。以後，以同樣的方式進行區塊BLK14的頁P7為止的回拷，最終，將兩個區塊BLK13、BLK14的各頁的資料儲存在區塊BLK12。控制器140保持從外部輸入的位址與區塊BLK12的位址的關係。
當回拷結束時（S330），控制器140擦除高速編程用區塊（S340），為下一次的高速編程做準備。圖3所示的區塊管理S10當回拷結束時，如圖11所示，將區塊BLK13分配給回拷用區塊，並將區塊BLK14、區塊BLK15分配給高速編程用區塊。在優選的實施例中，當在對高速編程用區塊BLK14進行高速編程時，控制器140將資料編程至上一次的高速編程中未使用的儲存單元。即，在區塊BLK14的偶數頁P0、偶數頁P2、偶數頁P4、偶數頁P6的奇數位進行高速編程。
當區塊BLK14、區塊BLK15的高速編程結束時，進行區塊BLK14、區塊BLK15的回拷，擦除區塊BLK14、區塊BLK15。區塊BLK14被分配給下一個回拷用區塊，區塊BLK15、區塊BLK16被分配給高速編程用區塊。在對區塊BLK15進行高速編程時，在上一次的高速編程中未使用的偶數頁P0、偶數頁P2、偶數頁P4、偶數頁P6的偶數位與奇數頁P1、奇數頁P3、奇數頁P5、奇數頁P7的奇數位被選擇為應編程的儲存單元。
藉由此種高速編程，使對區塊內的儲存單元的編程頻度或由編程引起的應力均勻化，提高高速編程的可靠性，確保儲存單元的充分的讀出裕度。
根據本實施例，在NAND型快閃記憶體設置低電力/高速編程模式，以降低編程動作時的消耗電力，因此即便IoT等電子設備為省電模式中，也可與此相應地進行省電的編程。另外，在允許相對較大的電力消耗的期間，利用通常的編程回拷以低電力/高速編程進行了編程的資料，由此可根據IoT等電子設備的電力狀況進行編程。
在所述實施例中，示出了將區塊位址連續的區塊分配給回拷用區塊、高速編程用區塊的例子，但這是一例，回拷用區塊、高速編程用區塊未必需要位址連續，也可分配任意的位址的區塊。
另外，在所述實施例中，如圖7所示，在區塊BLK13、區塊BLK14的偶數頁P0、偶數頁P2、偶數頁P4、偶數頁P6的偶數位進行了高速編程，在奇數頁P1、奇數頁P3、奇數頁P5、奇數頁P7的奇數位進行了高速編程，但不限於此，也可在區塊BLK13、區塊BLK14的偶數頁P0、偶數頁P2、偶數頁P4、偶數頁P6的奇數位進行高速編程，在奇數頁P1、奇數頁P3、奇數頁P5、奇數頁P7的偶數位進行高速編程。
進而，在所述實施例中，如圖7所示，示出了在區塊BLK13的偶數頁與奇數頁進行高速編程，使用了區塊BLK13的所有頁之後，在區塊BLK14的偶數頁與奇數頁進行高速編程的例子，但不限於此，也可在區塊BLK13的偶數頁或奇數頁高速編程1/2頁的資料，且在區塊BLK14的奇數頁或偶數頁高速編程1/2頁的資料。在此情況下，回拷是從區塊BLK13的偶數頁或奇數頁與區塊BLK14的奇數頁或偶數頁讀出資料，將所讀出的一頁的資料編程至回拷用區塊的所選擇的頁。
進而，在所述實施例中，示出了對高速編程用區塊分配兩個區塊的例子，但不限於此，高速編程用區塊可為一個，也可為三個以上。儲存在一個或多個高速編程用區塊的資料在解除了省電模式的空閒期間、或者被供給了相對較大的電力的期間被回拷至回拷用區塊。另外，在所述實施例中，示出了對回拷用區塊分配一個區塊的例子，但不限於此，也可對回拷用區塊分配多個區塊。在此情況下，從高速編程用區塊讀出的資料被編程至所選擇的回拷用區塊。
對本發明的優選的實施方式進行了詳述，但本發明並不限定於特定的實施方式，能夠在申請權利範圍中記載的發明的主旨的範圍內進行各種變形及變更。
100:快閃記憶體 110:儲存單元陣列 120:輸入/輸出緩衝器 130:位址暫存器 140:控制器 150:字元線選擇/驅動電路 152:區塊選擇電路 154:區塊選擇電晶體 156:驅動電路 156A:短路電路 156B:放電電路 160:頁緩衝器/感測電路 170:行選擇電路 180:內部電壓產生電路 190:位元線選擇電路 Ax:列位址資訊 Ay:行位址資訊 BL0、BL1～BLn-2、BLn-1:位元線 BLe:偶數位元線/位元線 BLK0、BLK1～BLKm-1:區塊 BLK12:回拷用區塊/區塊 BLK13、BLK14:高速編程用區塊/區塊 BLo:奇數位元線/位元線 BSEL:區塊選擇信號 ExVDD:外部電源電壓 MC0、MC1～MC30、MC31:儲存單元 NU:NAND串 P0、P2、P4、P6:頁/偶數頁 P1、P3、P5、P7:頁/奇數頁 S10:區塊管理/步驟 S20:高速編程/步驟 S30:回拷/步驟 S100、S110、S120、S200、S210、S220、S300、S310、S320、S330、S340:步驟 SGD、SGS:選擇閘極線 SL:源極線 TR1:位元線側選擇電晶體 TR2:源極線側選擇電晶體 t1、t2、t3、t4、t5、t6、t7、t8、t9:時刻 Vers:擦除電壓 Vpass:通過電壓 Vpgm、Vpgm1、Vpgm2、VWW:編程電壓 Vpgm0:編程脈衝 Vread:讀出電壓 WL0、WL1～WL30、WL31:字元線 WL-SL:選擇字元線 WL-inh1、WL-inh2:非選擇字元線
圖1是本發明實施例的NAND型快閃記憶體的結構的方塊圖。 圖2是本發明實施例的儲存單元陣列及字元線選擇/驅動電路的結構的圖。 圖3是本發明實施例的低電力/高速編程模式的功能的圖。 圖4是說明低電力/高速編程模式的區塊管理的動作的圖。 圖5是回拷用區塊與高速編程用區塊的分配例的圖。 圖6是說明低電力/高速編程模式的高速編程的動作的圖。 圖7是說明低電力/高速編程模式的高速編程的圖。 圖8是低電力/高速編程模式的高速編程動作時的電壓波形的圖。 圖9是說明低電力/高速編程模式的回拷的動作的圖。 圖10是說明低電力/高速編程模式的回拷的圖。 圖11是基於低電力/高速編程模式的區塊管理的新的回拷用區塊與高速編程用區塊的分配例的圖。
BLK10、BLK11、BLK12、BLK13、BLK14:高速編程用區塊/區塊
P0、P2、P4、P6:頁/偶數頁
P1、P3、P5、P7:頁/奇數頁

Claims (15)

  1. 一種編程方法，是反及型快閃記憶體的編程方法，包括： 將至少一個區塊分配給高速編程用區塊，並將至少一個區塊分配給用於最終儲存資料的儲存用區塊的步驟； 回應於從外部輸入的編程指令，在所述高速編程用區塊的所選擇的兩個頁分別高速編程1/2頁的資料的步驟；以及 讀出所述高速編程用區塊的所選擇的兩個頁的資料，將所讀出的資料通常編程至所述儲存用區塊的步驟。
  2. 如請求項1所述的編程方法，其中，所述高速編程的步驟與所述通常編程的步驟相比，編程脈衝的電壓低，且由驗證不合格引起的編程脈衝的施加次數少。
  3. 如請求項1或2所述的編程方法，其中，所述高速編程的步驟包括：在進行編程驗證時，使保持編程電壓的選擇字元線及保持編程通過電壓的非選擇字元線短路，使短路的字元線共用一定電位之後，對所述選擇字元線施加驗證讀出電壓，對所述非選擇字元線施加讀出通過電壓。
  4. 如請求項3所述的編程方法，其中，所述高速編程的步驟還包括對短路的字元線的一個或多個字元線進行放電的步驟，藉由所述放電步驟而生成所述一定電位。
  5. 如請求項1或2所述的編程方法，其中，所述高速編程的步驟是在電力消耗受到限制的期間或省電模式時實施，所述通常編程的步驟是在電力消耗不受限制的期間或解除了省電模式的期間實施。
  6. 如請求項1或2述的編程方法，其中，所述高速編程的步驟在所述高速編程用區塊的偶數頁與奇數頁分別編程1/2頁的資料。
  7. 如請求項1或2所述的編程方法，其中，所述高速編程的步驟將所述高速編程用區塊編程為棋盤圖案。
  8. 如請求項7所述的編程方法，其中，所述棋盤圖案是藉由偶數頁的偶數位或奇數位、與奇數頁的奇數位或偶數位的編程而生成。
  9. 如請求項6所述的編程方法，其中，所述高速編程的步驟包括以所述高速編程用區塊的頁P0、頁P3、頁P4、頁P7、···的順序進行編程的迴圈與以頁P1、頁P2、頁P5、頁P6、···的順序進行編程的迴圈。
  10. 如請求項1或2所述的編程方法，其中，所述編程方法包括擦除所述高速編程用區塊的步驟， 在將經擦除的區塊再次分配給高速編程用區塊的情況下，所述高速編程的步驟在與上一次的高速編程中使用的儲存單元不同的儲存單元進行編程。
  11. 一種半導體裝置，包括： 反及型儲存單元陣列；以及 編程部件，在所述儲存單元陣列的選擇頁進行編程， 所述編程部件包括通常編程模式與高速編程模式， 所述高速編程模式包括： 將至少一個區塊分配給高速編程用區塊，並將至少一個區塊分配給用於最終儲存資料的儲存用區塊； 回應於從外部輸入的編程指令，在所述高速編程用區塊的所選擇的兩個頁分別高速編程1/2頁的資料；以及 讀出所述高速編程用區塊的所選擇的兩個頁的資料，將所讀出的資料通常編程至所述儲存用區塊。
  12. 如請求項11所述的半導體裝置，其中，所述高速編程模式與所述通常編程模式相比，編程脈衝的電壓低，且由驗證不合格引起的編程脈衝的施加次數少。
  13. 如請求項11或12所述的半導體裝置，其中，所述高速編程模式包括：在進行編程驗證時，使保持編程電壓的選擇字元線及保持編程通過電壓的非選擇字元線短路，使短路的字元線共用一定電位之後，對選擇字元線施加驗證讀出電壓，對非選擇字元線施加讀出通過電壓。
  14. 如請求項13所述的半導體裝置，其中，所述高速編程模式還對短路的字元線的一個或多個字元線進行放電，藉由所述放電而生成所述一定電位。
  15. 如請求項11所述的半導體裝置，其中，所述高速編程模式是在電力消耗受到限制的期間或省電模式時實施，所述通常編程模式是在電力消耗不受限制的期間或解除了省電模式的期間實施。
TW111133431A 2022-02-08 2022-09-02 半導體裝置及編程方法 TWI831357B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-017687 2022-02-08
JP2022017687A JP7220317B1 (ja) 2022-02-08 2022-02-08 半導体装置およびプログラム方法

Publications (2)

Publication Number Publication Date
TW202333161A TW202333161A (zh) 2023-08-16
TWI831357B true TWI831357B (zh) 2024-02-01

Family

ID=85173891

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111133431A TWI831357B (zh) 2022-02-08 2022-09-02 半導體裝置及編程方法

Country Status (5)

Country Link
US (1) US20230253051A1 (zh)
JP (1) JP7220317B1 (zh)
KR (1) KR20230120082A (zh)
CN (1) CN116612798A (zh)
TW (1) TWI831357B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760574B2 (en) * 2005-02-25 2010-07-20 Kingston Technology Corporation Flash memory controller utilizing multiple voltages and a method of use
US20110170346A1 (en) * 2009-10-05 2011-07-14 Panasonic Corporation Non-volatile semiconductor memory device, signal processing system, method for controlling signal processing system, and method for reprogramming non-volatile semiconductor memory device
US9019764B2 (en) * 2011-11-18 2015-04-28 Aplus Flash Technology, Inc. Low-voltage page buffer to be used in NVM design
US9613704B2 (en) * 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
JP2020071843A (ja) * 2018-11-02 2020-05-07 キオクシア株式会社 メモリシステム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003085511A (ja) * 2001-09-14 2003-03-20 Dainippon Printing Co Ltd Ｉｃカード及びｉｃカードへのデータ書き込み方法
KR20130060791A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760574B2 (en) * 2005-02-25 2010-07-20 Kingston Technology Corporation Flash memory controller utilizing multiple voltages and a method of use
US20110170346A1 (en) * 2009-10-05 2011-07-14 Panasonic Corporation Non-volatile semiconductor memory device, signal processing system, method for controlling signal processing system, and method for reprogramming non-volatile semiconductor memory device
US9019764B2 (en) * 2011-11-18 2015-04-28 Aplus Flash Technology, Inc. Low-voltage page buffer to be used in NVM design
US9613704B2 (en) * 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
JP2020071843A (ja) * 2018-11-02 2020-05-07 キオクシア株式会社 メモリシステム

Also Published As

Publication number Publication date
CN116612798A (zh) 2023-08-18
US20230253051A1 (en) 2023-08-10
JP7220317B1 (ja) 2023-02-09
KR20230120082A (ko) 2023-08-16
JP2023115463A (ja) 2023-08-21
TW202333161A (zh) 2023-08-16

Similar Documents

Publication Publication Date Title
CN102598142B (zh) 存储器装置中的数据线管理
KR101460826B1 (ko) 플래시 메모리용 부분 블록 소거 구조
US9390800B2 (en) Semiconductor memory and semiconductor memory control method
JP4660520B2 (ja) 不揮発性半導体記憶装置およびその駆動方法
JP4510072B2 (ja) 不揮発性半導体記憶装置とその書き込み方法
JP2008123330A (ja) 不揮発性半導体記憶装置
US8520435B2 (en) Nonvolatile memory device and method of operating the same
US7907446B2 (en) Nonvolatile semiconductor memory device and method of driving the same
JP2003217288A (ja) リードディスターブを緩和したフラッシュメモリ
JP2013143155A (ja) 不揮発性半導体記憶装置とその書き込み方法
KR20130127207A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
JP2019057346A (ja) メモリシステム
JP2006031871A (ja) 半導体記憶装置
US20120008412A1 (en) Nonvolatile memory device and method of erasing the same
TW202022874A (zh) 用於程式化記憶體系統的方法
KR102416047B1 (ko) 더미 셀의 제어 방법 및 반도체 장치
US20100232226A1 (en) Solid state storage system for uniformly using memory area and method controlling the same
JP2009048750A (ja) 不揮発性半導体記憶装置
JP6293692B2 (ja) メモリシステム
JP5784788B2 (ja) 不揮発性半導体記憶装置とその書き込み方法
JP2007179669A (ja) メモリシステム
US8953371B2 (en) Semiconductor storage device
TWI831357B (zh) 半導體裝置及編程方法
JP2006331476A (ja) 不揮発性半導体記憶装置
JP2012198949A (ja) 半導体記憶装置