TWI824600B - 半導體裝置與其製作方法 - Google Patents

半導體裝置與其製作方法 Download PDF

Info

Publication number
TWI824600B
TWI824600B TW111125123A TW111125123A TWI824600B TW I824600 B TWI824600 B TW I824600B TW 111125123 A TW111125123 A TW 111125123A TW 111125123 A TW111125123 A TW 111125123A TW I824600 B TWI824600 B TW I824600B
Authority
TW
Taiwan
Prior art keywords
inner spacer
dished
layers
source
recess
Prior art date
Application number
TW111125123A
Other languages
English (en)
Other versions
TW202305884A (zh
Inventor
范瑋寒
林家彬
李威養
邱子華
鄭寬豪
林柏劭
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202305884A publication Critical patent/TW202305884A/zh
Application granted granted Critical
Publication of TWI824600B publication Critical patent/TWI824600B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

半導體裝置的製作方法包括提供鰭狀物，其包括磊晶層的堆疊，且磊晶層包括交錯的半導體通道層與虛置層。進行源極/汲極蝕刻製程以移除源極/汲極區中的磊晶層的堆疊的多個部分，以形成溝槽而露出磊晶層的堆疊的橫向表面。進行使虛置層凹陷的製程，以橫向蝕刻虛置層而沿著溝槽的側壁形成凹陷。沿著溝槽的側壁沉積內側間隔物材料，並沉積內側間隔物材料於凹陷中。進行內側間隔物回蝕刻製程，自溝槽的側壁移除內側間隔物材料，並自凹陷中移除內側間隔物材料的一部分，以形成多個內側間隔物，其具有沿著內側間隔物的橫向表面的碟化區。

Description

半導體裝置與其製作方法
本發明實施例一般關於半導體裝置，更特別關於內側間隔物的碟化區。
電子產業對更小、更快、且可同時支援大量複雜功能的電子裝置的需求持續增加。綜上所述，半導體產業的持續趨勢為製造低成本、高效能、與低能耗的積體電路。達成這些目標的主要方法為縮小半導體積體電路尺寸(如最小結構尺寸)，進而改善產能並降低相關成本。然而尺寸縮小亦增加半導體製造製程的複雜度。因此為了實現半導體積體電路與裝置的持續進展，半導體製造製程與技術亦需類似進展。
近來已導入多閘極裝置，其可增加閘極-通道耦合以改善閘極控制、減少關閉狀態電流、並減少短通道效應。導入的多閘極裝置之一為鰭狀場效電晶體。鰭狀場效電晶體的名稱來自於由基板形成自基板延伸的鰭狀結構，其可用於形成場效電晶體通道。為了解決鰭狀場效電晶體相關的效能挑戰所導入的另一多閘極裝置，為全繞式閘極電晶體。全繞式閘極電晶體的名稱來自於閘極結構完全延伸於通道區周圍，可比鰭狀場效電晶體提供更佳的靜電控制。鰭狀場效電晶體與全繞式閘極電晶體可與現有的互補式金氧半製程相容，且其三維結構可在大幅縮小尺寸時維持閘極控制並緩解短通道效應。
一般而言，在鰭狀場效電晶體不再符合效能需求時，可實施全繞式閘極電晶體。然而製作全繞式閘極電漿體將導入新的挑戰至半導體製造製程中，並造成相關的裝置可信度疑慮。因此現有技術仍未證實可符合所有方面的需求。
本發明一實施例說明半導體裝置的製作方法，包括提供鰭狀物，其包括多個磊晶層的堆疊，且磊晶層包括交錯的多個半導體通道層與多個虛置層。在一些實施例中，方法更包括進行源極/汲極蝕刻製程以移除多個源極/汲極區中的磊晶層的堆疊的多個部分，以形成溝槽而露出半導體通道層與虛置層的橫向表面。在一些例子中，方法更包括進行使虛置層凹陷的製程，以橫向蝕刻虛置層而沿著溝槽的側壁形成多個凹陷。在多種實施例中，方法更包括沿著溝槽的側壁沉積內側間隔物材料，並沉積內側間隔物材料於凹陷中。在一些實施例中，方法更包括進行內側間隔物回蝕刻製程，自溝槽的側壁移除該內側間隔物材料，並自凹陷中移除內側間隔物材料的一部分，以形成多個內側間隔物，且內側間隔物具有沿著內側間隔物的橫向表面的第一碟化區。
在另一實施例中，半導體裝置的製作方法包括形成第一鰭狀物，其包括第一磊晶層堆疊，並形成第二鰭狀物，其包括第二磊晶層堆疊。在一些實施例中，第一磊晶層堆疊與第二磊晶層堆疊各自包括交錯的多個半導體通道層與多個虛置層。在一些例子中，第一鰭狀物與第二鰭狀物隔有溝槽，其露出沿著溝槽的第一側壁的第一磊晶層堆疊的第一橫向表面，並露出沿著溝槽的第二側壁的第二磊晶層堆疊的第二橫向表面，且溝槽的第一側壁與第二側壁相對。在一些實施例中，方法更包括橫向蝕刻第一磊晶層堆疊與第二磊晶層堆疊中各自的虛置層，以形成沿著溝槽的第一側壁的第一凹陷，並形成沿著溝槽的第二側壁的第二凹陷。在一些例子中，第二凹陷與第一凹陷齊平。在多種實施例中，方法更包括沿著溝槽的第一側壁與第二側壁順應性沉積內側間隔物材料，並順應性沉積內側間隔物材料於第一凹陷與第二凹陷中。在一些實施例中，方法更包括進行內側間隔物修整製程，自溝槽的第一側壁與第二側壁以及第一凹陷與第二凹陷的至少部分移除內側間隔物材料，以形成第一碟化內側間隔物於第一凹陷中，並形成第二碟化內側間隔物於第二凹陷中。
在又一實施例中，半導體裝置包括鰭狀物自基板延伸。在多種例子中，鰭狀物包括多個半導體通道層。在一些實施例中，半導體裝置更包括多個內側間隔物，位於相鄰的半導體通道層之間以及通道區的側部上。在多種例子中，內側間隔物包括碟化區面對源極/汲極區。在一些實施例中，半導體裝置更包括源極/汲極結構，位於源極/汲極區中並接觸內側間隔物的碟形區與半導體通道層的末端部分。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
此外，在後續內容中，給定層或其他結構的尺寸(如厚度、寬度、長度、或類似尺寸)有時可以採用「實質上相同」、「相同」、或「大約」等用語說明，此類用語可理解成列舉值的 +/- 10% 內或在比較值之間。舉例來說，若將尺寸 A 描述為「實質上等於」尺寸B，則應理解尺寸A為尺寸B的+/-10%內。在另一例中，若層狀物的厚度為大約100 nm，則應理解層狀物的厚度可介於90 nm至110 nm之間。
值得注意的是本發明實施例的形式為多閘極電晶體。多閘極電晶體的閘極結構形成於通道區的至少兩側上。這些多閘極裝置可包括p型電晶體或n型電晶體。此處所述的具體例子可為鰭狀場效電晶體，其名稱來自於鰭狀結構。此處所述的實施例的多閘極電晶體種類之一為全繞式閘極電晶體。全繞式閘極電晶體包括閘極結構或其部分形成於通道區的四側上(比如圍繞通道區的一部分)的任何裝置。此處所示的裝置亦具有通道區位於半導體通道層中。在多種實施例中，半導體通道層可包括奈米片通道、奈米線通道、棒狀通道、及/或其他合適的通道設置。此處所述的實施例中的裝置，可具有一或多個通道區(如半導體通道層)，其與單一的連續閘極結構相關。然而本技術領域中具有通常知識者應理解此教示可用於單一通道(如單一半導體通道層)或多個通道。本技術領域中具有通常知識者應理解，半導體裝置的其他例子亦可得利於本發明實施例。
對全繞式閘極電晶體而言，內側間隔物形成於相鄰的半導體通道層的橫向末端之間，以及形成於相鄰的半導體通道層之間的通道區中的閘極結構與源極/汲極結構之間。一般而言，內側間隔物的側壁輪廓對裝置與良率效能而言是關鍵。在例示性的全繞式閘極電晶體製程流程中，可形成鰭狀物(其包括磊晶堆疊層如交錯的半導體通道層與虛置層)，並形成一或多個虛置閘極堆疊於磊晶堆疊層上。進行源極/汲極蝕刻製程，可移除裝置的源極/汲極區(與虛置閘極堆疊相鄰)中的磊晶堆疊層的部分以形成溝槽。源極/汲極蝕刻製程可露出磊晶堆疊層的側壁表面，包括半導體通道層與虛置層的側壁表面。使虛置片狀物凹陷的製程可橫向蝕刻虛置層，以沿著之前形成的溝槽的側壁形成凹陷。接著可形成內側間隔物於沿著溝槽側壁的凹陷中。在至少一些習知的實施方式中，形成內側間隔物的步驟可包括沿著溝槽側壁沉積內側間隔物材料，並沉積內側間隔物材料於凹陷中。沉積的內側間隔物材料可具有厚度Tdep。接著回蝕刻(修整)沉積的內側間隔物材料，可自溝槽的側壁表面移除內側間隔物材料並保留內側間隔物材料於凹陷中以形成內側間隔物，其實質上填入沿著溝槽側壁的凹陷。之後可形成源極/汲極結構於溝槽中，以接觸全繞式閘極電晶體的相鄰的內側間隔物與半導體通道層。
對p型電晶體而言，一些實施方式中的半導體通道層可包括矽，且源極/汲極結構可包括矽鍺。由於矽與矽鍺之間的晶格不匹配，矽鍺源極/汲極結構可誘發應力於矽通道層中。誘發的應力可增進通道遷移率，造成裝置電流與裝置效能改善。然而誘發於通道層中的應力可能受限於形成源極/汲極結構於其中的溝槽尺寸。換言之，源極/汲極結構的可行體積，可能限制源極/汲極結構誘發至半導體通道層上的應力量。
與現有技術相較，本發明實施例可提供優點，但應理解其他實施例可提供不同優點，此處不必說明所有優點，且所有實施例不必具有特定優點。舉例來說，此處所述的實施例包括的方法與結構可增加源極/汲極結構的體積，以增加半導體通道層中誘發的應力，進而增進裝置效能。與至少一些現有的實施方式相比，一些實施例在沿著溝槽側壁沉積內側間隔物材料並沉積內側間隔物材料於凹陷中之後，可進行內側間隔物回蝕刻(修整製程)以自溝槽的側壁表面移除內側間隔物材料，亦自凹陷中移除內側間隔物材料的部分，以形成沿著內側間隔物的橫向表面的碟化區(比如面對溝槽)，進而增加後續形成於溝槽中的源極/汲極結構的體積。後續形成的源極/汲極結構將形成於溝槽中與沿著內側間隔物的橫向表面的碟化區中，可有效提供較大的體積以用於源極/汲極結構。這可增進半導體通道層中的應力並改善裝置效能。在一些實施例中，內側間隔物回蝕刻(修整)製程可採用濕蝕刻、乾蝕刻、或上述之組合。在一些例子中，內側間隔物回蝕刻(修整)製程可包括高溫硫酸與過氧化氫的混合物與稀釋氫氟酸的循環、臭氧與稀釋氫氟酸的循環、或上述之組合。應理解內側間隔物修整製程所用的參數僅為例示性，且可在未偏離本發明實施例的範疇下採用其他參數。本技術領域中具有通常知識者在本發明實施例的教示下，應可輕易理解其他實施例與優點。
為了說明下述內容，圖1提供多閘極裝置100的簡化上視圖。在多種實施例中，多閘極裝置100可包括鰭狀場效電晶體裝置、全繞式閘極電晶體、或其他種類的多閘極裝置。多閘極裝置100可包括自基板延伸的多個鰭狀物104、位於鰭狀物104之上與周圍的閘極結構108、與源極/汲極區105及107，其中源極/汲極區105及107形成於鰭狀物104之上、之中、及或周圍。當多閘極裝置100包括全繞式閘極電晶體時，多閘極裝置100的通道區可包括多個半導體通道層位於鰭狀物104之中、閘極結構108之下、且沿著實質上平行於圖1的剖面AA’的平面。在一些實施例中，亦可形成側壁間隔物於閘極結構108的側壁上。多閘極裝置100的多種其他結構將搭配圖2的方法詳述如下。
圖2係多種實施例中，製作含有多閘極裝置的半導體裝置300的方法200的圖式，且半導體裝置300具有碟化內側間隔物輪廓以增加磊晶源極/汲極結構所用的體積。下述方法200可製作全繞式閘極電晶體。然而應理解方法200在不偏離本發明實施例的範疇下，同樣可應用於其他種類的多閘極裝置，或多閘極裝置所實施的其他種類的裝置。在一些實施例中，方法200可用於製作多閘極裝置100，如圖1所示的上述內容。因此上述的一或多個實施例的多閘極裝置100亦可應用方法200。應理解方法200包括的步驟具有互補式金氧半技術製程流程的特徵，因此僅簡述於此。此外，在方法200之前、之後、及/或之中可進行額外步驟。
值得注意的是，在含有特定裝置型態(如p型裝置或n型裝置)的半導體裝置300的區域中進行方法200的特定實施例。然而若未說明進行方法200時的裝置所含的特定裝置型態，則方法200的步驟應假定為可在含有多種裝置型態的多個區域中進行(比如越過多種裝置型態的區域)。此外，至少一些實施例的碟化內側間隔物輪廓的優點(比如增加磊晶源極/汲極結構所用的體積)可用於p型裝置與n型裝置(比如施加通道應立至採用合適磊晶源極/汲極結構的p型裝置或n型裝置)。對p型裝置與n型裝置而言，一些例子的方法200所形成的裝置結構的物理特性實質上相同。此外，半導體裝置300可包括多種其他裝置與結構，比如其他種類的裝置如額外電晶體、雙極接面電晶體、電阻、電容器、電感、二極體、熔絲、及/或其他邏輯電路，但簡化圖式以利理解本發明實施例的發明概念。在一些實施例中，半導體裝置300可包括內連線的多個半導體裝置(如電晶體)。此外，值得注意的是方法200的製程步驟(包括參考圖式說明的任何內容)僅為例示性而非侷限本發明實施例至請求項未實際記載處。
方法200一開始的步驟202提供含有部分製作的裝置的基板。如圖3所示的一實施例中，步驟202提供部分製作的p型裝置300。圖3提供半導體裝置300沿著與圖1的剖面AA’平行的平面的剖視圖(比如沿著鰭狀物306的方向)。裝置300可形成於基板304上。在一些實施例中，基板304可為半導體基板如矽基板。基板304可包括多種層狀物，包括導電或絕緣層形成於半導體基板上。基板304可包括多種摻雜設置，端視本技術領域已知的設計需求而定。基板304亦可包括其他半導體如鍺、碳化矽、矽鍺、或鑽石。基板304可改為包括半導體化合物及/或半導體合金。此外，基板304可視情況包括磊晶層、可具有增加效能所用的應力、可包括絕緣層上矽結構、及/或具有其他合適的增進結構。
如圖3所示，裝置300包括的鰭狀物306具有基板部分304A (由基板304形成)，以及交錯的第一組成的磊晶層310與第二組成的磊晶層308。在一些例子中，可形成淺溝槽隔離結構以隔離鰭狀物306與相鄰的鰭狀物。在一實施例中，第一組成的磊晶層308包括矽鍺，而第二組成的磊晶層310包括矽。值得注意的是，雖然圖式中的磊晶層308及310在鰭狀物306中具有特定的堆疊順序，且磊晶層310為堆疊的最頂層，但其他設置亦屬可能。舉例來說，一些例子中的磊晶層308可改為磊晶層308及310的堆疊的最頂層。換言之，磊晶層308及310的成長順序(即堆疊順序)可改變或不同於圖式，其仍屬於本發明實施例的範疇。
在多種實施例中，磊晶層310 (包括第二組成)或其部分可形成裝置300的全繞式閘極電晶體的通道區。舉例來說，磊晶層310可視作形成全繞式閘極電晶體的通道區所用的半導體通道層。在多種實施例中，半導體通道層(如磊晶層310或其部分)可包括奈米片通道、奈米線通道、棒狀通道、及/或其他合適的通道設置。半導體通道層亦可用於形成全繞式閘極電晶體的源極/汲極結構的部分，如下所述。
值得注意的是雖然圖式中的鰭狀物306包括四個磊晶層308與四個磊晶層310，但其僅用於說明目的而非侷限本發明實施例至請求項未實際記載處。可以理解的是可形成任何數目的磊晶層，而磊晶層的數目取決於全繞式閘極電晶體所用的半導體通道層所需的數目。在一些實施例中，磊晶層310 (如半導體通道層)的數目介於3至10之間。
在一些實施例中，磊晶層308各自的厚度為約4 nm至8 nm，而磊晶層310各自的厚度為約4 nm至8 nm。如上所述，磊晶層310可作為後續形成的多閘極裝置(如全繞式閘極電晶體)所用的通道區，且其厚度選擇可至少部分依據裝置效能考量。磊晶層308可用於定義後續形成的多閘極裝置所用的相鄰通道區之間的間隙距離，且其厚度選擇至少部分取決於裝置效能考量。
裝置300可進一步包括閘極堆疊316形成於p型裝置300的鰭狀物306之上。在一實施例中，閘極堆疊316可為虛置(犧牲)閘極堆疊，其於裝置300的後續製程階段中將移除並取代為最終金屬閘極堆疊。舉例來說，閘極堆疊316在後續製程階段中可取代為高介電常數的介電層與金屬閘極。雖然本發明實施例以置換閘極(閘極後製)製程說明(比如形成虛置閘極結構，之後取代為金屬閘極堆疊)，但其他設置(如閘極優先製程)亦屬可能。閘極堆疊316之下的鰭狀物306的部分可視作裝置300的通道區。閘極堆疊316亦可定義鰭狀物306的源極/汲極區，比如與通道區相鄰且位於通道區的兩側上的區域。
在一些實施例中，閘極堆疊316包括介電層320與電極層322。閘極堆疊316亦可包括一或多個硬遮罩層324及326。在一些實施例中，硬遮罩層324可包括氧化物層，而硬遮罩層326可包括氮化物層。在一些實施例中，介電層320包括氧化矽。介電層320可額外或替代地包含氮化矽、高介電常數的介電材料、或其他合適材料。在一些實施例中，電極層322可包括多晶矽。在一些實施例中，硬遮罩層324的氧化物包括墊氧化物層，其可包括氧化矽。在一些實施例中，硬遮罩層326的氮化物包括墊氮化物層，其可包括氮化矽、氮氧化矽、或碳氮化矽。在一些例子中，可視情況直接形成犧牲層319於介電層320之下。視情況形成的犧牲層319可包括矽鍺、鍺、或其他合適材料，且在一些例子中可用於避免前述的製程步驟中的奈米片損失(如磊晶層308及310的材料損失)。
在一些實施例中，可形成一或多個間隔物層328於閘極堆疊316的側壁上。在一些例子中，一或多個間隔物層328可包括介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、低介電常數(如介電常數小於7)的材料、及/或上述之組合。在一些實施例中，一或多個間隔物層328包括多層，比如主要間隔物層、襯墊層、與類似物。
方法200的步驟204進行源極/汲極蝕刻製程。如圖3所示的一實施例，步驟204對p型裝置300進行源極/汲極蝕刻製程。在一些實施例中，進行源極/汲極蝕刻製程可移除p型裝置300的源極/汲極區中露出的磊晶層308及310，以形成溝槽330而露出下方的基板304的部分。源極/汲極蝕刻製程亦可露出磊晶層308及310的橫向表面，如圖3所示。在一些實施例中，源極/汲極蝕刻製程亦可移除一或多個間隔物層328的部分(比如自閘極堆疊316的上表面進行蝕刻)。在一些實施例中，源極/汲極蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、及/或上述之組合。
方法200的步驟206接著進行使虛置層凹陷的製程。如圖3及4所示的一實施例，步驟206對p型裝置300進行使虛置層凹陷的製程。使虛置層凹陷的製程包括橫向蝕刻p型裝置300的磊晶層308 (其可包括矽鍺)，以沿著溝槽330的側壁形成凹陷402。在一些實施例中，使虛置層凹陷的製程可採用乾蝕刻製程、濕蝕刻製程、及/或上述之組合。在一些例子中，使虛置層凹陷的製程可包括蝕刻，其採用標準清潔劑1 (SC-1)溶液、臭氧、含氫氧化銨與過氧化氫與水的溶液、氫氟酸、緩衝氫氟酸、及/或氟氣為主的蝕刻。在一些例子中，氟氣為主的蝕刻可包括氟氣遠端電漿蝕刻。使虛置層凹陷的製程可使凹陷的磊晶層308 (虛置層)其露出的橫向表面，沿著磊晶層308的兩側橫向表面定義凹入、凸出、或實質上垂直的輪廓。在後續製程階段中，將移除磊晶層308 (虛置層)並置換成閘極結構(如金屬閘極結構)的一部分，使置換閘極結構定義凹入、凸出、或實質上垂直的輪廓，如下所述。在多種例子中，置換閘極結構可與內側間隔物交界，如下詳述。
在一些例子中，步驟206使虛置層凹陷的製程可部分蝕刻裝置300的輕摻雜源極/汲極區中的磊晶層310的末端(比如通道區兩端上的一或多個間隔物層之下)，使輕摻雜源極/汲極區中的磊晶層310比通道區(如直接位於閘極堆疊316之下)中的磊晶層310稍微薄一點，如圖5A所示。舉例來說，使虛置層凹陷的製程可自輕摻雜源極/汲極區中的磊晶層310的上表面與下表面消耗磊晶層310 (比如消耗約0.5 nm至1 nm)，使自磊晶層310的上表面與下表面消耗磊晶層310的總消耗量為約1 nm至2 nm。在一些實施例中，可確定使虛置層凹陷的製程不會蝕刻輕摻雜源極/汲極區中的磊晶層310的末端。
方法200的步驟208接著沉積內側間隔物材料。如圖4、5、及5A所示的的一實施例，步驟208沉積內側間隔物材料502於裝置300上與溝槽330中。在步驟206使虛置層凹陷時可沿著溝槽330的側壁形成凹陷402，而內側間隔物材料502亦可沉積於凹陷402中。在一些例子中，內側間隔物材料502的厚度Tdep可為約4 nm至15 nm。在一些實施例中，內側間隔物材料502可包括非晶矽。在一些例子中，內側間隔物材料502可包括介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、低介電常數(如介電常數小於7)的材料、及/或上述之組合。舉例來說，內側間隔物材料502的形成方法可為順應性沉積內側間隔物材料502於裝置300上，其可採用製程如化學氣相沉積製程、次壓化學氣相沉積製程、可流動的化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適製程。如圖5A所示，順應性沉積內側間隔物材料502於凹陷402中，造成內側間隔物材料可定義凹陷或碟化區504。在一些實施例中，凹陷或碟化區504具有深度D1，其可自相鄰磊晶層310的橫向表面上的內側間隔物材料502的露出表面所定義的平面量測至凹陷或碟化區504的頂點。圖5A亦顯示一些實施例中的輪廓506，其顯示一般後續內側間隔物回蝕刻製程時的內側間隔物材料502的厚度減少的進程。
方法200的步驟210接著進行內側間隔物回蝕刻製程(修整製程)。如圖5、5A、6、及6A所示的一實施例，步驟210可對p型裝置300進行內側間隔物回蝕刻製程(修整製程)。在多種例子中，內側間隔物回蝕刻製程可蝕刻(修整)裝置300上以及沿著溝槽330的側壁的內側間隔物材料502，而至少部分地保留凹陷402中的內側間隔物材料502，以提供裝置300所用的內側間隔物。換言之，步驟210的內側間隔物回蝕刻製程可至少部分地蝕刻(修整)凹陷402中的內側間隔物材料502，以沿著內側間隔物的橫向表面形成凹陷或碟化區604 (比如面向溝槽330)。在一些例子中，具有沿著內側間隔物的橫向表面的凹陷或碟化區604的內側間隔物，可視作碟化的內側間隔物或凹陷的內側間隔物。在多種實施例中，碟化區604可增加之後形成的源極/汲極結構的可行體積，進而增加半導體通道層(磊晶層310)中誘發的應力而增進裝置300的效能。在一些實施例中，凹陷或碟化區604可具有深度D2，其可自相鄰磊晶層310的露出的橫向表面所定義的平面量測至凹陷或碟化區604的頂點。舉例來說，碟化區604的深度D2可大於約1 nm。此外在一些例子中，相鄰的磊晶層310的水平表面與內側間隔物材料502其露出的回蝕刻表面(如碟化區604的露出表面)之間的角度θ，可大於約30度。在一些實施例中，回蝕刻製程(步驟210)所形成的碟化區604，可大於順應性沉積內側間隔物材料502所形成的碟化區504 (步驟208)。因此在一些例子中，碟化區604的深度D2可大於碟化區504的深度D1。舉例來說，內側間隔物回蝕刻製程可採用濕蝕刻製程、乾蝕刻製程、或上述之組合。在一些實施例中，內側間隔物回蝕刻(修整)製程可包括高溫硫酸與過氧化氫的混合物與稀釋氫氟酸的循環、臭氧與稀釋氫氟酸的循環、或上述之組合。在一些例子中，在後續磊晶成長源極/汲極結構之前進行的清潔製程，可移除步驟210的內側間隔物回蝕刻製程之後保留於裝置300的上表面及/或溝槽330的側壁或下表面上的內側間隔物材料502的任何殘留部分。在多種例子中，內側間隔物材料502 (其保留於凹陷402中)可至少部分地位於一或多個間隔物層328 (其形成於閘極堆疊316的側壁上)之下，並鄰接後續形成的源極/汲極結構，如下所述。
為了提供步驟210的內側間隔物回蝕刻製程(修整製程)之後的裝置300的多種結構的細節，圖7顯示圖6所示的裝置300的部分700的放大圖。圖示的部分700包括多個磊晶層310 (半導體通道層)、凹陷的磊晶層(虛置層)、具有碟化區604的內側間隔物材料502、與溝槽330的一部分。如上所述，溝槽330形成其中的區域包括裝置300的源極/汲極區，之後將形成源極/汲極結構於其中。圖7亦顯示源極/汲極區的兩側上的碟化區604的上側部分、中間部分、與下側部分之間的空間。如圖所示，兩側的碟化區604之中間部分(頂點)之間的距離D10，可大於兩側的碟化區604之上側部分之間的距離D20，且可大於兩側的碟化區604之下側部分之間的距離D30。在至少一些實施例中，距離D20可實質上等於距離D30。然而一些例子的距離D20可不同於距離D30。在一些例子中，距離D10可介於約24 nm至38 nm之間，距離D20可介於約20 nm至30 nm之間，而距離D30可介於約20 nm至30 nm之間。因此相對的碟化區604可增加後續形成的源極/汲極結構的可用體積，如下所述。
方法200的步驟212接著形成源極/汲極結構。如圖6、7、8、及9所示的一實施例，步驟212形成源極/汲極結構802於p型裝置300中。因此源極/汲極結構802可包括p型源極/汲極結構。在一些實施例中，源極/汲極結構802形成於裝置300的閘極堆疊316的兩側上的源極/汲極區中，且源極/汲極區與閘極堆疊316相鄰。舉例來說，源極/汲極結構802可形成於裝置300的溝槽330中，包括形成於碟化區604之中、基板304的露出部分之上、並接觸裝置300的相鄰的內側間隔物材料502與半導體通道層(磊晶層310)。在一些實施例中，在形成源極/汲極結構802之前可立刻進行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻、或上述之組合。此外，清潔製程可移除保留於裝置300的上表面及/或溝槽330的側壁或下表面之上的內側間隔物材料502的任何殘留部分(比如在步驟210的內側間隔物回蝕刻製程之後)。
在一些實施例中，成長半導體材料層於源極/汲極區中以形成源極/汲極結構802。在多種實施例中，成長形成源極/汲極結構802的半導體材料層可包括鍺、矽、砷化鎵、砷化鋁鎵、矽鍺、磷砷化鎵、磷化矽、或其他合適材料。源極/汲極結構802的形成方法可為一或多道磊晶製程。在一些實施例中，磊晶製程時可原位摻雜源極/汲極結構802。舉例來說，舉例來說，一些實施例中的磊晶成長的矽鍺源極/汲極結構可摻雜硼。在一些例子中，磊晶成長的矽源極/汲極結構可摻雜碳以形成摻雜碳的矽源極/汲極結構、可摻雜磷已形成摻雜磷的矽源極/汲極結構、或摻雜碳與磷以形成摻雜碳與磷的矽源極/汲極結構。在一些實施例中，不原位摻雜源極/汲極結構802，而改為進行佈植製程以摻雜源極/汲極結構802。
為了提供步驟212形成源極/汲極結構之後的裝置300的多種結構的細節，圖9顯示圖8所示的裝置300的部分900的放大圖。在一些實施例中，部分900可顯示裝置300的區域，其可與上述部分700所示的裝置300的區域實質上相同，雖然兩者在方法200的不同製程階段。因此圖示的部分900可包括多個磊晶層310 (半導體通道層)、凹陷的磊晶層308 (虛置層)、與具有碟化區604的內側間隔物材料502。部分900進一步顯示源極/汲極結構802形成於源極/汲極區中(比如溝槽330中)，包括形成於碟化區604中並接觸內側間隔物材料502與半導體通道層(如磊晶層310)。在至少一些實施例中，源極/汲極結構802包括矽鍺源極/汲極結構，其可用於誘發應力於裝置300的半導體通道層(比如矽半導體通道層)中。如上所述，由於內側間隔物材料502的碟化區604，源極/汲極結構802包括的部分802A可延伸至碟化區604之中與相鄰的磊晶層310的橫向末端之間，進而有效增加源極/汲極結構802的體積(與至少一些現有的實施方式相較)。在一些實施例中，源極/汲極結構802可包括應力於相鄰的半導體通道層(如磊晶層310)中。具體而言，由於源極/汲極結構802的體積增加，可增加源極/汲極結構802所誘發的應力(與至少一些現有的實施方式相較)，進而增進裝置效能。亦需注意在至少一些實施例中，源極/汲極結構802本身可具有應力(比如基板部分上的源極/汲極結構802具有不同材料組成並具有不同晶格常數)，其可誘發應力於半導體通道層中並增進裝置效能。
雖然圖6A、7、及9所示的內側間隔物材料502的碟化區604與圖9所示的源極/汲極結構802的對應部分802A具有大致三角形，但其他形狀亦屬可能且屬於本發明實施例的範疇。圖10係圖6所示的裝置300的部分700的另一實施例的放大圖。具體而言，在圖10所示的例子中，碟化區604具有大致凹入的形狀。圖11係圖8所示的裝置300的部分900的另一實施例的放大圖，碟化區604的大致凹入形狀，可造成後續形成的源極/汲極結構802包括的部分802A可具有對應的凹入形狀，其延伸至凹入的碟化區604中，進而有效增加源極/汲極結構802的體積。應理解上述例子僅為例示性而非侷限本發明實施例，且在不偏離本發明實施例的範疇下的碟化區604的其他形狀及/或輪廓亦屬可能。舉例來說，一些其他實施例的碟化區604可具有大致方形、大致梯形、或其他合適形狀。
方法200的步驟214接著對裝置300進行後續製程。舉例來說，在形成源極/汲極結構802 (步驟212)之後，可形成接點蝕刻停止層與層間介電層於裝置300上，並進行化學機械研磨製程。在一些實施例中，化學機械研磨製程可露出閘極堆疊316的上表面(比如移除閘極堆疊316上的層間介電層與接點蝕刻停止層的部分)，並平坦化裝置300的上表面。此外，化學機械研磨製程可移除閘極堆疊316上的硬遮罩層324及326，以露出下方的虛置閘極的電極層322如多晶矽電極層。
在其他實施例的步驟214中，可先由合適的蝕刻製程移除閘極堆疊316的露出的電極層322，接著自閘極堆疊316蝕刻移除介電層320與視情況形成的犧牲層319 (若存在)。在一些例子中，蝕刻製程可包括濕蝕刻、乾蝕刻、或上述之組合。
在移除虛置閘極之後，其他實施例的步驟214可採用選擇性蝕刻製程以選擇性移除裝置300的通道區中的磊晶層308 (虛置層)，而半導體通道層(磊晶層310)維持未蝕刻。在一些例子中，選擇性移除虛置層的步驟可視作通道層釋放製程(比如自虛置層釋放半導體通道層)。選擇性移除虛置層可形成間隙於相鄰的磊晶層310之間，而內側間隔物材料502位於間隙的橫向兩端上。
在選擇性移除虛置層之後，其他實施例的步驟214可形成閘極結構。閘極結構可包括高介電常數的介電層與金屬閘極堆疊，然而其他組成亦屬可能。在一些實施例中，閘極結構形成的閘極，可與裝置300的通道區中露出的多個半導體通道層(如露出的磊晶層310)所提供的多通道相關。在一些實施例中，閘極結構包括界面層(如氧化矽、氧化鉿矽、或氮氧化矽)位於磊晶層310的露出表面上，而高介電常數的介電層形成於界面層上。在一些實施例中，高介電常數的介電層可包括氧化鉿。高介電常數的介電層可改為包含三氧化二鈦、氧化鉿鋯、氧化鉭、矽酸鉿、氧化鋯、矽酸鋯、氧化鑭、氧化鋁、氧化鋯、氧化鈦、五氧化二鉭、氧化釔、鈦酸鍶、鈦酸鋇、氧化鋇鋯、氧化鉿鋯、氧化鉿鑭、氧化鉿矽、氧化鑭矽、氧化鋁矽、氧化鉿鉭、氧化鉿鈦、鈦酸鋇鍶、三氧化二鋁、氮化矽、氮氧化矽、上述之組合、或其他合適材料。在一些例子中，高介電常數的介電層亦可形成於間隙兩側的橫向末端上的內側間隔物材料502的露出表面上。在多種實施例中，界面層與高介電常數的介電層可一起定義裝置300所用的閘極結構的閘極介電層。
在其他實施例中，步驟214可形成含有金屬層的金屬閘極於閘極介電層上(比如形成於界面層與高介電常數的介電層上)。金屬層可包括金屬、金屬和金、或金屬矽化物。在多種例子中，金屬層可包括鈦、銀、鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、銅、鎢、錸、銥、鈷、鎳、其他合適金屬材料、或上述之組合。此外，形成閘極介電層與金屬閘極堆疊的步驟可包括沉積形成多種閘極材料、一或多個襯墊層、以及進行化學機械研磨製程已移除多餘的閘極材料而平坦化裝置300的上表面。在多種實施例中，形成的閘極結構所包括的部分可插置於磊晶層310之間，而磊晶層310可各自提供裝置300所用的半導體通道層。
一般而言，可對半導體裝置300進行後續製程以形成本技術領域已知的多種結構與區域。舉例來說，後續製程可形成多種接點、通孔、及/或線路與多層內連線結構(金屬層與層間介電層)於基板304上，其設置以連接多種結構以形成含有一或多個多閘極裝置(如一或多個全繞式閘極電晶體)的功能電路。在其他例子中，多層內連線可包括垂直內連線如通孔或接點，以及水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物。在一例中，可採用鑲嵌及/或雙鑲嵌製程以形成銅相關的多層內連線結構。此外，可在方法200之前、之中、與之後實施額外製程步驟，且方法200的多種實施例可調整、置換、或省略一些上述製程步驟。亦應注意雖然方法200以p型裝置300說明，但應理解方法200同樣可應用於製作n型裝置，其中n型裝置可類似地包含碟化內側間隔物輪廓，以增加磊晶源極/汲極結構所用的體積。
依據此處提供的說明，揭露增加源極/汲極結構的體積所用的方法與結構，以增加多閘極裝置(如全繞式閘極電晶體)的半導體通道層中誘發的應力，進而增進裝置效能。與至少一些現有的實施方式相較，一些實施例在沿著溝槽側壁沉積內側間隔物材料並沉積內側間隔物材料於凹陷中的步驟之後，可進行內側間隔物回蝕刻(修整)製程，其可自溝槽的側壁表面移除內側間隔物材料，亦可自凹陷中移除內側間隔物材料的部分，以沿著內側間隔物的橫向表面形成碟化區(比如面對溝槽)，進而增加後續形成於溝槽中的源極/汲極結構的體積。後續形成的源極/汲極結構可形成於溝槽中，並形成於沿著內側間隔物的橫向表面的碟化區中，可有效增加源極/汲極結構所用的體積。這將增進半導體通道層中的應力並改善裝置效能。在一些實施例中，內側間隔物回蝕刻(修整)製程可採用濕蝕刻、乾蝕刻、或上述之組合。在一些例子中，內側間隔物回蝕刻(修整)製程可包括高溫硫酸與過氧化氫的混合物與稀釋氫氟酸的循環、臭氧與稀釋氫氟酸的循環、或上述之組合。本技術領域中具有通常知識者應理解在不偏離本發明實施例的範疇下，此處所述的方法與結構可用於多種其他半導體裝置，以利其他裝置達到類似優點。
因此本發明一實施例說明半導體裝置的製作方法，包括提供鰭狀物，其包括多個磊晶層的堆疊，且磊晶層包括交錯的多個半導體通道層與多個虛置層。在一些實施例中，方法更包括進行源極/汲極蝕刻製程以移除多個源極/汲極區中的磊晶層的堆疊的多個部分，以形成溝槽而露出半導體通道層與虛置層的橫向表面。在一些例子中，方法更包括進行使虛置層凹陷的製程，以橫向蝕刻虛置層而沿著溝槽的側壁形成多個凹陷。在多種實施例中，方法更包括沿著溝槽的側壁沉積內側間隔物材料，並沉積內側間隔物材料於凹陷中。在一些實施例中，方法更包括進行內側間隔物回蝕刻製程，自溝槽的側壁移除該內側間隔物材料，並自凹陷中移除內側間隔物材料的一部分，以形成多個內側間隔物，且內側間隔物具有沿著內側間隔物的橫向表面的第一碟化區。
在一些實施例中，第一碟化區具有第一深度，其自相鄰的半導體通道層的露出的橫向表面所定義的第一平面量測至第一碟化區的第一頂點。
在一些實施例中，第一深度大於約1 nm。
在一些實施例中，相鄰的半導體通道層的水平表面與第一碟化區的露出表面之間定義角度θ。
在一些實施例中，角度θ大於約30度。
在一些實施例中，沿著溝槽的側壁沉積該內側間隔物材料，並沉積內側間隔物材料於凹陷中的步驟定義第二碟化區，且第二碟化區的具有第二深度，其自相鄰的半導體通道層的橫向表面上的內側間隔物材料的露出表面所定義的第二平面量測至第二碟化區的第二頂點。
在一些實施例中，第一深度大於第二深度。
在一些實施例中，方法更包括在進行內側間隔物回蝕刻製程之後，形成多個磊晶源極/汲極結構於源極/汲極區中，其中磊晶源極/汲極結構的部分延伸至第一碟化區中並接觸第一碟化區。
在一些實施例中，延伸至第一碟化區中並接觸第一碟化區的磊晶源極/汲極結構的部分亦插置於相鄰的半導體通道層的末端之間。
在一些實施例中，第一碟化區具有三角形或凹入形狀。
在一些實施例中，內側間隔物回蝕刻製程包括高溫硫酸與過氧化氫混合物與稀釋氫氟酸的循環、臭氧與稀釋氫氟酸的循環、或上述之組合。
在另一實施例中，半導體裝置的製作方法包括形成第一鰭狀物，其包括第一磊晶層堆疊，並形成第二鰭狀物，其包括第二磊晶層堆疊。在一些實施例中，第一磊晶層堆疊與第二磊晶層堆疊各自包括交錯的多個半導體通道層與多個虛置層。在一些例子中，第一鰭狀物與第二鰭狀物隔有溝槽，其露出沿著溝槽的第一側壁的第一磊晶層堆疊的第一橫向表面，並露出沿著溝槽的第二側壁的第二磊晶層堆疊的第二橫向表面，且溝槽的第一側壁與第二側壁相對。在一些實施例中，方法更包括橫向蝕刻第一磊晶層堆疊與第二磊晶層堆疊中各自的虛置層，以形成沿著溝槽的第一側壁的第一凹陷，並形成沿著溝槽的第二側壁的第二凹陷。在一些例子中，第二凹陷與第一凹陷齊平。在多種實施例中，方法更包括沿著溝槽的第一側壁與第二側壁順應性沉積內側間隔物材料，並順應性沉積內側間隔物材料於第一凹陷與第二凹陷中。在一些實施例中，方法更包括進行內側間隔物修整製程，自溝槽的第一側壁與第二側壁以及第一凹陷與第二凹陷的至少部分移除內側間隔物材料，以形成第一碟化內側間隔物於第一凹陷中，並形成第二碟化內側間隔物於第二凹陷中。
在一些實施例中，第一碟化內側間隔物與該第二碟化內側間隔物各自包括上側部分、中間部分、與下側部分，且第一碟化內側間隔物與第二碟化內側間隔物的中間部分之間的第一距離，大於第一碟化內側間隔物與第二碟化內側間隔物的上側部分之間或下側部分之間的第二距離。
在一些實施例中，第一碟化內側間隔物與第二碟化內側間隔物各自具有三角形或凹入形狀。
在一些實施例中，方法更包括在進行內側間隔物修整製程之後，形成源極/汲極結構於溝槽之中與第一凹陷與第二凹陷各自的至少部分之中，其中源極/汲極結構接觸第一碟化內側間隔物與第二碟化內側間隔物的每一者。
在一些實施例中，形成於第一凹陷與第二凹陷各自的至少部分之中的源極/汲極結構的部分，插置於個別的第一鰭狀物與第二鰭狀物中的相鄰的半導體通道層的末端之間。
在一些實施例中，內側間隔物修整製程包括高溫硫酸與過氧化氫混合物及稀釋氫氟酸的循環、臭氧與稀釋氫氟酸的循環、或上述之組合。
在又一實施例中，半導體裝置包括鰭狀物自基板延伸。在多種例子中，鰭狀物包括多個半導體通道層。在一些實施例中，半導體裝置更包括多個內側間隔物，位於相鄰的半導體通道層之間以及通道區的側部上。在多種例子中，內側間隔物包括碟化區面對源極/汲極區。在一些實施例中，半導體裝置更包括源極/汲極結構，位於源極/汲極區中並接觸內側間隔物的碟形區與半導體通道層的末端部分。
在一些實施例中，接觸內側間隔物的碟化區的源極/汲極結構的部分亦插置於相鄰的半導體通道層的末端之間。
在一些實施例中，半導體通道層各自包括矽，且源極/汲極結構包括矽鍺。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
θ:角度 AA’:剖面 D1,D2:深度 D10,D20,D30:距離 Tdep:厚度 100:多閘極裝置 104,306:鰭狀物 105,107:源極/汲極區 108:閘極結構 200:方法 202,204,206,208,210,212,214:步驟 300:裝置 304:基板 304A:基板部分 308,310:磊晶層 316:閘極堆疊 319:犧牲層 320:介電層 322:電極層 324,326:硬遮罩層 328:間隔物層 330:溝槽 402:凹陷 502:內側間隔物材料 504,604:碟化區 506:輪廓 700,802A,900:部分 802:源極/汲極結構
圖1係一些實施例中，多閘極裝置的簡化上視佈局圖。 圖2係本發明一或多個實施例中，製作半導體裝置300的方法之流程圖。 圖3、4、5、6及8係一些實施例中，半導體裝置沿著實質上平行於圖1所定義的剖面AA’的平面的剖視圖。 圖5A係一些實施例中，圖5所示的半導體裝置300的一部分的放大圖。 圖6A係一些實施例中，圖6所示的半導體裝置300的一部分的放大圖。 圖7及10係一些實施例中，圖6所示的半導體裝置300的部分700的放大圖。 圖9及11係一些實施例中，圖8所示的半導體裝置300的部分900的放大圖。
308,310:磊晶層
502:內側間隔物材料
604:碟化區
802A,900:部分
802:源極/汲極結構

Claims (10)

  1. 一種半導體裝置的製作方法，包括：提供一鰭狀物，其包括多個磊晶層的一堆疊，且該些磊晶層包括交錯的多個半導體通道層與多個虛置層；進行一源極/汲極蝕刻製程以移除多個源極/汲極區中的該些磊晶層的該堆疊的多個部分，以形成溝槽而露出該些半導體通道層與該些虛置層的橫向表面；進行使該些虛置層凹陷的製程，以橫向蝕刻該些虛置層而沿著該些溝槽的側壁形成多個凹陷；沿著該些溝槽的側壁沉積一內側間隔物材料，並沉積該內側間隔物材料於該些凹陷中；以及進行一內側間隔物回蝕刻製程，自該些溝槽的側壁移除該內側間隔物材料，並自該些凹陷中移除該內側間隔物材料的一部分，以形成多個內側間隔物，且該些內側間隔物具有沿著該些內側間隔物的橫向表面的一第一碟化區，其中該第一碟化區包括上側部分、中間部分、與下側部分，且該第一碟化區的中間部分的橫向寬度小於該第一碟化區的上側部分及下側部分的橫向寬度。
  2. 如請求項1之半導體裝置的製作方法，其中該第一碟化區具有一第一深度，其自一相鄰的半導體通道層的露出的橫向表面所定義的一第一平面量測至該第一碟化區的第一頂點。
  3. 如請求項2之半導體裝置的製作方法，其中該第一深度大於約1nm。
  4. 如請求項1或2之半導體裝置的製作方法，其中一相鄰的半導體通道層的水平表面與該第一碟化區的露出表面之間定義一角度θ。
  5. 一種半導體裝置的製作方法，包括：形成一第一鰭狀物，其包括一第一磊晶層堆疊，並形成一第二鰭狀物，其包括一第二磊晶層堆疊，其中該第一磊晶層堆疊與該第二磊晶層堆疊各自包括交錯的多個半導體通道層與多個虛置層，且其中該第一鰭狀物與該第二鰭狀物隔有一溝槽，該溝槽露出沿著該溝槽的第一側壁的該第一磊晶層堆疊的第一橫向表面，並露出沿著該溝槽的第二側壁的該第二磊晶層堆疊的第二橫向表面，且該溝槽的第一側壁與第二側壁相對；橫向蝕刻該第一磊晶層堆疊與該第二磊晶層堆疊中各自的該些虛置層，以形成沿著該溝槽的第一側壁的一第一凹陷，並形成沿著該溝槽的第二側壁的一第二凹陷，且該第二凹陷與該第一凹陷齊平；沿著該溝槽的第一側壁與第二側壁順應性沉積一內側間隔物材料，並順應性沉積該內側間隔物材料於該第一凹陷與該第二凹陷中；以及進行一內側間隔物修整製程，自該溝槽的第一側壁與第二側壁以及該第一凹陷與該第二凹陷的至少部分移除該內側間隔物材料，以形成一第一碟化內側間隔物於該第一凹陷中，並形成一第二碟化內側間隔物於該第二凹陷中，其中該第一碟化內側間隔物包括上側部分、中間部分、與下側部分，且該第一碟化內側間隔物的中間部分的橫向寬度小於該第一碟化內側間隔物的上側部分及下側部分的橫向寬度。
  6. 如請求項5之半導體裝置的製作方法，其中該第二碟化內側間隔物包括上側部分、中間部分、與下側部分，且該第一碟化內側間隔物與該第二碟化內側間隔物的中間部分之間的第一距離，大於該第一碟化內側間隔物與該第二碟化內側間隔物的上側部分之間或下側部分之間的第二距離。
  7. 如請求項5或6之半導體裝置的製作方法，其中該第一碟化內側間隔物與該第二碟化內側間隔物各自具有三角形或凹入形狀。
  8. 一種半導體裝置，包括：一鰭狀物，自一基板延伸且包括多個半導體通道層；多個內側間隔物，位於相鄰的該些半導體通道層之間以及一通道區的側部上，其中該些內側間隔物包括一碟化區面對一源極/汲極區，其中該碟化區包括上側部分、中間部分、與下側部分，且該碟化區的中間部分的橫向寬度小於該碟化區的上側部分及下側部分的橫向寬度；以及一源極/汲極結構，位於該源極/汲極區中並接觸該些內側間隔物的該碟化區與該些半導體通道層的末端部分。
  9. 如請求項8之半導體裝置，其中接觸該些內側間隔物的該碟化區的該源極/汲極結構的部分亦插置於相鄰的該些半導體通道層的末端之間。
  10. 如請求項8或9之半導體裝置，其中該些半導體通道層各自包括矽，且該源極/汲極結構包括矽鍺。
TW111125123A 2021-07-16 2022-07-05 半導體裝置與其製作方法 TWI824600B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163222890P 2021-07-16 2021-07-16
US63/222,890 2021-07-16
US17/662,038 2022-05-04
US17/662,038 US20230017036A1 (en) 2021-07-16 2022-05-04 Inner spacer for a multi-gate device and related methods

Publications (2)

Publication Number Publication Date
TW202305884A TW202305884A (zh) 2023-02-01
TWI824600B true TWI824600B (zh) 2023-12-01

Family

ID=84314249

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111125123A TWI824600B (zh) 2021-07-16 2022-07-05 半導體裝置與其製作方法

Country Status (3)

Country Link
US (1) US20230017036A1 (zh)
CN (1) CN218004864U (zh)
TW (1) TWI824600B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695377A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 半导体装置
US20200227534A1 (en) * 2017-10-30 2020-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695377A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 半导体装置
US20200227534A1 (en) * 2017-10-30 2020-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Also Published As

Publication number Publication date
US20230017036A1 (en) 2023-01-19
CN218004864U (zh) 2022-12-09
TW202305884A (zh) 2023-02-01

Similar Documents

Publication Publication Date Title
US10868001B2 (en) Semiconductor device and manufacturing method thereof
US20230369512A1 (en) Nanosheet Field-Effect Transistor Device and Method of Forming
TWI764058B (zh) 半導體器件和形成半導體器件的方法
TW202002026A (zh) 半導體裝置的製造方法
TW201735154A (zh) 半導體裝置及其製造方法
TWI612674B (zh) 鰭式場效電晶體及其製造方法
CN111128887B (zh) 形成半导体器件的方法
TW201434093A (zh) 積體電路及製造具有金屬閘極電極之積體電路之方法
TWI786608B (zh) 半導體裝置及其製造方法
TW202127663A (zh) 半導體裝置
TW202002004A (zh) 半導體結構的製造方法
TW202029340A (zh) 半導體裝置及其形成方法
TW202209555A (zh) 半導體元件的製造方法及半導體元件
TW202201558A (zh) 製造半導體裝置的方法
TWI822111B (zh) 半導體裝置與其形成方法
TWI818315B (zh) 半導體裝置及其形成方法
TWI650864B (zh) 半導體元件結構及其製造方法
TWI824600B (zh) 半導體裝置與其製作方法
US20220037506A1 (en) Multi-gate device and related methods
TW202220210A (zh) 半導體裝置
TWI772114B (zh) 積體電路及其形成方法
TWI767417B (zh) 半導體裝置及其製造方法
TWI802315B (zh) 半導體裝置的形成方法
KR102473596B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법
KR102224831B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법