TWI819487B - 高速介面之嵌入式測試裝置及其方法 - Google Patents

Abstract

提供了一種積體電路(1)，該積體電路包括要測試的接收單元，該接收單元用於接收輸入訊號並在預定時間點儲存該輸入訊號。另外，該積體電路包括處理器(12)，該處理器用於將錯誤校正應用於接收到的輸入訊號，用於將錯誤校正後的訊號與期望值進行比較，並且用於在濾波後的輸入訊號與該期望值不對應時輸出錯誤消息。電源為要測試的該接收單元提供可調電壓和/或可調電流。調整單元(13、14)分別改變該預定時間點和該可調電壓或該可調電流。

Description

高速介面之嵌入式測試裝置及其方法

對剛剛生產的高速產品進行常規測試係困難的，或者只能藉由對常規產生場地進行高成本的改造來實現，由於要補充新的測試部件，因此改造較為昂貴。

可以藉由所謂的shmoo測試來測試積體電路的接收器裝置的品質。

在此過程中，多次應用測試模式，由此在每次測試運行之間改變兩個測試參數中的至少一個，使得測試模式隨後將適用於參數值的所有組合。在應用相應組合後，如果測試產生預期的正確結果，則儲存該組合。然後，藉由在二維坐標系中用第一顏色標記具有「無錯誤」結果的參數組合並藉由用第二顏色標記具有「有錯誤」結果的參數組合來示出測試結果。以易於理解的方式圖形地示出了要測試的積體電路在哪些組合下工作以及在哪些組合下不工作。

在產生參數組合時，在外部測試儀的幫助下改變外部參數、通常是電壓和稱為相位的時間延遲。外部部件和佈線的典型變化可以用這兩個參 數來表示。例如，如果在電源與積體電路之間存在電阻相對較高的電連接，則積體電路處的電壓低於電源產生的電壓。

藉由在測試運行中降低電壓，測試在電壓源與集成晶片之間的連接具有相對較高電阻的條件下，集成晶片是否仍能正常運轉。藉由改變相位，可以模擬時鐘線與訊號線之間傳播時間不同的影響。如果對該等測試的精度要求提高，則外部測試儀就會變得更加複雜。

本揭露內容的一個目標係提供無需附加部件幫助即可工作的對高速介面的測試。

在實施方式中，提供了一種積體電路，該積體電路包括：要測試的接收器單元，該接收器單元用於接收輸入訊號並且用於在預定時間點儲存該輸入訊號；以及濾波器，該濾波器用於對所儲存的輸入訊號進行濾波。進一步地，積體電路包括處理器、通常是微控制器或微處理器，該處理器被構造為應用錯誤校正，將錯誤校正後的訊號與期望值進行比較，並且在濾波後的輸入訊號與期望值不對應時輸出錯誤消息。處理器在這裡和下文中被理解為可程式設計計算單元，其根據提供的命令執行計算步驟。

積體電路的電源為測試中的接收單元提供可調電壓和/或可調電流，並且控制單元分別提供預定時間點和可調電壓或可調電流的改變。電源被理解為提供電力的電路，並且例如實施為電壓轉換器。

在比較濾波後的訊號之前，所提出的積體電路的處理器對該訊號進行錯誤校正。這可以防止過度嚴格地測試積體電路。假設以下情況：在某 些參數條件下，接收和儲存輸入訊號，使得接收單元不發射其所期望的輸出訊號。然而，這不會導致積體電路的錯誤，因為在該等參數條件下，在處理器中或接收單元與處理器之間的路徑中的至少一個元件防止了可能的故障。

在現代微控制器中，存在多種可以校正錯誤、尤其是單個錯誤的錯誤校正機制。在積體電路的正常模式下，錯誤將被消除。該消除也會發生在測試中，使得在測試結果中報告無錯誤。報告無錯誤係正常的，因為在正常模式下不會發生故障。在單獨測試接收單元時，測試結果將示出錯誤，即使它對正常模式並不重要。

10、16:接收單元(REC)

11:濾波器(FIL)

12:處理器(CPU)

13:相位調整單元(PLL)

14:電壓調整單元(VGEN)

15:記憶體(reg)

17:電源(DC)

30:無錯誤

31:單個錯誤

32:多個錯誤

33:只有錯誤

C:調整訊號

IN:輸入埠

INFIL:濾波後的訊號

INrec:輸出訊號

OUT、out:輸出埠

V、V0、V1、V2:電壓

φ、φ0:訊號、相位

在下文中，將參考附圖描述實施方式。

[圖1]示出了根據第一實施方式之積體電路。

[圖2]示出了根據第二實施方式之積體電路。

[圖3]示出了作為對圖1或圖2的積體電路的shmoo測試的表示之眼圖。

以下詳細描述將參考附圖，在附圖中出於說明性目的示出了特定實施方式。應當理解，在不背離本揭露內容的範圍之情況下，可以使用不同的實施方式並且可以做出結構的改變。應當理解，如果沒有另外明確聲明，則可以組合不同示例性實施方式的特徵。以下詳細描述不應當被理解為限制性的，要保護的範圍由所附申請專利範圍來限定。

在本說明書的上下文中，術語「連接」和「耦合」用於描述直接連接和間接連接以及直接耦合和間接耦合。

圖1示意性地示出了根據第一實施方式的積體電路1。積體電路1的周邊由虛線標記。在該周邊上的埠處，可以提供從外部區域到積體電路1的內部元件的電連接。

積體電路1的輸入埠命名為IN，輸出埠命名為OUT。輸入埠IN連接到輸入接收單元10的第一輸入端，在積體電路1的輸出端OUT發射訊號INrec。接收單元10在其時鐘輸入端接收訊號φ並在其電源輸入端接收電壓V。在電源輸入端接收到的電壓V用於為接收單元10供電。訊號φ用於定義在接收單元10中何時可以儲存接收到的輸入訊號IN。訊號φ也稱為相位。

在實施方式中，接收單元10在幾個實例中實施，每個實例接收相同的相位φ和相同的電壓V，但是不同的輸入訊號。因此，存在幾個輸出訊號INrec。

將訊號INrec輸出到濾波器11。該濾波器11可以是過濾掉預定頻帶的高通濾波器、低通濾波器或帶通濾波器。

與輸入訊號INrec相比，濾波器11的輸出訊號IFFIL會發生改變。在使用低通濾波器的情況下，訊號INrec中的高頻雜訊元素被過濾掉。訊號INFIL在處理器中經受處理、特別是經受錯誤校正，並且稍後檢查是否符合預期結果。該檢查的結果儲存在記憶體15中。實現結果時電壓和相位的參數值資訊緊挨著結果儲存在記憶體15中。

處理器12還根據調整訊號C控制相位調整單元13和電壓調整單元14。相位調整單元13調整訊號φ的定時，而電壓調整單元14控制電壓V的水準。由此，接收單元10在不同的條件下操作。

圖1右側所示的程式在處理器12中運行。在處理器12中運行的測試程式可以按以下方式設計。首先，儲存示出預期結果的期望值IN0。然後，處理器12設置調整訊號C，以使得輸出第一相位φ1與第一電壓V1的第一組合。將調整訊號C輸出到呈相位調整單元13和電壓調整單元14的形式的調整單元。在實施方式中，相位調整單元13係PLL(鎖相環)，電壓調整單元14係低壓差電壓控制器。

電壓調整單元14從電壓源17接收電源電壓V0，並由此產生接收單元10的電源電壓V。電壓V的水準由電壓調整單元14根據調整訊號C給定的目標進行調整。

在其他實施方式中，特別是當接收單元10由電流源供電時，所調整的不是電源電壓而是電源電流。

訊號在輸入埠IN被接收，由接收單元10處理並在由相位φ1給定的時間點被取樣。儲存的訊號作為INrec輸出。在濾波之後，濾波後的訊號INFIL經歷由處理器發起的錯誤校正，因此訊號INFIL可能被校正改變也可能未被校正改變。

將由此得到的值INFIL_cor與期望值IN0進行比較。如果值INFIL_cor與期望值IN0相對應，則結果為「無錯誤」。如果不對應，則結果為「有錯誤」。在該實施方式中，結果只有兩個可能的值。在另一個實施方式中，值 INFIL_cor和期望值皆為多值的，使得除了是否存在錯誤的資訊之外，結果進一步包括值INFIL_cor與期望值之間的差的大小。

對應的值不一定意味著在所有實施方式中該等值完全相等。這可能意味著它們的差在預定範圍內。

將該比較的結果儲存在記憶體15中。第一次測試運行後，第二次運行開始。因此，改變調整訊號C，以使得輸出相位和電壓的第二組合，在這種情況下，使用與第一次測試相同的相位φ1，但與第一次運行不同的電壓V2。將這個新的參數組合輸出到調整電路。與第一次運行相比，相位調整單元13不需要改變任何東西，但是電壓調整單元12應該改變其輸出電壓。

在實施方式中，電壓調整單元包括為低壓差穩壓器提供參考電壓的可調電阻分壓器。藉由改變電阻分壓器的分壓關係來改變參考電壓，從而改變輸出電壓V的絕對值。

現在，在接收單元10處接收存在於輸入埠IN的輸入訊號，然後處理、儲存和輸出該訊號。引導輸出訊號通過濾波器11並對其應用錯誤校正，然後與期望值進行比較。

可以以不同方式執行錯誤校正。如果輸入訊號IN例如如上所述地由幾個值組成，則它可以包含冗餘資料，這可以允許對資料字中的單個錯誤進行錯誤校正。這係在並行接收的輸入值方向上的校正。另外或可替代地，錯誤校正係沿著隨後接收到的資料執行的，因為無錯誤的訊號可以與沿時間維度的某個波形相對應。因此，如果與某個波形存在偏差，則可以在處理器中的錯誤檢測的說明下產生原始訊號。

在將校正結果與期望值進行比較之後，將比較的結果儲存在記憶體15中。繼續該方法，直到所有需要的參數組合都在接收單元處應用並用於測試。

在過程結束時，結果存在於記憶體15中，其中，記憶體15中還儲存了相應結果係在哪個參數組合下儲存的。使用者可以通過輸出埠OUT從積體電路1讀取記憶體15的記憶體內容，例如，在shmoo圖中以圖形方式顯示該記憶體內容。

處理器12也可以在隨後的程式中執行方法步驟，這會改變積體電路1的特徵。例如，濾波器11中的電容器可以在微調選項的說明下增加或減少。

圖2示出了所提出的電路1的另一個實施方式。具有與圖1中相同功能的元素用相同的附圖標記表示。與圖1不同，圖2的實施方式包括第二接收單元16，如從圖1已知的第一接收單元10，該第二接收單元與輸入埠IN連接並從該輸入埠獲取輸入訊號。第二接收單元16接收時鐘訊號φ0作為時鐘輸入。該時鐘訊號φ0由相位調整單元13提供，但與時鐘訊號φ相比，該時鐘訊號在測試期間保持恒定並且在測試運行之間不發生改變。進一步地，第一接收單元10接收同樣在測試期間保持恒定並且不發生改變的電源電壓V0。

存在於輸入埠IN的輸入訊號由接收單元10和16並行接收，並被處理、儲存和輸出。由接收單元10輸出的訊號被引導通過濾波器11並初步經歷錯誤校正。

由第二接收單元16輸出的訊號IN0由處理器12接收並且同樣經歷錯誤校正。錯誤校正後的訊號被儲存為期望值，該期望值與INFIL產生的錯誤 校正後的訊號進行比較。因此，在實施方式中，可以實現錯誤分析與接收到的資料的相關性。根據該相關性，可以藉由例如調整濾波器或確定外部連接和部件的尺寸來得出解決方案。目標係實現無錯誤或具有可接受的錯誤水準的通信。

測試方法按圖1中的實施方式進行。不同之處在於處理器沒有從記憶體或外部讀取期望值。相反，期望值係在第二接收單元16的說明下從訊號IN產生的。利用該方法，檢查接收單元中的相位和電壓的改變是否會導致除未失真的接收訊號之外的另一種結果。

圖3示出了作為對根據圖1或圖2的積體電路1的shmoo測試的結果表示的眼圖。因此，在坐標系中水平地繪製相位並且垂直地繪製電壓。所謂的眼睛在中間的無錯誤區域30。具有單個錯誤的第二區域31包圍眼睛；在第二區域31周圍的是具有很多錯誤的區域32。該區域外部僅包含錯誤。

使用該眼圖，使用者可以檢測在哪些條件下接收單元仍然安全工作。可以進一步在不同的溫度下拍攝該眼圖，這樣就可以更全面地瞭解接收單元品質。

令人驚訝的是，電壓過低和電壓過高都會出現錯誤。這係由於電源電壓還用作接收單元中的參考電壓。

在圖3所示的眼圖中，未示出在接收單元10中發生但被濾波器11或處理器12修復的錯誤。這係適當的，因為該等錯誤將在積體電路1的正常模式下得到修復。因此，使用者只看到在正常模式下也會導致問題的錯誤。

10、16:接收單元(REC)

11:濾波器(FIL)

12:處理器(CPU)

13:相位調整單元(PLL)

14:電壓調整單元(VGEN)

15:記憶體(reg)

17:電源(DC)

C:調整訊號

IN:輸入埠

INFIL:濾波後的訊號

INrec:輸出訊號

OUT、out:輸出埠

φ:訊號、相位

Claims (12)

1. 一種積體電路(1)，包括：一要測試的接收單元(10)，該接收單元用於接收一輸入訊號並在一預定時間點儲存該輸入訊號；一處理器(12)該處理器用於將錯誤校正應用於該儲存的輸入訊號，該處理器用於將該錯誤校正後的輸入訊號與一期望值進行比較，並且該處理器用於在該錯誤校正後的輸入訊號與該期望值不對應時輸出一故障消息；一電源(17)，該電源用於為該要測試的接收單元提供一可調電源電壓或一可調電源電流，一調整單元(13、14)，該調整單元用於分別改變該預定時間點和該可調電源電壓或該可調電源電流。
2. 如請求項1所述之積體電路，其中，該期望值由儲存的訊號提供。
3. 如請求項1所述之積體電路，其中，該期望值由另外的接收單元所接收的訊號提供。
4. 如請求項1所述之積體電路，其特徵在於，一濾波器，該濾波器用於對該儲存的訊號進行濾波，其中，該濾波後的訊號在該處理器中經歷一錯誤校正。
5. 如請求項1所述之積體電路，其中，根據並行接收的該輸入訊號的值執行該錯誤校正。
6. 如請求項1所述之積體電路，其中，根據隨後接收的該輸入訊號的值執行該錯誤校正。
7. 一種用於測試積體電路(1)之方法，其中，該方法包括以下步驟：在一要測試的接收單元(10)處接收一輸入訊號並且在一預定時間點處儲存該輸入訊號；將錯誤校正應用於該接收到的輸入訊號，將該錯誤校正後的輸入訊號與一期望值進行比較，在該錯誤校正後的輸入訊號與該期望值不對應時，輸出一錯誤消息；為該要測試的接收單元提供一可調電源電壓或一可調電源電流；改變該預定時間點和該可調電源電壓或該可調電源電流。
8. 如請求項7所述之方法，其中，該期望值由儲存的訊號提供。
9. 如請求項7所述之方法，其中，該期望值由另外的接收單元所接收的訊號提供。
10. 如請求項7所述之方法，其特徵在於，一濾波器，該濾波器用於對該儲存的訊號進行濾波，其中，該濾波後的訊號經歷一錯誤校正。
11. 如請求項7所述之方法，其中，根據並行接收的該輸入訊號的值執行該錯誤校正。
12. 如請求項7所述之方法，其中，根據隨後接收的該輸入訊號的值執行該錯誤校正。